JP2008171843A - 半導体電子デバイス - Google Patents

Abstract

【課題】ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる半導体電子デバイスを提供すること。
【解決手段】基板１上にバッファ層２，３を介して積層された半導体動作層４を備える電界効果トランジスタ１００において、バッファ層３は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層１１上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層１２が積層された複合層１０を有する。
【選択図】 図１

Description

本発明は、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスに関する。

窒化物系化合物半導体、例えばＧａＮ系化合物半導体を用いた半導体電子デバイスとしての電界効果トランジスタは、４００℃近い高温環境下においても動作する固体素子として注目されている。ＧａＮ系化合物半導体では、ＳｉやＧａＡｓのような大口径の単結晶基板を作製することが困難であるため、ＧａＮ系化合物半導体を用いた電子デバイスは、例えばサファイアやＳｉからなる代替基板を用いて作製されている。

Ｓｉ基板は、他の代替基板に比べて良質で大口径のウェハを容易に得ることが可能であることから、量産性やコスト低減を考慮した場合に非常に有用な基板である。しかしながら、ＳｉとＧａＮとの間に大きな格子定数差および熱膨張率差があることから、Ｓｉ基板上に形成されるＧａＮエピタキシャル膜には大きな引っ張り歪が内在し、これによって結晶性が悪化されるとともに、歪の大きさによってはクラックが発生する場合がある。そして、このようなＧａＮ結晶上に作製された電界効果トランジスタは、良好な特性が得られないという問題があった。

そこで、Ｓｉからなる単結晶基板上にＧａＮ系化合物半導体を用いて電界効果トランジスタを作製する場合、ＭＯＣＶＤ法などのエピタキシャル結晶成長法によって、まず上述した引っ張り歪を緩和する層としてのバッファ層を形成し、次いで電子走行層、電子供給層およびコンタクト層を順次積層し（以下、電子走行層、電子供給層等を半導体動作層という。）、その表面にソース電極、ドレイン電極およびゲート電極を形成する。この場合、高温でＧａＮ層を形成してバッファ層とすることにより、Ｓｉ基板上に格子定数が異なるＧａＮ層をエピタキシャル成長させることができる。従来、このようなバッファ層として超格子バッファ層やＡｌＧａＮバッファ層が用いられている（例えば、特許文献１参照）。

特開２００３−５９９４８号公報

ところで、半導体電子デバイスでは、破壊耐圧を向上させ、リーク電流を低減させるためにバッファ層を高抵抗化する必要がある。しかしながら、上述した従来のバッファ層では、必ずしも十分な高抵抗特性が得られていない。これに対し、バッファ層を厚くすることで高抵抗化させることができるものの、その場合、上述した従来のバッファ層では、基板としてのウェハに大きな反りを発生させるという別の問題が生じる。

ここで、ウェハの反り量（ＢＯＷ）は、ウェハ表面における周縁部高さと中央部高さとの差分によって示され、半導体電子デバイスの加工プロセスにおいては５０μｍ以下にすることが必要とされている。このため、従来のバッファ層では、基板上に形成できる膜厚に限度があり、半導体電子デバイスのリーク電流を十分に低減させることができないという問題があった。

本発明は、上記に鑑みてなされたものであって、ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる半導体電子デバイスを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる半導体電子デバイスは、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、前記バッファ層は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層が積層された複合層を有することを特徴とする。

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層の厚さは、１００〜１０００ｎｍであることを特徴とする。

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層および前記第２の層の成長温度は、各々７００〜１３００℃であることを特徴とする。

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第２の層の厚さは、０．５〜２００ｎｍであることを特徴とする。

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層のカーボン濃度は、１×１０¹⁷〜１×１０²⁰ｃｍ^-3であることを特徴とする。

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記バッファ層は、前記複合層を５層以上含むことを特徴とする。

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記第１の層は、Ａｌ_x1Ｉｎ_y1Ｇａ_1-x1-y1Ａｓ_u1Ｐ_v1Ｎ_1-u1-v1（０≦ｘ１≦０．２、０≦ｙ１，ｕ１，ｖ１≦１、ｘ１＋ｙ１≦１、ｕ１＋ｖ１＜１）で示される窒化物系化合物半導体によって形成され、前記第２の層は、Ａｌ_x2Ｉｎ_y2Ｇａ_1-x2-y2Ａｓ_u2Ｐ_v2Ｎ_1-u2-v2（０．８≦ｘ２≦１、０≦ｙ２，ｕ２，ｖ２≦１、ｘ２＋ｙ２≦１、ｕ２＋ｖ２＜１）で示される窒化物系化合物半導体によって形成されることを特徴とする。

本発明にかかる半導体電子デバイスによれば、ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる。

以下、添付図面を参照し、本発明にかかる半導体電子デバイスの好適な実施の形態を詳細に説明する。なお、この実施の形態によって、この発明が限定されるものではない。また、図面の記載において、同一部分には同一符号を付して示している。

（実施の形態１）
まず、本発明の実施の形態１にかかる半導体電子デバイスについて説明する。図１は、本実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタ１００の構成を示す断面図である。この図に示すように、電界効果トランジスタ１００は、Ｓｉからなる基板１上に、窒化物系化合物半導体を用いて形成されたバッファ層２，３および半導体動作層４が順次積層され、その上にＴｉ／Ａｌからなるソース電極８Ｓおよびドレイン電極８Ｄと、Ｐｔ／Ａｕからなるゲート電極８Ｇとが形成されている。

バッファ層２は、ＡｌＮによって形成され、バッファ層３は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層１１上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層１２が積層された複合層１０を用いて形成されている。例えば、第１の層１１は、非ドープＧａＮによって形成され、第２の層１２は、非ドープＡｌＮによって形成される。バッファ層３は、一例として、複合層１０が５層積層されている。

半導体動作層４は、非ドープＧａＮからなる電子走行層５と、ＳｉドープＡｌＧａＮからなる電子供給層６と、高濃度ドープＧａＮからなるコンタクト層７とをこの順に積層して形成されている。電子供給層６は電子走行層５に比べてバンドギャップエネルギーが大きく、この２層のヘテロ接合界面直下には２次元電子ガス層５ａが形成されている。ソース電極８Ｓおよびドレイン電極８Ｄは、コンタクト層７上に形成され、ゲート電極８Ｇは、電子供給層６上に形成されている。

このような電界効果トランジスタ１００では、ソース電極８Ｓとドレイン電極８Ｄとを作動させた場合、電子供給層６を介して電子走行層５に供給された電子が２次元電子ガス層５ａ中を高速走行し、ドレイン電極８Ｄまで移動する。このとき、ゲート電極８Ｇに加える電圧に応じてゲート電極８Ｇ直下に形成される空乏層の厚さを変化させることで、ソース電極８Ｓからドレイン電極８Ｄへ移動する電子、つまりドレイン電流を制御することができる。

つづいて、バッファ層３が有する複合層１０について詳細に説明する。図２−１は、第１の層１１がＡｌ_x1Ｇａ_1-x1Ｎによって形成されるものとして、そのＡｌ組成ｘ１に対し、電界効果トランジスタ１００を製作した際のウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。同様に、図２−２は、第２の層１２がＡｌ_x2Ｇａ_1-x2Ｎによって形成されるものとして、そのＡｌ組成ｘ２に対するウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。これらの測定において、第１の層１１の厚さおよび成長温度は、それぞれ３００ｎｍおよび１０００℃であり、第２の層１２の厚さおよび成長温度は、それぞれ２０ｎｍおよび１０００℃である。

図２−１および図２−２に示す結果から、電界効果トランジスタ１００では、第１の層１１のＡｌ組成ｘ１を０．２以下とし、第２の層１２のＡｌ組成ｘ２を０．８以上とすることで、ウェハの反り量を５０μｍ以下にできることがわかる。また、図２−１では、第１の層１１のＡｌ組成ｘ１＝０とすることで反り量を最小にすることでき、図２−２では、第２の層１２のＡｌ組成ｘ２＝１とすることで反り量を最小にできることがわかる。

これをもとに、電界効果トランジスタ１００では、第１の層１１は、Ａｌ組成ｘ１が０．２以下とされ、第２の層１２は、Ａｌ組成ｘ２が０．８以上とされており、より好ましい一例として、第１の層１１はＧａＮによって形成され、第２の層１２はＡｌＮによって形成されている。これによって、電界効果トランジスタ１００では、製作時のウェハの反り量を小さく抑えることが可能であり、具体的には、バッファ層３の厚さを３μｍ以上とした場合にもウェハの反り量を半導体電子デバイスの加工プロセスにおいて要求される５０μｍ以下に抑えることができる。このため、電界効果トランジスタ１００では、ウェハの反り量を５０μｍ以下に抑制しつつ、従来技術にかかるバッファ層よりも十分に厚くバッファ層３を形成することができ、従来よりもリーク電流を低減させて耐圧性を向上させることができる。

実測結果では、リーク電流は、１０^-6Ａ／ｍｍ以下とすることができ、従来よりも１桁以上低減できることが確認された。また、２次元電子ガス層５ａにおける移動度は、約１２００ｃｍ2／Ｖｓとすることができ、従来に比して約３０％向上できることが確認された。さらに、内部歪によって発生する貫通転位は、従来の１／１０〜１／１００程度に減少できることが確認された。

一方、図３は、第１の層１１としてのＧａＮ層の厚さに対するウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。このグラフでは、Ｓｉからなる基板１の厚さが５２５μｍおよび７００μｍごとに反り量を実測した結果を示している。なお、第２の層１２は、ＡｌＮによって形成され、その厚さおよび成長温度は、それぞれ２０ｎｍおよび１１００℃である。

図３に示す結果から、電界効果トランジスタ１００では、第１の層１１を比較的薄く形成することでウェハの反り量を極小にさせることができ、具体的には、第１の層１１の厚さを約２００ｎｍとすることで反り量を極小にできることがわかる。また、この反り量は、極小値においてマイナス値であり、第１の層１１の厚さが約１５０〜５００ｎｍである場合にマイナス値であることがわかる。さらに、この反り量は、第１の層１１の厚さが約１００〜１０００ｎｍである場合に絶対量が５０μｍ以下であることがわかる。これをもとに、電界効果トランジスタ１００では、第１の層１１の厚さは１００〜１０００ｎｍとされている。なお、図３では、Ｓｉからなる基板１の厚さを５２５μｍおよび７００μｍとした場合の結果を示しているが、基板１の厚さに対する反り量の依存性は特に認められない。

また、図４は、第２の層１２としてのＡｌＮ層の成長温度に対するウェハの反り量（ＢＯＷ）を実測した結果を示すグラフである。図４では、第１の層１１としてのＧａＮ層の厚さを２００ｎｍとした場合の結果を示している。この結果から、電界効果トランジスタ１００では、第２の層１２を比較的高温で成長させることで反り量を極小にさせることができ、具体的には、第２の層１２の成長温度を約１０００〜１１００℃とすることで極小にできることがわかる。また、この反り量は、極小値においてマイナス値であり、第２の層１２の成長温度が約８００〜１２００℃である場合にマイナス値であることがわかる。さらに、この反り量は、第２の層１２の成長温度が約７００〜１３００℃である場合に絶対量が５０μｍ以下であることがわかる。これをもとに、電界効果トランジスタ１００では、第２の層１２の成長温度は７００〜１３００℃とされている。

これに対して第１の層１１は、例えばＧａＮ層の成長温度として一般的な７００〜１３００℃の温度範囲内で成長させることができる。さらに、この成長温度を８００〜１２００℃に限定することで、結晶性および平坦度が良好な第１の層１１を形成することができる。ただし、より高精度な第１の層１１を形成するには、その成長温度を１０００〜１１００℃に限定することが好ましい。

なお、図２〜図４に示した結果に対応する第２の層１２の厚さは、いずれも２０ｎｍであるが、図２〜図４に示した結果は、第２の層１２の厚さに対する依存性が小さく、第２の層１２の厚さが約０．５〜２００ｎｍである場合、図２〜図４と同様の結果が得られることが別途見出されている。また、第２の層１２の厚さを０．５ｎｍより薄くした場合には、第２の層として十分な効果が発揮されず、逆に２００ｎｍより厚くした場合には、この層から余計な応力が発せられることなどが推察されることから、電界効果トランジスタ１００における第２の層１２の厚さは、０．５〜２００ｎｍであることが好ましいといえる。

（実施の形態２）
つぎに、本発明の実施の形態２にかかる半導体電子デバイスについて説明する。図５は、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタ２００の構成を示す断面図である。この図に示すように、電界効果トランジスタ２００は、電界効果トランジスタ１００の構成をもとに、バッファ層３に替えてバッファ層２３を備える。その他の構成は電界効果トランジスタ１００と同じであり、同一構成部分には同一符号を付して示している。

バッファ層２３は、バッファ層３と同様に、複合層２０を複数積層して形成されている。ここでは、一例として複合層２０が５層積層されているものとする。複合層２０は、バッファ層３における複合層１０の構成をもとに、第１の層１１に替えて第１の層２１を用い、この第１の層２１上に第２の層１２を積層させて形成されている。第１の層２１は、Ａｌ組成が０．２以下であって炭素（Ｃ）がドープされた窒化物系化合物半導体を用いて形成されており、一例としてＣドープＧａＮによって形成されている。この第１の層２１における炭素濃度（Ｃ濃度）は、１×１０¹⁷〜１×１０²⁰ｃｍ^-3とされている。その他の条件において、第１の層２１は、上述した第１の層１１と同等に形成されている。

図６は、第１の層２１としてのＧａＮ層の炭素濃度に対する電界効果トランジスタ２００の耐圧を実測した結果を示すグラフである。この図に示す結果から、第１の層２１の炭素濃度を大きくすることで、電界効果トランジスタ２００の耐圧を大きくできることがわかる。また、第１の層２１の炭素濃度を約１×１０¹⁷ｃｍ^-3以下とした場合に、電界効果トランジスタ２００の耐圧が急激に低下することがわかる。これをもとに電界効果トランジスタ２００では、第１の層２１の炭素濃度が１×１０¹⁷ｃｍ^-3以上とされ、高耐圧化が実現されている。

一方、ＧａＮ層に対して炭素濃度を１×１０²⁰ｃｍ^-3以上とするドーピングを行うことで、その結晶性が劣化し、結晶欠陥が増加することが一般に知られている。このため、電界効果トランジスタ２００では、第１の層２１の炭素濃度が１×１０¹⁷ｃｍ^-3以上、１×１０²⁰ｃｍ^-3以下とされ、高耐圧化をはかりつつ、結晶欠陥の増加が抑制されている。

また、電界効果トランジスタ２００では、第１の層２１が炭素濃度以外の条件において第１の層１１と同等に形成されているため、電界効果トランジスタ１００と同様に、ウェハの反りを抑制しつつ、リーク電流を低減させて耐圧性を向上させることができる。

（実施の形態３）
つぎに、本発明の実施の形態３にかかる半導体電子デバイスについて説明する。上述した実施の形態１および２では、本発明にかかる半導体電子デバイスとしての電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）であるものとして説明したが、高電子移動度トランジスタに限定されず、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor FET）とすることもできる。

図７は、本実施の形態３にかかる半導体電子デバイスとしての電界効果トランジスタ３００の構成を示す断面図である。この図に示すように、電界効果トランジスタ３００は、ＭＯＳ電界効果トランジスタとして形成され、電界効果トランジスタ１００の構成をもとに、半導体動作層４、ソース電極８Ｓ、ゲート電極８Ｇおよびドレイン電極８Ｄのそれぞれに替えて、半導体動作層３４、ソース電極３８Ｓ、ゲート電極３８Ｇおよびドレイン電極３８Ｄを備える。その他の構成は、電界効果トランジスタ１００と同じであり、同一構成部分には同一符号を付して示している。

半導体動作層３４は、ｐ−ＧａＮからなるｐ型半導体層３５と、ｎ⁺−ＧａＮからなるｎ型半導体層３６とを用いて形成されている。ｐ型半導体層３５は、例えばＭＯＣＶＤ法によってバッファ層３上に成膜され、そのドーパント濃度は、１×１０¹⁶〜１×１０¹⁷ｃｍ^-3程度とされている。ｐ型半導体層３５では、ドーパントとして例えばＭｇ、Ｃ、ＺｎまたはＢｅが用いられる。ｎ型半導体層３６は、ｐ型半導体層３５を成長後、これにイオン注入をして形成される。

絶縁ゲートとしてのゲート電極３８Ｇは、絶縁膜３８Ｇａおよび電極層３８Ｇｂをこの順に積層して形成されている。絶縁膜３８Ｇａは、例えばＳｉＯ₂またはＡｌ₂Ｏ₃など、十分な絶縁破壊電界強度を有する絶縁膜が用いられる。絶縁膜３８Ｇａの厚さは、例えばＳｉＯ₂の場合、５０〜１００ｎｍ程度とされる。電極層３８Ｇｂは、例えばポリシリコン、あるいはＮｉ／ＡｕやＷＳｉ等の金属膜を用いて形成される。一方、ソース電極３８Ｓおよびドレイン電極３８Ｄは、Ｔｉ／ＡｌやＴｉ／ＡｌＳｉ／Ｍｏ等、ｎ型半導体層３６に対してオーミック接触が可能な金属膜を用いて形成される。

このように構成された電界効果トランジスタ３００では、ゲート電極３８Ｇに所定電位以上の正電圧を加えることで、ｐ型半導体層３５における絶縁膜３８Ｇａとの境界部に反転層３５ａが形成される。そして、この反転層３５ａがチャネルとなり、２つのｎ型半導体層３６間が電気的に接続されて、ソース電極３８Ｓおよびドレイン電極３８Ｄ間にドレイン電流が導通される。このとき、ゲート電極３８Ｇに加える電圧によって絶縁膜３８Ｇａ直下に形成される図示しない空乏層の厚さを変化させることで、ドレイン電流を制御することができる。

本実施の形態３にかかる電界効果トランジスタ３００では、上述した実施の形態１と同じバッファ層３を用いて構成されているため、実施の形態１と同様に、ウェハの反りを抑制しつつ、リーク電流を低減させて耐圧性を向上させることができる。

ここまで、本発明を実施する最良の形態を実施の形態１〜３として説明したが、本発明は、上述した実施の形態１〜３に限定されず、本発明の趣旨を逸脱しない範囲であれば、種々の変形が可能である。

例えば、上述した実施の形態１〜３では、本発明にかかる半導体電子デバイスとして高電子移動度トランジスタおよびＭＯＳ電界効果トランジスタについて説明したが、これらに限定されず、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor FET）、ショットキーゲート電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor FET）等、種々の電界効果トランジスタに対して本発明は適用可能である。

また、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対して本発明は適用可能である。本発明を適用したダイオードとして、例えば、電界効果トランジスタ１００が備えたソース電極８Ｓ、ゲート電極８Ｇおよびドレイン電極８Ｄに替えて、カソード電極およびアノード電極を形成したダイオードが実現できる。

また、上述した実施の形態１〜３では、Ｓｉからなる基板１を用いるものとして説明したが、基板材料はＳｉに限定されず、サファイア、ＳｉＣ、ＧａＮまたはＺｎＯ等、種々の材料を用いることができる。

また、上述した実施の形態１〜３では、本発明にかかる半導体電子デバイスが、窒化物系化合物半導体、特にＧａＮ系化合物半導体を用いて形成された半導体動作層４または３４を備えるものとして説明したが、窒化物系およびＧａＮ系に限定して解釈する必要はなく、他の化合物半導体を用いて形成された半導体動作層を備える半導体電子デバイスに対しても本発明は適用可能である。

また、上述した実施の形態１〜３では、バッファ層３または２３における第１の層１１または２１がＡｌ_x1Ｇａ_1-x1Ｎ（０≦ｘ１≦０．２）によって形成され、第２の層１２がＡｌ_x2Ｇａ_1-x2Ｎ（０．８≦ｘ２≦１）によって形成されるものとして説明したが、これに限定されるものではなく、第１の層１１，２１は、一般にＡｌ_x1Ｉｎ_y1Ｇａ_1-x1-y1Ａｓ_u1Ｐ_v1Ｎ_1-u1-v1（０≦ｘ１≦０．２、０≦ｙ１，ｕ１，ｖ１≦１、ｘ１＋ｙ１≦１、ｕ１＋ｖ１＜１）で示される化合物半導体によって形成することができ、第２の層は、一般にＡｌ_x2Ｉｎ_y2Ｇａ_1-x2-y2Ａｓ_u2Ｐ_v2Ｎ_1-u2-v2（０．８≦ｘ２≦１、０≦ｙ２，ｕ２，ｖ２≦１、ｘ２＋ｙ２≦１、ｕ２＋ｖ２＜１）で示される窒化物系化合物半導体によって形成することができる。

本発明の実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。 図１に示した電界効果トランジスタにおける第１の層のＡｌ組成とウェハの反り量との関係を示す図である。 図１に示した電界効果トランジスタにおける第２の層のＡｌ組成とウェハの反り量との関係を示す図である。 第１の層の厚さとウェハの反り量との関係を示す図である。 第２の層の成長温度とウェハの反り量との関係を示す図である。 本発明の実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。 図５に示した電界効果トランジスタにおける第１の層の炭素濃度と電界効果トランジスタの耐圧との関係を示す図である。 本発明の実施の形態３にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。

符号の説明

１ 基板
２，３，２３ バッファ層
４ 半導体動作層
５ 電子走行層
５ａ ２次元電子ガス層
６ 電子供給層
７ コンタクト層
８Ｄ ドレイン電極
８Ｇ ゲート電極
８Ｓ ソース電極
１０，２０ 複合層
１１，２１ 第１の層
１２ 第２の層
３４ 半導体動作層
３５ ｐ型半導体層
３５ａ 反転層
３６ ｎ型半導体層
３８Ｄ ドレイン電極
３８Ｇ ゲート電極
３８Ｇａ 絶縁膜
３８Ｇｂ 電極層
３８Ｓ ソース電極
１００,２００，３００ 電界効果トランジスタ

Claims (7)

1. 基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、
   前記バッファ層は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層が積層された複合層を有することを特徴とする半導体電子デバイス。
2. 前記第１の層の厚さは、１００〜１０００ｎｍであることを特徴とする請求項１に記載の半導体電子デバイス。
3. 前記第１の層および前記第２の層の成長温度は、各々７００〜１３００℃であることを特徴とする請求項１または２に記載の半導体電子デバイス。
4. 前記第２の層の厚さは、０．５〜２００ｎｍであることを特徴とする請求項１〜３のいずれか一つに記載の半導体電子デバイス。
5. 前記第１の層のカーボン濃度は、１×１０¹⁷〜１×１０²⁰ｃｍ^-3であることを特徴とする請求項１〜４のいずれか一つに記載の半導体電子デバイス。
6. 前記バッファ層は、前記複合層を５層以上含むことを特徴とする請求項１〜５のいずれか一つに記載の半導体電子デバイス。
7. 前記第１の層は、Ａｌ_x1Ｉｎ_y1Ｇａ_1-x1-y1Ａｓ_u1Ｐ_v1Ｎ_1-u1-v1（０≦ｘ１≦０．２、０≦ｙ１，ｕ１，ｖ１≦１、ｘ１＋ｙ１≦１、ｕ１＋ｖ１＜１）で示される窒化物系化合物半導体によって形成され、
   前記第２の層は、Ａｌ_x2Ｉｎ_y2Ｇａ_1-x2-y2Ａｓ_u2Ｐ_v2Ｎ_1-u2-v2（０．８≦ｘ２≦１、０≦ｙ２，ｕ２，ｖ２≦１、ｘ２＋ｙ２≦１、ｕ２＋ｖ２＜１）で示される窒化物系化合物半導体によって形成されることを特徴とする請求項１〜６のいずれか一つに記載の半導体電子デバイス。

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