Nothing Special   »   [go: up one dir, main page]

JP2013069714A - 窒化物半導体素子及び製造方法 - Google Patents

窒化物半導体素子及び製造方法 Download PDF

Info

Publication number
JP2013069714A
JP2013069714A JP2011204981A JP2011204981A JP2013069714A JP 2013069714 A JP2013069714 A JP 2013069714A JP 2011204981 A JP2011204981 A JP 2011204981A JP 2011204981 A JP2011204981 A JP 2011204981A JP 2013069714 A JP2013069714 A JP 2013069714A
Authority
JP
Japan
Prior art keywords
layer
nitride semiconductor
doped
gan
gan layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011204981A
Other languages
English (en)
Other versions
JP5546514B2 (ja
Inventor
Masayuki Iwami
正之 岩見
Takuya Furukawa
拓也 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Power Device Research Association
Original Assignee
Advanced Power Device Research Association
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Power Device Research Association filed Critical Advanced Power Device Research Association
Priority to JP2011204981A priority Critical patent/JP5546514B2/ja
Priority to CN2012103343837A priority patent/CN103022120A/zh
Priority to US13/617,156 priority patent/US8860038B2/en
Publication of JP2013069714A publication Critical patent/JP2013069714A/ja
Application granted granted Critical
Publication of JP5546514B2 publication Critical patent/JP5546514B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02579P-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151Compositional structures
    • H01L29/152Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155Comprising only semiconductor materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】耐圧が高く、かつ、リーク電流が効果的に低減された窒化物半導体素子及びその製造方法を提供する。
【解決手段】ベース基板210と、ベース基板の上方に形成されたバッファ層280と、バッファ層280上に形成された活性層290と、活性層の上方に形成された少なくとも2つの電極292および294とを備え、バッファ層280は格子定数の異なる複数の窒化物半導体層を含む複合層を1層以上有し、複合層の少なくとも1層は、複数の窒化物半導体層のうち格子定数が最も大きい窒化物半導体層のキャリア領域に予め定められた濃度の炭素原子及び予め定められた濃度の酸素原子が意図的にドープされている窒化物半導体素子。
【選択図】図9

Description

本発明は、窒化物半導体素子及び製造方法に関する。
従来、オフ耐圧の高いパワーデバイスとして窒化物系化合物半導体素子として、基板と窒化物系化合物半導体との格子定数差及び熱膨張係数差による歪みを緩和するバッファ層を有する素子が知られている(例えば、特許文献1−5参照)。当該バッファ層は、AlN層とGaN層を含む複合層を繰り返し有する。
特許文献1 特開2007−88426号公報
特許文献2 特開2009−289956号公報
特許文献3 特許第4525894号公報
特許文献4 特開2010−239034号公報
特許文献5 特表2007−518266号公報
しかし、AlN層とGaN層との間の格子定数差により、バッファ層に2次元電子ガス的なキャリアが生じてしまう。このため、AlN層とGaN層との界面に、横方向のリークパスが形成され、リーク電流が増大してしまう。これに対し、AlN層とGaN層の間にAlGaN層を設ける方法がある(特許文献3参照)。しかし、当該構成を採用しても、AlN層およびGaN層の格子定数差は変わらないので、バッファ層全体に発生するキャリアの総量は変わらない。従って、リーク電流を十分に抑制できない。
また、バッファ層中のGaN層へ不純物を添加することでGaN層を高抵抗化し、バッファ層に起因するリーク電流の影響を小さくする方法がある(特許文献4、5参照)。当該不純物として、炭素、並びに、鉄およびニッケル等の遷移金属が知られている。しかしながら、エピタキシャル層に高濃度の不純物を添加すると、エピタキシャル層にクラックが生じ、かつ、転位密度が増大し、電子移動度が低下してしまう。また、遷移金属の添加は、電流コラプスおよび電流スランプといった、オン抵抗を悪化させる現象を生じさせる。
本発明の第1の態様においては、基板と、基板の上方に形成されたバッファ層と、バッファ層上に形成された活性層と、活性層の上方に形成された少なくとも2つの電極とを備え、バッファ層は格子定数の異なる複数の窒化物半導体層を含む複合層を1層以上有し、複合層の少なくとも1層は、複数の窒化物半導体層のうち格子定数が最も大きい窒化物半導体層において、直上の窒化物半導体層との格子定数の差によりキャリアが生じるキャリア領域の少なくとも一部に、炭素原子及び酸素原子がドープされている窒化物半導体素子が提供する。
本発明の第2の態様においては、窒化物半導体素子の製造方法であって、基板の上方にバッファ層を形成する段階と、バッファ層上に活性層を形成する段階と、活性層の上方に少なくとも2つの電極を形成する段階とを備え、バッファ層を形成する段階は、格子定数の異なる複数の窒化物半導体層を含む複合層を1層以上積層する積層段階と、複合層の少なくとも1層の複数の窒化物半導体層のうち格子定数が最も大きい窒化物半導体層において、直上の窒化物半導体層との格子定数の差によりキャリアが生じるキャリア領域の少なくとも一部に、炭素原子及び酸素原子を同時にドープするドープ段階とを有する製造方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
窒化物半導体素子に用いられるバッファ層の一部を示す断面図である。 シミュレーションに用いたGaN/AlN/GaN積層構造の原子モデルを示す。 不純物を含まない場合のGaN層の上部における状態密度とエネルギーの関係を示すグラフである。 不純物の種類と、図2に示す原子モデルの系の凝集エネルギーとの関係を示すグラフである。 炭素及び酸素を同時にドープした場合のAlN層直下のGaN層の上部における状態密度とエネルギーの関係を示すグラフである。 本発明の第1実施形態にかかるエピタキシャル基板の断面図である。 電極及び電極を形成したエピタキシャル基板の平面図である。 エピタキシャル基板のリーク電流特性を測定したグラフである。 本発明の第2実施形態にかかる窒化物半導体素子の断面図である。 本発明の第3実施形態にかかる窒化物半導体素子の断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、窒化物半導体素子に用いられるバッファ層400の一部を示す断面図である。バッファ層400は、例えばシリコン基板と、GaN層等の活性層との間に形成される。GaNとシリコンの格子定数差(〜17%)及び熱膨張係数差(〜56%)が大きいため、シリコン基板上に直接GaN等の活性層を成長させると、エピタキシャル成長膜にクラックが生じるか、あるいは、基板が割れてしまう。そこで、シリコン基板とGaN層との間に、AlN層とGaN層を繰り返した複合層を複数回積層したバッファ層400が設けられる。図1は、バッファ層400の一部として、GaN層10、AlN層12、及びGaN層14を示す。
GaN層10上にAlN層12を積層すると、層間の格子定数差により、GaN層10の上部に2次元電子ガスが生じる場合がある。HEMT等においては、当該2次元電子ガスをチャネルとして用いる。しかし、AlN層12の厚さが大きくなると、当該格子定数差による歪みが緩和される。AlN層12の厚さが大きくなると、GaN層10には層間の格子定数差によりキャリアが生じるものの、2次元電子ガスほどキャリアが高密度に局在しない場合も考えられる。本明細書では、HEMTのチャネルとして用いられる2次元電子ガスほどキャリアが高密度に局在していない状態を含め、層間の格子定数差により生じるキャリアを2次元電子ガス的なキャリアと称する。また、2次元電子ガス的なキャリアが存在する領域をキャリア領域と称する。
上述したように、GaN層10には、層間の格子定数差により2次元電子ガス的なキャリアが生じてしまう。このため、AlN層12とGaN層10との界面に、横方向のリークパスが形成され、リーク電流が増大してしまう。本発明の実施形態においては、バッファ層400の複合層に含まれる複数の窒化物半導体層のうち、格子定数が最も大きい窒化物半導体層に炭素原子及び酸素原子を同時にドープすることで、2次元電子ガス的なキャリアを補償する。これらのドーパント原子は、2次元電子ガス的なキャリアが生じるキャリア領域の少なくとも一部にドープされる。次に、バッファ層400における2次元電子ガス的な準位の発生、および、不純物原子による補償効果を検証するシミュレーションについて説明する。
図2は、シミュレーションに用いたGaN/AlN/GaNの積層構造の原子モデルを示す。原子モデルは、単位構造2層分のGaN層10と、単位構造2層分のAlN層12と、単位構造2層分のGaN層14を積層したスーパーセルを有する。GaN層10の厚さは約1nm、AlN層の厚さは約1nm、GaN層14の厚さは約1nmとした。図2の原子モデルは、ガリウム原子17、窒素原子18、アルミニウム原子19によって構成され、全部で96個の原子を有する。シミュレーションは、96個の原子に対して、局所密度近似に基づいた第一原理電子状態計算をすることにより行った。不純物添加の効果は、ガリウム原子17または窒素原子18を、炭素原子または酸素原子と適宜置換することで検証した。
シミュレーションには、Advance/PHASEを使用した。また、計算には、Vanderbilt型のウルトラソフト擬ポテンシャルを用いた。交換相互作用は、一般化勾配近似の範囲で計算を行った。電子密度分布の計算は、電子のスピンを考慮して、次の条件で行った。カットオフエネルギーは波動関数及び電荷密度分布でそれぞれ25Ry及び230Ryとした。k点サンプルは3×3×2で行い、計算したバンド数は280である。まず、図2に示した原子モデルが不純物を含まない場合のシミュレーション結果について説明する。
図3は、不純物を含まない場合のGaN層10の上部における状態密度とエネルギーの関係を示すグラフである。縦軸は、AlN層12直下のGaN層10の上部における層分割局所電子密度の和を示す。横軸はフェルミレベルを0eVとしたときのエネルギーを示す。エネルギーが約2eV〜3eV付近(すなわち、伝導帯下約0eV〜1eV)に浅いドナー準位20が存在することがわかる。この浅いドナー準位20は、AlNとGaNとの格子定数差に起因するピエゾ分極によって形成されたものであり、2次元電子ガス準位として機能する。
図3に示すシミュレーションは、絶対零度で不純物の添加もない条件のため、キャリアが存在しない。したがって、浅いドナー準位20は空である。温度が上昇し、不純物が添加されてキャリアが供給されると、浅いドナー準位20にはキャリア電子15がトラップされる。この結果、フェルミレベルEが上昇し、浅いドナー準位20にトラップされたキャリア電子15は2次元電子ガスとして振る舞う。一般に、AlN層12直下のGaN層10の表面から基板方向へ約10nmの深さの場所に2次元電子ガスとして振る舞うキャリアが存在すると考えられている。このキャリアがバッファ層のリーク電流源となっている。浅いドナー準位20の総数(密度)は、シートキャリア濃度に換算して5.6×1013cm−2となった。次に、図2に示した原子モデルの系に不純物を添加した場合のシミュレーション結果について説明する。
図4は、不純物の種類と、図2に示す原子モデルの系の凝集エネルギーとの関係を示すグラフである。縦軸は、図2に示す原子モデルの96個の原子の凝集エネルギーの総和を示す。横軸は、添加する不純物のモデルを示す。モデルAは、不純物原子をドープしない場合を示す。モデルBは、AlN層12直下のGaN層10の上部におけるキャリア領域に炭素をドープし、炭素原子が窒素原子と置換した場合を示す。この場合、ドープされた炭素はアクセプタ原子として機能し、アクセプタ準位を形成する。
モデルCは、AlN層12直下のGaN層10の上部のキャリア領域に酸素をドープし、酸素原子がガリウム原子と置換した場合を示す。この場合、ドープされた酸素はアクセプタ原子として機能し、アクセプタ準位を形成する。モデルDは、AlN層12直下のGaN層10の上部のキャリア領域に酸素をドープし、酸素原子が窒素原子と置換した場合を示す。この場合、ドープされた酸素はドナー原子として機能し、ドナー準位を形成する。モデルEは、AlN層12直下のGaN層10の上部のキャリア領域に炭素及び酸素を同時にドープし、炭素原子が窒素原子と置換し、酸素原子がガリウム原子と置換した場合を示す。この場合、ドープされた炭素原子及び酸素原子はアクセプタ原子として機能し、アクセプタ準位を形成する。
図4のグラフより、モデルAに比べ、モデルB及びモデルCの方が凝集エネルギーは高いことがわかる。モデルBは、炭素のみをドープすると、何もドープしない場合に比べ系が不安定になることを示している。つまり、炭素を窒素サイトに置換することでアクセプタ準位は形成されるものの、系の凝集エネルギーが増加するため高濃度の炭素をドープすることが困難であることを示している。したがって、炭素をドープするのみでは2次元電子ガス準位を充分に補償することが困難である。
モデルCについても、酸素のみをドープしてガリウムサイトに置換すると、何もドープしない場合に比べ系が不安定になることを示している。従って、酸素をガリウムサイトに置換することでアクセプタ準位は形成されるものの、系の凝集エネルギーが何もドープしない場合に比べ増加するため高濃度の酸素をドープすることは困難である。
一方、モデルAに比べ、モデルD及びモデルEは凝集エネルギーが低いことがわかる。モデルDは、酸素を窒素サイトに置換した場合に、系がモデルAより安定になることを示している。ただし、窒素サイトに置換した酸素はドナー準位を形成する。つまり、2次元電子ガス準位にキャリアを供給してしまい、2次元電子ガス準位の補償にはならない。
これに対し、モデルEは凝集エネルギーが最も小さく、炭素及び酸素を同時にドープすることで系が最も安定な状態になることを示している。これは、以下の理由によるものと考えられる。
アルミニウムと酸素は結合しやすい。また、ガリウムと炭素は結合しやすい。一方、アルミニウムと炭素は結合しにくいという性質がある。AlN層12とGaN層10とのヘテロ界面付近には、アルミニウムが存在するので、炭素原子はGaN層の窒素サイトに入りにくい。しかし、酸素が存在することによりアルミニウムに酸素が引きつけられてアルミニウムの影響をスクリーニングすることができる。その結果、炭素が窒素サイトに入りやすくなる。なお、各モデルにおいては、全ての浅いドナー準位を補償している。
図5は、炭素及び酸素を同時にドープした場合のAlN層12直下のGaN層10の上部のキャリア領域における状態密度とエネルギーの関係を示すグラフである。縦軸は、AlN層12直下のGaN層10の上部のキャリア領域における層分割局所電子密度の和を示す。横軸はフェルミレベルを0eVとしたときのポテンシャルエネルギーを示す。約2eVから約3eVに浅いドナー準位20が形成されている。また、約−1eVから約1eVに炭素及び酸素に起因するアクセプタ準位22が形成されている。したがって、窒素サイトに置換される炭素C及びガリウムサイトに置換される酸素OGaのつくるアクセプタ準位または深い準位によって、2次元電子ガス準位を充分に補償することができる。
炭素C及び酸素OGaを同時にドープすることにより、この原子モデルの系において、すべての浅いドナー準位20が補償される。また、図には示していないが、AlN層12の直上のGaN層14のヘテロ界面付近に形成される浅いアクセプタ準位の状態密度も、モデルAの1/30以下となることがわかっている。つまり、2次元電子ガス準位と同様に形成される2次元ホールガス準位も補償される。したがって、リーク電流を低減することが可能である。
ここで、ドープする酸素原子の濃度が炭素原子の濃度より高い場合、酸素は窒素サイトに置換しドナー準位を形成する。そのため、2次元電子ガス準位を充分に補償することができない。したがって、ドープする炭素原子の濃度は、酸素原子の濃度より高いことが好ましい。以上のシミュレーション結果から、AlN層12直下のGaN層10の上部のキャリア領域に、炭素原子の濃度が酸素原子の濃度より高くなるように、炭素原子及び酸素原子を同時にドープすることにより、系を安定化しつつ2次元電子ガス準位を補償することが可能となることがわかった。結果として、バッファ層400のリーク電流を効果的に低減することができる。
図6は、本発明の第1実施形態にかかるエピタキシャル基板100の断面図である。エピタキシャル基板100は、ベース基板30と、シード層31と、バッファ層37と、GaN層36とを備える。ベース基板30は、例えば厚さが500μmで直径2インチのサファイア基板である。ベース基板30は、シリコンまたはシリコンカーバイドにより形成されてもよい。
シード層31は、ベース基板30上に形成される。本例のシード層31は、ベース基板30上にエピタキシャル成長されたGaNを含む。バッファ層37は、ベース基板30の上方に形成される。本例のバッファ層37は、シード層31上に形成される。なお「上方」とは、直上で接している状態、および、上の方で接していない状態を含む。また、「上」とは、直上で接している状態を指す。バッファ層37は、シード層31上にエピタキシャル成長される。
バッファ層37は格子定数の異なる複数の窒化物半導体層を含む複合層を1層以上有する。本例においてバッファ層37の複合層は1層である。本例のバッファ層37は、GaN層32およびAlN層34を有する。バッファ層37は、ベース基板30と、ベース基板30の上方にエピタキシャル成長するGaN層36との間の格子定数差及び熱膨張差に起因する、エピタキシャル基板100の反り及び転位密度を低減する。GaN層32の厚さは、例えば、1.4μmである。AlN層34の厚さは、例えば、20nmである。GaN層36は、バッファ層の最上層として機能する。GaN層36は、例えば、1μmの厚さを有する。バッファ層37は、GaN層32及びAlN層34がこの順でエピタキシャル成長した複合層を繰り返し積層して有してもよい。
バッファ層37において、少なくとも1つの複合層においては、複数の窒化物半導体層(GaN層32、AlN層34)のうち、格子定数が最も大きい窒化物半導体層(GaN層32)のキャリア領域33に炭素原子及び酸素原子がドープされている。炭素原子及び酸素原子は、キャリア領域33の少なくとも一部にドープされ、好ましくは、キャリア領域33の全体にわたってドープされる。キャリア領域33は、格子定数が大きい窒化物半導体層(GaN層32)において、直上の窒化物半導体層(AlN層34)との格子定数の差により2次元電子ガス的なキャリアが生じる領域を指す。具体的には、炭素原子及び酸素原子がドープされるドープ領域は、GaN層32の表面から所定の深さまで形成される。ドープ領域の深さは、10nm以上であってよい。ただし、ドープ領域の深さが100nm以上になると、転位密度が増加する。したがって、ドープ領域の深さは、10nm以上でかつ100nm以下とするのが好ましい。GaN層32は、キャリア領域33とは異なる領域に、炭素原子及び酸素原子がドープされない非ドープ領域を有してよい。非ドープ領域は、キャリア領域33よりもベース基板30側に位置する。つまり、GaN層32は、ドープ領域の深さよりも厚くてよい。
炭素原子のドープ濃度は、例えば1×1018cm−3から5×1019cm−3である。炭素原子を5×1019cm−3以上の濃度でドープした場合、GaN層32の表面の結晶品質が劣化する。炭素原子をさらに高濃度でドープしようとするとベース基板30にクラックが生じる。酸素原子のドープ濃度は、例えば1×1018cm−3から5×1019cm−3である。なお、炭素原子および酸素原子は、意図的にドープされる。意図的なドープとは、炭素原子及び酸素原子を設計された所定の濃度でドープすることを指す。
また、ドープ領域における炭素原子のドープ濃度は、ドープ領域における酸素原子のドープ濃度より高い。ドープされる酸素原子の濃度が炭素原子の濃度より高いと、窒素サイトに酸素原子が置換してドナー準位を形成する。そのため、2次元電子ガス準位を充分に補償することができず、結果としてリーク電流を十分に抑制することができない。したがって、ドープする炭素原子の濃度を酸素原子の濃度より高くするのが好ましい。例えば、炭素濃度は1×1019cm−3、酸素濃度は5×1018cm−3である。エピタキシャル基板100のリーク電流特性を検証するために、GaN層36上に電極38及び電極39を形成した。
図7は、電極38及び電極39を形成したエピタキシャル基板100の平面図である。本例の電極39は、直径が約160μmの円形電極である。本例の電極38は、電極39から半径方向に30μmだけ離隔されて、電極39を取り囲むように設けられる。
図8は、エピタキシャル基板100のリーク電流特性を測定したグラフである。縦軸は、電極38及び電極39間に流れるリーク電流を示し、横軸は、電極38及び電極39間に印加した電圧を示す。リーク電流特性は、カーブ・トレーサーにより測定した。曲線40は、キャリア領域33に不純物を添加しない場合のリーク電流特性を示す。曲線42は、キャリア領域33に不純物を添加した場合のリーク電流特性を示す。曲線40では、印加電圧が0Vから100Vに増加するに従い、リーク電流が急峻に増加し、その後リーク電流は1E−5A程度となる。また、曲線40では、600V付近から印加電圧の増加に伴いリーク電流が徐々に増加している。これに対して、曲線42に示されるエピタキシャル基板100では、印加電圧が0Vから約1500Vの範囲においてリーク電流は比較例に比べ4桁も小さい1E−9A程度で略一定である。
この結果から、ドープする酸素原子よりも炭素原子の濃度を高くし、炭素原子及び酸素原子を同時にドープすることにより、AlN層34直下のGaN層32のキャリア領域33に形成される2次元電子ガス的な準位が効果的に補償されることがわかる。したがって、本例によれば、高耐圧で、リーク電流が充分に抑制されたエピタキシャル基板100を提供することができる。なお、酸素原子のみをドープした場合は、曲線40と比べ顕著なリーク電流の低下は見られなかった。また、炭素原子のみをドープした場合は、曲線42と同程度のリーク電流低減効果を得るためには、炭素原子を本例の3倍以上の濃度でドープしなければならず、結晶品質が劣化し転位密度が増加する。
次に、エピタキシャル基板100の製造方法を説明する。エピタキシャル基板100の製造方法は、ベース基板30を用意する段階と、ベース基板30上にシード層31をエピタキシャル成長する段階と、シード層31上にバッファ層37を形成する段階とを備える。ベース基板30は、例えば、厚さが500μmで直径2インチのサファイア基板である。本例においてエピタキシャル成長は、MOCVD法により行う。シード層31をエピタキシャル成長する段階は、GaNをエピタキシャル成長する段階を含む。GaNのエピタキシャル成長は、反応室内に、トリメチルガリウム(TMGa)及びアンモニア(NH)をそれぞれ14μmol/min、12L/minの流量で導入し、成長温度を550℃に設定して、層厚が30nmとなるように行う。
バッファ層37を形成する段階は、格子定数の異なる複数の窒化物半導体層を含む複合層を1層以上積層する段階を有する。複合層を積層する段階は、複合層の少なくとも1層の複数の窒化物半導体層のうち格子定数が最も大きい窒化物半導体層のキャリア領域に予め定められた濃度の炭素原子及び予め定められた濃度の酸素原子を同時にドープする段階を含む。複合層は、GaN層及びAlGa(1−X)N(0<X≦1)層を含む。本例では、複合層は、GaN層32及びAlN層34を含んでよい。
複合層を積層する段階は、シード層31上にGaN層32をエピタキシャル成長する段階と、GaN層32のキャリア領域33に炭素原子及び酸素原子を同時にドープする段階と、GaN層32上にAlN層34をエピタキシャル成長する段階とを有する。GaN層32のエピタキシャル成長は、TMGa及びNHを、それぞれ58μmol/min、12L/minの流量で導入し、成長温度を1050℃。成長圧力を50Torrに設定して層厚が1.4μmになるように行ってよい。GaN層32のキャリア領域33とは、少なくとも2次元電子ガスが形成される領域を含む。具体的には、GaN層32のキャリア領域33は、GaN層32の表面から下方に10nm以上100nm以下の深さの範囲の領域であってよい。
GaN層32のキャリア領域33に炭素原子及び酸素原子を同時にドープする段階は、GaN層32のエピタキシャル成長の残りが50nmに達したときに、例えばプロパンガスのような炭化水素ガスと、例えば酸素ガスを希釈した窒素ガスまたは水素ガスを同時に導入することにより行う。同時にドープする段階において、ドープされる炭素原子の濃度は酸素原子の濃度より高い。例えば、プロパンガスの流量を調節して炭素濃度が1×1019cm−3となるようにする。また、窒素ガス流量を調節して酸素濃度が5×1018cm−3となるようにする。AlN層34のエピタキシャル成長は、トリメチルアルミニウム(TMAl)及びNHを、それぞれ95μmol/min、12L/minの流量で導入し、層厚が20nmになるように行う。
バッファ層37を形成する段階は、AlN層34上にGaN層36をエピタキシャル成長させる段階をさらに有する。GaN層36のエピタキシャル成長は、TMGa及びNHを、それぞれ19μmol/min、12L/minの流量で導入し、成長温度を1050℃、成長圧力を200Torrに設定して層厚が1μmになるように行ってよい。尚、エピタキシャル基板100のリーク電流特性を検証するために、GaN層36の上部に2つの電極38及び電極39を形成した。電極38及び電極39は厚さ20nmのTiと厚さ300nmのAlをこの順にスパッタ蒸着してリフトオフ法により形成したものである。
図8に示すように、この製造方法により製造したエピタキシャル基板100は、不純物添加のない比較例に比べリーク電流を4桁程度抑制することができた。したがって、炭素及び酸素を同時ドープすることで2次元電子ガス準位は補償され、バッファ層37内に2次元電子ガス的なキャリアは実質的に存在しない。また、リーク電流の抑制効果は、印加電圧が1500Vになるまで持続した。よって、エピタキシャル基板100は、1500Vの高耐圧を有する。
図9は、本発明の第2実施形態にかかる窒化物半導体素子200の断面図である。窒化物半導体素子200は、ベース基板210、介在層212、バッファ層280、チャネル層290、電極292および電極294を備える。ベース基板210は、ベース基板30と同一である。本例のベース基板210は、面方位(111)のシリコン基板である。
介在層212は、ベース基板210上にエピタキシャル成長される。本例の介在層212はSiNである。介在層212は、ベース基板210とその上に形成されるバッファ層280との間で化学反応が生じることを防止する。
バッファ層280は、ベース基板210の上方に形成される。本例のバッファ層280は、介在層212上に形成される。本例のバッファ層280は、AlN層214、複数の複合層(220−1、220−2、220−3、220−4、220−5、220−6)及びGaN層282を有する。AlN層214は、介在層212上に成長される。AlN層214はバッファ層の最下層として機能する。AlN層214の層厚は、例えば40nmである。
本例のバッファ層280は、複合層220を6層連続して有する。それぞれの複合層220は、GaN層及びAlGa(1−X)N(0<X≦1)層を含む。本例の複合層220は、GaN層222およびAlN層224を、ベース基板210側から順に積層して有する。GaN層222およびAlN層224は、GaN層32およびAlN層34に対応する。
それぞれの複合層220におけるAlN層224の層厚は、例えば50nmである。第1複合層220−1におけるGaN層222の層厚は、例えば290nmである。第2複合層220−2におけるGaN層222の層厚は、例えば330nmである。第3複合層220−3におけるGaN層222の層厚は、例えば390nmである。第4複合層220−4におけるGaN層222の層厚は、例えば470nmである。第5複合層220−5におけるGaN層222の層厚は、例えば580nmである。第6複合層220−6におけるGaN層222の層厚は、例えば740nmである。
少なくとも一つの複合層220におけるGaN層222には、ドープ領域263が形成される。ドープ領域263は、GaN層222の上部におけるキャリア領域全体に形成されてよい。ドープ領域263は、全てのGaN層222に形成されてよく、チャネル層290に近い側から所定数のGaN層222に形成されてもよい。本例のバッファ層280においては、第6複合層220−6および第5複合層220−5にドープ領域263が形成される。ドープ領域263は、図6に関連して説明したドープ領域に対応する。
GaN層282は、第6複合層220−6のAlN層224上に形成される。GaN層282は、バッファ層280の最上層として機能する。チャネル層290は、GaN層282上にエピタキシャル成長した形成される。本例のチャネル層290は、n型GaN層を含む。チャネル層290は、GaNにドナー原子としてSiを添加することにより電子が多数キャリアの電子走行層を構成する。
チャネル層290の上方には、少なくとも2つの電極が形成される。本例では、チャネル層290上に電極292および電極294が形成される。電極292および電極294の一方は、チャネル層290にショットキー接続する材料で形成され、他方はオーミック接続する材料で形成される。本例の窒化物半導体素子200は、ショットキーバリアダイオードとして動作する。なお、チャネル層290の上方に形成される複数の電極および絶縁膜等の構造によって、窒化物半導体素子200は、多様な素子として動作することができる。
次に、窒化物半導体素子200の製造方法について説明する。窒化物半導体素子200の製造方法は、ベース基板210を用意する段階と、ベース基板210上に介在層212をエピタキシャル成長させる段階と、ベース基板210の上方にバッファ層280を形成する段階と、バッファ層280上にチャネル層290を形成する段階と、チャネル層290の上方に少なくとも2つの電極(292、294)を形成する段階とを備える。ベース基板210は、CZ(チョコラルスキー)法で成長された直径4インチ、厚さ1mmのシリコン基板であってよい。シリコン基板のSi結晶の面方位は(111)であってよい。ベース基板210は、サファイア、または、シリコンカーバイドにより形成されてもよい。尚、本例においてエピタキシャル成長は、MOCVD法によって行う。
介在層212のエピタキシャル成長は、NHを35L/minの流量で0.3分間導入して、成長温度1000℃で行ってよい。バッファ層280を形成する段階は、介在層212上にAlN層214をエピタキシャル成長する段階を有する。AlN層214のエピタキシャル成長は、TMAl及びNHを、それぞれ175μmol/min、35L/minの流量で導入し、成長温度1000℃で、層厚40nmになるように行う。
バッファ層280を形成する段階は、格子定数の異なる複数の窒化物半導体層を含む複合層220を1層以上積層する段階を有する。複合層220を積層する段階は、GaN層222及びAlN層224を交互に例えば6周期積層する段階を含む。それぞれの複合層220を積層する条件は、エピタキシャル基板100において複合層を積層する条件と同様である。なお、GaN層222の成長時間を調節することにより、6段の複合層におけるそれぞれのGaN層222の層厚が下から上に向かって徐々に厚くなるように制御してもよい。
バッファ層280を形成する段階は、複合層の最上面にGaN層282をエピタキシャル成長する段階を有する。GaN層282のエピタキシャル成長は、TMGa及びNHをそれぞれ58μmol/min、12L/minの流量で導入し、成長温度1050℃、成長圧力50Torrで、層厚200nmとなるように行う。バッファ層280の上方にチャネル層290を形成する段階は、TMGa及びNHをそれぞれ19μmol/min、12L/minの流量で導入し、同時に、シランガス(SiH)を添加し、成長温度1050℃、成長圧力200Torrで、層厚500nmとなるようにn型GaN層をエピタキシャル成長する段階を含む。電子のキャリア濃度が、例えば、2×1016cm−3となるように、シランガスの流量を調整し、ドナー原子としてSiをドープする。このキャリア濃度において窒化物半導体素子200の設計耐圧は700Vとなる。
チャネル層290上に少なくとも2つの電極(292、294)を形成する段階は、チャネル層290上にフォトリソグラフィー技術により電極パターンを形成する段階と、スパッタ法により金属を蒸着する段階と、リフトオフ法により電極を形成する段階を有する。アノード電極294は、例えば直径約160μmの円形の開口部を有するレジストパターンを窒化物半導体素子200の表面略中央に形成し、Ni及びAuをこの順にスパッタ蒸着し、レジストをリフトオフして形成してよい。カソード電極292は、電極間隔が10μmの場合、直径約180μmの円形のレジストパターンを窒化物半導体素子200の表面中央部に形成し、Ti及びAlをこの順でスパッタ蒸着し、レジストをリフトオフして形成してよい。カソード電極292の形成後に、例えば700℃で30分の熱処理を行ってもよい。熱処理を行うことで、チャネル層290とカソード電極292との間で良好なオーミック特性を得ることができる。
以上の製造方法により形成した窒化物半導体素子200は、バッファ層に不純物を添加しない従来の素子に比べ、リーク電流が低く、かつ、オフ耐圧の高いショットキーバリアダイオードを提供することができる。尚、本例では、バッファ層280のうち第5複合層220−5及び第6複合層220−6に不純物を添加したが、いずれの複合層に不純物を添加してもよい。また、不純物を添加する複合層は2層に限定されず、少なくとも1つの複合層に不純物を添加することで、程度の差はあるが、リーク電流の低減効果が得られる。
図10は本発明の第3実施形態にかかる窒化物半導体素子300の断面図である。窒化物半導体素子300は、ベース基板310、介在層312、バッファ層380、チャネル層290、電子供給層392、電極394、電極396および電極398を備える。ベース基板310および介在層312は、ベース基板210および介在層212と同一である。
バッファ層380は、AlN層314、複数の複合層(320−1、320−2、320−3、320−4、320−5、320−6)およびGaN層382を有する。AlN層314およびGaN層382は、AlN層214およびGaN層382と同一である。それぞれの複合層320は、GaN層322およびAlN層324を有する。GaN層322およびAlN層324は、GaN層222およびAlN層224と同一である。
バッファ層380は、少なくとも一つ複合層320が、GaN層322およびAlN層324に加え、AlGaN層343を更に有する点で、バッファ層280と相違する。バッファ層380は、チャネル層390側から所定の数の複合層320がAlGaN層343を有する。本例では、第6複合層320−6および第5複合層320−5が、AlGaN層343を有する。AlGaN層343は、AlN層324とGaN層322との間に設けられ、Al組成が連続的、あるいは、段階的に変化するAlGa(1−X)N(0<X<1)層であってよい。
それぞれの複合層320におけるAlN層324の層厚は、例えば50nmである。第1複合層320−1におけるGaN層322の層厚は、例えば290nmである。第2複合層320−2におけるGaN層322の層厚は、例えば330nmである。第3複合層320−3におけるGaN層322およびAlGaN層343の層厚は、例えば390nmおよび50nmである。第4複合層320−4におけるGaN層322およびAlGaN層343の層厚は、例えば450nmおよび40nmである。第5複合層320−5におけるGaN層322およびAlGaN層343の層厚は、例えば560nmおよび40nmである。第6複合層320−6におけるGaN層322およびAlGaN層343の層厚は、例えば720nmおよび40nmである。
本例においても、少なくとも一つの複合層320におけるGaN層322には、ドープ領域365が形成される。ドープ領域365は、GaN層322の上部におけるキャリア領域全体に形成されてよい。本例では、第6複合層320−6および第5複合層320−5にドープ領域365が形成される。ドープ領域365は、図6に関連して説明したドープ領域に対応する。
また、すべての複合層320がGaN層322とAlN層324との間にAlGaN層343を有してもよい。さらに、各複合層320を構成するGaN層322の層厚が、ベース基板310側からチャネル層390に向かって徐々に厚くなってもよい。バッファ層380をこのように構成することにより、転位密度を減少させ、基板の反り量を抑制し、エピタキシャル膜をより厚く積層して高耐圧な窒化物半導体素子300を形成することができる。
電子供給層392は、チャネル層390上にエピタキシャル成長した層厚30nmのAlGa(1−X)N層であってよい。電子供給層392は、アルミニウム組成X=0.22のAl0.22Ga0.78N層であってよい。チャネル層390と電子供給層392との格子定数差に起因して、ヘテロ界面においてピエゾ電界が生じる。ピエゾ電界によってチャネル層390の表面から深さ約2nmの領域に2次元電子ガスが発生する。
チャネル層390の上方には、少なくとも2つの電極が形成される。本例では、電子供給層392上に、ソース電極394、ゲート電極396およびドレイン電極398が形成される。ソース電極394及びドレイン電極398は電子供給層392とオーミック接合するオーミック電極であってよい。ゲート電極396は電子供給層392とショットキー接合するショットキー電極であってよい。ゲート電極396は、ゲート長が2μm、ゲート幅が0.2mmであってよい。また、ソース・ドレイン間距離は15μm、ゲート・ドレイン間距離は10μmであってよい。窒化物半導体素子300は、1000V以上の耐圧を有し、リーク電流を効果的に低減することができる電界効果トランジスタとして動作する。なお、窒化物半導体素子300を製造する場合、AlGaN層343直下のGaN層322のキャリア領域に酸素原子および炭素原子を同時にドープする。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10、14、32、36、222、282、322、382・・・GaN層、12、34、214、224、314、324・・・AlN層、17・・・ガリウム原子、18・・・窒素原子、19・・・アルミニウム原子、20・・・ドナー準位、22・・・アクセプタ準位、30、210、310・・・ベース基板、31・・・シード層、33・・・キャリア領域、37、280、380、400・・・バッファ層、38、39、292、294、394、396、398・・・電極、40、42・・・曲線、100・・・エピタキシャル基板、200、300・・・窒化物半導体素子、212、312・・・介在層、220、320・・・複合層、263、365・・・ドープ領域、290、390・・・チャネル層、343・・・AlGaN層、392・・・電子供給層

Claims (15)

  1. ベース基板と、
    前記ベース基板の上方に形成されたバッファ層と、
    前記バッファ層上に形成された活性層と、
    前記活性層の上方に形成された少なくとも2つの電極と、
    を備え、
    前記バッファ層は格子定数の異なる複数の窒化物半導体層を含む複合層を1層以上有し、
    前記複合層の少なくとも1層は、前記複数の窒化物半導体層のうち格子定数が最も大きい窒化物半導体層において、直上の窒化物半導体層との格子定数の差によりキャリアが生じるキャリア領域の少なくとも一部に、炭素原子及び酸素原子がドープされている窒化物半導体素子。
  2. 前記炭素原子及び前記酸素原子がドープされた前記窒化物半導体層は、前記キャリア領域とは異なる領域に、前記炭素原子及び前記酸素原子がドープされない非ドープ領域を有する
    請求項1に記載の窒化物半導体素子。
  3. 前記非ドープ領域は、前記キャリア領域よりも前記ベース基板側に位置する
    請求項2に記載の窒化物半導体素子。
  4. 前記窒化物半導体層における前記炭素原子の濃度は、前記酸素原子の濃度より高い
    請求項1から3のいずれか一項に記載の窒化物半導体素子。
  5. 前記炭素原子及び前記酸素原子がドープされた前記窒化物半導体層には、直上の前記窒化物半導体層との格子定数の差異により生じるキャリアが、実質的に存在しない
    請求項1から4のいずれか一項に記載の窒化物半導体素子。
  6. 前記複合層は、GaN層、及び、前記GaN層上に形成されたAlGa(1−X)N(0<X≦1)層を含み、
    前記GaN層に前記炭素原子及び前記酸素原子がドープされている
    請求項1から5のいずれか一項に記載の窒化物半導体素子。
  7. 前記複合層は、GaN層、前記GaN層上に形成されたAlGaN層、及び、前記AlGaN層上に形成されたAlN層を含み、
    前記GaN層に前記炭素原子及び前記酸素原子がドープされている
    請求項1から5のいずれか一項に記載の窒化物半導体素子。
  8. 前記ベース基板は、シリコン、サファイア、または、シリコンカーバイドを含む
    請求項1から7のいずれか一項に記載の窒化物半導体素子。
  9. 前記窒化物半導体素子は、ダイオードまたは電界効果トランジスタである
    請求項1から8のいずれか一項に記載の窒化物半導体素子。
  10. 前記炭素原子及び前記酸素原子は、前記窒化物半導体層に同時にドープされた
    請求項1から9のいずれか一項に記載の窒化物半導体素子。
  11. 窒化物半導体素子の製造方法であって、
    ベース基板の上方にバッファ層を形成する段階と、
    前記バッファ層上に活性層を形成する段階と、
    前記活性層の上方に少なくとも2つの電極を形成する段階と、
    を備え、
    前記バッファ層を形成する段階は、
    格子定数の異なる複数の窒化物半導体層を含む複合層を1層以上積層する積層段階と、
    前記複合層の少なくとも1層の前記複数の窒化物半導体層のうち格子定数が最も大きい窒化物半導体層において、直上の窒化物半導体層との格子定数の差によりキャリアが生じるキャリア領域の少なくとも一部に、炭素原子及び酸素原子を同時にドープするドープ段階と
    を有する製造方法。
  12. 前記ドープ段階において、前記窒化物半導体層において前記キャリア領域とは異なる領域に、前記炭素原子及び前記酸素原子がドープされない非ドープ領域が存在するように、前記炭素原子及び前記酸素原子を同時にドープする
    請求項11に記載の製造方法。
  13. 前記窒化物半導体層にドープする前記炭素原子の濃度は、前記窒化物半導体層にドープする前記酸素原子の濃度より高い
    請求項11または12に記載の製造方法。
  14. 前記複合層は、GaN層、及び、前記GaN層上に形成されたAlGa(1−X)N(0<X≦1)層を含み、
    前記ドープ段階において、前記GaN層に前記炭素原子及び前記酸素原子を同時にドープする
    請求項11から13のいずれか一項に記載の製造方法。
  15. 前記複合層は、GaN層、前記GaN層上に形成されたAlGaN層、及び、前記AlGaN層上に形成されたAlN層を含み、
    前記ドープ段階において、前記GaN層に前記炭素原子及び前記酸素原子を同時にドープする
    請求項11から14のいずれか一項に記載の製造方法。
JP2011204981A 2011-09-20 2011-09-20 窒化物半導体素子及び製造方法 Active JP5546514B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011204981A JP5546514B2 (ja) 2011-09-20 2011-09-20 窒化物半導体素子及び製造方法
CN2012103343837A CN103022120A (zh) 2011-09-20 2012-09-11 氮化物半导体元件及制造方法
US13/617,156 US8860038B2 (en) 2011-09-20 2012-09-14 Nitride semiconductor device and manufacturing method for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011204981A JP5546514B2 (ja) 2011-09-20 2011-09-20 窒化物半導体素子及び製造方法

Publications (2)

Publication Number Publication Date
JP2013069714A true JP2013069714A (ja) 2013-04-18
JP5546514B2 JP5546514B2 (ja) 2014-07-09

Family

ID=47879810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011204981A Active JP5546514B2 (ja) 2011-09-20 2011-09-20 窒化物半導体素子及び製造方法

Country Status (3)

Country Link
US (1) US8860038B2 (ja)
JP (1) JP5546514B2 (ja)
CN (1) CN103022120A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014222716A (ja) * 2013-05-14 2014-11-27 コバレントマテリアル株式会社 窒化物半導体基板
WO2016143381A1 (ja) 2015-03-09 2016-09-15 エア・ウォーター株式会社 化合物半導体基板
JP2016195248A (ja) * 2015-04-01 2016-11-17 環球晶圓股▲ふん▼有限公司 半導体デバイス
JP2018014457A (ja) * 2016-07-22 2018-01-25 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP2019208068A (ja) * 2019-08-07 2019-12-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140022136A (ko) * 2012-08-13 2014-02-24 삼성전자주식회사 반도체 발광소자
JP2015176936A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
US9608103B2 (en) * 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride
CN106025026B (zh) * 2016-07-15 2018-06-19 厦门乾照光电股份有限公司 一种用于发光二极管的AlN缓冲层及其制作方法
JP6781095B2 (ja) * 2017-03-31 2020-11-04 エア・ウォーター株式会社 化合物半導体基板
US20200075314A1 (en) * 2018-08-29 2020-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Doped buffer layer for group iii-v devices on silicon
CN113690351B (zh) * 2021-06-30 2024-05-07 华灿光电(浙江)有限公司 微型发光二极管外延片及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000044400A (ja) * 1998-05-28 2000-02-15 Sumitomo Electric Ind Ltd 窒化ガリウム単結晶基板及びその製造方法
JP2006332367A (ja) * 2005-05-26 2006-12-07 Sumitomo Electric Ind Ltd 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびiii族窒化物系トランジスタを作製する方法
JP2008171843A (ja) * 2007-01-05 2008-07-24 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2008227479A (ja) * 2007-02-16 2008-09-25 Sumitomo Chemical Co Ltd 電界効果トランジスタ用エピタキシャル基板
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置
JP2011077386A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd 高電子移動度トランジスタ、エピタキシャル基板、及び高電子移動度トランジスタを作製する方法
JP2011077400A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd ヘテロ接合トランジスタ、及びヘテロ接合トランジスタを作製する方法
JP2011082218A (ja) * 2009-10-02 2011-04-21 Sumitomo Electric Ind Ltd 半導体ヘテロ電界効果トランジスタ
JP2013038157A (ja) * 2011-08-05 2013-02-21 Covalent Materials Corp 化合物半導体基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6639255B2 (en) * 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
US6586781B2 (en) * 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
TWI230978B (en) * 2003-01-17 2005-04-11 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
JP4525894B2 (ja) 2003-11-21 2010-08-18 サンケン電気株式会社 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
US7135715B2 (en) 2004-01-07 2006-11-14 Cree, Inc. Co-doping for fermi level control in semi-insulating Group III nitrides
US7033912B2 (en) * 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
US20060073621A1 (en) * 2004-10-01 2006-04-06 Palo Alto Research Center Incorporated Group III-nitride based HEMT device with insulating GaN/AlGaN buffer layer
US7326971B2 (en) * 2005-06-08 2008-02-05 Cree, Inc. Gallium nitride based high-electron mobility devices
JP2007088426A (ja) 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP5117283B2 (ja) 2008-05-29 2013-01-16 古河電気工業株式会社 半導体電子デバイス
US20100219452A1 (en) * 2009-02-27 2010-09-02 Brierley Steven K GaN HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) STRUCTURES
JP2010239034A (ja) 2009-03-31 2010-10-21 Furukawa Electric Co Ltd:The 半導体装置の製造方法および半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000044400A (ja) * 1998-05-28 2000-02-15 Sumitomo Electric Ind Ltd 窒化ガリウム単結晶基板及びその製造方法
JP2006332367A (ja) * 2005-05-26 2006-12-07 Sumitomo Electric Ind Ltd 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびiii族窒化物系トランジスタを作製する方法
JP2008171843A (ja) * 2007-01-05 2008-07-24 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2008227479A (ja) * 2007-02-16 2008-09-25 Sumitomo Chemical Co Ltd 電界効果トランジスタ用エピタキシャル基板
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置
JP2011077386A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd 高電子移動度トランジスタ、エピタキシャル基板、及び高電子移動度トランジスタを作製する方法
JP2011077400A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd ヘテロ接合トランジスタ、及びヘテロ接合トランジスタを作製する方法
JP2011082218A (ja) * 2009-10-02 2011-04-21 Sumitomo Electric Ind Ltd 半導体ヘテロ電界効果トランジスタ
JP2013038157A (ja) * 2011-08-05 2013-02-21 Covalent Materials Corp 化合物半導体基板

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014222716A (ja) * 2013-05-14 2014-11-27 コバレントマテリアル株式会社 窒化物半導体基板
US9117743B2 (en) 2013-05-14 2015-08-25 Covalent Materials Corportion Nitride semiconductor substrate
WO2016143381A1 (ja) 2015-03-09 2016-09-15 エア・ウォーター株式会社 化合物半導体基板
KR20170122267A (ko) 2015-03-09 2017-11-03 에어 워터 가부시키가이샤 화합물 반도체 기판
US10186421B2 (en) 2015-03-09 2019-01-22 Air Water Inc. Composite semiconductor substrate
JP2016195248A (ja) * 2015-04-01 2016-11-17 環球晶圓股▲ふん▼有限公司 半導体デバイス
JP2018014457A (ja) * 2016-07-22 2018-01-25 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
US10388742B2 (en) 2016-07-22 2019-08-20 Kabushiki Kaisha Toshiba Semiconductor device, power circuit, and computer
US11101355B2 (en) 2016-07-22 2021-08-24 Kabushiki Kaisha Toshiba Semiconductor device, power circuit, and computer
JP2019208068A (ja) * 2019-08-07 2019-12-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Also Published As

Publication number Publication date
CN103022120A (zh) 2013-04-03
US8860038B2 (en) 2014-10-14
JP5546514B2 (ja) 2014-07-09
US20130069076A1 (en) 2013-03-21

Similar Documents

Publication Publication Date Title
JP5546514B2 (ja) 窒化物半導体素子及び製造方法
JP5671127B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
JP4525894B2 (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP5787417B2 (ja) 窒化物半導体基板
US20130307023A1 (en) Semiconductor device and method for manufacturing semiconductor device
CN103066103B (zh) 硅衬底上的iii族氮化物的衬底击穿电压改进方法
JP5495069B2 (ja) 半導体素子及びその製造方法
JP5580009B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
US8853735B2 (en) Epitaxial substrate for semiconductor device and semiconductor device
JPWO2004066393A1 (ja) 半導体装置及びその製造方法
JP2011166067A (ja) 窒化物半導体装置
JP5702058B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
WO2013168371A1 (ja) エピタキシャル基板、半導体装置及び半導体装置の製造方法
JP2013074045A (ja) 半導体装置
JP2018117064A (ja) 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法
US10332975B2 (en) Epitaxial substrate for semiconductor device and method for manufacturing same
JP5436819B2 (ja) 高周波用半導体素子、高周波用半導体素子形成用のエピタキシャル基板、および高周波用半導体素子形成用エピタキシャル基板の作製方法
JP6089122B2 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP2007088252A5 (ja)
KR20150000753A (ko) 질화물 반도체 소자 및 그 제조 방법
JP2012060110A (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
WO2022014592A1 (ja) 化合物半導体基板および化合物半導体基板の製造方法
JP5711320B2 (ja) 窒化物半導体素子及びその製造方法
JP2012151234A (ja) 電界効果型トランジスタ
JP2009231302A (ja) 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20130124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140212

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140218

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140408

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20140423

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140430

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140513

R151 Written notification of patent or utility model registration

Ref document number: 5546514

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350