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KR100551046B1 - 유기 이엘 소자 - Google Patents

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KR100551046B1
KR100551046B1 KR1020030060016A KR20030060016A KR100551046B1 KR 100551046 B1 KR100551046 B1 KR 100551046B1 KR 1020030060016 A KR1020030060016 A KR 1020030060016A KR 20030060016 A KR20030060016 A KR 20030060016A KR 100551046 B1 KR100551046 B1 KR 100551046B1
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insulating film
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organic
via hole
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박상일
강태욱
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삼성에스디아이 주식회사
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Abstract

유기 이엘 소자에 관한 것으로, 그 목적은 소스/드레인전극의 과식각 현상을 방지하고, 어레이부와 패드부 간의 평탄화막 두께 차이를 없애는 것이다. 이를 위해 본 발명에서는 화소가 배치되는 어레이(array)부와 외부 전원과 접촉하는 패드부가 정의된 기판 상에서, 다결정실리콘층, 게이트절연막, 게이트전극, 층간절연막, 소스/드레인전극의 순차적인 적층구조 상에 형성되고, 어레이부 및 패드부에서의 소스/드레인전극 소정영역을 노출시키는 비아홀을 구비하며, 어레이부와 패드부 간에 비아홀 주변의 두께가 동일한 평탄화막; 비아홀 내에 매립된 금속매립층; 금속매립층을 포함하여 평탄화막의 상부 전면에 형성되고, 어레이부의 금속매립층을 소정영역 노출시키는 화소영역을 구비한 격벽; 및 화소영역에 형성된 유기 이엘층을 포함하는 구성의 유기 이엘 소자를 제공한다.
유기이엘, 평탄화막, 더미게이트패턴

Description

유기 이엘 소자{Organic EL device}
도 1은 종래 유기 이엘 소자를 도시한 단면도이고,
도 2a 및 2b는 각각 본 발명의 제1실시예 및 제2실시예에 따른 유기 이엘 소자를 도시한 단면도이며,
도 3은 일반적인 유기 이엘 소자를 도시한 평면도이다.
* 도면의 주요 부분에 대한 부호 설명 *
103a, 103b, 103c : 다결정실리콘층 104 : 게이트절연막
105a, 105b : 게이트 전극 200 : 더미 패턴
106 : 층간절연막 107a, 107b : 소스/드레인
108 : 제1평탄화막 109 : 제2평탄화막
111 : 격벽 112 : 화소영역
본 발명은 유기 이엘 소자에 관한 것으로, 더욱 상세하게는 어레이부와 패드부 간에 비아홀 주변의 평탄화막 두께 차이를 없애 소스/드레인전극의 과식각 현상이 방지되는 유기 이엘 소자에 관한 것이다.
유기 이엘(EL : organic electro-luminescenct) 소자는, 전자 주입전극(cathode)과 정공 주입전극(anode)으로부터 각각 전자와 정공을 발광층 내부로 주입시키고, 이렇게 주입된 전자와 정공이 결합한 엑시톤(exciton)이 여기상태로부터 기저상태로 떨어질 때 발광하는 원리를 이용한 소자이다.
이러한 원리로 인해 종래의 박막 액정표시장치와는 달리 별도의 광원을 필요로 하지 않으므로 소자의 부피와 무게를 줄일 수 있는 장점이 있다.
이러한 유기 이엘 소자는 전류가 흐를 경우 빛을 내는 유기 물질을 화소 별로 분리하여 매트릭스 모양으로 배치해 놓고, 이들 유기 물질에 흘리는 전류량을 조절함으로써 화상을 표시한다. 유기 이엘 소자는 저전압 구동, 경량 박형, 광시야각 그리고 고속응답 등의 장점으로 인하여 차세대 표시 장치로 기대되고 있다.
유기 이엘 소자는 매트릭스 모양으로 배치되어 있는 다수의 화소를 포함하고 있으며, 각 화소 영역 내에 스위칭 소자인 박막 트랜지스터와 화소 전극 및 유기 이엘층 등의 많은 박막 패턴이 형성되어 있다.
도 1은 종래 유기 이엘 소자를 도시한 단면도이다.
도 1에는 화소가 배치된 어레이(array)부(A)와, 절연 기판(1)의 가장자리에 위치하여 외부 전원과 접촉하는 회로 패드(pad)부(P)가 함께 도시되어 있다.
절연 기판(1) 상에는 SiO2 등으로 이루어진 차단층(2)이 형성되어 있고, 차단층 상에는 소정폭의 다결정실리콘층(3a, 3b, 3c)가 형성되어 있다.
다결정실리콘층(3a, 3b, 3c)의 소스영역(3a) 및 드레인영역(3c)에는 불순물 이 고농도로 도핑되어 있고, 소스영역(3a) 및 드레인(3c) 사이는 채널영역(3b)이 된다.
다결정실리콘층(3a, 3b, 3c)을 포함한 차단층(2)의 상부 전면에는 SiO2 또는 Si3N4 등으로 이루어진 게이트절연막(4)이 형성되어 있다.
게이트절연막(4) 상에는 Al 등의 금속으로 이루어진 게이트전극(5a, 5b)이 소정폭으로 형성되어 있고, 게이트전극(5a, 5b)을 포함하여 게이트절연막(4) 상에는 층간절연막(6)이 형성되어 있다.
층간절연막(6) 상에는 다결정실리콘층의 소스영역(3a) 및 드레인영역(3c)과 연결되도록 Al 등의 금속으로 이루어진 소스/드레인전극(7a, 7b)이 형성되어 있고, 소스/드레인전극(7a, 7b) 상에는 상면을 평탄화시키는 평탄화막(8, 9)이 형성되어 있다.
소스/드레인전극(7a, 7b)과 연결되도록 평탄화막(8, 9)이 선택적으로 식각되어 있고, 식각된 부부에는 비아매립층(10)이 형성되어 있으며, 그 위에는 격벽(11)이 형성되어 있고, 격벽(11)의 소정 영역이 선택적으로 식각되어 화소영역(12)을 이루고 있다.
이러한 종래 유기 이엘 소자에서 평탄화막(8, 9)으로는 제1절연층(8)을 먼저 얇게 형성한 후, 표면 단차(topology)를 없애도록 상면이 평탄한 제2절연층(9)을 두껍게 형성한다. 이 때 제1절연층(8)은 그 이하의 구조에서 사용된 일반적인 절연막과 마찬가지로, 하부구조로부터 균일한 두께로 형성되어 하부구조의 표면 단차를 그대로 드러내지만, 제2절연층(9)은 하부구조의 표면 단차를 없애고 전 영역에 걸쳐서 평탄한 상면을 가진다.
이와 같이 평탄화막(8, 9)이 전 영역에 걸쳐서 평탄한 상면을 가지는 것은 이후 비아홀 형성을 위한 사진식각공정을 위해 필수적으로 요구된다.
평탄화막(8, 9) 형성 후에는 소스/드레인전극(7a, 7b)을 노출시키는 비아홀을 형성하는 데, 이 때 비아홀은 어레이부(A)에서는 화소전극을 하부의 금속과 연결하고, 패드부(P)에서는 패드전극을 외부 전원에 연결해준다.
그런데 평탄화막(8, 9)은 하부구조의 표면단차에 따라 두께 차이가 난다. 즉, 평탄화막(8, 9)의 하부에는 소스/드레인전극만 존재할 수도 있고, 소스/드레인전극 및 게이트전극이 존재할 수도 있으며, 또는 소스/드레인전극, 게이트전극 및 다결정실리콘층이 모두 존재할 수도 있는 등 위치 또는 구조에 따라 표면 단차가 생긴다.
특히 어레이부(A)와 패드부(P) 사이에서는 평탄화막(8, 9)의 두께 차이가 반드시 생긴다. 이러한 평탄화막의 두께 차이로 인해 비아홀 형성을 위해 식각해야 할 깊이가 어레이부(A)와 패드부(P) 사이에서 차이가 나게 된다.
도 1에 도시된 바와 같이, 표면 단차를 없애주는 제2절연층(9)의 식각두께가 패드부(P)에서는 D1이고, 어레이부(A)에서는 D2로서 D1이 D2보다 더 작은 값을 가진다. 즉, 균일한 두께를 가지는 제1절연층(8)을 제외하면 비아홀 형성을 위한 식각 깊이는 어레이부(A) 및 패드부(P) 사이에서 D2에서 D1을 뺀 값만큼 차이가 난다.
이와 같이 비아홀 형성을 위한 식각 깊이의 차이가 심해질 경우, 어레이부(A)에 위치하는 소스/드레인전극(7b)이 노출될 때까지 두꺼운 평탄화막(8, 9)을 식각하는 동안에, 패드부(P)의 얇은 평탄화막(8, 9)을 식각하여 그 하부의 소스/드레인전극(7a)을 노출시킨 이후에도 소스/드레인전극(7a)을 계속적으로 더 식각하는 일이 종종 발생하는 문제점이 있다.
이러한 패드부(P)의 소스/드레인전극을 과식각하는 현상은 비아홀 형성을 위한 평탄화막의 식각 깊이 차이가 3000Å 이상일 때 더 심해진다.
따라서, 평탄화막의 두께 차이로 인해, 비아홀 형성공정에서 발생하는 소스/드레인전극의 과식각 현상을 방지하는 것이 절실히 요청된다.
본 발명이 이루고자 하는 기술적 과제는 소스/드레인전극의 과식각 현상을 방지하는 것이다.
본 발명의 다른 기술적 과제는 어레이부와 패드부 간의 평탄화막 두께 차이를 없애는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 어레이부의 소스/드레인전극 하부에 더미 게이트패턴을 형성함으로써 어레이부의 평탄화막 두께를 줄여 패드부의 평탄화막 두께와 동일하게 하거나, 또는 패드부 하부의 게이트전극을 없앰으로써 패드부의 평탄화막 두께를 늘여 어레이부의 평탄화막 두께와 동일하게 한다.
즉, 본 발명에 따른 유기 이엘 소자는, 화소가 배치되는 어레이(array)부와 외부 전원과 접촉하는 패드부가 정의된 기판 상에서, 다결정실리콘층, 게이트절연막, 게이트전극, 층간절연막, 소스/드레인전극의 순차적인 적층구조 상에 형성되고, 어레이부 및 패드부에서의 소스/드레인전극 소정영역을 노출시키는 비아홀을 구비하며, 어레이부와 패드부 간에 비아홀 주변의 두께가 동일한 평탄화막; 비아홀 내에 매립된 금속매립층; 금속매립층을 포함하여 평탄화막의 상부 전면에 형성되고, 어레이부의 금속매립층을 소정영역 노출시키는 화소영역을 구비한 격벽; 및 화소영역에 형성된 유기 이엘층을 포함하는 구성이다.
이 때, 어레이부의 비아홀 하부에는, 기판, 게이트절연막, 더미(dummy) 게이트패턴, 층간절연막, 소스/드레인전극이 순차 적층되고, 패드부의 비아홀 하부에는, 기판, 게이트절연막, 게이트전극, 층간절연막, 소스/드레인전극이 순차 적층될 수 있으며, 여기서 더미 게이트패턴은 게이트전극과 동시에 형성되어 동일 물질로 이루어지고 동일한 두께를 가지는 것이 바람직하다.
또는, 어레이부의 비아홀 하부에는, 기판, 게이트절연막, 층간절연막, 소스/드레인전극이 순차 적층되고, 패드부의 비아홀 하부에는, 기판, 게이트절연막, 층간절연막, 소스/드레인전극이 순차 적층될 수 있다.
평탄화막은 균일한 두께를 가지면서 하부의 표면단차를 드러내는 제1절연막과, 제1절연막 상에 형성되고 하부의 표면단차를 없애 상면이 평탄한 제2절연막을 포함하는 것이 바람직하다.
다결정실리콘층은 어레이부에 형성되고, 다결정실리콘층의 양 가장자리에는 불순물이 도핑되어 각각 하부소스 및 하부드레인을 이루고 하부소스 및 하부드레인 사이는 채널영역이다.
어레이부의 소스/드레인전극은 하부소스 및 하부드레인과 각각 연결되도록 형성된다.
게이트전극 및 소스/드레인전극은 금속물질로 이루어지고, 기판은 절연물질로 이루어지며, 기판 및 다결정실리콘층의 계면과, 기판 및 게이트절연막의 계면에는 차단층이 형성되는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2a는 본 발명의 제1실시예에 따른 유기 이엘 소자이고, 도 2b는 본 발명의 제2실시예에 따른 유기 이엘 소자이다.
도 3은 일반적인 유기 이엘 소자를 도시한 평면도이며, 이에 도시된 바와 같이, 유기 이엘 소자는 크게 화소가 배치된 어레이부(A)와, 절연 기판의 가장자리에 위치하여 외부 전원과 접촉하는 회로 패드부(P)로 이루어진다.
이러한 어레이부(A)와 패드부(P)가 도 2a 및 2b의 소자 단면도에 함께 도시되어 있다.
먼저, 본 발명의 제 1 실시예를 설명하면, 도 2a에 도시된 바와 같이, 절연 기판(101) 상에는 SiO2 등으로 이루어진 차단층(102)이 형성되어 있고, 차단층(102) 상에는 소정폭의 다결정실리콘층(103a, 103b, 103c)가 형성되어 있다.
다결정실리콘층(103a, 103b, 103c)의 양 가장자리에는 n형 또는 p형의 불순물 이온이 고농도로 도핑되어 하부소스영역(103a) 및 하부드레인영역(103c)을 이루고, 하부소스영역(103a) 및 하부드레인영역(103b) 사이는 전자 또는 정공이 이동하는 채널영역(3b)이 된다.
다결정실리콘층(103a, 103b, 103c)을 포함한 차단층(102)의 상부 전면에는 SiO2 또는 Si3N4 등으로 이루어진 게이트절연막(104)이 형성되어 있다.
이 때 다결정실리콘층(103a, 103b, 103c)의 두께에 의해 다결정실리콘층의 상부에 위치하는 게이트절연막(104)이 주변보다 더 높지만, 다결정실리콘층의 두께가 얇기 때문에 이에 기인한 단차 역시 무시할 수 있는 정도의 수준이어서 설명의 편의상 단차를 생략하고 도면에 나타내지 않았다.
게이트절연막(104) 상에는 Al 등의 금속으로 이루어진 게이트전극(105a, 105b) 및 더미 게이트패턴(200)이 소정폭으로 형성되어 있고, 게이트전극(105a, 105b)을 포함하여 게이트절연막(104) 상에는 층간절연막(106)이 형성되어 있다.
이 때 더미 게이트패턴(200) 및 게이트전극(105a, 105b)는 동일한 증착 및 사진식각공정으로 패터닝되어 동시에 형성되는 것이 바람직하며, 따라서 이 둘은 동일한 물질로 이루어지고 동일한 두께를 가지는 것이 바람직하다.
더미 게이트패턴(200)은 이후 비아홀이 형성될 영역의 하부에 위치하며, 이는 어레이부(A)의 비아홀의 식각깊이를 패드부(P)와 동일한 수준으로 낮추기 위해 의도적으로 형성한 것이다.
패드부(P)에 형성된 게이트전극(105a)은 비아홀을 통해 외부 전원과 전기적으로 접속하는 패드전극에 해당하는 소스/드레인전극(107a)의 접촉저항을 낮추는 역할을 한다.
층간절연막(106)은 하부구조의 표면단차를 그대로 드러낸다. 즉, 더미 게이트패턴(200) 및 게이트전극(105a, 105b) 상부의 높이가 그 주변보다 더 높게 형성되어 있다.
이러한 층간절연막(106) 상에는 Al 등의 금속으로 이루어진 소정폭의 소스/드레인전극(107a, 107b)가 형성되어 있는데, 패드부(P)에서는 소스/드레인전극(107a)이 게이트전극(105a)와 연결되도록 형성되고(미도시), 어레이부(A)에서는 소스/드레인전극(107b)이 다결정실리콘층의 하부소스영역(103a) 및 드레인영역(103c)과 연결되도록 형성되어 있다.
소스/드레인전극(107a, 107b)을 포함하여 층간절연막(106)의 상부 전면에는 상면을 평탄화시키는 평탄화막(108, 109)이 형성되어 있다.
평탄화막으로는 먼저 하부구조의 표면 단차를 그대로 드러내는 제1절연막(108)이 균일한 두께로 형성되어 있고, 그 위에 상면이 평탄한 제2절연막(109)이 형성되어 있다. 이와 같이 평탄화막(108, 109)이 전 영역에 걸쳐서 평탄한 상면을 가지는 것은 이후 비아홀 형성을 위한 패터닝 공정을 위해 필수적으로 요구되는 것이다.
평탄화막(108, 109)은 선택적으로 식각되어 소스/드레인전극(107a, 107b)을 소정영역 노출시키는 비아홀을 포함하고 있고, 그 위에는 비아를 매립하는 금속매립층(110)이 형성되어 있다.
이 때 비아홀은 어레이부(A)에서는 화소전극을 하부의 금속과 연결하고, 패드부(P)에서는 패드전극을 외부 전원과 연결해준다.
이 때 비아홀 주변의 평탄화막(108, 109)은 어레이부(A) 및 패드부(P) 간에 동일한 두께를 가지며, 따라서 비아홀 형성을 위한 평탄화막(108, 109)의 식각깊이는 동일하다.
이것을 종래의 도면 1과 비교하여 보면, 균일한 제1절연막(108)의 두께를 제외하고 남은 제2절연막(109)의 두께인 패드부(P)에서의 식각깊이 D1과 어레이부(A)에서의 식각깊이 D2가 동일하다.
따라서, 식각홀 형성을 위한 평탄화막(108, 109) 식각시 패드부(P) 및 어레이부(A)에서 동일한 시점에 각각 소스/드레인전극(107a, 107b)이 노출되므로, 종래 패드부(P)에서의 소스/드레인전극이 과식각되던 일이 방지된다.
금속매립층(110) 및 평탄화막(109) 상에는 격벽(111)이 형성되어 있고, 격벽(111)의 소정 영역이 선택적으로 식각되어 화소영역(112)을 이루고 있으며, 화소영역에는 유기이엘층이 형성된다.
다음으로, 본 발명의 제2실시예에 대해 도 2b를 참조하여 설명한다.
어레이부(A)에 더미 게이트패턴(200)을 형성하였던 제1실시예와는 달리, 제2실시예에서는 패드부(P)의 비아홀 하부에서 게이트전극(도 2a에서 105a에 해당)을 없앤 것이 특징이다.
즉, 제2실시예에서는 패드부(P)의 비아홀 하부에서 게이트전극을 없애 표면단차를 낮춤으로써 패드부(P) 및 어레이부(A)간의 평탄화막 두께 차이를 없앤 것이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상술한 바와 같이, 본 발명에서는 어레이부에서 더미 게이트패턴을 형성하거나 또는 패드부에서 게이트전극을 없앰으로써 어레이부와 패드부 간의 평탄화막 두께 차이를 없애고, 따라서 소스/드레인전극의 과식각 현상을 방지하는 효과가 있다.

Claims (9)

  1. 화소가 배치되는 어레이(array)부와 외부 전원과 접촉하는 패드부가 정의된 기판;
    상기 기판 상에서 형성되는 다결정실리콘층, 게이트절연막, 게이트전극, 층간절연막, 소스/드레인전극의 순차적인 적층 구조;
    상기 적층 구조를 덮으면서 형성되며, 상기 어레이부 및 패드부 각각에 소스/드레인전극의 소정영역을 노출시키는 비아홀을 구비하는 평탄화막;
    상기 비아홀 내에 매립된 금속매립층;
    상기 금속매립층을 포함하여 평탄화막의 상부 전면에 형성되고, 상기 어레이부의 금속매립층을 소정영역 노출시키는 화소영역을 구비한 격벽; 및
    상기 화소영역에 형성된 유기 이엘층
    을 포함하고,
    상기 패드부의 비아홀은 상기 패드부에서 상기 소스/드레인 전극과 외부 전원을 전기적으로 연결하도록 형성되며,
    상기 어레이부의 비아홀 주변의 평탄화막 두께와 상기 패드부의 비아홀 주변의 두께가 실질적으로 동일한 유기 이엘 소자.
  2. 제 1 항에 있어서,
    상기 어레이부에서 상기 비아홀이 형성된 부분의 하부에는, 기판, 게이트절연막, 더미(dummy) 게이트패턴, 층간절연막, 소스/드레인전극이 순차 적층되고,
    상기 패드부에서 상기 비아홀이 형성된 부분의 하부에는, 기판, 게이트절연막, 게이트전극, 층간절연막, 소스/드레인전극이 순차 적층된 유기 이엘 소자.
  3. 제 2 항에 있어서,
    상기 더미 게이트패턴은 상기 게이트전극과 동시에 형성되어 동일 물질로 이 루어지고 동일한 두께를 가지는 유기 이엘 소자.
  4. 제 1 항에 있어서,
    상기 어레이부에서 상기 비아홀이 형성된 부분의 하부에는, 기판, 게이트절연막, 층간절연막, 소스/드레인전극이 순차 적층되고,
    상기 패드부에서 상기 비아홀이 형성된 부분의 하부에는, 기판, 게이트절연막, 층간절연막, 소스/드레인전극이 순차 적층된 유기 이엘 소자.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 평탄화막은 균일한 두께를 가지면서 하부의 표면단차를 드러내는 제1절연막과, 상기 제1절연막 상에 형성되고 상면이 평탄한 제2절연막을 포함하는 유기 이엘 소자.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 다결정실리콘층은 상기 어레이부에 형성되고, 상기 다결정실리콘층의 양 가장자리에는 불순물이 도핑되어 각각 하부소스 및 하부드레인을 이루며 상기 하부소스 및 하부드레인 사이는 채널영역인 유기 이엘 소자.
  7. 제 6 항에 있어서,
    상기 어레이부의 소스/드레인전극은 상기 하부소스 및 하부드레인과 각각 연 결되도록 형성된 유기 이엘 소자.
  8. 제 2 항 또는 제 4 항에 있어서,
    상기 게이트전극 및 소스/드레인전극은 금속물질로 이루어진 유기 이엘 소자.
  9. 제 2 항 또는 제 4 항에 있어서,
    상기 기판은 절연물질로 이루어지고,
    상기 기판 및 다결정실리콘층의 계면과, 상기 기판 및 게이트절연막의 계면에 형성된 차단층을 더 포함하는 유기 이엘 소자.
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