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JP2008010628A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Mutsutoku Yagi
睦徳 八木
Takahiro Tamaoki
貴啓 玉置
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Sanyo Electric Co Ltd
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Abstract

【課題】従来の半導体装置、例えば、ＭＯＳトランジスタでは、バックゲート領域の不純物濃度、その拡散形状により、寄生トランジスタ動作し易いという問題がった。
【解決手段】本発明の半導体装置、例えば、ＭＯＳトランジスタでは、Ｎ型のエピタキシャル層３には、バックゲート領域としてのＰ型の拡散層５が形成されている。Ｐ型の拡散層５には、ソース領域としてのＮ型の拡散層７、８が形成されている。Ｐ型の拡散層５は、Ｎ型の拡散層７、８よりも深部に不純物濃度ピークを有するように形成されている。この構造により、寄生トランジスタのベース領域での抵抗値が低減し、ＭＯＳトランジスタ１のベース領域での電位上昇が抑制され、寄生トランジスタ動作が抑止される。そして、寄生トランジスタ動作に起因するＭＯＳトランジスタ１の破壊耐量を向上させることができる。
【選択図】図１

Description

本発明は、寄生トランジスタ動作を防止し、半導体素子の破壊耐量を向上させる半導体装置及びその製造方法に関する。
従来の半導体装置及びその製造方法の一実施例として、下記のＮチャネル型ＭＯＳトランジスタが知られている。Ｐ型の単結晶シリコン基板上にＮ型のエピタキシャル層が積層されている。エピタキシャル層には、Ｎ型のドレイン領域及びＰ型のバックゲート領域が形成されている。バックゲート領域には、Ｎ型のソース領域が形成されている。そして、Ｎ型のエピタキシャル層上には、ゲート酸化膜及びゲート電極が形成されている。ゲート電極はポリシリコン膜から形成されている。ここで、バックゲート領域は、３つのＰ型の拡散層が重畳して形成されることで、ＭＯＳトランジスタのしきい値（Ｖｔｈ）の適正値を実現している。また、３つのＰ型の拡散層を重畳させることで、バックゲート領域深部の不純物濃度を高くし、寄生ＮＰＮトランジスタが動作することを防止している。また、バックゲート領域を形成する工程では、ゲート電極やフォトレジストをマスクとして用い、イオン注入法により、３つの拡散層を重畳して形成している（例えば、特許文献１参照。）。
従来の半導体装置の一実施例として、下記のＮチャネル型のＬＤ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタが知られている。Ｎ型の基板にはＰ型のウェル領域が形成されている。Ｐ型のウェル領域にはＮ型のウェル領域が形成され、基板には２重のウェル構造が形成されている。Ｐ型のウェル領域及びＮ型のウェル領域には、バックゲート領域として用いられるＰ型の拡散層が形成されている。また、バックゲート領域としてのＰ型の拡散層には、ソース領域として用いられるＮ型の拡散層が形成されている。一方、Ｎ型のウェル領域には、ドレイン領域として用いられるＮ型の拡散層が形成されている。この構造により、ＬＤＭＯＳトランジスタのしきい値（Ｖｔｈ）の適正値を実現し、ＬＤＭＯＳトランジスタの寄生ＮＰＮトランジスタの動作防止を実現している（例えば、特許文献２参照。）。
特開２００２−３１４０６６号公報（第５−７頁、第１、５−７図） 特開平９−１３９４３８号公報（第４−６頁、第１、４−６図）
従来の半導体装置では、上述したように、ＭＯＳトランジスタのバックゲート領域をベース領域として成る寄生バイポーラトランジスタの動作を防止するため、バックゲート領域での抵抗値を低減している。具体的には、チャネル領域では、ＭＯＳトランジスタのしきい値を決める拡散層とバックゲート領域の抵抗値を低減する拡散層とが、重畳して形成されている。この構造により、バックゲート領域の抵抗値を低減する拡散層を形成する際のマスクずれが考慮され、ゲート電極間の離間距離が、当該マスクずれ量の影響により、狭められないという問題がある。そして、ゲート電極間の離間距離が狭められないことに起因して、ＭＯＳトランジスタサイズを縮小し難いという問題や面積当たりのオン抵抗値を低減し難いという問題が発生する。
また、従来の半導体装置では、バックゲート領域の抵抗値を低減する拡散層が形成される領域において、ゲート電極間の離間距離を加工技術に合わせて狭めると、マスクずれにより当該拡散層が所望の領域からずれて形成される場合がある。この場合には、チャネル領域の不純物濃度が変位し、ＭＯＳトランジスタのしきい値の適正値が変動するという問題がある。
また、従来の半導体装置の製造方法では、ＭＯＳトランジスタの寄生バイポーラトランジスタ動作を抑止するため、バックゲート領域の抵抗値を低減する拡散層を形成する。この製造方法により、当該拡散層を形成する際のマスクずれにより、当該拡散層がゲート電極下方のチャネルが形成される領域に形成されてしまう場合がある。この場合、寄生バイポーラトランジスタ動作を抑止できるが、ＭＯＳトランジスタのしきい値が変調するという問題がある。
また、従来の半導体装置の製造方法では、バックゲート領域を形成する際に、ＭＯＳトランジスタのしきい値を決める拡散層とバックゲート領域の抵抗値を低減する拡散層とを重畳して形成する。この製造方法により、製造工程やマスク枚数も増大し、製造コストを低減し難いという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されるドレイン領域、ソース領域及びバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極とを有する半導体装置において、前記バックゲート領域には前記ソース領域が重畳して形成されており、前記バックゲート領域の不純物濃度のピークは、前記バックゲート領域と前記ソース領域との接合領域よりも前記半導体層の深部に形成されていることを特徴とする。従って、本発明では、バックゲート領域の不純物濃度のピークを半導体層深部に形成することで、バックゲート領域での抵抗値を低減できる。この構造により、ＭＯＳトランジスタの寄生バイポーラトランジスタの動作を防止し、ＭＯＳトランジスタの破壊耐量を向上させることができる。
また、本発明の半導体装置では、前記接合領域近傍の前記バックゲート領域の不純物濃度では、前記ソース領域底面近傍の不純物濃度が、前記ソース領域の表面近傍の不純物濃度に対し３倍以上であることを特徴とする。従って、本発明では、ＭＯＳトランジスタのしきい値の適正値が実現されつつ、バックゲート領域の不純物濃度のピークが半導体層深部に形成されている。この構造により、バックゲート領域での抵抗値が低減され、ＭＯＳトランジスタの寄生バイポーラトランジスタの動作を防止することができる。
また、本発明の半導体装置では、前記ゲート電極は、ポリシリコン膜とタングステンシリコン膜とから形成され、前記タングステンシリコン膜の膜厚は前記ポリシリコン膜の膜厚よりも厚いことを特徴とする。従って、本発明では、ゲート電極にタングステンシリコン膜を用いることで、バックゲート領域の拡散層が所望の領域に形成される。この構造により、デバイスサイズを縮小でき、ＭＯＳトランジスタのオン抵抗値を低減することができる。
また、本発明の半導体装置の製造方法では、半導体層上にゲート酸化膜及びゲート電極を形成した後、前記ゲート電極を用いたセルファラインにより、前記半導体層にバックゲート領域を形成する工程と、前記バックゲート領域に重畳するようにソース領域を形成し、前記半導体層にドレイン領域を形成する工程とを有し、前記バックゲート領域を形成する工程では、前記バックゲート領域の不純物濃度のピークを前記バックゲート領域と前記ソース領域との接合領域よりも前記半導体層の深部に形成することを特徴とする。従って、本発明では、ゲート電極を用いたセルファラインにより、バックゲート領域を半導体層深部まで形成する。この製造方法により、バックゲート領域を所望の領域に形成でき、デバイスサイズを縮小でき、ＭＯＳトランジスタの面積当たりのオン抵抗値を低減することができる。
また、本発明の半導体装置の製造方法では、前記バックゲート領域を形成する工程では、加速電圧が６０〜９０（ｋｅＶ）のイオン注入工程を有することを特徴とする。従って、本発明では、ゲート電極をセルファラインとして用い、バックゲート領域を半導体層深部まで形成する。この製造方法により、ＭＯＳトランジスタの寄生バイポーラトランジスタの動作を防止し、ＭＯＳトランジスタの破壊耐量を向上させることができる。
また、本発明の半導体装置の製造方法では、前記ゲート電極を形成する工程では、ポリシリコン膜上にタングステンシリコン膜を堆積させ、前記タングステンシリコン膜の膜厚を前記ポリシリコン膜の膜厚よりも厚くすることを特徴とする。従って、本発明では、タングステンシリコン膜を用いてゲート電極を形成する。この製造方法により、ゲート電極を用いたセルファラインにより、バックゲート領域を半導体層深部まで形成することができる。
本発明では、ＭＯＳトランジスタのバックゲート領域の不純物濃度のピークが、半導体層深部に形成されている。この構造により、不純物濃度によりバックゲート領域深部での抵抗値を低減でき、ＭＯＳトランジスタの寄生バイポーラトランジスタの動作を防止することができる。そして、ＭＯＳトランジスタの破壊耐量を向上させることができる。
また、本発明では、ＭＯＳトランジスタのしきい値の適正値が実現されつつ、バックゲート領域の不純物濃度のピークが半導体層深部に形成されている。この構造により、バックゲート領域での抵抗値が低減され、ＭＯＳトランジスタの寄生バイポーラトランジスタの動作を防止することができる。
また、本発明では、ＭＯＳトランジスタのゲート電極は、ポリシリコン膜とタングステンシリコン膜との積層構造で形成されている。この構造により、バックゲート領域の拡散層が所望の領域に形成され、デバイスサイズを縮小できる。そして、ＭＯＳトランジスタのオン抵抗値を低減することができる。
また、本発明では、バックゲート領域を形成する際に、ゲート電極を用いたセルファラインにより、バックゲート領域を半導体層深部まで形成する。この製造方法により、バックゲート領域を所望の領域に形成でき、デバイスサイズを縮小できる。そして、ＭＯＳトランジスタの面積当たりのオン抵抗値を低減することができる。
また、本発明では、バックゲート領域を形成する工程において、ゲート電極を用いたセルファラインにより、高加速電圧のイオン注入法を用いる。この製造方法により、バックゲート領域を半導体深部まで形成でき、ＭＯＳトランジスタの寄生バイポーラトランジスタの動作を防止することができる。
また、本発明では、ポリシリコン膜上にタングステンシリコン膜を用いてゲート電極を形成する。この製造方法により、ゲート電極を用いたセルファラインにより、バックゲート領域を所望の領域に形成することができる。
以下に、本発明の一実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、本実施の形態の半導体装置を説明するための断面図である。図３は、本実施の形態の半導体装置を説明するための濃度プロファイル図である。
図１に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、Ｎ型の埋込拡散層４と、バックゲート領域として用いられるＰ型の拡散層５、６と、ソース領域として用いられるＮ型の拡散層７、８と、ドレイン領域として用いられるＮ型の拡散層９、１０と、ゲート電極１１、１２とから構成されている。
Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
Ｎ型の埋込拡散層４が、基板２及びエピタキシャル層３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層４は、Ｎチャネル型ＭＯＳトランジスタ１の形成領域に渡り、形成されている。
Ｐ型の拡散層５が、エピタキシャル層３に形成されている。Ｐ型の拡散層５には、その形成領域を重畳させるように、Ｐ型の拡散層６が形成されている。そして、Ｐ型の拡散層５はバックゲート領域として用いられ、Ｐ型の拡散層６はバックゲート引き出し領域として用いられる。そして、ゲート電極１１、１２の下方に位置するＰ型の拡散層５が、チャネル領域として用いられる。尚、詳細は後述するが、Ｐ型の拡散層５のみにより、チャネル領域の不純物濃度を調整し、ＭＯＳトランジスタ１のしきい値（Ｖｔｈ）の適正値を実現している。更に、Ｐ型の拡散層５のみにより、バックゲート領域の深部での不純物濃度を高くし、バックゲート領域の抵抗値を低減している。
Ｎ型の拡散層７、８が、Ｐ型の拡散層５に形成されている。Ｎ型の拡散層７、８は、ソース領域として用いられる。Ｎ型の拡散層７、８とＰ型の拡散層６とはソース電極２５に接続し、同電位となる。尚、Ｎ型の拡散層７、８は、Ｐ型の拡散層６の周囲に一環状に形成されている場合でもよい。
Ｎ型の拡散層９、１０が、エピタキシャル層３に形成されている。Ｎ型の拡散層９、１０はドレイン領域として用いられる。
ゲート電極１１、１２が、ゲート酸化膜１３上面に形成されている。ゲート電極１１、１２は、例えば、ポリシリコン膜１４とタングステンシリコン膜１５とにより所望の膜厚となるように形成されている。尚、ゲート電極１１、１２は、一環状に形成されている場合でもよい。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１６、１７、１８、１９が、エピタキシャル層３に形成されている。ＬＯＣＯＳ酸化膜１６、１７、１８、１９の平坦部では、その膜厚が、例えば、３０００〜５０００Å程度となる。
絶縁層２０が、エピタキシャル層３上面に形成されている。絶縁層２０は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層２０にコンタクトホール２１、２２、２３が形成されている。
コンタクトホール２１、２２、２３には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、ドレイン電極２４、２６及びソース電極２５が形成されている。尚、ドレイン電極２４、２６は、ソース電極２５の周囲に一環状に形成されている場合でもよい。また、図１に示した断面では、ゲート電極１１、１２への配線層は図示していないが、その他の領域で配線層と接続している。
次に、図２〜図３を用いて、ＭＯＳトランジスタ１のバックゲート領域の構造及びＭＯＳトランジスタの特性について説明する。尚、図２に示したＸ軸は、Ｐ型の拡散層６からＬＯＣＯＳ酸化膜１８側へと離間する距離（μｍ）を表示している。一方、Ｙ軸は、エピタキシャル層３の表面から深部へと離間する距離（μｍ）を表示している。また、図３（Ａ）は、図２に示す断面図のＡ−Ａ線方向の不純物濃度プロファイルを示している。図３（Ｂ）は、図２に示す断面図のＢ−Ｂ線方向の不純物濃度プロファイルを示している。そして、Ｂ−Ｂ線方向の不純物濃度プロファイルは、エピタキシャル層３表面の近傍領域である。
図２に示す如く、ＭＯＳトランジスタ１は、Ｎ型のエピタキシャル層３にバックゲート領域として用いられるＰ型の拡散層５が形成されている。Ｐ型の拡散層５には、ソース領域として用いられるＮ型の拡散層８が形成されている。Ｐ型の拡散層５とＮ型の拡散層８とは、太線で示すように、ＰＮ接合領域２７を形成している。そして、Ｎ型の拡散層８は、Ｎ型のエピタキシャル層３表面から０．３〜０．４（μｍ）程度まで拡散している。Ｐ型の拡散層５は、Ｎ型のエピタキシャル層３表面から１．２〜１．４（μｍ）程度まで拡散している。
図示したように、ＭＯＳトランジスタ１には、Ｎ型の拡散層８をエミッタ領域とし、Ｐ型の拡散層５をベース領域とし、Ｎ型のエピタキシャル層３をコレクタ領域とした寄生ＮＰＮトランジスタが形成されている。
ここで、寄生ＮＰＮトランジスタは、以下の動作に起因してオン動作する。先ず、ＭＯＳトランジスタ１のオン動作時には、ドレイン領域としてのＮ型のエピタキシャル層３では伝導度変調が起こる。電流経路となるＮ型のエピタキシャル層３には、自由キャリア（電子）と対となる自由キャリア（正孔）が発生する。そして、ＭＯＳトランジスタ１のターンオフ時には、Ｎ型のエピタキシャル層３に発生した自由キャリア（正孔）がＰ型の拡散層５に流入し、寄生ＮＰＮトランジスタのエミッタ−ベース間を順方向バイアスすることで、寄生ＮＰＮトランジスタがオン動作する場合がある。つまり、Ｐ型の拡散層５の抵抗値が大きい場合、自由キャリア（正孔）の流入によりベース領域の電位が上昇し、寄生ＮＰＮトランジスタが動作し易い構造となる。
上述したように、本実施の形態では、Ｐ型の拡散層５が、Ｎ型のエピタキシャル層３の深部まで拡散している。この構造により、寄生ＮＰＮトランジスタのベース幅Ｗ１が広くなり、ベース領域での抵抗値を低減することができる。そして、ＭＯＳトランジスタ１のターンオフ時に自由キャリア（正孔）がＰ型の拡散層５に流入することでの電位上昇を抑制することができる。その結果、寄生ＮＰＮトランジスタのオン動作を抑止し、寄生ＮＰＮトランジスタの動作に起因するＭＯＳトランジスタ１の破壊を防止することができる。つまり、ＭＯＳトランジスタ１の破壊耐量を向上させることができる。
図３（Ａ）では、実線は、Ｐ型の拡散層５を形成する際の加速電圧が８０（ｋｅＶ）の場合の不純物濃度プロファイルを示している。一方、点線は、Ｐ型の拡散層５を形成する際の加速電圧が４０（ｋｅＶ）の場合の不純物濃度プロファイルを示している。
実線及び点線の場合においても、エピタキシャル層３（図２参照）表面から０．２〜０．３（μｍ）程度離間した領域（一点鎖線と交差する領域）にＰＮ接合領域２７（図２参照）が形成されている。
具体的には、一点鎖線と交差する不純物濃度プロファイルの谷間の領域がＰＮ接合領域２７である。これは、ＰＮ接合領域２７では、Ｐ型の不純物濃度とＮ型の不純物濃度とが補正され不純物濃度の低濃度領域が形成されるからである。そして、ＰＮ接合領域２７よりも上方は、Ｐ型の拡散層５（図２参照）とＮ型の拡散層８（図２参照）とが重畳して形成され、Ｎ型の拡散層７として機能する領域である。一方、ＰＮ接合領域２７よりも下方は、Ｐ型の拡散層５として機能する領域である。つまり、ＰＮ接合領域２７より下方は、Ｐ型の拡散層５の不純物濃度プロファイルを示している。二点鎖線で示したように、Ｐ型の拡散層５は、ＰＮ接合領域２７よりも深部に不純物濃度のピークが形成されている。そして、ＰＮ接合領域２７近傍のＰ型の拡散層５側における不純物濃度は、実線の場合には３．２１×１０１８（１ｃｍ２）程度であり、点線の場合には１．４９×１０１８（１ｃｍ２）程度である。尚、詳細は半導体装置の製造方法の説明にて後述するが、この不純物濃度の相違は、実線の構造では、ゲート電極１１、１２にタングステンシリコン膜１５を用いることで高加速電圧によるイオン注入が可能となり、エピタキシャル層３深部に不純物濃度のピークを形成することができるからである。
図３（Ｂ）では、実線は、Ｐ型の拡散層５を形成する際の加速電圧が８０（ｋｅＶ）の場合の不純物濃度プロファイルを示している。一方、点線は、Ｐ型の拡散層５を形成する際の加速電圧が４０（ｋｅＶ）の場合の不純物濃度プロファイルを示している。
実線及び点線の場合においても、Ｐ型の拡散層６（図２参照）の基準点から１．６（μｍ）程度離間した領域（一点鎖線と交差する領域）にＰＮ接合領域２７（図２参照）が形成されている。
具体的には、一点鎖線と交差する不純物濃度プロファイルの谷間の領域がＰＮ接合領域２７である。これは、ＰＮ接合領域２７では、Ｐ型の不純物濃度とＮ型の不純物濃度とが補正され不純物濃度の低濃度領域が形成されるからである。そして、ＰＮ接合領域２７よりもＰ型の拡散層６側は、Ｐ型の拡散層５（図２参照）とＮ型の拡散層８（図２参照）とが重畳して形成され、Ｎ型の拡散層８として機能する領域である。一方、ＰＮ接合領域２７よりもＬＯＣＯＳ酸化膜１８側は、Ｐ型の拡散層５として機能する領域である。つまり、ＰＮ接合領域２７よりよりもＬＯＣＯＳ酸化膜１８側は、Ｐ型の拡散層５の不純物濃度プロファイルを示している。図示したように、ＭＯＳトランジスタ１のしきい値（Ｖｔｈ）の適正値を実現するため、実線及び点線の場合においても、ほぼ同じ不純物濃度である。そして、チャネル領域におけるＰ型の拡散層５の不純物濃度は、実線及び点線の場合においても１．００×１０１８（１ｃｍ２）程度である。
上述したように、寄生ＮＰＮトランジスタが動作することを防止するためには、ベース領域の抵抗値を低減させる必要がある。一方、ＭＯＳトランジスタ１のしきい値（Ｖｔｈ）の適正値を実現するように、Ｐ型の拡散層５の形成条件、例えば、不純物濃度プロファイル、拡散深さ等が設計されている。本実施の形態では、Ｐ型の拡散層５を形成する際、Ｎ型のエピタキシャル層３深部に不純物濃度ピークを有するようにイオン注入され、熱拡散される。そのことで、Ｐ型の拡散層５は、Ｎ型のエピタキシャル層３深部での不純物濃度を高くすることができ、且つ、チャネル領域での不純物濃度を所望の値とすることができる。その結果、Ｐ型の拡散層５の深部での不純物濃度を高くすることで、寄生ＮＰＮトランジスタのベース領域の抵抗値を低減することができる。そして、ＭＯＳトランジスタ１のターンオフ時に自由キャリア（正孔）がＰ型の拡散層５に流入することでの電位上昇を抑制することができる。その結果、寄生ＮＰＮトランジスタのオン動作を抑止し、寄生ＮＰＮトランジスタの動作に起因するＭＯＳトランジスタの破壊を防止することができる。
つまり、寄生ＮＰＮトランジスタのオン動作を抑止するために、Ｐ型の拡散層５の不純物濃度プロファイルを設計することで、Ｐ型の拡散層５側におけるＰＮ接合領域２７近傍の不純物濃度比（Ａ−Ａ線方向／Ｂ−Ｂ線方向）は、実線の場合には３．２１倍程度であり、点線の場合には１．４９倍程度である。本実施の形態では、上記不純物濃度比が、３．０倍以上となるようにＰ型の拡散層５が形成されることで、寄生ＮＰＮトランジスタのオン動作を抑止し、寄生ＮＰＮトランジスタの動作に起因するＭＯＳトランジスタの破壊耐量を向上させることができる。
尚、本実施の形態では、ゲート電極１１、１２が、ポリシリコン膜１４とタングステンシリコン膜１５との積層構造の場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層５を形成するイオン注入工程の際に、不純物がゲート電極１１、１２を突き抜けない厚みを有していれば良く、ポリシリコン膜、あるいは、タングステンシリコン膜の単層構造の場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の一実施の形態である半導体装置の製造方法について、図４〜図１０を参照し、詳細に説明する。図４〜図１０は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図４〜図１０では、図１に示す半導体装置の製造方法について説明する。
先ず、図４に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜４０を形成し、Ｎ型の埋込拡散層４の形成領域上に開口部が形成されるように、シリコン酸化膜４０を選択的に除去する。そして、シリコン酸化膜４０をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層４を形成した後、シリコン酸化膜４０及び液体ソース４１を除去する。
次に、図５に示す如く、基板２上にシリコン酸化膜４２を形成し、シリコン酸化膜４２上にフォトレジスト４３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層４４、４５が形成される領域上のフォトレジスト４３に開口部を形成する。その後、基板２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト４３を除去し、熱拡散し、Ｐ型の埋込拡散層４４、４５を形成した後、シリコン酸化膜４２を除去する。
次に、図６に示す如く、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層４及びＰ型の埋込拡散層４４、４５が熱拡散される。
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＰ型の拡散層４６、４７を形成する。その後、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜１６、１７、１８、１９を形成する。
次に、図７に示す如く、エピタキシャル層３上にゲート酸化膜１３として用いるシリコン酸化膜を、例えば、１００〜２００（Å）程度形成する。そして、シリコン酸化膜上にポリシリコン膜１４を、例えば、１０００〜２０００（Å）程度形成した後、ポリシリコン膜１４上にタングステンシリコン膜１５を、例えば、２０００〜３０００（Å）程度形成する。その後、公知のフォトリソグラフィ技術を用い、ポリシリコン膜１４及びタングステンシリコン膜１５を選択的に除去し、ゲート電極１１、１２を形成する。
次に、ゲート酸化膜１３として用いられるシリコン酸化膜上にフォトレジスト４８を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層５が形成される領域上のフォトレジスト４８に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４８を除去し、熱拡散し、Ｐ型の拡散層５を形成する。
このとき、Ｐ型の拡散層５は、ゲート電極１１、１２をマスクとして利用し、セルファラインにより形成される。上述したように、タングステンシリコン膜１５の膜厚を２０００〜３０００（Å）程度とすることで、フォトレジスト４８の開口部から露出するゲート電極１１、１２の下方に、ホウ素（Ｂ）がイオン注入されることを防止できる。そして、図２を用いて説明したように、エピタキシャル層３の深部に不純物濃度ピークを有するＰ型の拡散層５を形成することができる。
具体的には、ゲート電極１１、１２をマスクとして用い、Ｐ型の拡散層５をイオン注入法により形成する場合、ゲート電極１１、１２をポリシリコン膜１４のみで構成すると、その膜厚を４０００（Å）とすると、加速電圧４０（ｋｅＶ）以上ではボロン（Ｂ）がゲート電極１１、１２を突き抜けてしまう。一方、ゲート電極１１、１２の膜厚は４０００（Å）であるが、ポリシリコン膜１４を１５００（Å）、タングステンシリコン膜１５を２５００（Å）となる構造とする。この構造では、ボロン（Ｂ）を加速電圧８０（ｋｅＶ）でイオン注入した場合でも、ボロン（Ｂ）がゲート電極１１、１２を突き抜けることを防止できる。つまり、ボロン（Ｂ）が突き抜け難いタングステンシリコン膜１５をゲート電極１１、１２に用いることで、ゲート電極１１、１２の膜厚を厚くすることなく、セルファラインによりＰ型の拡散層５を形成することができる。
この製造方法により、従来の製造方法では形成していた、バックゲート領域の抵抗値を低減する拡散層を省略することができる。つまり、バックゲート領域を形成する際のマスクずれにより、チャネル領域の不純物濃度が乱されることを考慮する必要がない。そのことで、ゲート電極１１、１２は、バックゲート領域を形成する際のマスクずれ量を考慮することなく、加工技術に合わせて形成される。そして、ゲート電極１１、１２間の離間距離Ｗ２を短縮することで、セルピッチを短縮することができ、デバイスサイズを縮小することができる。つまり、バックゲート領域をＰ型の拡散層５のみで形成することで、ＭＯＳトランジスタ１の面積当たりのオン抵抗値を低減できる。更に、バックゲート領域を構成するＰ型の拡散層の数を低減することで、マスク枚数を低減できる等、製造コストを低減することができる。尚、バックゲート引き出し領域としてのＰ型の拡散層６は、後工程にてＰ型の拡散層５に重畳して形成する。
次に、図８に示す如く、ゲート酸化膜１３として用いるシリコン酸化膜上にフォトレジスト４９を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層６が形成される領域上のフォトレジスト４９に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧５０〜７０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４９を除去し、熱拡散し、Ｐ型の拡散層６を形成する。
次に、図９に示す如く、ゲート酸化膜１３として用いられるシリコン酸化膜上にフォトレジスト５０を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７、８、９、１０が形成される領域上のフォトレジスト５０に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト５０を除去し、熱拡散し、Ｎ型の拡散層７、８、９、１０を形成する。
次に、図１０に示す如く、エピタキシャル層３上に絶縁層２０として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層２０にコンタクトホール２１、２２、２３を形成する。コンタクトホール２１、２２、２３には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ドレイン電極２４、２６及びソース電極２５を形成する。
尚、本実施の形態では、Ｐ型の拡散層５を形成する際の加速電圧が６０〜９０（ｋｅＶ）の場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層５を形成する際の不純物がゲート電極を突き抜けなければよく、ゲート電極の膜厚等により加速電圧が９０（ｋｅＶ）以上の場合でもよい。この場合には、Ｐ型の拡散層５の不純物濃度のピークがエピタキシャル層深部となり、また、拡散幅も広くなり、寄生ＮＰＮトランジスタの動作を防止することができる。また、ゲート電極１１、１２をポリシリコン膜とタングステンシリコン膜との２層構造で形成される場合について説明したが、この場合に限定するものではない。ゲート電極は、例えば、ポリシリコン膜、あるいは、タングステンシリコン膜の単層構造で形成される場合でもよい。この場合には、ポリシリコン膜、あるいは、タングステンシリコン膜は、イオン注入されたホウ素（Ｂ）が突き抜けない膜厚を有していればよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）不純物濃度プロファイルであり、（Ｂ）不純物濃度プロファイルである。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
符号の説明
１ Ｎチャネル型ＭＯＳトランジスタ
２ Ｐ型の単結晶シリコン基板
３ Ｎ型のエピタキシャル層
５ Ｐ型の拡散層
８ Ｎ型の拡散層
９ Ｎ型の拡散層
１１ ゲート電極
１２ ゲート電極
１４ ポリシリコン膜
１５ タングステンシリコン膜

Claims (6)

  1. 半導体層と、前記半導体層に形成されるドレイン領域、ソース領域及びバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極とを有する半導体装置において、
    前記バックゲート領域には前記ソース領域が重畳して形成されており、前記バックゲート領域の不純物濃度のピークは、前記バックゲート領域と前記ソース領域との接合領域よりも前記半導体層の深部に形成されていることを特徴とする半導体装置。
  2. 前記接合領域近傍の前記バックゲート領域の不純物濃度では、前記ソース領域底面近傍の不純物濃度が、前記ソース領域の表面近傍の不純物濃度に対し３倍以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、ポリシリコン膜とタングステンシリコン膜とから形成され、前記タングステンシリコン膜の膜厚は前記ポリシリコン膜の膜厚よりも厚いことを特徴とする請求項１に記載の半導体装置。
  4. 半導体層上にゲート酸化膜及びゲート電極を形成した後、前記ゲート電極を用いたセルファラインにより、前記半導体層にバックゲート領域を形成する工程と、
    前記バックゲート領域に重畳するようにソース領域を形成し、前記半導体層にドレイン領域を形成する工程とを有し、
    前記バックゲート領域を形成する工程では、前記バックゲート領域の不純物濃度のピークを前記バックゲート領域と前記ソース領域との接合領域よりも前記半導体層の深部に形成することを特徴とする半導体装置の製造方法。
  5. 前記バックゲート領域を形成する工程では、加速電圧が６０〜９０（ｋｅＶ）のイオン注入工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記ゲート電極を形成する工程では、ポリシリコン膜上にタングステンシリコン膜を堆積させ、前記タングステンシリコン膜の膜厚を前記ポリシリコン膜の膜厚よりも厚くすることを特徴とする請求項４に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140012123A (ko) 2011-03-18 2014-01-29 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 그 제조방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7987754B2 (en) * 2007-07-31 2011-08-02 Newell Window Furnishings, Inc. Window covering sizing method and apparatus
JP5713611B2 (ja) * 2010-09-09 2015-05-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
CN111668311B (zh) * 2020-05-25 2021-08-24 江苏东海半导体科技有限公司 一种mosfet芯片版图结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09134965A (ja) * 1995-09-08 1997-05-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000077532A (ja) * 1998-09-03 2000-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000196072A (ja) * 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002141502A (ja) * 2000-11-02 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法
JP2006165145A (ja) * 2004-12-06 2006-06-22 Matsushita Electric Ind Co Ltd 横型半導体デバイスおよびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09134965A (ja) * 1995-09-08 1997-05-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000077532A (ja) * 1998-09-03 2000-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000196072A (ja) * 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002141502A (ja) * 2000-11-02 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法
JP2006165145A (ja) * 2004-12-06 2006-06-22 Matsushita Electric Ind Co Ltd 横型半導体デバイスおよびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140012123A (ko) 2011-03-18 2014-01-29 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 그 제조방법
US8963199B2 (en) 2011-03-18 2015-02-24 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
US9257551B2 (en) 2011-03-18 2016-02-09 Renesas Electronics Corporation Semiconductor device and method for manufacturing same

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