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JP2008010627A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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JP2008010627A JP2006179389A JP2006179389A JP2008010627A JP 2008010627 A JP2008010627 A JP 2008010627A JP 2006179389 A JP2006179389 A JP 2006179389A JP 2006179389 A JP2006179389 A JP 2006179389A JP 2008010627 A JP2008010627 A JP 2008010627A
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睦徳 八木
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Abstract

【課題】従来の半導体装置では、ドレイン−ソース間のパンチスルー耐圧の低減により、所望の耐圧特性が得られ難いという問題がった。
【解決手段】本発明の半導体装置では、Ｎ型のエピタキシャル層３にＰ型の拡散層５が形成されている。Ｐ型の拡散層５には、バックゲート領域としてのＮ型の拡散層８が形成されている。Ｎ型の拡散層８は、ドレイン電極１２、１３を用いたセルファラインにより形成される。この構造により、ソース領域としてのＰ型の拡散層１０、１１近傍のＮ型の拡散層８の不純物濃度を高濃度とすることができる。そして、ドレイン−ソース間のパンチスルー耐圧を向上させ、ＭＯＳトランジスタ１の所望の耐圧特性を実現できる。
【選択図】図１

Description

本発明は、ドレイン−ソース領域間のパンチスルー耐圧を向上させる半導体装置及びその製造方法に関する。
従来の半導体装置及びその製造方法の一実施例として、下記のＰチャネル型ＭＯＳトランジスタが知られている。Ｐ型不純物を含む半導体基板を準備し、半導体基板のＰチャネル型ＭＯＳトランジスタの形成領域にリン（Ｐ）をイオン注入し、熱拡散することで、Ｎ型のウェル領域を形成する。次に、Ｎ型のウェル領域に８０〜２００（ｋｅＶ）のエネルギーでリン（Ｐ）をイオン注入し、Ｎ型の拡散領域を形成する。そして、アニールとしての熱処理により、Ｎ型の拡散領域は、深さが０．４〜０．７（μｍ）の領域に、不純物濃度が１．０×１０１７〜４．０×１０１７（／ｃｍ３）として形成される。その後、Ｎ型のウェル領域にソース領域及びドレイン領域としてのＰ型の拡散層を形成し、半導体基板上にゲート酸化膜及びゲート電極を形成する。Ｐチャネル型ＭＯＳトランジスタでは、上記Ｎ型の拡散領域を形成することで、ドレイン−ソース領域間のパンチスルー耐圧が低下することを防止している（例えば、特許文献１参照。）。
特開２００１−２９１７８１号公報（第９−１１頁、第１図）
従来の半導体装置では、上述したように、ドレイン−ソース領域間のパンチスルー耐圧が低下することを防止するために、Ｎ型のウェル領域の深部にＮ型の拡散領域が形成されている。この構造により、Ｎ型のウェル領域に形成されるチャネル領域では、Ｎ型の拡散領域を形成する際の影響を受け、不純物濃度にばらつきが生じ易く、ＭＯＳトランジスタのしきい値（Ｖｔｈ）の適正値が変動するという問題がある。更に、ＭＯＳトランジスタのチャネル領域での不純物濃度のばらつきにより、チャネル領域の不純物濃度が高濃度となった場合には、ＭＯＳトランジスタのしきい値やオン抵抗値が低減し難いという問題がある。
また、従来の半導体装置の製造方法では、半導体基板のＰチャネル型ＭＯＳトランジスタの形成領域にＮ型のウェル領域を形成した後に、Ｎ型の拡散領域を形成する。そして、Ｎ型の拡散領域を形成する際のマスクずれにより、または、ソース領域及びドレイン領域を形成する際のマスクずれにより、ソース領域及びドレイン領域に対しＮ型の拡散領域が所望の領域からずれて形成される場合がある。この製造方法により、ドレイン−ソース領域間のパンチスルー耐圧が低下し、ＭＯＳトランジスタの耐圧特性が劣化するという問題がある。
また、従来の半導体装置の製造方法では、半導体基板のＰチャネル型ＭＯＳトランジスタの形成領域にＮ型のウェル領域を形成した後に、Ｎ型の拡散領域を形成する。この製造方法により、Ｎ型の拡散領域、ソース領域及びドレイン領域を形成する際のマスクずれ量を考慮する必要があり、ＭＯＳトランジスタのデバイスサイズを縮小し難いという問題がある。
また、従来の半導体装置の製造方法では、半導体基板のＰチャネル型ＭＯＳトランジスタの形成領域にＮ型のウェル領域を形成した後に、Ｎ型の拡散領域を形成する。この製造方法により、製造工程やマスク枚数も増大し、製造コストを低減し難いという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されるドレイン領域、ソース領域及びバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極とを有する半導体装置において、前記半導体層には、前記ドレイン領域及び前記バックゲート領域の形成領域に渡り一導電型の第１の拡散層が形成され、前記一導電型の第１の拡散層には、前記バックゲート領域を構成する逆導電型の拡散層が形成され、前記逆導電型の拡散層には、前記ソース領域を構成する一導電型の第２の拡散層が形成され、前記逆導電型の拡散層の不純物濃度ピークは、前記逆導電型の拡散層と前記一導電型の第２の拡散層との接合領域よりも前記一導電型の第１の拡散層の深部に形成されていることを特徴とする。従って、本発明では、バックゲート領域の不純物濃度のピークを半導体層深部に形成することで、ソース領域の深部近傍に位置するバックゲート領域の不純物濃度を高濃度とすることができる。この構造により、ＭＯＳトランジスタのドレイン−ソース領域間のパンチスルー耐圧を向上させることができる。
また、本発明の半導体装置では、前記接合領域近傍の前記逆導電型の拡散層の不純物濃度では、前記一導電型の第２の拡散層底面近傍の不純物濃度が、前記一導電型の第２の拡散層の表面近傍の不純物濃度に対し０．８倍以上であることを特徴とする。従って、本発明では、ＭＯＳトランジスタのしきい値の適正値が実現されつつ、バックゲート領域の不純物濃度のピークが半導体層深部に形成されている。この構造により、ＭＯＳトランジスタのドレイン−ソース領域間のパンチスルー耐圧を向上させつつ、しきい値を低くすることができる。
また、本発明の半導体装置では、前記ゲート電極は、ポリシリコン膜とタングステンシリコン膜とから形成され、前記タングステンシリコン膜の膜厚は前記ポリシリコン膜の膜厚よりも厚いことを特徴とする。従って、本発明では、ゲート電極にタングステンシリコン膜を用いることで、バックゲート領域の拡散層が所望の領域に形成される。この構造により、デバイスサイズを縮小でき、ＭＯＳトランジスタのオン抵抗値を低減することができる。
また、本発明の半導体装置の製造方法では、半導体層に一導電型の第１の拡散層を形成し、前記半導体層上にゲート酸化膜及びゲート電極を形成した後、前記ゲート電極を用いたセルファラインにより、前記一導電型の第１の拡散層にバックゲート領域を構成する逆導電型の拡散層を形成する工程と、前記逆導電型の拡散層に重畳するようにソース領域を構成する一導電型の第２の拡散層を形成し、前記一導電型の第１の拡散層にドレイン領域を構成する一導電型の第３の拡散層を形成する工程とを有し、前記逆導電型の拡散層を形成する工程では、前記逆導電型の拡散層の不純物濃度のピークを前記逆導電型の拡散層と前記一導電型の第２の拡散層との接合領域よりも前記一導電型の第１の拡散層の深部に形成することを特徴とする。従って、本発明では、ゲート電極を用いたセルファラインにより、バックゲート領域を半導体層深部まで形成する。この製造方法により、ソース領域の深部近傍のバックゲート領域の不純物濃度を高濃度とすることができる。この製造方法により、ＭＯＳトランジスタのドレイン−ソース領域間のパンチスルー耐圧を向上させることができる。
また、本発明の半導体装置の製造方法では、前記逆導電型の拡散層を形成する工程では、加速電圧が８０〜１６０（ｋｅＶ）のイオン注入工程を有することを特徴とする。従って、本発明では、ゲート電極をセルファラインとして用い、バックゲート領域を半導体層深部まで形成する。この製造方法により、ソース領域の深部近傍のバックゲート領域の不純物濃度を高濃度とすることができる。
また、本発明の半導体装置の製造方法では、前記ゲート電極を形成する工程では、ポリシリコン膜上にタングステンシリコン膜を堆積させ、前記タングステンシリコン膜の膜厚を前記ポリシリコン膜の膜厚よりも厚くすることを特徴とする。従って、本発明では、タングステンシリコン膜を用いてゲート電極を形成する。この製造方法により、ゲート電極を用いたセルファラインにより、バックゲート領域を半導体層深部まで形成することができる。
本発明では、ＭＯＳトランジスタのバックゲート領域の不純物濃度のピークが、半導体層深部に形成されている。そして、ソース領域の深部近傍に位置するバックゲート領域の不純物濃度が高濃度である。この構造により、ＭＯＳトランジスタのドレイン−ソース領域間のパンチスルー耐圧が向上し、ＭＯＳトランジスタの所望の耐圧特性が実現される。
また、本発明では、ＭＯＳトランジスタのゲート電極は、ポリシリコン膜とタングステンシリコン膜との積層構造で形成されている。この構造により、バックゲート領域の拡散層が所望の領域に形成され、デバイスサイズを縮小できる。そして、ＭＯＳトランジスタの面積当たりのオン抵抗値を低減することができる。
また、本発明では、バックゲート領域を形成する際に、ゲート電極を用いたセルファラインにより、バックゲート領域を半導体層深部まで形成する。この製造方法により、バックゲート領域の不純物濃度のピークを半導体層深部に形成でき、バックゲート領域によりＭＯＳトランジスタのドレイン−ソース領域間のパンチスルー耐圧を向上させることができる。
また、本発明では、バックゲート領域を形成する際に、ゲート電極を用いたセルファラインにより、バックゲート領域を半導体層深部まで形成する。この製造方法により、バックゲート領域を所望の領域に形成でき、デバイスサイズを縮小できる。そして、ＭＯＳトランジスタの面積当たりのオン抵抗値を低減することができる。
また、本発明では、ゲート電極を用いたセルファラインにより、バックゲート領域の不純物濃度のピークを半導体層深部に形成できる。この製造方法により、バックゲート領域によりＭＯＳトランジスタのドレイン−ソース領域間のパンチスルー耐圧を向上させることができる。そして、製造工程やマスク枚数を低減し、製造コストを低減することができる。
以下に、本発明の一実施の形態である半導体装置について、図１〜図４を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、本実施の形態の半導体装置を説明するための断面図である。図３（Ａ）及び（Ｂ）は、本実施の形態の半導体装置を説明するための濃度プロファイル図である。図４（Ａ）及び（Ｂ）は、本実施の形態の半導体装置を説明するための不純物濃度勾配を説明する図である。
図１に示す如く、Ｐチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、Ｎ型の埋込拡散層４と、Ｐ型の拡散層５と、ドレイン領域として用いられるＰ型の拡散層６、７と、バックゲート領域として用いられるＮ型の拡散層８、９と、ソース領域として用いられるＰ型の拡散層１０、１１と、ゲート電極１２、１３とから構成されている。
Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
Ｎ型の埋込拡散層４が、基板２及びエピタキシャル層３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層４は、Ｐチャネル型ＭＯＳトランジスタ１の形成領域に渡り、形成されている。
Ｐ型の拡散層５が、エピタキシャル層３に形成されている。図示したように、Ｐ型の拡散層５は、Ｐチャネル型ＭＯＳトランジスタ１の形成領域に渡り、形成されている。
Ｐ型の拡散層６、７が、Ｐ型の拡散層５に重畳して形成されている。この構造により、Ｐ型の拡散層６、７は、ドレイン領域として用いられている。尚、Ｐ型の拡散層６、７は、Ｎ型の拡散層８の周囲に一環状に形成されている場合でもよい。
Ｎ型の拡散層８が、Ｐ型の拡散層５に重畳して形成されている。Ｎ型の拡散層８には、Ｎ型の拡散層９が重畳して形成されている。Ｎ型の拡散層８はバックゲート領域として用いられ、Ｎ型の拡散層９はバックゲート引き出し領域として用いられる。そして、ゲート電極１２、１３の下方に位置するＮ型の拡散層８が、チャネル領域として用いられる。
Ｐ型の拡散層１０、１１が、Ｎ型の拡散層８に重畳して形成されている。Ｐ型の拡散層１０、１１は、ソース領域として用いられる。Ｎ型の拡散層９とＰ型の拡散層１０、１１とはソース電極２６に接続し、同電位となる。尚、Ｐ型の拡散層１０、１１は、Ｎ型の拡散層９の周囲に一環状に形成されている場合でもよい。
ゲート電極１２、１３が、ゲート酸化膜１４上面に形成されている。ゲート電極１２、１３は、例えば、ポリシリコン膜１５とタングステンシリコン膜１６とにより所望の膜厚となるように形成されている。尚、ゲート電極１２、１３は、一環状に形成されている場合でもよい。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１７、１８、１９、２０が、ＬＯＣＯＳ法によりエピタキシャル層３に形成されている。ＬＯＣＯＳ酸化膜１７、１８、１９、２０の平坦部では、その膜厚が、例えば、３０００〜４０００Å程度となる。
絶縁層２１が、エピタキシャル層３上面に形成されている。絶縁層２１は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層２１にコンタクトホール２２、２３、２４が形成されている。
コンタクトホール２２、２３、２４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、ドレイン電極２５、２７及びソース電極２６が形成されている。尚、ドレイン電極２５、２７は、ソース電極２６の周囲に一環状に形成されている場合でもよい。また、図１に示した断面では、ゲート電極１２、１３への配線層は図示していないが、その他の領域で配線層と接続している。
次に、図２〜図４を用いて、ＭＯＳトランジスタ１のバックゲート領域の構造及びＭＯＳトランジスタの特性について説明する。尚、図２に示したＸ軸は、Ｎ型の拡散層９からＬＯＣＯＳ酸化膜１９側へと離間する距離（μｍ）を表示している。一方、Ｙ軸は、エピタキシャル層３の表面から深部へと離間する距離（μｍ）を表示している。また、図３（Ａ）は、図２に示す断面図のＡ−Ａ線方向の不純物濃度プロファイルを示している。図３（Ｂ）は、図２に示す断面図のＢ−Ｂ線方向の不純物濃度プロファイルを示している。そして、Ｂ−Ｂ線方向の不純物濃度プロファイルは、エピタキシャル層３表面の近傍領域である。また、図４（Ａ）は、Ｎ型の拡散層８を形成する際の加速電圧が１６０（ｋｅＶ）の場合におけるＮ型の拡散層８の不純物濃度勾配を示している。図４（Ｂ）は、Ｎ型の拡散層８を形成する際の加速電圧が８０（ｋｅＶ）の場合におけるＮ型の拡散層８の不純物濃度勾配を示している。
図２に示す如く、ＭＯＳトランジスタ１は、Ｎ型のエピタキシャル層３にＰ型の拡散層５が形成され、Ｐ型の拡散層５にバックゲート領域として用いられるＮ型の拡散層８が形成されている。Ｎ型の拡散層８には、ソース領域として用いられるＰ型の拡散層１１が形成されている。Ｎ型の拡散層８とＰ型の拡散層１１とは、太線で示すように、ＰＮ接合領域２８を形成している。そして、Ｐ型の拡散層１１は、Ｎ型のエピタキシャル層３表面から０．３〜０．４（μｍ）程度まで拡散している。Ｎ型の拡散層８は、Ｎ型のエピタキシャル層３表面から１．２〜１．４（μｍ）程度まで拡散している。
図３（Ａ）では、実線は、Ｎ型の拡散層８を形成する際の加速電圧が１６０（ｋｅＶ）の場合の不純物濃度プロファイルを示している。一方、点線は、Ｎ型の拡散層８を形成する際の加速電圧が８０（ｋｅＶ）の場合の不純物濃度プロファイルを示している。
実線で示す構造では、エピタキシャル層３（図２参照）表面から０．２〜０．３（μｍ）程度離間した領域（実線と一点鎖線とが交差する領域）にＰＮ接合領域２８（図２参照）が形成されている。
具体的には、実線で示す構造では、一点鎖線と交差する不純物濃度プロファイルの谷間の領域がＰＮ接合領域２８である。これは、ＰＮ接合領域２８では、Ｐ型の不純物濃度とＮ型の不純物濃度とが補正され不純物濃度の低濃度領域が形成されるからである。そして、ＰＮ接合領域２８よりも上方は、Ｎ型の拡散層８（図２参照）とＰ型の拡散層１１（図２参照）とが重畳して形成され、Ｐ型の拡散層１１として機能する領域である。一方、ＰＮ接合領域２８よりも下方は、Ｎ型の拡散層８として機能する領域である。つまり、ＰＮ接合領域２８より下方は、Ｎ型の拡散層８の不純物濃度プロファイルを示している。二点鎖線で示すように、Ｎ型の拡散層８は、ＰＮ接合領域２８よりも深部に不純物濃度のピークが形成されている。そして、ＰＮ接合領域２８近傍のＮ型の拡散層８側における不純物濃度は、９．６９×１０１７（１ｃｍ２）程度である。
一方、点線で示す構造では、実線で示す構造と同様に、不純物濃度プロファイルの谷間の領域（一点鎖線より、若干、二点鎖線側の領域）がＰＮ接合領域２８である。ＰＮ接合領域２８よりも下方は、Ｎ型の拡散層８として機能する領域である。そして、二点鎖線と交差する領域にＮ型の拡散層８の不純物濃度のピーク領域が形成され、不純物濃度は４．４４×１０１７（１ｃｍ２）程度である。
尚、詳細は半導体装置の製造方法の説明にて後述するが、この不純物濃度の相違は、実線の構造では、ゲート電極１３にタングステンシリコン膜１６を用いることで高加速電圧によるイオン注入が可能となり、エピタキシャル層３深部に不純物濃度のピークを形成することができるからである。
図３（Ｂ）では、実線は、Ｎ型の拡散層８を形成する際の加速電圧が１６０（ｋｅＶ）の場合の不純物濃度プロファイルを示している。一方、点線は、Ｎ型の拡散層８を形成する際の加速電圧が８０（ｋｅＶ）の場合の不純物濃度プロファイルを示している。
実線の場合では、Ｎ型の拡散層９（図２参照）の基準点から１．６（μｍ）程度離間した領域（一点鎖線と交差する領域）にＰＮ接合領域２８（図２参照）が形成されている。
具体的には、実線で示す構造では、一点鎖線と交差する不純物濃度プロファイルの谷間の領域がＰＮ接合領域２８である。これは、ＰＮ接合領域２８では、Ｐ型の不純物濃度とＮ型の不純物濃度とが補正され不純物濃度の低濃度領域が形成されるからである。そして、ＰＮ接合領域２８よりもＮ型の拡散層９側は、Ｎ型の拡散層８（図２参照）とＰ型の拡散層１１（図２参照）とが重畳して形成され、Ｐ型の拡散層１１として機能する領域である。一方、ＰＮ接合領域２８よりもＬＯＣＯＳ酸化膜１９側は、Ｎ型の拡散層８として機能する領域である。つまり、ＰＮ接合領域２８よりよりもＬＯＣＯＳ酸化膜１９側は、Ｎ型の拡散層８の不純物濃度プロファイルを示している。図示したように、ＭＯＳトランジスタ１のしきい値（Ｖｔｈ）の適正値を実現するため、チャネル領域におけるＮ型の拡散層８の不純物濃度は１．００×１０１８（１ｃｍ２）程度である。
一方、点線で示す構造では、実線で示す構造と同様に、一点鎖線と交差する不純物濃度プロファイルの谷間の領域がＰＮ接合領域２８である。ＰＮ接合領域２８よりもＬＯＣＯＳ酸化膜１９側は、Ｎ型の拡散層８として機能する領域である。図示したように、ＭＯＳトランジスタ１のしきい値（Ｖｔｈ）の適正値を実現するため、チャネル領域におけるＮ型の拡散層８の不純物濃度は１．００×１０１８（１ｃｍ２）程度である。
図４（Ａ）及び（Ｂ）では、実線、点線、一点鎖線、二点鎖線、三点鎖線及び四点鎖線を用いて、不純物濃度のラインを示している。そして、実線が最も高い不純物濃度を示し、四点鎖線が最も低い不純物濃度を示すことで、Ｎ型の拡散層９濃度勾配を図示している。尚、図４（Ａ）及び（Ｂ）においても、一点鎖線が、１．０×１０１８（１ｃｍ２）の不純物濃度のラインを示している。また、丸印で示す領域は、ＭＯＳトランジスタ１において、ドレイン−ソース領域間でのパンチスルーの起こり易い領域を示している。
図４（Ａ）に示す如く、Ｎ型の拡散層８を形成する際の加速電圧が１６０（ｋｅＶ）の場合、丸印で示す領域では、一点鎖線が示すように、１．０×１０１８（１ｃｍ２）の不純物濃度領域が、ＰＮ接合領域２８よりもＮ型の拡散層９側まで配置されている。一方、図４（Ｂ）に示す如く、Ｎ型の拡散層８を形成する際の加速電圧が８０（ｋｅＶ）の場合、丸印で示す領域では、一点鎖線が示すように、１．０×１０１８（１ｃｍ２）の不純物濃度領域が、Ｐ型の拡散層１１側であるＰＮ接合領域２８よりも内側に配置されている。つまり、高加速電圧によりＮ型の拡散層を形成することで、パンチスルーの起こり易い領域における不純物濃度を高濃度とすることができる。
上述したように、Ｎ型の拡散層８を形成する際、Ｎ型のエピタキシャル層３深部に不純物濃度ピークを有するようにイオン注入され、熱拡散される。具体的には、図４（Ａ）では、一点鎖線で示す１．０×１０１８（１ｃｍ２）の不純物濃度のラインが、ＰＮ接合領域２８よりも深部まで形成されている。そのことで、Ｎ型の拡散層８は、Ｎ型のエピタキシャル層３深部での不純物濃度を高くすることができ、且つ、チャネル領域での不純物濃度を所望の値とすることができる。つまり、図４（Ａ）及び（Ｂ）に示したように、高加速電圧によりＮ型の拡散層８を形成することで、ＭＯＳトランジスタ１では、ドレイン−ソース領域間でのパンチスルーが起こり難い構造となる。その結果、ＭＯＳトランジスタ１のパンチスルー耐圧を向上させつつ、ＭＯＳトランジスタ１のしきい値やオン抵抗値を低減することができる。例えば、Ｎ型の拡散層８を形成する際の加速電圧が１６０（ｋｅＶ）の場合は、加速電圧が８０（ｋｅＶ）の場合と比較すると、しきい値を約０．３（Ｖ）程度低減でき、オン抵抗値を約１．７（％）程度低減できる。
また、図示したように、ＭＯＳトランジスタ１のしきい値（Ｖｔｈ）の適正値を実現するように、Ｎ型の拡散層８の形成条件、例えば、不純物濃度プロファイル、拡散深さ等が設計されている。その結果、図４（Ａ）及び（Ｂ）に示すように、Ｎ型の拡散層８を形成する際の加速電圧を変えた場合でも、チャネル領域でのＮ型の拡散層８の不純物濃度プロファイルは、ほぼ等しくなっている。
つまり、ＭＯＳトランジスタ１のドレイン−ソース間のパンチスルー耐圧を向上させるために、Ｎ型の拡散層８の不純物濃度プロファイルを設計することで、Ｎ型の拡散層８側におけるＰＮ接合領域２８近傍の不純物濃度比（Ａ−Ａ線方向／Ｂ−Ｂ線方向）は、実線の場合には０．９６倍程度であり、点線の場合には０．４４倍程度である。本実施の形態では、上記不純物濃度比が、０．８倍以上となるようにＮ型の拡散層８が形成されることで、ＭＯＳトランジスタ１のドレイン−ソース間のパンチスルー耐圧を向上させ、ＭＯＳトランジスタの破壊耐量を向上させることができる。
尚、本実施の形態では、ゲート電極１１、１２が、ポリシリコン膜１４とタングステンシリコン膜１５との積層構造の場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層５を形成するイオン注入工程の際に、不純物がゲート電極１１、１２を突き抜けない厚みを有していれば良く、ポリシリコン膜、あるいは、タングステンシリコン膜の単層構造の場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の一実施の形態である半導体装置の製造方法について、図５〜図１１を参照し、詳細に説明する。図５〜図１１は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図５〜図１１では、図１に示す半導体装置の製造方法について説明する。
先ず、図５に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜３０を形成し、Ｎ型の埋込拡散層４の形成領域上に開口部が形成されるように、シリコン酸化膜３０を選択的に除去する。そして、シリコン酸化膜３０をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース３１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層４を形成した後、シリコン酸化膜３０及び液体ソース３１を除去する。
次に、図６に示す如く、基板２上にシリコン酸化膜３２を形成し、シリコン酸化膜３２上にフォトレジスト３３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層３４、３５が形成される領域上のフォトレジスト３３に開口部を形成する。その後、基板２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト３３を除去し、熱拡散し、Ｐ型の埋込拡散層３４、３５を形成した後、シリコン酸化膜３２を除去する。
次に、図７に示す如く、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層４及びＰ型の埋込拡散層３４、３５が熱拡散される。
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＰ型の拡散層３６、３７を形成する。そして、エピタキシャル層３上にシリコン酸化膜３８を形成し、シリコン酸化膜３８上にフォトレジスト３９を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層５が形成される領域上のフォトレジスト３９に開口部を形成する。その後、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト３９を除去し、熱拡散し、Ｐ型の拡散層５を形成した後、シリコン酸化膜３８を除去する。
次に、図８に示す如く、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜１７、１８、１９、２０を形成する。エピタキシャル層３上にゲート酸化膜１４として用いるシリコン酸化膜を、例えば、１００〜２００（Å）程度形成する。そして、シリコン酸化膜上にポリシリコン膜１５を、例えば、１０００〜２０００（Å）程度形成した後、ポリシリコン膜１５上にタングステンシリコン膜１６を、例えば、２０００〜３０００（Å）程度形成する。その後、公知のフォトリソグラフィ技術を用い、ポリシリコン膜１５及びタングステンシリコン膜１６を選択的に除去し、ゲート電極１２、１３を形成する。
次に、ゲート酸化膜１４として用いられるシリコン酸化膜上にフォトレジスト４０を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層８が形成される領域上のフォトレジスト４０に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１６０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４０を除去し、熱拡散し、Ｎ型の拡散層８を形成する。
このとき、Ｎ型の拡散層８は、ゲート電極１２、１３をマスクとして利用し、セルファラインにより形成される。上述したように、タングステンシリコン膜１６の膜厚を２０００〜３０００（Å）程度とすることで、フォトレジスト４０の開口部から露出するゲート電極１２、１３の下方に、リン（Ｐ）がイオン注入されることを防止できる。そして、Ｎ型の拡散層１０が、ゲート電極１２、１３に対して位置精度良く形成される。
次に、図９に示す如く、ゲート酸化膜１４として用いるシリコン酸化膜上にフォトレジスト４１を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層９が形成される領域上のフォトレジスト４１に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４１を除去し、熱拡散し、Ｎ型の拡散層９を形成する。
次に、図１０に示す如く、ゲート酸化膜１４として用いられるシリコン酸化膜上にフォトレジスト４２を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層６、７、１０、１１が形成される領域上のフォトレジスト４２に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧５０〜７０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト４２を除去し、熱拡散し、Ｐ型の拡散層６、７、１０、１１を形成する。
このとき、Ｐ型の拡散層６、７と対向する側に位置するＰ型の拡散層１０、１１は、ゲート電極１２、１３をマスクとして利用し、セルファラインにより形成される。上述したように、タングステンシリコン膜１６の膜厚を２０００〜３０００（Å）程度とすることで、フォトレジスト４２の開口部から露出するゲート電極１２、１３の下方に、ホウ素（Ｂ）がイオン注入されることを防止できる。そして、Ｐ型の拡散層１０、１１は、ゲート電極１２、１３に対して位置精度良く形成できる。
この製造方法により、バックゲート領域としてのＮ型の拡散層８及びソース領域としてのＰ型の拡散層１０、１１は、ゲート電極１２、１３に対して位置精度良く形成される。この製造方法により、バックゲート領域としてのＮ型の拡散層８によりＭＯＳトランジスタ１のドレイン−ソース間のパンチスルー耐圧を向上させることができる。更に、Ｎ型の拡散層８及びＰ型の拡散層１０、１１を形成する際も、マスクずれを考慮することなく、それぞれの拡散層が位置精度良く形成される。その結果、ＭＯＳトランジスタ１のデバイスサイズを縮小することができ、ＭＯＳトランジスタ１の面積当たりのオン抵抗値を低減できる。
次に、図１１に示す如く、エピタキシャル層３上に絶縁層２１として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層２１にコンタクトホール２２、２３、２４を形成する。コンタクトホール２２、２３、２４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ドレイン電極２５、２７及びソース電極２６を形成する。
尚、本実施の形態では、ゲート電極１２、１３をポリシリコン膜とタングステンシリコン膜との２層構造で形成される場合について説明したが、この場合に限定するものではない。ゲート電極は、例えば、ポリシリコン膜、あるいは、タングステンシリコン膜の単層構造で形成される場合でもよい。この場合には、ポリシリコン膜、あるいは、タングステンシリコン膜は、イオン注入されたリン（Ｐ）及びホウ素（Ｂ）が突き抜けない膜厚を有していればよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）不純物濃度プロファイルであり、（Ｂ）不純物濃度プロファイルである。 本発明の実施の形態における半導体装置を説明する（Ａ）不純物濃度勾配であり、（Ｂ）不純物濃度勾配である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
符号の説明
１ Ｐチャネル型ＭＯＳトランジスタ
２ Ｐ型の単結晶シリコン基板
３ Ｎ型のエピタキシャル層
５ Ｐ型の拡散層
８ Ｎ型の拡散層
１０ Ｐ型の拡散層
１１ Ｐ型の拡散層
１２ ゲート電極
１３ ゲート電極
１５ ポリシリコン膜
１６ タングステンシリコン膜

Claims (6)

  1. 半導体層と、前記半導体層に形成されるドレイン領域、ソース領域及びバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極とを有する半導体装置において、
    前記半導体層には、前記ドレイン領域及び前記バックゲート領域の形成領域に渡り一導電型の第１の拡散層が形成され、
    前記一導電型の第１の拡散層には、前記バックゲート領域を構成する逆導電型の拡散層が形成され、
    前記逆導電型の拡散層には、前記ソース領域を構成する一導電型の第２の拡散層が形成され、
    前記逆導電型の拡散層の不純物濃度ピークは、前記逆導電型の拡散層と前記一導電型の第２の拡散層との接合領域よりも前記一導電型の第１の拡散層の深部に形成されていることを特徴とする半導体装置。
  2. 前記接合領域近傍の前記逆導電型の拡散層の不純物濃度では、前記一導電型の第２の拡散層底面近傍の不純物濃度が、前記一導電型の第２の拡散層の表面近傍の不純物濃度に対し０．８倍以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、ポリシリコン膜とタングステンシリコン膜とから形成され、前記タングステンシリコン膜の膜厚は前記ポリシリコン膜の膜厚よりも厚いことを特徴とする請求項１に記載の半導体装置。
  4. 半導体層に一導電型の第１の拡散層を形成し、前記半導体層上にゲート酸化膜及びゲート電極を形成した後、前記ゲート電極を用いたセルファラインにより、前記一導電型の第１の拡散層にバックゲート領域を構成する逆導電型の拡散層を形成する工程と、
    前記逆導電型の拡散層に重畳するようにソース領域を構成する一導電型の第２の拡散層を形成し、前記一導電型の第１の拡散層にドレイン領域を構成する一導電型の第３の拡散層を形成する工程とを有し、
    前記逆導電型の拡散層を形成する工程では、前記逆導電型の拡散層の不純物濃度のピークを前記逆導電型の拡散層と前記一導電型の第２の拡散層との接合領域よりも前記一導電型の第１の拡散層の深部に形成することを特徴とする半導体装置の製造方法。
  5. 前記逆導電型の拡散層を形成する工程では、加速電圧が８０〜１６０（ｋｅＶ）のイオン注入工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記ゲート電極を形成する工程では、ポリシリコン膜上にタングステンシリコン膜を堆積させ、前記タングステンシリコン膜の膜厚を前記ポリシリコン膜の膜厚よりも厚くすることを特徴とする請求項４に記載の半導体装置の製造方法。
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