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JP5472451B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Description

この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の縦形パワー半導体装置の製造方法および半導体装置に関する。
一般に、半導体素子は、電極が半導体基板の片面に形成された横形の素子と、半導体基板の両面に電極を有する縦形の素子に分類される。縦形半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。
なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
図９２は、従来のプレーナー型ｎチャネルＭＯＳＦＥＴの活性部の断面構造について示す断面図である。図９２に示すように、従来のプレーナー型のｎチャネル縦型ＭＯＳＦＥＴ１１０は、ｎ型低抵抗層１のおもて面側に、ｎ-ドリフト層２が設けられている。ｎ-ドリフト層２の表面層には、ｐ-ウェル領域１０が設けられており、ｐ-ウェル領域１０の表面層には、ｎソース領域１１が選択的に設けられている。ｐ-ウェル領域１０の表面層の、ｎソース領域１１同士の間には、ｐ型高濃度領域１３が設けられている。また、ｐ-ウェル領域１０の、ｎソース領域１１とｎ-ドリフト層２に挟まれた領域の上には、ゲート絶縁膜３ａを介してゲート電極９が設けられており、ゲート電極９を覆うように層間絶縁膜１２が設けられている。ソース電極１４は、ｎソース領域１１とｐ型高濃度領域１３とに接するように設けられている。ソース電極１４は、層間絶縁膜１２によってゲート電極９と絶縁されている。ソース電極１４の上には保護膜１５が設けられている。また、ｎ型低抵抗層１の裏面側にドレイン電極１６が設けられている。なお、従来のプレーナー型ｎチャネルＭＯＳＦＥＴにおいては、ｎ-ドリフト層２の表面層に、ｎカウンター層が設けられていてもよい。
つぎに、従来のプレーナー型ｎチャネルＭＯＳＦＥＴの製造工程について説明する。図９３〜図９９は、従来のプレーナー型ｎチャネルＭＯＳＥＦＴの製造工程について順に示す説明図である。従来のプレーナー型ｎチャネルＭＯＳＦＥＴは、図９３に示すように、まず、ｎ型低抵抗層１のおもて面側に、例えばエピタキシャル成長によってｎ-ドリフト層２を形成する。このｎ型低抵抗層１のおもて面側にｎ-ドリフト層２が形成されたものを半導体基板とする。そして、ｎ-ドリフト層２の上にゲート絶縁膜３ａを形成し、さらにゲート絶縁膜３ａの上に導電性ポリシリコン８を積層する。なお、ｎ-ドリフト層２の表面に、ボロンイオンを注入し、ｎカウンター層を形成してもよい。
つぎに、図９４に示すように、レジスト膜にパターン形成をおこなった第１マスク（不図示）を用いて、ゲート絶縁膜３ａおよびポリシリコン８をエッチングして、ゲート電極９を形成する。そして、第１マスクを除去した後、ゲート電極９をマスクとして、ｎ-ドリフト層２が露出した領域に不純物イオンを注入し、ｐ-ウェル領域１０を形成する。
つぎに、図９５に示すように、レジスト膜にパターン形成をおこなった第２マスク８１の開口部８２に不純物イオンを注入し、ｐ-ウェル領域１０の表面層にｐ型高濃度領域１３を形成する。第２マスク８１は、開口部８２の端部が、ゲート電極９から０．５μｍ〜２．０μｍ程度離れるように形成する。そして、図９６に示すように、第２マスク８１を除去する。
つぎに、図９７に示すように、レジスト膜にパターン形成をおこなった第３マスク８３を形成し、ゲート電極９と第３マスク８３をマスクとして、イオン注入をおこない、ｐ型高濃度領域１３の表面層に、選択的にｎソース領域１１を形成する。そして、図９８に示すように、第３マスク８３を除去する。
ここで、ｐ-ウェル領域１０の、ｎソース領域１１とｎ-ドリフト層２とに挟まれた領域の長辺に沿った表面は、チャネル領域となる。チャネル領域とは、ゲート電極９に閾値以上のゲート電圧が加えられたときにｐ-ウェル領域１０の表面層に形成される反転層の領域である。
つぎに、半導体基板のおもて面側から絶縁膜１２を積層する。さらに、レジスト膜にパターン形成をおこなった第４マスク（不図示）を用いて、ゲート電極９が露出しないように選択的に絶縁膜１２を除去し、開口部８５を形成する。したがって、開口部８５において、ｐ型高濃度領域１３とｎソース領域１１とが露出することとなる。
つぎに、図９９に示すように、開口部８５において、ｐ型高濃度領域１３とｎソース領域１１とに共通に接触するように、ソース電極（Ａｌ−Ｓｉ）１４を形成する。さらに、ソース電極１４の上に保護膜１５を形成し、半導体基板の裏面側にドレイン電極１６を形成することで、プレーナー型ｎチャネルＭＯＳＦＥＴが完成する。
しかしながら、上述の従来のプレーナー型ｎチャネルＭＯＳＦＥＴの製造方法では、１回のイオン注入に対してそれぞれ１つずつマスクを用いている。このため、プレーナー型ｎチャネルＭＯＳＦＥＴを製造するためには、第１マスク〜第４マスクの計４枚のマスクが必要となる。このように、マスクのパターン形成が多いと、プロセス数が多くなるため製造コストが高くなる。さらに、マスクを用いる回数が多いと、合わせ精度が低下するため、素子のばらつきの許容範囲を大きくしなければならず、微細化が困難である。また、第１マスクを用いてゲート電極を形成してから層間絶縁膜を形成するまでの間に、熱処理を２回施すため、ゲート膜に負荷がかかる。
このような問題を解決するため、横型半導体素子を形成する際に、ソース領域とドレイン領域とを、同一マスクを用いて形成する方法が提案されている（例えば、下記特許文献１参照。）。横型半導体素子のソース領域とドレイン領域とは、ともに半導体基板のおもて面側に形成され、同様の導電型かつ不純物濃度のため、同時に形成することができる。しかしながら、縦型半導体素子において、ソース領域とドレイン領域とは、半導体基板の両側に別に形成されるため、この方法を縦型半導体素子に適用することができない。
そこで、縦型半導体素子においては、ゲート電極９を形成した後に、ｐ-ウェル領域１０とｎソース領域１１とを、同一の窒化膜（Ｓｉ3Ｎ4）マスクを用いて形成する方法が提案されている（例えば、下記特許文献２参照。）。この方法においては、ｎソース領域１１を形成した後、ｐ型高濃度領域１３を形成する際にマスクとして用いるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜を形成するために、窒化膜マスクを用いて選択酸化をおこない、半導体基板のおもて面側の窒化膜マスクの形成されていない領域に酸化膜を厚く形成する。そして、この酸化膜にパターニングをおこない、マスクとして用いるＬＯＣＯＳ酸化膜を形成する。
つぎに、従来のプレーナー型ｎチャネルＭＯＳＦＥＴの耐圧構造部について説明する。ここでは、半導体装置の耐圧構造技術の一つであるガードリング技術について説明する。図１００は、従来のプレーナー型ｎチャネルＭＯＳＦＥＴの耐圧構造部の断面構造について示す説明図である。図１０１は、従来のプレーナー型ｎチャネルＭＯＳＦＥＴの耐圧構造部２１０の活性部近傍２１１の断面構造について詳細に示した説明図である。図１００に示すように、従来のプレーナー型ｎチャネルＭＯＳＦＥＴの耐圧構造部２１０は、活性部１１０の外端に設けられている。耐圧構造部２１０には、ｎ-ドリフト層２の表面層に、ｐ-ウェル領域１０を囲むように、ループ状のｐ-領域１０ｂが設けられている。ｐ-領域１０ｂは、ｐ-ウェル領域１０と接続している。ｐ-領域１０ｂの不純物濃度は、ｐ-ウェル領域１０の不純物濃度よりも低い。ｐ-領域１０ｂの拡散深さは、ｐ-ウェル領域１０の拡散深さよりも深い。また、ｐ-領域１０ｂを取り囲むようにｐガードリング１０ｃがループ状に設けられている。ｐガードリング１０ｃの端部は、ｐ-領域１０ｂの端部に接続している。ｐガードリング１０ｃの不純物濃度は、ｐ-領域１０ｂの不純物濃度と同じである。ｐガードリング１０ｃの拡散深さは、ｐ-領域１０ｂの拡散深さと同じである（例えば、下記特許文献３参照。）。特許文献３に示す技術のように、リサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）構造とガードリング（フィールドリミッティング・リング）構造とを組み合わせた半導体装置の構成とすることで、低温下で導電率が低下してしまうフィールドプレートを用いずに耐圧構造を構成している。
また、図１０１に示すように、活性部１１０の外端部では、ｐ-ウェル領域１０の表面層に、ｐ型高濃度領域１３が選択的に設けられている。そして、このｐ-ウェル領域１０の、ｐ型高濃度領域１３とｎ-ドリフト層２に挟まれた領域の上には、ゲート絶縁膜３ａを介してゲート電極９が設けられている。活性部１１０の外端部におけるその他の構成は、図９２に示す半導体装置の活性部１１０と同様である。
また、ｐガードリング１０ｃの表面層には、ｐ-ウェル領域１０が選択的に設けられている。ｐ-領域１０ｂおよびｐガードリング１０ｃの上には、絶縁膜２５を介してフィールドプレート電極９ａが選択的に設けられている。また、絶縁膜２５には開口部が設けられており、この開口部には、ｐガードリング１０ｃの表面層に設けられたｐ-ウェル領域１０が露出する。フィールドプレート電極９ａの表面には、フィールドプレート電極９ａが一部露出するように選択的に層間絶縁膜１９が設けられている。金属膜１４ａは、フィールドプレート電極９ａと、絶縁膜２５の開口部に露出するｐ-ウェル領域１０に接するように設けられている。ソース電極１４および金属膜１４ａの上には保護膜１５が設けられている。また、ｎ型低抵抗層１の裏面側にドレイン電極１６が設けられている。
また、従来のプレーナー型ｎチャネルＭＯＳＦＥＴの活性部および耐圧構造部を有するチップの平面構造（不図示）は、チップの中央部に活性部１１０が設けられ、活性部１１０の外周部に耐圧構造部２１０が設けられている。そして、耐圧構造部２１０のｐストッパ領域７７、ｐコンタクト領域７３およびコンタクト開口部７６（図１００参照）は、チップの外周部でｐガードリング１０ｃを取り囲むように耐圧構造部の全周囲に亘って設けられている。
つぎに、従来のプレーナー型ｎチャネルＭＯＳＦＥＴのガードリングの製造工程について説明する。図１０２〜図１１０は、従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について順に示す説明図である。従来のプレーナー型ｎチャネルＭＯＳＦＥＴの耐圧構造部は、図１０２に示すように、まず、ｎ型低抵抗層１のおもて面側に、例えばエピタキシャル成長によってｎ-ドリフト層２を形成した半導体基板の上に絶縁膜２４を形成する。そして、図１０３に示すように、レジスト膜にフォトマスクを用いてパターン形成をおこなった第６マスク（不図示）を用いて、絶縁膜２４をエッチングし、ｎ-ドリフト層２の表面を選択的に露出する。
つぎに、絶縁膜２４をマスクとして、ｎ-ドリフト層２が露出した領域に不純物イオンを注入し、ｐ-領域１０ｂおよびｐガードリング１０ｃを形成する。つぎに、図１０４に示すように、絶縁膜２４を残したまま、さらに半導体基板のおもて面全面を酸化し、絶縁膜２５を形成する。そして、図１０５に示すように、レジスト膜にフォトマスクを用いてパターン形成をおこなった第７マスク（不図示）を用いて、絶縁膜２５をエッチングし、ｎ-ドリフト層２の表面およびｐガードリング１０ｃの一部の表面を選択的に露出する。
つぎに、図１０６に示すように、半導体基板のおもて面側に、ゲート絶縁膜３ａを形成し、さらにゲート絶縁膜３ａの上に導電性ポリシリコン８を積層する。そして、図１０７に示すように、レジスト膜にフォトマスクを用いてパターン形成をおこなった第８マスク（不図示）を用いて、ゲート絶縁膜３ａおよびポリシリコン８をエッチングして、ゲート電極９およびフィールドプレート電極９ａを形成する。そして、第８マスクを除去した後、ゲート電極９と絶縁膜２５をマスクとして、ｎ-ドリフト層２が露出した領域に不純物イオンを注入し、ｐ-ウェル領域１０を形成する。同時に、ゲート電極９とフィールドプレート電極９ａをマスクとして、ｐガードリング１０ｃが露出した領域に不純物イオンを注入し、ｐ-ウェル領域１０を形成する。
つぎに、図１０８に示すように、レジスト膜にフォトマスクを用いてパターン形成をおこなった第９マスク３０１の開口部８６に不純物イオンを注入し、ｐ-ウェル領域１０の表面層にｐ型高濃度領域１３を形成する。このとき、第９マスク３０１は、開口部８６の端部が、ゲート電極９から０．５μｍ〜２．０μｍ程度離れるように形成する。
つぎに、図１０９に示すように、第９マスク３０１を除去し、半導体基板のおもて面側から絶縁膜を積層する。さらに、レジスト膜にフォトマスクを用いてパターン形成をおこなった第１０マスク（不図示）を用いて、ゲート電極９が露出しないように、かつフィールドプレート電極９ａが一部露出するように選択的に絶縁膜を除去し、開口部８７，８８を形成する。これにより、ゲート電極９を覆うように絶縁膜１２が形成され、フィールドプレート電極９ａが一部露出するように絶縁膜１９が形成される。また、開口部８７において、ｐ型高濃度領域１３が露出し、開口部８８において、ｐ-ウェル領域１０が露出することとなる。
つぎに、図１１０に示すように、開口部８７において、ｐ型高濃度領域１３を介してｐ-ウェル領域１０に電気的に接続するように、ソース電極（Ａｌ−Ｓｉ）１４を形成する。また、開口部８８において、ｐ-ウェル領域１０に接するように、金属膜（Ａｌ−Ｓｉ）１４ａを形成する。さらに、ソース電極１４および金属膜１４ａの上に保護膜１５を形成し、半導体基板の裏面側にドレイン電極１６を形成することで、図１０１に示すようなプレーナー型ｎチャネルＭＯＳＦＥＴのガードリングが完成する。
特開平１−２８９１６８号公報 特開平１−１０５５７８号公報 特開２００９−３８３５６号公報
しかしながら、上述した特許文献２の技術では、ｐ型高濃度領域を形成する際にマスクとして用いるＬＯＣＯＳ酸化膜を形成する際に、ｎソース領域の最表面の抵抗が酸化により増加してしまうという問題がある。また、ゲート電極９を形成した後に、このような酸化をおこなうため、ゲート電極９自身が酸化する。さらに、ゲート絶縁膜の下部が酸化してしまい、ゲート電極が厚くなり、かつバーズビークが生じるため、ＭＯＳＦＥＴの閾値の制御性が低下するという問題がある。
また、特許文献３の技術では、耐圧構造部において、ｐガードリング１０ｃの不純物濃度は、活性部のｐ-ウェル領域１０よりも低濃度である。このため、ｐ-ウェル領域１０とｐガードリング１０ｃとを形成するためのイオン注入を別々におこなわなければならない。このため、製造コストが増大するという問題がある。ここで、例えば通常の活性部のｐ-ウェル領域１０を形成するために使われる１×１０14程度の不純物量でｐガードリング１０ｃに同時にイオン注入をおこなった場合、ｐガードリング１０ｃは、ほとんど空乏化しない。このため、ｐガードリング１０ｃのエッジ長を長くしなければならず、チップサイズが増大することで、製造コストが増大してしまうという問題がある。
また、上述した従来のプレーナー型ｎチャネルＭＯＳＦＥＴのガードリングの製造方法（図１０２〜図１１０参照）では、活性部の製造時（図９３〜図９９参照）と同様に、１回のイオン注入に対してそれぞれ１つずつマスクを用いている。このため、上述したように、最低でも、第６マスク〜第１０マスクの計５枚のマスクを用いる場合、マスクにパターンを露光するためのフォトマスクも５枚必要となる。さらに、ソース電極１４および金属膜１４ａとなる金属膜をパターニングして各電極を分離する工程や、保護膜に覆われた各電極にワイヤーを接触させる工程などにおいてもフォトマスクが必要となる。このように、マスクのパターン形成が多いと、上述した活性部の製造時に生じている問題と同様に、プロセス数の増大により製造コストが高くなったり、フォトマスクを用いる回数が多いことでパターン露光ごとのマスクずれが重なり、合わせ精度が低下し素子のばらつきの許容範囲を大きくしなければならないという問題が生じてしまう。
この発明は、上述した従来技術による問題点を解消するため、製造コストを抑え、かつ製造ばらつきを低減することができる半導体装置の製造方法および半導体装置を提供することを目的とする。また、半導体装置の微細化を図ることができる半導体装置の製造方法および半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体領域のおもて面側の表面層に遮蔽膜を選択的に形成する。ついで、前記第１半導体領域の上に、第１絶縁膜を介して制御電極を、前記遮蔽膜と離して形成する。そして、前記遮蔽膜および前記制御電極をマスクとして、前記第１半導体領域の表面層に第２導電型の第２半導体領域を形成し、さらに同一の前記遮蔽膜および前記制御電極をマスクとして、当該第２半導体領域の表面層に第１導電型の第３半導体領域を選択的に形成する。ついで、前記制御電極を覆うように第２絶縁膜を形成するとともに、前記遮蔽膜を除去した後に、前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成する。さらに、前記第１半導体領域の裏面側に第２電極を形成する。そして、前記制御電極は、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して形成されるようにする。さらに、前記遮蔽膜を形成した後に、前記遮蔽膜を介して、前記第１半導体領域よりも不純物濃度が濃い第１導電型の不純物イオンを注入することで、前記第１半導体領域の表面層に第１導電型のカウンター領域を形成する工程をさらに含む。この場合、前記第２半導体領域は、前記第１半導体領域内の前記カウンター領域の表面層に形成され、前記制御電極は、前記第１半導体領域内の前記カウンター領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して形成されるようにする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記遮蔽膜は、窒化膜によって形成されていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記遮蔽膜は、化学気相成長法による酸化膜によって形成されていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記遮蔽膜は、熱酸化による酸化膜によって形成されていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記遮蔽膜を形成するときは、前記遮蔽膜の少なくとも一部が前記制御電極の直下に配置されるように形成し、前記遮蔽膜を除去するときは、前記制御電極の直下に配置された前記遮蔽膜の一部を除去しないことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記遮蔽膜を形成するときは、前記遮蔽膜の一部が前記制御電極の直下に配置され、かつ前記第２半導体領域の終端に達しないように形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記遮蔽膜を形成するときは、前記遮蔽膜の一部が前記制御電極の直下に配置され、かつ前記第２半導体領域の終端に達するように形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２絶縁膜を形成するとともに前記遮蔽膜を除去した後に、当該第２絶縁膜をマスクとして、前記第２半導体領域の表面層から、前記第３半導体領域を突き抜ける程度の加速電圧で第２導電型の不純物イオンを注入し、第２導電型高濃度領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体領域のおもて面側の表面層に第１絶縁膜を介して制御電極を形成するとともに、当該制御電極との間が、第１導電型の第３半導体領域の形成領域となるような遮蔽膜を形成する。ついで、前記遮蔽膜および前記制御電極をマスクとして、前記第１半導体領域の表面層に第２導電型の第２半導体領域を形成し、さらに同一の前記遮蔽膜および前記制御電極をマスクとして当該第２半導体領域の表面層に第３半導体領域を選択的に形成する。ついで、第２絶縁膜を形成するとともに前記遮蔽膜を除去した後に、当該第２絶縁膜をマスクとして、前記第２半導体領域の表面層から、前記第３半導体領域を突き抜ける程度の加速電圧で第２導電型の不純物イオンを注入し、第２導電型高濃度領域を形成する。ついで、前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成する。さらに、前記第１半導体領域の裏面側に第２電極を形成する。そして、前記制御電極は、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して形成されるようにする。前記第２絶縁膜を形成するとともに前記遮蔽膜を除去する工程においては、前記遮蔽膜の一部が前記第２絶縁膜に残る。さらに、前記制御電極および前記遮蔽膜を形成する前に、前記第１半導体領域よりも不純物濃度が濃い第１導電型の不純物イオンを注入することで、前記第１半導体領域の表面層に第１導電型のカウンター領域を形成する。この場合、前記第２半導体領域は、前記第１半導体領域内の前記カウンター領域の表面層に形成されるようにする。前記制御電極は、前記第１半導体領域内の前記カウンター領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して形成されるようにする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型高濃度領域を形成するときは、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出する領域と露出しない領域とを同一のマスクを用いて形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出しない領域は、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出する領域によって形成されるストライプ状の平面構造の、それぞれの線上部分の一箇所に形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出しない領域は、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出する領域によって形成されるストライプ状の平面構造の、それぞれの線上部分に複数箇所形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出しない領域は、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出する領域によって形成されるストライプ状の平面構造の、それぞれの線上部分に互い違いに形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体領域のおもて面側の表面層に窒化膜を形成し、さらに前記窒化膜に選択的に開口部を形成し、当該開口部において前記表面層を露出させる。ついで、前記開口部に比較的不純物濃度の低い、第２導電型の不純物イオンを注入し、第２導電型の第２半導体領域を形成する。また、前記開口部に熱酸化により酸化膜を、遮蔽膜として形成する。ついで、前記窒化膜を除去し、前記遮蔽膜をマスクとして、前記第２半導体領域より不純物濃度の高い、第２導電型の不純物イオンを注入し、第２導電型表面領域を形成する。そして、前記第２半導体領域の上に、第１絶縁膜を介して制御電極を形成する。ついで、前記遮蔽膜および前記制御電極をマスクとして、第１導電型の不純物イオンを注入し、第１導電型の第３半導体領域を形成する。そして。前記制御電極を覆うように第２絶縁膜を形成するとともに、前記遮蔽膜を除去した後に、前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成し、前記第１半導体領域の裏面側に第２電極を形成する。ここで、不純物濃度が高いとは、不純物濃度が濃いと同様の意味を示す。
また、この発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型の第１半導体領域のおもて面側の表面層に当該第１半導体領域よりも不純物濃度が濃い第１導電型の不純物イオンを注入することで、当該第１半導体領域の表面層に第１導電型のカウンター領域を形成する。そして、前記カウンター領域の全面に窒化膜を形成し、さらに前記窒化膜に選択的に開口部を形成し、当該開口部において前記カウンター領域を露出させる。ついで、前記開口部に比較的不純物濃度の低い、第２導電型の不純物イオンを注入し、第２導電型の第２半導体領域を形成する。また、前記開口部に熱酸化により酸化膜を、遮蔽膜として形成する。ついで、前記窒化膜を除去し、前記遮蔽膜をマスクとして、前記第２半導体領域より不純物濃度の高い、第２導電型の不純物イオンを注入し、第２導電型表面領域を形成する。そして、前記第２半導体領域および前記カウンター領域の上に、第１絶縁膜を介して制御電極を形成する。ついで、前記遮蔽膜および前記制御電極をマスクとして、第１導電型の不純物イオンを注入し、第１導電型の第３半導体領域を形成する。そして。前記制御電極を覆うように第２絶縁膜を形成するとともに、前記遮蔽膜を除去した後に、前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成し、前記第１半導体領域の裏面側に第２電極を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した半導体装置の製造方法により当該半導体装置の活性部を形成するときに、同時に当該活性部を囲む耐圧構造部を形成する半導体装置の製造方法において、以下の特徴を有する。まず、第１導電型の第１半導体領域のおもて面側の表面層に絶縁膜マスクを形成するし、前記絶縁膜マスクに、前記活性部を囲むようにループ状またはドット状の絶縁膜開口部を形成する。そして、前記絶縁膜開口部に前記第１半導体領域よりも不純物濃度が濃い第１導電型の不純物イオンを注入することで、当該第１半導体領域の表面層に選択的に第１導電型のカウンター領域を形成する。ついで、前記絶縁膜マスクおよび前記カウンター領域の上に窒化膜を形成するし、さらに前記窒化膜に選択的に開口部を形成し、当該開口部において前記カウンター領域を露出させる。ついで、前記開口部に比較的不純物濃度の低い第２導電型の不純物イオンを注入し、拡散することで、隣り合う第２導電型の第２半導体領域がつながるように形成し、前記開口部に熱酸化により酸化膜を、遮蔽膜として形成する。そして、前記窒化膜を除去し、前記絶縁膜マスクおよび前記遮蔽膜をマスクとして、前記第２半導体領域より不純物濃度の高い、第２導電型の不純物イオンを注入し、第２導電型表面領域を形成する。さらに、前記第２半導体領域および前記遮蔽膜の一部の上に、第１絶縁膜を介して制御電極を形成し、前記制御電極に覆われていない前記遮蔽膜および前記制御電極をマスクとして、第１導電型の不純物イオンを注入し、第３半導体領域を形成する。ついで、前記制御電極の一部が露出するように第２絶縁膜を形成するとともに、前記遮蔽膜を除去した後に、前記第３半導体領域および前記制御電極の前記第２絶縁膜に覆われていない一部と接するように第１電極を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記耐圧構造部において、前記窒化膜に形成される前記開口部の幅は、前記活性部において、前記窒化膜に形成される前記開口部の幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体領域を形成した後に、前記第２半導体領域を形成するときに用いた前記開口部に、比較的不純物濃度の高い第２導電型の不純物イオンを注入し、第２導電型高濃度領域を形成する工程をさらに含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、第１導電型の第１半導体領域のおもて面側の表面層に第２導電型の第２半導体領域が選択的に形成された半導体装置の活性部を形成するときに、同時に当該活性部を囲む耐圧構造部を形成する半導体装置の製造方法において、以下の特徴を有する。まず、前記第１半導体領域のおもて面側の表面層に遮蔽膜を形成する。ついで、前記遮蔽膜に、前記活性部を囲むようにループ状の複数の遮蔽膜開口部を形成する。ついで、前記遮蔽膜開口部を介して前記第１半導体領域の表面層に、第２導電型の不純物イオンを注入し拡散することで、前記活性部を囲む第２導電型の第５半導体領域と、当該第５半導体領域を囲む第２導電型の第６半導体領域と、当該第６半導体領域を囲む第２導電型の第７半導体領域を形成する。ついで、前記遮蔽膜開口部に露出する前記第５半導体領域、前記第６半導体領域および前記第７半導体領域の表面層に、第１局部酸化膜を形成する。そして、前記第１局部酸化膜を形成した後、前記遮蔽膜を選択的に除去する。ついで、前記遮蔽膜および前記第１局部酸化膜の間に露出する前記第５半導体領域、前記第６半導体領域および前記第７半導体領域の表面層に第２局部酸化膜を形成する。そして、前記第２局部酸化膜を形成した後、前記遮蔽膜を選択的に除去する。ついで、前記第１半導体領域の上に、第１絶縁膜を介して制御電極を形成するとともに、前記第６半導体領域の上に前記第１局部酸化膜を介して第１導電層を形成し、当該第１導電層と離れて、前記第７半導体領域の上に前記第２局部酸化膜を介して第２導電層を形成する。そして、前記活性部の最外周部では、前記制御電極および前記第２局部酸化膜をマスクとして、前記第１半導体領域の表面層に前記第２半導体領域を形成し、さらに同一の前記制御電極および前記第２局部酸化膜をマスクとして、当該第２半導体領域の表面層に第１導電型の第３半導体領域を選択的に形成する。ついで、前記制御電極を覆うように第２絶縁膜を形成し、前記第１導電層および前記第２導電層の表面に選択的に第３絶縁膜を形成するとともに、前記第２局部酸化膜を選択的に除去する。ついで、前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成するとともに、前記第２導電層に接する第３電極を形成する。そして、前記第１半導体領域の裏面側に第２電極を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電層または当該第２導電層に接する前記第３電極の活性部側の端部は、前記第６半導体領域の一部を覆うように形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記第１局部酸化膜および前記第２局部酸化膜をマスクとして、前記第１半導体領域よりも不純物濃度が高い第１導電型の不純物イオンを注入することで、前記第１半導体領域の表面層に第１導電型のカウンター領域を形成する。このとき、前記第２半導体領域は、前記第１半導体領域内の前記カウンター領域の表面層に形成される。前記制御電極は、前記第１半導体領域内の前記カウンター領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して形成される。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記第２絶縁膜および前記第３絶縁膜を形成するとともに前記第２局部酸化膜を選択的に除去した後、前記第１局部酸化膜と当該第２絶縁膜と前記第３絶縁膜をマスクとして、露出する前記第５半導体領域および前記第７半導体領域の表面層に、前記第２半導体領域より不純物濃度の高い第２導電型の不純物イオンを注入し、第２導電型高濃度領域を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体領域および前記第３半導体領域は、前記活性部の内周部では、同一の前記遮蔽膜および前記制御電極をマスクとして、前記第１半導体領域の表面層に連続して形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記遮蔽膜は、窒化膜によって形成されていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電層および前記第２導電層は、半導体で形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電層および前記第２導電層に、第１導電型の不純物を導入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電層は第１導電型の不純物を導入した半導体層として形成され、前記第２導電層は金属層として形成されることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記制御電極に、第１導電型の不純物を導入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体領域と前記第２電極との間に、第１導電型低抵抗層が設けられていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体領域と前記第２電極との間に、第２導電型の第４半導体領域が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、以下の特徴を有する。同一の半導体基板上に、活性部と、当該活性部を囲む耐圧構造部を設けた半導体装置において、第１導電型の第１半導体領域と、前記第１半導体領域のおもて面側の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面層に選択的に設けられた第１導電型の第３半導体領域と、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面に第１絶縁膜を介して設けられた制御電極と、前記制御電極を覆う第２絶縁膜と、前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁された第１電極と、前記第１半導体領域の裏面側に設けられた第２電極と、前記第１半導体領域よりも高い不純物濃度、および前記第２半導体領域よりも低い不純物濃度を有し、当該第２半導体領域に接し、当該第２半導体領域を囲み、当該第２半導体領域よりも深く設けられた第２導電型の第５半導体領域と、前記第５半導体領域と同一の不純物濃度を有し、当該第５半導体領域に接して、当該第５半導体領域を囲み、当該第５半導体領域と同一の深さで設けられた第２導電型の第６半導体領域と、前記第５半導体領域と同一の不純物濃度を有し、当該第６半導体領域に接して、前記第６半導体領域を囲み、当該第５半導体領域と同一の深さで設けられた第２導電型の第７半導体領域と、前記第５半導体領域、前記第６半導体領域および前記第７半導体領域の表面層に選択的に設けられた第１局部酸化膜と、前記第１局部酸化膜に接し、前記第５半導体領域、前記第６半導体領域および前記第７半導体領域の表面層に選択的に設けられた第２局部酸化膜と、前記第６半導体領域の上に、前記第１局部酸化膜を介して設けられた第１導電層と、前記第１導電層と離れて、前記第７半導体領域の上に、前記第２局部酸化膜を介して設けられた第２導電層と、前記第１導電層および前記第２導電層の表面に選択的に設けられた第３絶縁膜と、前記第２導電層に接する第３電極と、を備えている。また、前記第１導電層は、ループ状に設けられている。前記第２導電層は、前記第１導電層を囲むループ状に設けられている。前記第２導電層または当該第２導電層に接する前記第３電極の活性部側の端部は、前記第６半導体領域の一部を覆うように設けられる。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の表面層に設けられた第１導電型のカウンター領域をさらに備えている。また、前記第２半導体領域は、前記第１半導体領域内の前記カウンター領域の表面層に設けられている。前記制御電極は、前記第１半導体領域内の前記カウンター領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域および前記第７半導体領域の表面層に設けられ、前記第２半導体領域より高い不純物濃度を有する第２導電型高濃度領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電層および前記第２導電層は、第１導電型の不純物を添加した導電性の半導体層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電層は第１導電型の不純物を添加した導電性の半導体層であり、前記第２導電層は金属層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記制御電極は、第１導電型の不純物を添加した導電性の半導体層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域と前記第２電極との間に、第１導電型低抵抗層が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域と前記第２電極との間に、第２導電型の第４半導体領域が設けられていることを特徴とする。
上述した発明によれば、遮蔽膜および制御電極を共通のマスクとして、第２導電型の第２半導体領域と第１導電型の第３半導体領域を形成することができる。具体的には、たとえばプレーナー型のＭＯＳＦＥＴにおいて、ｐ-ウェル領域とｎソース領域を共通のマスクを用いてイオン注入をおこなうことができる。したがって、ｐウェル領域とｎソース領域とを形成する毎に、レジスト膜にパターン形成をおこなうことを省くことができる。このため、フォトエッチングによりマスクにパターン形成をおこなう工程を１工程省略することができるため、製造コストを低減することができる。また、異なるマスクを用いる回数が多いと、製造のばらつきが生じる可能性が高いが、製造工程中に用いるマスクを１つ減らすことができるので、その分製造のばらつきを抑えることができる。
上述した発明によれば、遮蔽膜および制御電極を共通のマスクとして、第２導電型の第２半導体領域と第１導電型の第３半導体領域を形成することができる。また、遮蔽膜と制御電極とを同一のマスクを用いて形成することでできる。このため、フォトエッチングによりマスクにパターン形成をおこなう工程を２工程省略することができるため、製造コストを低減することができる。また、製造工程中に用いるマスクを２つ減らすことができるので、その分製造のばらつきを抑えることができる。
上述した発明によれば、遮蔽膜を形成するためのマスクを用いて第２導電型の第２半導体領域を形成することができる。そして、このマスクを用いて遮蔽膜を形成することができる。このため、フォトエッチングによりマスクにパターン形成をおこなう工程を１工程省略することができるため、製造コストを低減することができる。また、製造工程中に用いるマスクを１つ減らすことができるので、その分製造のばらつきを抑えることができる。
上述した発明によれば、半導体装置において、活性部の第２導電型の第２半導体領域にイオン注入をおこなうときに、同時に耐圧構造部のガードリングにイオン注入をおこなうことができる。したがって、活性部と耐圧構造部とを同時に形成する際に、活性部の第２導電型の第２半導体領域を形成するときに、共通のマスクを用いて耐圧構造部のガードリングを形成することができる。このため、フォトエッチングによりマスクにパターン形成をおこなう工程を１工程省略することができるため、製造コストを低減することができる。
上述した発明によれば、活性部と同時に耐圧構造部を形成するときに、第２局部酸化膜および制御電極を共通のマスクとして、第２導電型の第２半導体領域と第１導電型の第３半導体領域を形成することができる。具体的には、たとえばプレーナー型のＭＯＳＦＥＴにおいて、ｐ-ウェル領域とｎソース領域を共通のマスクを用いてイオン注入をおこなうことができる。したがって、活性部では、ｐウェル領域とｎソース領域とを形成する毎に、レジスト膜にフォトマスクを用いてパターン形成をおこなうことを省くことができる。このため、活性部において、フォトエッチングによりマスクにパターン形成をおこなう工程を１工程省略することができる。これに伴い、同時に形成される耐圧構造部においても同様に、フォトエッチングによりマスクにパターン形成をおこなう工程を１工程省略することができる。これにより、耐圧構造部の形成における製造コストを低減することができる。また、異なるマスクを用いる回数が多いと、パターン露光ごとのマスクずれの重なりから生じる合わせ精度の低下により製造のばらつきが生じる可能性が高いが、製造工程中に用いるマスクを１つ減らすことができるので、その分製造のばらつきを抑えることができる。さらに、耐圧構造部において、第２導電層の活性部側の端部が、第２局部酸化膜を介して、第６半導体領域と第７半導体領域とが接する領域の第６半導体領域の一部を覆うように形成される。このような構成の半導体装置では、第６半導体領域と第１半導体領域からなるｐｎ接合領域における電界が緩和される。このため、半導体装置のオン時に半導体基板内部に生じる電界強度を低くすることができる。これにより、半導体装置の微細化を図った場合でも、従来の半導体装置と同様の耐圧を維持することができる。また、マスクが少ないことで、素子の位置合わせが従来よりも良好となる。また、ゲート電極を形成した後に、熱処理を１回しかおこなわない。このため、バーズビークが生じることを防ぐことができる。
上述した発明によれば、耐圧構造部において、第２導電層の活性部側の端部を、第２局部酸化膜を介して、第６半導体領域と第７半導体領域とが接する領域の第６半導体領域の一部を覆うように設けることで、第６半導体領域と第１半導体領域からなるｐｎ接合領域における電界を緩和することができる。このため、半導体装置のオン時に半導体基板内部に生じる電界強度を低くすることができる。これにより、半導体装置の微細化を図った場合でも、従来の半導体装置と同様の耐圧を維持することができる。
本発明にかかる半導体装置の製造方法および半導体装置によれば、製造コストを抑え、かつ製造ばらつきを低減することができるという効果を奏する。また、半導体装置の微細化を図ることができるという効果を奏する。
実施の形態１にかかる半導体装置の活性部の断面構造について示す断面図である。 実施の形態１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１にかかる半導体装置の電流経路について示す説明図である。 実施の形態２にかかる半導体装置の製造方法について示す説明図である。 実施の形態２にかかる半導体装置の製造方法について示す説明図である。 実施の形態２にかかる半導体装置の製造方法について示す説明図である。 実施の形態３にかかる半導体装置の製造方法について示す説明図である。 実施の形態３にかかる半導体装置の製造方法について示す説明図である。 実施の形態３にかかる半導体装置の製造方法について示す説明図である。 実施の形態３にかかる半導体装置の製造方法について示す説明図である。 実施の形態４にかかる半導体装置の活性部の断面構造について示す断面図である。 実施の形態４にかかる半導体装置の製造方法について示す説明図である。 実施の形態４にかかる半導体装置の製造方法について示す説明図である。 実施の形態４にかかる半導体装置の製造方法について示す説明図である。 実施の形態４にかかる半導体装置の製造方法について示す説明図である。 実施の形態４にかかる半導体装置の製造方法について示す説明図である。 実施の形態４にかかる半導体装置の製造方法について示す説明図である。 実施の形態４にかかる半導体装置の製造方法について示す説明図である。 実施の形態５にかかる半導体装置の活性部の断面構造について示す断面図である。 実施の形態５にかかる半導体装置の製造方法について示す説明図である。 実施の形態５にかかる半導体装置の製造方法について示す説明図である。 実施の形態５にかかる半導体装置の製造方法について示す説明図である。 実施の形態５にかかる半導体装置の製造方法について示す説明図である。 実施の形態５にかかる半導体装置の製造方法について示す説明図である。 実施の形態５にかかる半導体装置の製造方法について示す説明図である。 実施の形態６にかかる半導体装置の製造方法について示す説明図である。 実施の形態６にかかる半導体装置の製造方法について示す説明図である。 実施の形態６にかかる半導体装置の製造方法について示す説明図である。 実施の形態６にかかる半導体装置の製造方法について示す説明図である。 実施の形態６にかかる半導体装置の製造方法について示す説明図である。 実施の形態６にかかる半導体装置のゲートコンタクトの断面構造について示す断面図である。 実施の形態７にかかる半導体装置の製造方法について示す説明図である。 実施の形態８にかかる半導体装置の平面構造について示す平面図である。 図４０の切断線ＢＢ’における断面構造を示す断面図である。 図４０の切断線ＹＹ’における断面構造を示す断面図である。 実施の形態８にかかる半導体装置の製造方法について示す説明図である。 実施の形態８にかかる半導体装置の製造方法について示す説明図である。 実施の形態８にかかる半導体装置の製造方法について示す説明図である。 実施の形態８にかかる半導体装置の製造方法について示す説明図である。 実施の形態８にかかる半導体装置の製造方法について示す説明図である。 実施の形態９にかかる半導体装置の平面構造を示す平面図である。 図４８の切断線Ｙ２Ｙ２’における断面構造を示す断面図である。 実施の形態１０にかかる半導体装置の平面構造を示す平面図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１１にかかる半導体装置の製造方法について示す説明図である。 実施の形態１２にかかる半導体装置の耐圧構造部の断面構造を示す断面図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１２にかかる半導体装置のガードリングの製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の断面構造を示す断面図である。 図７０に示す耐圧構造部の活性部近傍の断面構造について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 図７１に示す半導体装置に生じる等電位線分布を示す断面図である。 実施の形態１４にかかる半導体装置の耐圧構造部の断面構造を示す断面図である。 図８５に示す耐圧構造部の活性部近傍の断面構造について示す説明図である。 実施の形態１４にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１４にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１４にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 実施の形態１４にかかる半導体装置の耐圧構造部の製造方法について示す説明図である。 図８６に示す半導体装置に生じる等電位線分布を示す断面図である。 従来のプレーナー型ｎチャネルＭＯＳＦＥＴの活性部の断面構造について示す断面図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＦＥＴの耐圧構造部の断面構造について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＦＥＴの耐圧構造部の活性部近傍の断面構造について詳細に示した説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。 従来のプレーナー型ｎチャネルＭＯＳＥＦＴのガードリングの製造工程について示す説明図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法および半導体装置の好適な実施の形態を詳細に説明する。以下ですべての実施の形態において第１導電型にｎを、第２導電型にｐを選んでいるが、これが逆の場合であってもよい。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の活性部の断面構造について示す断面図である。図１に示すように、実施の形態１にかかる半導体装置の活性部１００は、ｎ型低抵抗層１のおもて面側に、ｎ-ドリフト層（第１半導体領域）２が設けられている。このｎ型低抵抗層１のおもて面側にｎ-ドリフト層２が形成されたものを半導体基板とする。ｎカウンター層７は、ｎ-ドリフト層２の表面層に設けられている。ｐ-ウェル領域（第２半導体領域）１０は、ｎカウンター層７の表面層から、ｎ-ドリフト層２に達するように、選択的に設けられている。ｎソース領域（第３半導体領域）１１は、ｐ-ウェル領域１０の表面層に選択的に設けられている。ｐ型高濃度領域１３は、ｐ-ウェル領域１０の表面層の、ｎソース領域１１同士の間に設けられており、一部がｎソース領域１１の下側に接している。
ゲート電極（制御電極）９は、ｐ-ウェル領域１０の、ｎソース領域１１とｎカウンター層７に挟まれた領域の上に、ゲート絶縁膜（第１絶縁膜）３ａを介して設けられている。層間絶縁膜（第２絶縁膜）１２は、ゲート電極９を覆うように設けられている。ソース電極（第１電極）１４は、絶縁膜１２（第２絶縁膜）の上に設けられており、絶縁膜１２の開口部を介して、ｎソース領域１１およびｐ型高濃度領域１３に接している。ソース電極１４は、ｎソース領域１１と電気的に接続されている。ソース電極１４の上には、保護膜１５が設けられている。また、ドレイン電極（第２電極）１６は、ｎ型低抵抗層１の裏面側に設けられている。
つぎに、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜図９は、実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。実施の形態１においては、例えば保証耐圧が６００Ｖ程度の半導体装置を製造する方法について説明する。
まず、図２に示すように、ｎ型低抵抗層１のおもて面側に、例えば１４乗台前半の表面濃度量のエピタキシャル成長によって、厚さが、例えば５０μｍ〜６０μｍ程度のｎ-ドリフト層２を成長させる。このｎ型低抵抗層１にｎ-ドリフト層２が成長したものを半導体基板とする。そして、ｎ-ドリフト層２の上に、スクリーン酸化膜３を、例えば数１００Åの厚さに成長させる。さらに、スクリーン酸化膜３の上に、窒化（ＳｉＮ）膜４を、例えば５０００Å程度の厚さに成長させる。ここで、窒化膜４の厚さは、後述するイオン注入によってイオンが窒化膜４を突き抜けない厚さであればよく、数１０００Å程度であればよい。
つぎに、図３に示すように、レジスト膜にパターン形成をおこなった第１マスク（不図示）を用いて、窒化膜４をフォトエッチングによりエッチングし、窒化遮蔽膜６１を形成する。ここで、窒化遮蔽膜６１の幅は、後述するｐ-ウェル領域が横拡散によってつながる幅に設計する。
つぎに、図４に示すように、半導体基板のおもて面側から、窒化遮蔽膜６１を介して、ｎ-ドリフト層２より濃度が高いｎ型不純物イオンを注入し、熱拡散をおこなう。これによって、ｎカウンター層７が形成される。このとき、半導体基板の表面には、窒化遮蔽膜６１が形成されているため、窒化遮蔽膜６１の直下においては、他の領域よりもｎカウンター層７の濃度が低くなる。したがって、後述するｐ-ウェル領域を形成する際にｐ型不純物の拡散によるｐ濃度の低下を押さえることができる。これによって、ｐ-ウェル領域のＪＦＥＴ抵抗を低減することができる。
なお、ｎカウンター層７は形成しなくてもよい。しかしながら、ｎカウンター層７を形成しない場合、ｐ-ウェル領域のＪＦＥＴ抵抗を低減するためには、ｐ-ウェル領域間の距離を大きくする必要がある。これによって、個々のセルサイズが大きくなり、密度が低下するため、デバイス性能が落ちてしまう。以上の理由から、ｎカウンター層７を形成した方が、デバイス性能が向上することがわかる。
つぎに、図５に示すように、スクリーン酸化膜を除去し、半導体基板のおもて面側にゲート絶縁膜（ＳｉＯ2）３ａを、例えば数１００Å程度成長させる。さらに、ゲート絶縁膜３ａの上に、ポリシリコン８を成長させる。なお、ポリシリコン８を成長させている最中、またはポリシリコン８を成長させた後に、リンなどのｎ型不純物をポリシリコン８にドーピングして、ポリシリコン８をｎ型にする。
つぎに、図６に示すように、レジスト膜にパターン形成をおこなった第２マスク（不図示）を用いて、ポリシリコンを選択的にエッチングしてゲート電極９を形成する。このとき、半導体基板のおもて面側、すなわちゲート絶縁膜３ａの上には、ゲート電極９と窒化遮蔽膜６１とが残ることとなる。
つぎに、図７に示すように、ゲート電極９および窒化遮蔽膜６１をマスクとして、半導体基板のおもて面側からｐ型不純物をイオン注入し、例えば深さが３μｍ程度のｐ-ウェル領域１０を形成する。このとき、ｐ-ウェル領域１０を比較的深く形成することで、窒化遮蔽膜６１の直下にもｐ-ウェル領域１０が形成されるようにする。
さらに、ゲート電極９および窒化遮蔽膜６１をマスクとして、半導体基板のおもて面側からｎ型不純物をイオン注入し、例えば深さが０．２μｍ程度のｎソース領域１１を形成する。このとき、ｎソース領域１１を比較的浅く形成することで、窒化遮蔽膜６１の直下にｎソース領域１１が形成されないようにする。
つぎに、図８に示すように、半導体基板のおもて面側に絶縁膜１２を形成する。そして、レジスト膜にパターン形成をおこなった第３マスク（不図示）を用いて、絶縁膜１２を選択的にエッチングし、同時に窒化遮蔽膜６１を除去する。このとき、絶縁膜１２を、ゲート電極９を覆い、ｐ-ウェル領域１０のｎソース領域１１に挟まれた領域およびｎソース領域１１の一部が露出するように除去する。
つぎに、図９に示すように、絶縁膜１２をマスクとして、例えばボロンイオンをｎソース領域１１を突き抜けるような加速電圧で、１×１０20／ｃｍ2程度注入し、ゲート電極９の直下に拡散しない程度にアニールをおこない、ｐ型高濃度領域１３を形成する。このアニールによって、すでにイオン注入をおこなったｐ-ウェル領域１０およびｎソース領域１１が形成される。また、このとき、ｐ型高濃度領域１３におけるゲート電極９に近い側、すなわちｎソース領域１１の直下の領域のｐ濃度を濃くするために、斜めイオン注入をおこなってもよい。但し、この場合、斜めイオン注入をおこなった分、プロセスが追加されることとなる。このように、ｐ型高濃度領域１３を形成することで、ラッチアップを防止することができる。
つぎに、図１に示すように、半導体基板のおもて面側にＡｌ−Ｓｉを積層し、図示しない領域でＡｌ−Ｓｉ分離をおこなうことで、ソース電極１４を形成する。さらに、ソース電極１４の上に、保護膜１５を形成する。また、半導体基板の裏面側にドレイン電極１６を形成する。このようにして、実施の形態１にかかる半導体装置が完成する。
つぎに、図１０を用いて、実施の形態１にかかる半導体装置の電流経路について説明する。図１０は、実施の形態１にかかる半導体装置の電流経路について示す説明図である。図１０に示すように、ゲート電極９、ソース電極１４およびドレイン電極１６のそれぞれに端子を接続し、ゲート電極９に一定値以上のプラスの電圧を印加する。これにより、ｐ-ウェル領域１０の最表面の、ゲート電極９の下の領域が反転してｎ層となり、ドレイン電極１６からソース電極１４までがｎ型半導体でつながる。したがって、ドレイン−ソース間に印加した電圧の極性にしたがって導通する。具体的には、例えばゲート−ソース間を短絡させ、ドレイン電流が１ｍＡの場合、ドレイン−ソース間の電圧が６６０Ｖとなり、オン抵抗Ｒｏｎと面積Ａの積である、Ｒｏｎ・Ａが８Ω・ｍｍ2となる。また、例えばゲート電極９に１０Ｖの電圧を印加し、ドレイン電流が１ｍＡの場合、閾値電圧が３．０Ｖ程度となる。
上述した実施の形態１によれば、製造工程中に用いるマスクが従来より１つ少なくても、従来と同様の性能の半導体装置を製造することができる。また、レジスト膜を成膜しパターン形成をおこなう工程が１回分減少するため、製造コストが減少する。さらに、マスクが少ないことで、素子の位置合わせが従来よりも良好となり、素子の製造ばらつきを低減することができる。また、ゲート電極を形成した後に、熱処理を１回しかおこなわない。このため、バーズビークが生じることを防ぐことができる。
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。図１１〜図１３は、実施の形態２にかかる半導体装置の製造方法について順に示す説明図である。実施の形態２にかかる半導体装置の製造方法は、窒化遮蔽膜の代わりに、化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成されたＣＶＤ遮蔽膜をマスクとして用いる。
まず、図１１に示すように、ｎ-ドリフト層２の上に、ＣＶＤにより形成されたＣＶＤ膜４２を、例えば５０００Å程度の厚さに成長させる。ここで、ＣＶＤ膜４２の厚さは、後述するイオン注入によってイオンが突き抜けない厚さであればよく、数１０００Å程度であればよい。
つぎに、図１２に示すように、レジスト膜にパターン形成をおこなった第１マスク（不図示）を用いて、ＣＶＤ膜４２をフォトエッチングによりエッチングして、ＣＶＤ遮蔽膜６２を形成する。
つぎに、図１３に示すように、ｎ-ドリフト層２の上にスクリーン酸化膜３を形成する。そして、スクリーン酸化膜３を形成した後に、実施の形態１と同様の処理をおこないｎカウンター層７を形成する。以降の処理は、実施の形態１と同様のため、説明を省略する。したがって、以降の処理で用いるマスクは２枚であり、第１マスクと合わせて半導体装置が完成するまでに計３枚のマスクを用いる。
上述した実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
つぎに、実施の形態３にかかる半導体装置の製造方法について説明する。図１４〜図１７は、実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。実施の形態３にかかる半導体装置の製造方法は、窒化遮蔽膜やＣＶＤ遮蔽膜の代わりに、ＬＯＣＯＳＯ酸化膜をマスクとして用いる。
まず、図１４に示すように、ｎ-ドリフト層２の上に、スクリーン酸化膜３を、例えば数１００Å程度の厚さに成長させる。そして、スクリーン酸化膜３の上に、窒化膜４３を、例えば数１０００Å程度の厚さに成長させる。
つぎに、図１５に示すように、レジスト膜にパターン形成をおこなった第１マスク（不図示）を用いて、窒化膜４３をフォトエッチングによりエッチングして、開口部５を形成する。
つぎに、図１６に示すように、開口部５にＬＯＣＯＳ酸化膜６３を形成する。ＬＯＣＯＳ酸化膜６３の厚さは、後述するイオン注入においてイオンが突き抜けない厚さであればよく、例えば数１０００Å程度である。
つぎに、図１７に示すように、窒化膜４３を除去し、半導体基板のおもて面側から、ＬＯＣＯＳ酸化膜６３を介して、ｎ-ドリフト層２より濃度が高いｎ型不純物をイオン注入し、熱拡散をおこなう。これによって、ｎカウンター層７が形成される。以降の処理は、実施の形態１または実施の形態２と同様のため、説明を省略する。したがって、以降の処理で用いるマスクは２枚であり、第１マスクと合わせて半導体装置が完成するまでに計３枚のマスクを用いる。また、ｎソース領域を形成する前にＬＯＣＯＳ酸化膜６３を形成するため、ｎソース領域の最表面が酸化しない。このため、酸化による抵抗が増加することを防ぐことができる。
上述した実施の形態３によれば、実施の形態１または実施の形態２と同様の効果を得ることができる。
（実施の形態４）
つぎに、実施の形態４にかかる半導体装置について説明する。図１８は、実施の形態４にかかる半導体装置の活性部の断面構造について示す断面図である。実施の形態４にかかる半導体装置の活性部は、ゲート電極９に覆われたＬＯＣＯＳ酸化膜６４が設けられている。ＬＯＣＯＳ酸化膜６４は、ｎ-ドリフト層２のｐ-ウェル領域１０同士に挟まれた領域に設けられている。
つぎに、実施の形態４にかかる半導体装置の製造方法について説明する。図１９〜図２５は、実施の形態４にかかる半導体装置の製造方法について順に示す説明図である。
まず、図１４に示したように、ｎ-ドリフト層２の上に、スクリーン酸化膜３を、例えば数１００Å程度の厚さに成長させる。そして、スクリーン酸化膜３の上に、窒化膜４３を、例えば数１０００Å程度の厚さに成長させる。
つぎに、図１９に示すように、レジスト膜にパターン形成をおこなった第１マスク（不図示）を用いて、窒化膜４３をフォトエッチングによりエッチングして、開口部（第１開口部）５を形成するとともに、後にゲート電極が形成される領域に開口部（第２開口部）５１を形成する。第２開口部５１は、後述するｐ-ウェル領域１０の端部が到達しない長さに形成する。
つぎに、図２０に示すように、第１開口部５にＬＯＣＯＳ酸化膜６３を形成するとともに、第２開口部５１にＬＯＣＯＳ酸化膜６４を形成する。ＬＯＣＯＳ酸化膜６３、６４の厚さは、後述するイオン注入においてイオンが突き抜けない厚さであればよく、例えば数１０００Å程度である。そして、窒化膜４３を除去する。
つぎに、図２１に示すように、半導体基板のおもて面側から、ＬＯＣＯＳ酸化膜６３、６４を介して、ｎ-ドリフト層２より濃度が高いｎ型不純物イオンを注入し、熱拡散をおこない、ｎカウンター層７を形成する。そして、スクリーン酸化膜３を除去する。
つぎに、図２２に示すように、半導体基板のおもて面側にゲート絶縁膜３ａを、例えば数１００Å程度成長させる。さらに、ゲート絶縁膜３ａの上に、ポリシリコン８を成長させる。これによって、ＬＯＣＯＳ酸化膜６３、６４がポリシリコン８に覆われる。なお、ポリシリコン８を成長させている最中、またはポリシリコン８を成長させた後に、リンなどのｎ型不純物をドーピングして、ポリシリコン８をｎ型にする。
つぎに、図２３に示すように、レジスト膜にパターン形成をおこなった第２マスク（不図示）を用いて、ポリシリコン８を選択的にエッチングしてゲート電極９を形成する。このとき、ＬＯＣＯＳ酸化膜６４がゲート電極９で覆われるようにポリシリコン８をエッチングする。すなわち、ゲート電極９とｎ-ドリフト層２との間に、ＬＯＣＯＳ酸化膜６４が残ることとなる。これによって、半導体基板のおもて面側、すなわちゲート絶縁膜３ａの上には、ＬＯＣＯＳ酸化膜６４を覆うゲート電極９とＬＯＣＯＳ酸化膜６３とが設けられることとなる。
つぎに、図２４に示すように、ゲート電極９およびＬＯＣＯＳ酸化膜６３をマスクとして、半導体基板のおもて面側からｐ型不純物のイオン注入をおこなうことで、例えば深さが３μｍ程度のｐ-ウェル領域１０を形成する。このとき、ｐ-ウェル領域１０を比較的深く形成することで、ＬＯＣＯＳ酸化膜６３の直下にもｐ-ウェル領域１０が形成されるようにする。
さらに、ゲート電極９およびＬＯＣＯＳ酸化膜６３をマスクとして、半導体基板のおもて面側からｎ型不純物のイオン注入をおこなうことで、例えば深さが０．２μｍ程度のｎソース領域１１を形成する。このとき、ｎソース領域１１を比較的浅く形成することで、ＬＯＣＯＳ酸化膜６３の直下にｎソース領域１１が形成されないようにする。
つぎに、図２５に示すように、半導体基板のおもて面側に絶縁膜１２を形成する。そして、レジスト膜にパターン形成をおこなった第３マスク（不図示）を用いて、絶縁膜１２を選択的に除去し、同時にＬＯＣＯＳ酸化膜６３を除去する。このとき、絶縁膜１２を、ゲート電極９を覆い、ｐ-ウェル領域１０のｎソース領域１１に挟まれた領域およびｎソース領域１１の一部が露出するように除去する。また、ＬＯＣＯＳ酸化膜６４はゲート電極９により覆われているため、除去されずに残る。以降の処理は、実施の形態１〜３と同様のため、説明を省略する。したがって、以降の処理で用いるマスクは１枚であり、実施の形態４にかかる半導体装置を形成するために必要なマスクは、実施の形態１〜３と同様に３枚である。
上述した実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。また、製造工程中に用いるマスクの数を増やさずに、ゲート電極の直下に通常のゲート絶縁膜より部分的に厚い酸化膜を形成することができる。したがって、製造コストを増加させずに、実施の形態１〜３よりも、ゲート−ドレイン間容量やゲート−ソース間容量を大幅に低減することができる。
（実施の形態５）
つぎに、実施の形態５にかかる半導体装置について説明する。図２６は、実施の形態５にかかる半導体装置の活性部の断面構造について示す断面図である。実施の形態５にかかる半導体装置の活性部には、ゲート電極９に覆われたＬＯＣＯＳ酸化膜６５が設けられている。ＬＯＣＯＳ酸化膜６５は、ｎ-ドリフト層２のｐ-ウェル領域１０同士に挟まれた領域に、一部がｐ-ウェル領域１０に接するように設けられている。
つぎに、実施の形態５にかかる半導体装置の製造方法について説明する。図２７〜図３２は、実施の形態５にかかる半導体装置の製造方法について順に示す説明図である。実施の形態５においては、まず、図１４に示すように、ｎ-ドリフト層２の上に、スクリーン酸化膜３を、例えば数１００Å程度の厚さに成長させる。そして、スクリーン酸化膜３の上に、窒化膜４３を、例えば数１０００Å程度の厚さに成長させる。
つぎに、図２７に示すように、レジスト膜にパターン形成をおこなった第１マスク（不図示）を用いて、窒化膜４３をフォトエッチングによりエッチングして、開口部（第１開口部）５を形成するとともに、後にゲート電極が形成される領域に、後に形成されるｐ-ウェル領域に一部が接するように開口部（第２開口部）５２を形成する。
つぎに、図２８に示すように、第１開口部５にＬＯＣＯＳ酸化膜６３を形成するとともに、第２開口部５２にＬＯＣＯＳ酸化膜６５を形成する。ＬＯＣＯＳ酸化膜６３、６５の厚さは、後述するイオン注入においてイオンが突き抜けない厚さであればよく、例えば数１０００Å程度である。そして、窒化膜４３を除去する。
つぎに、図２９に示すように、半導体基板のおもて面側から、ＬＯＣＯＳ酸化膜６３、６５を介して、ｎ-ドリフト層２より濃度が高いｎ型不純物イオンを注入し、熱拡散をおこない、ｎカウンター層７を形成する。そして、スクリーン酸化膜３を除去する。
つぎに、図３０に示すように、半導体基板のおもて面側にゲート絶縁膜３ａを、例えば数１００Å程度成長させる。さらに、ゲート絶縁膜３ａの上に、ポリシリコン８を成長させる。これによって、ＬＯＣＯＳ酸化膜６３、６５がポリシリコン８に覆われる。なお、ポリシリコン８を成長させている最中、またはポリシリコン８を成長させた後に、リンなどのｎ型不純物をドーピングして、ポリシリコン８をｎ型にする。なお、ＬＯＣＯＳ酸化膜６５の幅、位置が、ｐ-ウェル領域１０内に収まる場合も同様の特性を得る。
つぎに、図３１に示すように、レジスト膜にパターン形成をおこなった第２マスク（不図示）を用いて、ポリシリコンを選択的にエッチングしてゲート電極９を形成する。このとき、ＬＯＣＯＳ酸化膜６５がゲート電極９で覆われるようにポリシリコンをエッチングする。すなわち、ゲート電極９とｎ-ドリフト層２との間に、ＬＯＣＯＳ酸化膜６５が残ることとなる。これによって、半導体基板のおもて面側、すなわちゲート絶縁膜３ａの上には、ＬＯＣＯＳ酸化膜６５を覆うゲート電極９とＬＯＣＯＳ酸化膜６３とが設けられることとなる。
つぎに、図３２に示すように、ゲート電極９およびＬＯＣＯＳ酸化膜６３をマスクとして、半導体基板のおもて面側からｐ型不純物のイオン注入をおこなうことで、例えば深さが３μｍ程度のｐ-ウェル領域１０を形成する。このとき、ｐ-ウェル領域１０を比較的深く形成することで、ＬＯＣＯＳ酸化膜６３の直下にもｐ-ウェル領域１０が形成されるようにする。また、ｐ-ウェル領域１０は、ＬＯＣＯＳ酸化膜６５に一部が接することとなる。
さらに、ゲート電極９およびＬＯＣＯＳ酸化膜６３をマスクとして、半導体基板のおもて面側からｎ型不純物のイオン注入をおこなうことで、例えば深さが０．２μｍ程度のｎソース領域１１を形成する。このとき、ｎソース領域１１を比較的浅く形成することで、ＬＯＣＯＳ酸化膜６３の直下にｎソース領域１１が形成されないようにする。以降の処理は、実施の形態１〜４と同様のため、説明を省略する。したがって、以降の処理で用いるマスクは１枚であり、実施の形態５にかかる半導体装置を形成するために必要なマスクは、実施の形態１〜４と同様に３枚である。
なお、実施の形態４および５においては、熱酸化によって形成されたＬＯＣＯＳ酸化膜をゲート電極の直下に形成する方法について示したが、これに限るものではない。具体的には、例えば実施の形態２に示すように、ＣＶＤによって形成された酸化膜（ＣＶＤ遮蔽膜）をゲート電極の直下に形成するようにしてもよい。
上述した実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。さらに、ゲート−ソース間容量を下げることもできる。また、実施の形態５によれば、ゲート電極９内のＬＯＣＯＳ酸化膜６５に接する領域は、ゲートがオンできないため電流が流れない。このため、製造工程中のマスクの数を増やさずに、実施の形態１〜４よりもゲート電圧の変化に対する電流変化を鈍感にすることができる。ソース−ドレイン間の電流経路を容易に減らすことができる。ここで、６００Ｖ程度の縦型ＭＯＳＦＥＴの場合、電流経路にしめる抵抗部分のほとんどが結晶の不純物濃度によって決まるので、ゲート電極９内にＬＯＣＯＳ酸化膜６５があっても素子の抵抗はほとんど増加しない。
（実施の形態６）
つぎに、実施の形態６にかかる半導体装置の製造方法について説明する。実施の形態６においては、窒化遮蔽膜、ＣＶＤ遮蔽膜またはＬＯＣＯＳ酸化膜の代わりに、ゲート電極をマスクとして用いる。図３３〜図３７は、実施の形態６にかかる半導体装置の製造方法について順に示す説明図である。まず、図３３に示すように、半導体基板のおもて面側にゲート絶縁膜３ａを形成し、ゲート絶縁膜３ａの上にポリシリコン８を形成する。なお、ポリシリコン８の形成前に、ｎ-ドリフト層２より濃度が高いｎ型不純物イオンを注入し、熱拡散をおこなうことで、ｎカウンター層７を形成してもよい。
つぎに、図３４に示すように、レジスト膜にパターン形成をおこなった第１マスクを用いて、ポリシリコンをエッチングする。このとき、ゲート電極９としての機能を果たす領域以外に、遮蔽膜の機能を果たす領域のポリシリコンをエッチングせずに残す。以下、遮蔽膜としての機能を果たすゲート電極を、ゲート遮蔽膜９１と呼ぶ。
つぎに、図３５に示すように、ゲート電極９およびゲート遮蔽膜９１をマスクとして、実施の形態１〜５と同様に、ｐ-ウェル領域１０およびソース領域１１を形成のためのイオン注入をおこなう。
つぎに、図３６に示すように、ゲート絶縁膜３ａ、ゲート電極９およびゲート遮蔽膜９１の上に、絶縁膜１２を形成する。そして、レジスト膜にパターン形成をおこなった第２マスク２１を用いて、絶縁膜１２を選択的にエッチングする。このとき、ゲート電極９が絶縁膜１２に覆われ、ゲート遮蔽膜９１が露出するように、絶縁膜１２をエッチングする。
つぎに、図３７に示すように、第２マスクおよびゲート遮蔽膜９１を除去する。このとき、ゲート電極９は絶縁膜１２に覆われているため、除去されずに残る。そして、ｎソース領域１１を突き抜けるような加速電圧で、例えばボロンイオンを注入し、ゲート電極９の直下に拡散しない程度にアニールをおこない、ｐ型高濃度領域１３を形成する。以降の処理は、実施の形態１〜５と同様のため、説明を省略する。したがって、以降の処理に用いるマスクは０枚であり、実施の形態６においては、半導体装置が完成するまでに計２枚のマスクを用いる。
図３８は、実施の形態６にかかる半導体装置のゲートコンタクトの断面構造について示す断面図である。図３８に示すように、実施の形態６にかかる半導体装置のゲートコンタクト５４は、ゲート電極９がエッチングされ無くなるが、下に厚い酸化膜３ｂを形成しておけば、ゲートがショートすることもなくゲート電極９とのコンタクトもエッチングした断面で取れるため、コンタクトをエッチングするためのパターン形成を２回に分けなくてもよい。
実施の形態６によれば、実施の形態１〜５と同様の効果を得ることができる。また、実施の形態６によれば、製造工程中に用いるマスクが従来より２つ少なくても、従来と同様の性能の半導体装置を製造することができる。このため、実施の形態１〜５よりも、より製造コストが減少し、素子のばらつきを低減することができる。
（実施の形態７）
つぎに、実施の形態７にかかる半導体装置の製造方法について説明する。実施の形態７にかかる半導体装置は、実施の形態６にかかる半導体装置の製造方法において、絶縁膜を除去する際に、ゲート遮蔽膜が完全に露出されなくてもよい。図３９は、実施の形態７にかかる半導体装置の製造方法について示す説明図である。図３９に示すように、ゲート遮蔽膜９１を除去する際に、絶縁膜１２の端部に、ゲート遮蔽膜９１の一部が残ってもよい。なお、絶縁膜１２にゲート遮蔽膜９１の一部が残っていても、素子の特性は変わらない。
実施の形態７によれば、実施の形態６と同様の効果を得ることができる。
（実施の形態８）
つぎに、実施の形態８にかかる半導体装置について説明する。図４０は、実施の形態８にかかる半導体装置の平面構造について示す平面図である。図４０においては、ｎソース領域１１およびｐ型高濃度領域１３の形状を明確にするため、ソース電極および保護膜を省略して記載している。また、図４１は、図４０の切断線ＢＢ’における断面構造を示す断面図であり、図４２は、図４０の切断線ＹＹ’における断面構造を示す断面図である。なお、図４０の切断線ＡＡ’における断面構造は、上述した実施の形態１〜７に示した半導体装置と同様の構造である。また、実施の形態８においては、ｎ-ドリフト層およびｎカウンター層を形成していないが、上述の実施の形態１〜５と同様に、ｎ-ドリフト層およびｎカウンター層を形成してもよい。
実施の形態８にかかる半導体装置は、ｐ型高濃度領域１３が露出する領域の平面形状がストライプ状となるように設けられている。そして、ｐ型高濃度領域１３によるストライプ形状の一部にｐ型高濃度領域１３が露出しない領域が設けられている。すなわち、図４１または図４２に示すように、ｐ型高濃度領域１３の表面層の一部に、ｎソース領域１１が露出した領域が形成されている。
つぎに、実施の形態８にかかる半導体装置の製造方法について説明する。図４３〜図４７は、実施の形態８にかかる半導体装置の製造方法について順に示す説明図である。まず、実施の形態６または７と同様に、図３３に示すように、半導体基板のおもて面側にゲート絶縁膜３ａを形成し、ゲート絶縁膜３ａの上にポリシリコン８を形成する。
つぎに、図４３に示すように、図３４においてポリシリコンをエッチングするときと同様の第１マスクを用いて、ポリシリコンをエッチングする。このとき、実施の形態６または７とは異なり、ゲート電極９のみ形成し、ゲート遮蔽膜を形成しない。なお、実施の形態８においては、ゲート遮蔽膜をマスクとして用いる例について説明したが、これに限るものではない。実施の形態１〜５において説明したように、窒化遮蔽膜、ＣＶＤ遮蔽膜またはＬＯＣＯＳ酸化膜をマスクとして用いてもよい。この場合、図４０の切断線ＡＡ’における断面構造を有する領域では、実施の形態１〜５と同様に窒化遮蔽膜、ＣＶＤ遮蔽膜またはＬＯＣＯＳ酸化膜などの遮蔽膜を形成し、切断線ＢＢ’における断面構造を有する領域では、これらの遮蔽膜を形成しないようにすればよい。
すなわち、例えば、平面形状がストライプ状の遮蔽膜を形成する場合、窒化膜やＣＶＤ膜をフォトエッチングによりエッチングする際（図３、図１２参照）、または、ＬＯＣＯＳ酸化膜を形成するための開口部を形成する際（図１５、図１９、図２７参照）に、平面形状がストライプ状の遮蔽膜またはＬＯＣＯＳ酸化膜の一部が除去されるようなマスクを用いてエッチングをおこなう。このようにすることで、図４３に示すように、ポリシリコンをエッチングし、ゲート電極９を形成するときに、ゲート電極９間に遮蔽膜またはＬＯＣＯＳ酸化膜の無い領域が形成される。
つぎに、図４４に示すように、実施の形態１〜７と同様にｐ-ウェル領域１０となる領域にイオン注入した後、ｎソース領域１１となる領域にイオン注入をおこなうと、ゲート電極９間に遮蔽膜またはＬＯＣＯＳ酸化膜が無いため、ｐ-ウェル領域１０のゲート電極９間の表面のすべてにｎソース領域１１が形成される。
つぎに、図４５に示すように、絶縁膜１２を形成し、第２マスク２１を用いて絶縁膜１２を選択的にエッチングする。したがって、図４６に示すように、絶縁膜１２をマスクとしてｐ型高濃度領域１３を形成する際、ｐ型不純物イオンをｎソース領域１１を突き抜けるような加速電圧で注入するため、ｐ型高濃度領域１３がｎソース領域１１の下に形成される。すなわち、半導体基板の表面にｐ型高濃度領域１３が露出しない。
つぎに、図４７に示すように、ソース電極１４を形成する。このように、実施の形態１〜７に示す構造の領域を形成するとき、同時に実施の形態１〜７とはソース電極とソース領域とが接する面積の異なる領域を形成することができる。
実施の形態８によれば、実施の形態１〜７に示す断面構造の半導体装置を形成する際に、マスクの枚数を増やさずに、同時にｐ型高濃度領域がソース電極に接しない領域を形成することができる。このように、相互コンダクタンスの異なる領域を同時に形成することができる。さらに、ｐ型高濃度領域が露出する領域と露出しない領域を調整することで相互コンダクタンスの異なる領域の比率を変更し、相互コンダクタンスを低減することができる。これにより、アバランシェ耐量が低下することを抑えることができる。
（実施の形態９）
つぎに、実施の形態９にかかる半導体装置について説明する。図４８は、実施の形態９にかかる半導体装置の平面構造を示す平面図であり、図４９は、図４８の切断線Ｙ２Ｙ２’における断面構造を示す断面図である。図４８においては、ｎソース領域１１およびｐ型高濃度領域１３の形状を明確にするため、ソース電極および保護膜を省略して記載している。
実施の形態９においては、図４８および図４９に示すように、ｐ型高濃度領域１３によって形成されるストライプ状の１つの線状部分ごとに、ｎソース領域１１の露出する領域が複数箇所ある。
実施の形態９によれば、実施の形態８と同様の効果を得ることができる。
（実施の形態１０）
つぎに、実施の形態１０にかかる半導体装置について説明する。図５０は、実施の形態１０にかかる半導体装置の平面構造を示す平面図である。図５０においては、ｎソース領域１１およびｐ型高濃度領域１３の形状を明確にするため、ソース電極および保護膜を省略して記載している。図５０に示すように、ｐ型高濃度領域１３によって形成されるストライプ状のそれぞれの線状部分のｎソース領域１１の露出する領域が、隣り合った線状部分のｎソース領域１１の露出する領域と互い違いでもよい。この場合、実施の形態１〜７に示すｐ型高濃度領域１３がソース電極に接する構造と、実施の形態８に示すｎソース領域１１のみがソース電極に接する構造とが、隣り合って形成されることとなる。
実施の形態１０によれば、実施の形態８または９と同様の効果を得ることができる。
（実施の形態１１）
つぎに、実施の形態１１にかかる半導体装置の製造方法について説明する。図５１〜５９は、実施の形態１１にかかる半導体装置の製造方法について順に示す説明図である。まず、図５１に示すように、ｎ型低抵抗層１のおもて面側に、例えば１４乗台前半の表面濃度量のエピタキシャル成長によって、厚さが、例えば５０μｍ〜６０μｍ程度のｎ-ドリフト層２を積層させる。このｎ型低抵抗層１にｎ-ドリフト層２が積層されたものを半導体基板とする。そして、ｎ-ドリフト層２の上に、スクリーン酸化膜３を、例えば数１００Åの厚さに成長させる。ついで、スクリーン酸化膜３の表面からｎ-ドリフト層２よりも高濃度のｎ型不純物をイオン注入し、ｎカウンター層７を形成する。そして、スクリーン酸化膜３の上に窒化膜４４を形成する。
つぎに、図５２に示すように、レジスト膜にパターン形成をおこなった第１マスク（不図示）を用いて、窒化膜４４をフォトエッチングによりエッチングし、窒化膜４４にｎ-ドリフト層２（ｎカウンター層７）が露出するような開口部５５を形成する。そして、開口部５５からｎカウンター層７の表面層にｐ型不純物をイオン注入し、ｐ-ウェル領域１０を形成する。
つぎに、図５３に示すように、ｐ-ウェル領域１０を形成するためにイオン注入をおこなった開口部５５に、ｐ-ウェル領域１０よりも高濃度のｐ型不純物をイオン注入し、ｐ型高濃度領域１３を形成する。そして、図５４に示すように、開口部５５を用いて、ｐ型高濃度領域１３の上にＬＯＣＯＳ酸化膜６６を形成する。
つぎに、図５５に示すように、窒化膜４４を除去し、ＬＯＣＯＳ酸化膜６６をマスクとして、ｎ-ドリフト層２の表面層にｐ領域１７を形成する。このようにｐ領域１７を形成することで、例えばｐ-ウェル領域１０と、後に形成するゲート電極とがオーバーラップする領域が狭くても、ｐ領域１７がチャネルとなり、Ｖｔｈを調整することができる。ここで、Ｖｔｈとは、半導体表面にチャネルができ、ドレイン電流が流れ始めるときのゲート閾値電圧である。
つぎに、図５６に示すように、ｐ領域１７の上にゲート絶縁膜３ａを形成する。さらに、ゲート絶縁膜３ａの上にポリシリコンを形成する。そして、レジスト膜にパターン形成をおこなった第２マスク（不図示）を用いて、ゲート絶縁膜３ａおよびポリシリコンを選択的にエッチングしてゲート電極９を形成する。ついで、ゲート電極９およびＬＯＣＯＳ酸化膜６６をマスクとして用い、ｎ型不純物をイオン注入することで、ｎソース領域１１を形成する。
つぎに、図５７に示すように、ＬＯＣＯＳ酸化膜６６を除去する。そして、半導体基板のおもて面側に絶縁膜１２を形成し、レジスト膜にパターン形成をおこなった第３マスク（不図示）を用いて、絶縁膜１２を選択的に除去する。このとき、ｐ-ウェル領域１０およびｎソース領域１１が露出し、絶縁膜１２がゲート電極９を覆うようにする。
つぎに、図５８に示すように、半導体基板のおもて面側にＡｌ−Ｓｉ膜を積層し、図示しない領域でＡｌ−Ｓｉ膜分離をおこなってソース電極１４を形成する。ソース電極１４は、ｐ型高濃度領域１３とｎソース領域１１に共通に接する。また、ソース電極とゲート電極９とは、絶縁膜１２によって絶縁される。
つぎに、図５９に示すように、ソース電極１４の上に、保護膜１５を形成する。また、半導体基板の裏面側にドレイン電極１６を形成する。このようにして、実施の形態１１にかかる半導体装置が完成する。なお、実施の形態１１では、図５１でｎカウンター層７を形成しているが、ｎカウンター層７を形成せずに図５２以降の工程をおこなう実施の形態としてもよい。
実施の形態１１によれば、実施の形態１〜５と同様の効果を得ることができる。
（実施の形態１２）
つぎに、実施の形態１２にかかる半導体装置の耐圧構造部について説明する。図６０は、実施の形態１２にかかる半導体装置の耐圧構造部の断面構造を示す断面図である。図６０に示すように、実施の形態１２にかかる半導体装置の耐圧構造部２００は、ｎ-ドリフト層２の表面層に、ｐ-ウェル領域１０と接続し、ｐ-ウェル領域１０を囲むようにｐ-ウェル領域１０より不純物濃度が低く、拡散深さが深いループ状のｐ-領域１０ｂが設けられている。また、ｐ-領域１０ｂを取り囲みｐ-領域１０ｂと端部が接続し、ｐ-領域１０ｂと不純物濃度および拡散深さが等しいｐガードリング１０ｃがループ状に設けられている。
図６０においては、ｐガードリング１０ｃは、４本形成されており、チップの外周部（端部構造）に近づくにつれ徐々に重複箇所２３が少なくなり、最外周のｐガードリング１０ｃは、内側のｐガードリング１０ｃと離れて設けられている。このようにｐガードリング１０ｃを設けることで各ｐガードリング１０ｃの曲率部での電界のピークが均一化される。
チップの外周端部のｎ-ドリフト層２の表面層には、ｐストッパ領域７７が設けられており、ｐストッパ領域７７の表面層にｐコンタクト領域７３が設けられている。このｐコンタクト領域７３は、絶縁膜１８、１９に設けられたコンタクト開口部７６を介して金属膜７８に接続される。
つぎに、実施の形態１２にかかる半導体装置のガードリングの製造方法について説明する。図６１〜図６９は、実施の形態１２にかかる半導体装置のガードリングの製造方法について順に示す説明図である。図６１〜図６９においては、耐圧構造部の有する１つのガードリングを、隣り合ったガードリングと重複していないこととして説明する。
まず、図６１に示すように、実施の形態１１と同様にｎ型低抵抗層１のおもて面側に、例えば１４乗台前半の表面濃度量のエピタキシャル成長によって、厚さが、例えば５０μｍ〜６０μｍ程度のｎ-ドリフト層２を積層させる。このｎ型低抵抗層１にｎ-ドリフト層２が積層されたものを半導体基板とする。そして、実施の形態１２においては、ｎ-ドリフト層２の上に、絶縁膜１８を形成する。
つぎに、図６２に示すように、レジスト膜にパターン形成をおこなった第５マスクを用いて、絶縁膜１８を選択的にエッチングし、開口部５６を形成する。
つぎに、図６２に示すように、図５１において活性部にｎカウンター層７を形成するときに、同時に、開口部５６にイオン注入をおこない、ｎカウンター層７を形成する。このようにすることで、ｎカウンター層７が開口部５６内のみに形成される。そして、活性部に窒化膜４４を形成するときに、同時にｎ-ドリフト層２および絶縁膜１８の上に窒化膜４５を形成する。
つぎに、図６３に示すように、図５２において活性部の窒化膜４４をエッチングするときに、同じ第１マスクを用いて、窒化膜４５をフォトエッチングによりエッチングし、窒化膜４５にｎ-ドリフト層２（ｎカウンター層７）が露出するような開口部５７を複数形成する。そして、活性部にｐ-ウェル領域１０を形成するときに、同時に、開口部５７にｐ型不純物をイオン注入し、ｐ-ウェル領域１０が複数つながったｐガードリング１０ｃを形成する。
なお、耐圧構造部においては、活性部と異なり、ｎカウンター層７が選択的に設けられている。すなわち、絶縁膜１８の直下にｎ型の不純物イオンが注入されない。したがって、低濃度のｐ-ウェル領域１０を活性部より横方向に拡散し広くすることができる。このため、ｐ-ウェル領域１０の不純物濃度を活性部より低くすることができ、ｐガードリング１０ｃ間が空乏化しやすくなるため、活性部より耐圧が高くなる。また、窒化膜４５に形成する開口部５７を、活性部の開口部より狭くすることで、耐圧構造部２００に注入するイオンの総量を活性部に注入するイオンの総量よりも減少させることができる。このため、ｐ-ウェル領域１０の不純物濃度が活性部よりも低くなり、空乏化しやすくなるため、活性部より耐圧が高くなる。このようにすることで、アバランシェ電流が発生したときに、電流が活性部に流れやすくなり、アバランシェ耐量が向上する。
つぎに、図６４に示すように、図５３において活性部にｐ型高濃度領域１３を形成するときに、同時に、ｐガードリング１０ｃを形成するためにイオン注入をおこなった開口部５７に、ｐガードリング１０ｃよりも高濃度のｐ型不純物をイオン注入し、ｐ型高濃度領域１３を形成する。
つぎに、図６５に示すように、図５４において活性部にＬＯＣＯＳ酸化膜６６を形成するときに、同時に、開口部５７を用いて、ｐ型高濃度領域１３の上にＬＯＣＯＳ酸化膜６７を形成する。
つぎに、図６６に示すように、図５５において活性部の窒化膜を除去しｐ領域１７を形成するときに、同時に、窒化膜を除去し、ＬＯＣＯＳ酸化膜６７をマスクとして、ｎ-ドリフト層２の表面層にｐ領域１７を形成する。
つぎに、図６７に示すように、図５６において活性部にゲート絶縁膜３ａ、ゲート電極９およびｎソース領域１１を形成するときに、同時に、ゲート絶縁膜３ａ（不図示）、ゲート電極９およびｎソース領域１１を形成する。なお、ゲート電極９を形成する際には、活性部のゲート電極９を形成するための第２マスクを用いる。そして、例えば１つのｎカウンター層７の上に形成された４つのＬＯＣＯＳ酸化膜６７のうち、３つのＬＯＣＯＳ酸化膜６７をゲート電極９で覆うように形成する。そして、ｎソース領域１１は、ゲート電極に覆われていないＬＯＣＯＳ酸化膜６７と、ゲート電極９とをマスクとした、ｎ型不純物のイオン注入により形成される。
つぎに、図６８に示すように、図５７において活性部のＬＯＣＯＳ酸化膜６４を除去するときに、ゲート電極９で覆われていないＬＯＣＯＳ酸化膜６７を除去する。このようにすることで、ゲート電極９に覆われたＬＯＣＯＳ酸化膜６７はｐ型高濃度領域１３の上に残ることとなる。そして、活性部に絶縁膜１２を形成・エッチングするのと同時に、絶縁膜１９を形成・エッチングする。このとき、ゲート電極９をすべて覆わなくてもよいが、ほとんどを覆うようにする。
つぎに、図６９に示すように、図５８においてソース電極１４を形成するときに、半導体基板のおもて面側にＡｌ−Ｓｉ膜を積層し、Ａｌ−Ｓｉ膜分離をおこなってソース電極１４を形成する。ソース電極１４は、開口部５８においてｐ型高濃度領域１３とｎソース領域１１に共通に接する。また、ソース電極１４は、活性部と異なり、ゲート電極９の一部と接するようにし、電位を固定させる。
なお、実施の形態１２においては、１つのガードリングの製造方法について説明したが、耐圧構造部２００には、同様の方法で複数のガードリングを形成してもよい。また、隣り合ったガードリングと重なる場合、図６２に示す開口部５６の位置や幅を変更すればよい。
実施の形態１２によれば、半導体装置の活性部のｐ-ウェル領域１０と、耐圧構造部のｐガードリング１０ｃと、を形成するためのイオン注入を同時におこなうことができる。
（実施の形態１３）
つぎに、実施の形態１３にかかる半導体装置の耐圧構造部について説明する。図７０は、実施の形態１３にかかる半導体装置の耐圧構造部の断面構造を示す断面図である。図７０に示すように、実施の形態１３にかかる半導体装置の耐圧構造部２００は、たとえば図１に示す半導体装置の活性部１００の外端に設けられている。耐圧構造部２００には、ｎ-ドリフト層２の表面層に、ｐ-ウェル領域１０を囲むように、ループ状のｐ-オフセット領域１０ｄ（第５半導体領域）が設けられている。ｐ-オフセット領域１０ｄは、ｐ-ウェル領域１０に接続している。ｐ-オフセット領域１０ｄの拡散深さは、ｐ-ウェル領域１０の拡散深さよりも深い。
ｐ-オフセット領域１０ｄは、ｎ-ドリフト層２よりも高い不純物濃度を有し、かつｐ-ウェル領域１０より低い不純物濃度を有する。ｐ-オフセット領域１０ｄは、複数設けてもよい。その場合、隣接するｐ-オフセット領域１０ｄ同士は接するように設けられる。このようにｐ-オフセット領域１０ｄを設けることで、従来の半導体装置においてｐ-ウェル領域１０とｐ型高濃度領域１３とで構成される電流引き抜き用のダイオード構造を（図１０１参照）、ｐ-オフセット領域１０ｄとｐ型高濃度領域１３とで構成することができる。
また、ｐ-オフセット領域１０ｄを取り囲むようにｐ-領域１０ｂ（第６半導体領域）がループ状に設けられている。ｐ-領域１０ｂは、ｐ-オフセット領域１０ｄに接続している。ｐ-領域１０ｂの不純物濃度および拡散深さは、それぞれｐ-オフセット領域１０ｄの不純物濃度および拡散深さに等しい。そして、ｐ-領域１０ｂを取り囲むようにｐガードリング１０ｃ（第７半導体領域）がループ状に設けられている。ｐガードリング１０ｃは、ｐ-領域１０ｂと端部が接続している。ｐガードリング１０ｃの不純物濃度および拡散深さは、それぞれｐ-オフセット領域１０ｄの不純物濃度および拡散深さに等しい。つまり、ｐ-オフセット領域１０ｄ、ｐ-領域１０ｂおよびｐガードリング１０ｃは、同一の不純物濃度、同一の拡散深さで設けられている。
また、チップの外周部では、ｎ-ドリフト層２の表面層に、ｐストッパ領域７４が設けられている。このｐストッパ領域７４は、絶縁膜に設けられたコンタクト開口部７６を介してストッパ電極９ｃおよび金属膜１４ｂに接続される。耐圧構造部２００を有するチップの平面構造（不図示）は、チップの中央部に活性部１００が設けられ、活性部１００の外周部に、活性部１００を囲むように耐圧構造部２００が設けられている。そして、耐圧構造部２００のｐストッパ領域７４およびコンタクト開口部７６は、チップの外周部でｐガードリング１０ｃを取り囲むように耐圧構造部の全周囲に亘って設けられている。耐圧構造部のその他の構成は、図６０に示す半導体装置の耐圧構造部と同様である。
つぎに、図７１を用いて、耐圧構造部２００の活性部近傍２０２の断面構造について説明する。図７１は、図７０に示す耐圧構造部２００の活性部近傍の断面構造について示す説明図である。活性部の外端部では、ｐ-ウェル領域１０の表面層の、ｎソース領域１１とｐ-オフセット領域１０ｄに挟まれた領域に、ｐ型高濃度領域１３が選択的に設けられている。活性部におけるその他の構成は、図１に示す半導体装置の活性部１００と同様である。
また、耐圧構造部２００の内周部では、ｐ-オフセット領域１０ｄ、ｐ-領域１０ｂおよびｐガードリング１０ｃの表面層に、第１局部酸化膜２６１が選択的に設けられている。隣り合う第１局部酸化膜２６１の間において露出するｐ-オフセット領域１０ｄおよびｐガードリング１０ｃの表面層には、ｐ型高濃度領域１３が設けられている。ｐ型高濃度領域１３は、ｐ-ウェル領域１０より高い不純物濃度を有する。ｐ-領域１０ｂとｐガードリング１０ｃとの重複箇所２３の表面層には、重複箇所２３を挟んで隣り合う第１局部酸化膜２６１をつなぐように第２局部酸化膜２６２が設けられている。
ｐ-領域１０ｂの上には、第１局部酸化膜２６１を介して、第１フィールドプレート電極９ａ（第１導電層）がループ状に設けられている。ｐ-領域１０ｂとｐガードリング１０ｃとの重複箇所２３の上には、第２局部酸化膜２６２を介して第２フィールドプレート電極９ｂ（第２導電層）が、第１フィールドプレート電極９ａを囲むようにループ状に設けられている。第２フィールドプレート電極９ｂは、第１フィールドプレート電極９ａから離れている。
第２フィールドプレート電極９ｂは、少なくとも、ｐ-領域１０ｂの一部を覆うように設けられるのが好ましい。第１フィールドプレート電極９ａと第２フィールドプレート電極９ｂとの隙間は、たとえば５μｍであってもよい。また、第２フィールドプレート電極９ｂは、ｐガードリング１０ｃの上において第２局部酸化膜２６２につながる第１局部酸化膜２６１に跨って設けられてもよい。
このように第１フィールドプレート電極９ａおよび第２フィールドプレート電極９ｂを設けることで、半導体基板内部に生じる電界強度を低くすることができる。その理由は、後述する。第１フィールドプレート電極９ａおよび第２フィールドプレート電極９ｂは、第１導電型の不純物を添加したポリシリコン（ドープトポリシリコン：Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）であってもよい。
また、第１フィールドプレート電極９ａおよび第２フィールドプレート電極９ｂの上には、第２フィールドプレート電極９ｂの一部が露出するように、層間絶縁膜１９（第３絶縁膜）が選択的に設けられている。ｐ-領域１０ｂの上には、第１フィールドプレート電極９ａの上に設けられた層間絶縁膜１９上に金属膜１４ｃが設けられている。第１フィールドプレート電極９ａはソース電位、金属膜１４ｃはゲート電位となっている。また、ｐガードリング１０ｃの上には、第２フィールドプレート電極９ｂおよび、ｐガードリング１０ｃの表面層に設けられたｐ型高濃度領域１３に接する金属膜１４ａ（第３電極）が設けられている。このように、金属膜１４ａは、第２フィールドプレート電極９ｂに接して、半導体基板の上に複数設けられている。また、ｐ-オフセット領域１０ｄの表面層に設けられたｐ型高濃度領域１３は、活性部に設けられたソース電極１４に接続されている。ソース電極１４および金属膜１４ａ，１４ｃの上には、ソース電極１４および金属膜１４ａ，１４ｃを分離するように保護膜１５が設けられている。また、ｎ型低抵抗層１の裏面側には、ドレイン電極１６が設けられている。
また、チップの外周部に向かって複数設けられたｐガードリング１０ｃ間の重複箇所２３の上には（図７０参照）、ｐ-領域１０ｂとｐガードリング１０ｃとの重複箇所２３の上と同様に、第１フィールドプレート電極９ａおよび第２フィールドプレート電極９ｂが設けられている。このように、隣接するｐガードリング１０ｃ間の上に、第１フィールドプレート電極９ａおよび第２フィールドプレート電極９ｂを設けることで、ｐ-領域１０ｂとｐガードリング１０ｃ間に設けた場合と同様の効果を得ることができる。
つぎに、実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について説明する。図７２〜図８３は、実施の形態１３にかかる半導体装置の耐圧構造部の製造方法について順に示す説明図である。また、耐圧構造部２００の製造工程は、たとえば図１に示す活性部１００の形成と同時におこなわれる。
まず、図７２に示すように、実施の形態１と同様に、ｎ型低抵抗層１のおもて面側に、ｎ-ドリフト層２、スクリーン酸化膜３および窒化膜４をこの順で積層させる。この工程は、たとえば図２において活性部にｎ-ドリフト層２、スクリーン酸化膜３および窒化膜４を積層するときに、同時におこなわれる。ここで、窒化膜４の厚さは、後述するイオン注入によってイオンが窒化膜４を突き抜けない厚さであればよく、数１０００Å程度であればよい。また、窒化膜４の上に形成したレジスト膜の上からイオン注入をおこなう場合には、レジスト膜がイオンの突き抜けない厚さで形成されていれば、窒化膜４の厚さは薄くてもよい。
つぎに、図７３に示すように、レジスト膜にフォトマスクを用いてパターン形成をおこなった第６マスク（不図示）を用いて、窒化膜４をフォトエッチングによりエッチングし、窒化遮蔽膜２４１を形成する。これによって、スクリーン酸化膜３を介してｎ-ドリフト層２が露出し、ｐ-オフセット領域１０ｄが形成される領域が露出した第１遮蔽開口部２５１、ｐ-領域１０ｂが形成される領域が露出した第２遮蔽開口部２５２、およびｐガードリング１０ｃが形成される領域が露出した第３遮蔽開口部２５３が形成される。
ここで、第１遮蔽開口部２５１、第２遮蔽開口部２５２および第３遮蔽開口部２５３は、ループ状に形成される。また、第２遮蔽開口部２５２は、第１遮蔽開口部２５１を囲むように形成され、第３遮蔽開口部２５３は、第２遮蔽開口部２５２を囲むように形成される。第１遮蔽開口部２５１は、複数形成されてもよい。また、第３遮蔽開口部２５３は、複数形成されてもよい。
第１遮蔽開口部２５１と第２遮蔽開口部２５２とを仕切る窒化遮蔽膜２４１の幅は、ｐ-オフセット領域１０ｄとｐ-領域１０ｂとが熱拡散によってつながる幅に設計する。第１遮蔽開口部２５１の幅は、ｐ-オフセット領域１０ｄの表面層に形成されるｐ型高濃度領域１３により、アバランシェ耐量が低下しないような大きさでｐ-オフセット領域１０ｄを形成することができる幅に設計する。
また、第２遮蔽開口部２５２と第３遮蔽開口部２５３とを仕切る窒化遮蔽膜２４１の幅は、ｐ-領域１０ｂとｐガードリング１０ｃとが熱拡散によってつながる幅に設計する。ｐ-オフセット領域１０ｄを複数形成する場合は、第１遮蔽開口部２５１を複数形成し、第１遮蔽開口部２５１間を仕切る窒化遮蔽膜２４１の幅を、ｐ-オフセット領域１０ｄ同士が熱拡散によってつながる幅に設計する。
また、隣接する第３遮蔽開口部２５３において形成される拡散領域が熱拡散によって複数つながった領域を、１つのｐガードリング１０ｃとしてもよい。具体的には、たとえば隣接する２つの第３遮蔽開口部２５３において形成される拡散領域がつながった領域を、１つのｐガードリング１０ｃとしてもよい（図７０参照）。このように複数の拡散領域がつながった領域を１つのｐガードリング１０ｃとし、このｐガードリング１０ｃを複数形成する場合は、さらに多くの第３遮蔽開口部２５３を形成する。この場合、隣接するｐガードリング１０ｃ間の重複箇所２３が形成される領域上に位置する窒化遮蔽膜２４１の幅を、ｐガードリング１０ｃ同士の熱拡散によるつがなりがチップの外周部に向かって徐々に少なくなるように設計する。そして、チップの外周端部では、ｐガードリング１０ｃ同士が熱拡散によってつながらないように、窒化遮蔽膜２４１の幅を設計する。
つぎに、図７４に示すように、第１遮蔽開口部２５１、第２遮蔽開口部２５２および第３遮蔽開口部２５３にイオン注入し、熱拡散をおこなうことで、第１遮蔽開口部２５１に露出するｎ-ドリフト層２の表面層にｐ-オフセット領域１０ｄを形成する。また、第２遮蔽開口部２５２に露出するｎ-ドリフト層２の表面層にｐ-領域１０ｂを形成する。また、第３遮蔽開口部２５３に露出するｎ-ドリフト層２の表面層にｐガードリング１０ｃを形成する。このときのイオン注入は、例えば、ドーパントとしてボロン（Ｂ）を用い、加速電圧４５ｋｅＶ、ドーズ量１０12／ｃｍ2程度でおこなってもよい。この工程により、ｐ-オフセット領域１０ｄ、ｐ-領域１０ｂおよびｐガードリング１０ｃは、ｎ-ドリフト層２よりも高い不純物濃度で、かつ後述する工程において形成されるｐ-ウェル領域１０よりも低い不純物濃度で形成される。これにより、ｐ-オフセット領域１０ｄ、ｐ-領域１０ｂおよびｐガードリング１０ｃ間において空乏化しやすくなるため、半導体装置の耐圧を向上することができる。
つぎに、図７５に示すように、窒化遮蔽膜２４１をマスクとして、第１遮蔽開口部２５１に露出するｐ-オフセット領域１０ｄ、第２遮蔽開口部２５２に露出するｐ-領域１０ｂおよび第３遮蔽開口部２５３に露出するｐガードリング１０ｃの表面層に、熱酸化によりＬＯＣＯＳなどの第１局部酸化膜２６１を選択的に形成する。第１局部酸化膜２６１は、例えば８０００Å程度の厚さに成長させる。
つぎに、図７６に示すように、窒化遮蔽膜２４１を選択的に除去する。これによって、窒化遮蔽膜２４１はｐ-ウェル領域１０が形成される領域、つまり活性部（図２の窒化膜４参照）にのみ残る。窒化遮蔽膜２４１と第１局部酸化膜２６１との間には、スクリーン酸化膜３を介してｐ-オフセット領域１０ｄ、ｐ-領域１０ｂおよびｐガードリング１０ｃの一部が露出される。
つぎに、図７７に示すように、窒化遮蔽膜２４１と第１局部酸化膜２６１とをマスクとして、ｐ-オフセット領域１０ｄ、ｐ-領域１０ｂおよびｐガードリング１０ｃの表面層に、熱酸化により第２局部酸化膜２６２を選択的に形成する。第２局部酸化膜２６２は、例えば４０００Å程度の厚さに成長させる。ここで、第２局部酸化膜２６２の厚さは、後述するイオン注入によってイオンが第２局部酸化膜２６２を突き抜けない厚さであればよく、数１０００Å程度であればよい。つぎに、レジスト膜にフォトマスクを用いてパターン形成をおこなった第７マスク（不図示）を用いて、窒化遮蔽膜２４１を除去する。この工程は、たとえば図３において活性部に窒化遮蔽膜６１を形成するときに、同時におこなわれる。つまり、第７マスクは、活性部の製造において用いられる第１マスクと同時に用いられる。
つぎに、図７８に示すように、図４において活性部にｎカウンター層７を形成するときに、同時に、第１局部酸化膜２６１および第２局部酸化膜２６２をマスクとして、ｎ-ドリフト層２よりも不純物濃度が高いｎ型の不純物イオンを注入することで、ｎカウンター層７を形成する。このようにすることで、ｎカウンター層７は、最内周のｐ-オフセット領域１０ｄの活性部側の領域に接して形成される。また、この工程におけるイオン注入では、ｎ-ドリフト層２よりも不純物濃度が高い不純物イオンを注入する。
このとき、ｎカウンター層７は形成してもよいし、形成しなくてもよい。しかし、ｎカウンター層７を形成することで、実施の形態１と同様に、ｐ-ウェル領域１０のＪＦＥＴ抵抗を低減することができる。また、半導体基板の表面層では、第１局部酸化膜２６１および第２局部酸化膜２６２をマスクとすることで、局部酸化膜の直下の領域においては、ｎカウンター層７の不純物濃度よりも、ｎ型の不純物濃度が低くなる。したがって、実施の形態１と同様の効果を得ることができる。さらに、局部酸化膜の直下に形成されているｐ-オフセット領域１０ｄから他の領域へ不純物が拡散することを妨げない構成とすることができる。
つぎに、図７９に示すように、実施の形態１と同様に、スクリーン酸化膜を除去し、半導体基板のおもて面側にゲート絶縁膜３ａおよびポリシリコン８をこの順に形成する。この工程は、たとえば図５において活性部にゲート絶縁膜３ａおよびポリシリコン８を形成するときに、同時におこなわれる。このとき、ポリシリコン８を成長させている最中、またはポリシリコン８を成長させた後に、実施の形態１と同様に、リンなどのｎ型不純物をポリシリコン８にドーピングして、ポリシリコン８をｎ型にする。
つぎに、図８０に示すように、実施の形態１と同様に、レジスト膜にフォトマスクを用いてパターン形成をおこなった第８マスク（不図示）を用いて、ポリシリコンを選択的にエッチングする。この工程は、たとえば図６において活性部にゲート電極９を形成するときに、同時におこなわれる。つまり、第８マスクは、活性部の製造において用いられる第２マスクと同時に用いられる。
この工程により、活性部１００では、ｎカウンター層７の上に、ゲート絶縁膜３ａを介してゲート電極９が形成される。耐圧構造部２００では、ｐ-領域１０ｂの上に、第１局部酸化膜２６１を介して第１フィールドプレート電極９ａが形成される。また、ｐ-領域１０ｂとｐガードリング１０ｃとの重複箇所２３の上に、第２局部酸化膜２６２を介して第２フィールドプレート電極９ｂが形成される。第１フィールドプレート電極９ａおよび第２フィールドプレート電極９ｂは、チップ外周端部に向かって複数形成されるｐガードリング１０ｃ間の上にも同様に形成される。
つぎに、図８１に示すように、ゲート電極９、第１局部酸化膜２６１および第２局部酸化膜２６２をマスクとして、実施の形態１と同様に、ｐ-ウェル領域１０およびｎソース領域１１をこの順に連続して形成する。この工程により、ｐ-ウェル領域１０は、ｎカウンター層７の表面層に、ｎカウンター層７を貫通しｎ-ドリフト層２に達するように形成される。この工程は、たとえば図７において活性部にｐ-ウェル領域１０およびｎソース領域１１を形成するときに、同時におこなわれる。
つぎに、図８２に示すように、半導体基板のおもて面側に絶縁膜１９を形成する。そして、レジスト膜にフォトマスクを用いてパターン形成をおこなった第９マスク（不図示）を用いて、絶縁膜１９を選択的にエッチングし、同時に半導体基板のおもて面に露出する第２局部酸化膜２６２を除去する。このとき、絶縁膜１２を、ゲート電極９を覆い、ｐ-ウェル領域１０のｎソース領域１１に挟まれた領域およびｎソース領域１１の一部が露出するように除去する。また、絶縁膜１９を、第２フィールドプレート電極９ｂの一部が露出するように除去する。この工程は、たとえば図８において活性部に絶縁膜１２を形成するときに、同時におこなわれる。つまり、第９マスクは、活性部の製造において用いられる第３マスクと同時に用いられる。
つぎに、図８３に示すように、絶縁膜１２、絶縁膜１９、第１フィールドプレート電極９ａおよび第１局部酸化膜２６１をマスクとして、実施の形態１と同様に、ｐ-ウェル領域１０より不純物濃度の高いｐ型の不純物イオンを注入し、ゲート電極９直下に拡散しない程度にアニールをおこなうことで、ｐ-ウェル領域１０、ｐ-オフセット領域１０ｄおよびｐガードリング１０ｃの表面層に、ｐ型高濃度領域１３を形成する。このように、ｐ型高濃度領域１３を形成することで、実施の形態１と同様にラッチアップを防止することができる。この工程は、たとえば図９において活性部にｐ型高濃度領域１３を形成するときに、同時におこなわれる。
つぎに、図７１に示すように、実施の形態１と同様に、半導体基板のおもて面側にＡｌ−Ｓｉを積層し、図示しない領域でＡｌ−Ｓｉ分離をおこなうことで、ソース電極１４および金属膜１４ａ，１４ｃを形成する。このとき、図示省略するが、ストッパ電極に接する金属膜も同時に形成される。さらに、ソース電極１４および金属膜１４ａ，１４ｃの上に、保護膜１５を形成する。また、半導体基板の裏面側にドレイン電極１６を形成する。このようにして、実施の形態１３にかかる半導体装置が完成する。
図８４は、図７１に示す半導体装置に生じる等電位線分布を示す断面図である。図８４に示す等電位線分布は、２次元シミュレーションによって得られた等電位線分布である（以下、図９１おいても同じ）。図８４に示すように、耐圧構造部２００において、等電位線は、第１フィールドプレート電極９ａと第２フィールドプレート電極９ｂとの隙間２２１から半導体基板の外部に向かっている。また、等電位線は、隙間２２１の下のｐｎ接合領域２３１において、チップの外周部側にふくらみ、その間隔が広くなっている。このように、実施の形態１３にかかる半導体装置は、ｐｎ接合領域２３１において電界強度が低くなっていることがわかる。これにより、実施の形態１３にかかる半導体装置では、ｐガードリング形成領域を短くした場合でも同様の耐圧を維持することができる。したがって、半導体装置の微細化を図ることができる。
また、図示省略するが、実施の形態１３にかかる半導体装置では、ｎ-ドリフト層２の表面近傍における電界強度は、チップ外周端部に近づくほど強くなっていることがわかった。その理由は、主接合であるｐ-ウェル領域１０の周りに形成された空乏層が、アバランシェ降伏する前に、隣接するｐ-オフセット領域１０ｄ、ｐ-領域１０ｂおよびｐガードリング１０ｃへとチップ外周部側に伸びるためと推測される。また、ｎ-ドリフト層２と、ｐ-オフセット領域１０ｄ、ｐ-領域１０ｂおよびｐガードリング１０ｃとのｐｎ接合近傍における電界強度は、チップ外周端部に近づくほど低くなっていることがわかった。この理由は、半導体基板内部の等電位線が、半導体基板のおもて面側に複数設けられた隙間２２１から外部に向かうことで、ｐｎ接合近傍の電界強度が緩和されるためと推測される。
以上の説明により、実施の形態１３によれば、実施の形態１と同様に、活性部において製造工程中に用いるフォトマスクを従来の製造工程より１つ少なくすることができる。これに伴い、同時に形成される耐圧構造部においても同様に、製造工程中に用いるフォトマスクを従来の製造工程より１つ少なくすることができる。また、製造工程中に用いるフォトマスクが従来の製造工程より１つ少なくても、従来と同様の性能の半導体装置を製造することができる。これにより、実施の形態１と同様の効果を得ることができる。つまり、製造コストを減少させることができる。また、フォトマスクを用いる回数を少なくすることができることで、パターン露光ごとのマスクずれの重なりから生じる合わせ精度の低下を防ぎ、素子の製造ばらつきを低減することができる。また、ゲート電極やフィールドプレート電極を形成してから層間絶縁膜を形成するまでの間におこなう熱処理の回数を低減することができるため、バーズビークが生じることを防ぐことができる。さらに、実施の形態１３では、上述したように第１フィールドプレート電極９ａおよび第２フィールドプレート電極９ｂを設けることで、たとえばｐガードリング１０ｃとｎ-ドリフト層２からなるｐｎ接合領域２３１における電界を緩和することができる。このため、半導体装置のオン時に半導体基板内部に生じる電界強度を低くすることができる。これにより、半導体装置の微細化を図った場合でも、従来の半導体装置と同様の耐圧を維持することができる。
（実施の形態１４）
つぎに、実施の形態１４にかかる半導体装置の製造方法について説明する。図８５は、実施の形態１４にかかる半導体装置の耐圧構造部の断面構造を示す断面図である。また、図８６は、図８５に示す耐圧構造部２００の活性部近傍２０２の断面構造について示す説明図である。図８５および図８６に示すように、実施の形態１４にかかる半導体装置の耐圧構造部２００では、第２フィールドプレート電極９ｂを金属で形成してもよい。
図８６に示すように、第２フィールドプレート電極９ｂは、ｐガードリング１０ｃの表面層に設けられた第１局部酸化膜２６１の上にのみ設けられている。つまり、ｐ-領域１０ｂとｐガードリング１０ｃとの重複箇所２３の上の第２局部酸化膜２６２には設けられていない。そして、第２フィールドプレート電極９ｂは、金属層として設けられてもよい。
また、ｐガードリング１０ｃの上に形成された金属膜１４ａは、その活性部側の端部がｐ-領域１０ｂの一部を覆うように設けられるのが好ましい。それ以外の構成は、実施の形態１３にかかる半導体装置と同様である。
つぎに、実施の形態１４にかかる半導体装置の耐圧構造部の製造方法について説明する。図８７〜図９０は、実施の形態１４にかかる半導体装置の耐圧構造部の製造方法について順に示す説明図である。また、耐圧構造部２００の製造工程は、たとえば図１に示す活性部１００の形成と同時におこなわれる。
まず、実施の形態１３と同様に、ｎ型低抵抗層１のおもて面側に、ｎ-ドリフト層２、ｎカウンター層７、ｐ-オフセット領域１０ｄ、ｐ-領域１０ｂ、ｐガードリング１０ｃ、第１局部酸化膜２６１および第２局部酸化膜２６２を形成する（図７２〜図７８参照）。そして、半導体基板のおもて面側にゲート絶縁膜３ａおよびポリシリコンをこの順に形成する（図７９参照）。
つぎに、図８７に示すように、実施の形態１３と同様に、レジスト膜にパターン形成をおこなった第８マスク（不図示）を用いて、ポリシリコンを選択的にエッチングする。この工程により、実施の形態１３と同様に、ゲート電極９および第１フィールドプレート電極９ａが形成される。また、ｐガードリング１０ｃの上に、第１局部酸化膜２６１を介して第２フィールドプレート電極９ｂが形成される。実施の形態１４では、第２フィールドプレート電極９ｂは、第１局部酸化膜２６１の上にのみ形成され、第２局部酸化膜２６２の上には形成されない。また、第２フィールドプレート電極９ｂは、金属層として形成されてもよい。その場合には、ゲート電極９および第１フィールドプレート電極９ａを形成した後に、さらに、金属層からなる第２フィールドプレート電極９ｂを形成する工程が追加される。
つぎに、図８８に示すように、実施の形態１３と同様に、ｎカウンター層７の表面層に、ｐ-ウェル領域１０およびｎソース領域１１をこの順に連続して形成する。つぎに、図８９に示すように、実施の形態１３と同様に、半導体基板のおもて面側に絶縁膜１９を選択的に形成し、同時に半導体基板のおもて面に露出する第２局部酸化膜２６２を除去する。
つぎに、図９０に示すように、実施の形態１３と同様に、ｐ-ウェル領域１０、ｐ-オフセット領域１０ｄおよびｐガードリング１０ｃの表面層に、ｐ型高濃度領域１３を形成する。つぎに、図８６に示すように、実施の形態１３と同様に、半導体基板のおもて面側に、ソース電極１４、金属膜１４ａ，１４ｃ、ストッパ電極に接する金属膜（不図示）および保護膜１５を形成し、半導体基板の裏面側にドレイン電極１６を形成する。このとき、ｐガードリング１０ｃの上に形成する金属膜１４ａは、ｐ-領域１０ｂの一部を覆うように形成される。このようにして、実施の形態１４にかかる半導体装置が完成する。
図９１は、図８６に示す半導体装置に生じる等電位線分布を示す断面図である。図９１に示すように、耐圧構造部２００において、等電位線は、第１フィールドプレート電極９ａと、ｐ-領域１０ｂとｐガードリング１０ｃとの重複箇所２３の上に形成された金属膜１４ａの活性部側の端部との隙間２２２から半導体基板の外部に向かっている。また、等電位線は、隙間２２２の下のｐｎ接合領域２３２において、チップの外周部側にふくらみ、その間隔が広くなっている。このように、実施の形態１４にかかる半導体装置は、ｐｎ接合領域２３２において電界強度が低くなっていることがわかる。これによって、実施の形態１４にかかる半導体装置は、実施の形態１３にかかる半導体装置と同様の効果を得ることができる。
以上の説明により、実施の形態１４によれば、実施の形態１３と同様の効果を得ることができる。
なお、実施の形態１〜１４においては、縦型のパワーＭＯＳＦＥＴに適用した例を示したが、これに限るものではない。例えば、パワーＩＧＢＴの耐圧構造部に適用してもよい。この場合、ｎソース領域１１がエミッタ領域となり、図示しないｎドレイン領域がｐコレクタ領域（第４半導体領域）となる。また、実施の形態１〜１４は、ダイオードやサイリスタに適用してもよい。なお、ダイオードに適用する場合、ＭＯＳゲート部およびｐ-ウェル領域１０が不要であり、ｎソース領域１１がｎカソード領域となり、図示しないｎドレイン領域がｐアノード領域となる。また、サイリスタに適用する場合、ＭＯＳゲート部が不要であり、ｎソース領域１１がｎカソード領域となり、図示しないｎドレイン領域がｐアノード領域となり、ｐ-ウェル領域１０がｐベース領域となる。さらに、この場合、ゲート電極をｐベース領域内に形成すればよい。
以上のように、本発明にかかる半導体装置の製造方法および半導体装置は、大電力の半導体装置を製造するのに有用であり、特に、ＭＯＳＦＥＴやＩＧＢＴなどのＭＯＳ型半導体装置を製造するのに適している。
１ ｎ型低抵抗層
２ ｎ-ドリフト層
３ａ ゲート絶縁膜
７ ｎカウンター層
９ ゲート電極
１０ ｐ-ウェル領域
１１ ｎソース領域
６１ 窒化遮蔽膜

Claims (37)

  1. 第１導電型の第１半導体領域のおもて面側の表面層に遮蔽膜を選択的に形成する工程と、
    前記第１半導体領域の上に、第１絶縁膜を介して制御電極を、前記遮蔽膜と離して形成する工程と、
    前記遮蔽膜および前記制御電極をマスクとして、前記第１半導体領域の表面層に第２導電型の第２半導体領域を形成し、さらに同一の前記遮蔽膜および前記制御電極をマスクとして、当該第２半導体領域の表面層に第１導電型の第３半導体領域を選択的に形成する工程と、
    前記制御電極を覆うように第２絶縁膜を形成するとともに、前記遮蔽膜を除去する工程と、
    前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成する工程と、
    前記第１半導体領域の裏面側に第２電極を形成する工程と、
    を含み、
    前記制御電極は、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して形成され、
    前記遮蔽膜を形成した後に、前記遮蔽膜を介して、前記第１半導体領域よりも不純物濃度が濃い第１導電型の不純物イオンを注入することで、前記第１半導体領域の表面層に第１導電型のカウンター領域を形成する工程をさらに含み、
    前記第２半導体領域は、前記第１半導体領域内の前記カウンター領域の表面層に形成され、
    前記制御電極は、前記第１半導体領域内の前記カウンター領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して形成されることを特徴とする半導体装置の製造方法。
  2. 前記遮蔽膜は、窒化膜によって形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記遮蔽膜は、化学気相成長法による酸化膜によって形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記遮蔽膜は、熱酸化による酸化膜によって形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記遮蔽膜を形成する工程においては、前記遮蔽膜の少なくとも一部が前記制御電極の直下に配置されるように形成し、
    前記遮蔽膜を除去する工程においては、前記制御電極の直下に配置された前記遮蔽膜の一部を除去しないことを特徴とする請求項３または４に記載の半導体装置の製造方法。
  6. 前記遮蔽膜を形成する工程においては、前記遮蔽膜の一部が前記制御電極の直下に配置され、かつ前記第２半導体領域の終端に達しないように形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記遮蔽膜を形成する工程においては、前記遮蔽膜の一部が前記制御電極の直下に配置され、かつ前記第２半導体領域の終端に達するように形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記第２絶縁膜を形成するとともに前記遮蔽膜を除去した後に、当該第２絶縁膜をマスクとして、前記第２半導体領域の表面層から、前記第３半導体領域を突き抜ける程度の加速電圧で第２導電型の不純物イオンを注入し、第２導電型高濃度領域を形成する工程をさらに含むことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記第２導電型高濃度領域を形成する工程においては、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出する領域と露出しない領域とを同一のマスクを用いて形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第２導電型高濃度領域が前記第２半導体領域の表面に露出しない領域は、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出する領域によって形成されるストライプ状の平面構造の、それぞれの線上部分の一箇所に形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第２導電型高濃度領域が前記第２半導体領域の表面に露出しない領域は、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出する領域によって形成されるストライプ状の平面構造の、それぞれの線上部分に複数箇所形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記第２導電型高濃度領域が前記第２半導体領域の表面に露出しない領域は、前記第２導電型高濃度領域が前記第２半導体領域の表面に露出する領域によって形成されるストライプ状の平面構造の、それぞれの線上部分に互い違いに形成されることを特徴とする請求項９〜１１のいずれか一つに記載の半導体装置の製造方法。
  13. 第１導電型の第１半導体領域のおもて面側の表面層に窒化膜を形成する工程と、
    前記窒化膜に選択的に開口部を形成し、当該開口部において前記表面層を露出させる工程と、
    前記開口部に比較的不純物濃度の低い、第２導電型の不純物イオンを注入し、第２導電型の第２半導体領域を形成する工程と、
    前記開口部に熱酸化により酸化膜を、遮蔽膜として形成する工程と、
    前記窒化膜を除去する工程と、
    前記遮蔽膜をマスクとして、前記第２半導体領域より不純物濃度の高い、第２導電型の不純物イオンを注入し、第２導電型表面領域を形成する工程と、
    前記第２半導体領域の上に、第１絶縁膜を介して制御電極を形成する工程と、
    前記遮蔽膜および前記制御電極をマスクとして、第１導電型の不純物イオンを注入し、第１導電型の第３半導体領域を形成する工程と、
    前記制御電極を覆うように第２絶縁膜を形成するとともに、前記遮蔽膜を除去する工程と、
    前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成する工程と、
    前記第１半導体領域の裏面側に第２電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  14. 第１導電型の第１半導体領域のおもて面側の表面層に当該第１半導体領域よりも不純物濃度が濃い第１導電型の不純物イオンを注入することで、当該第１半導体領域の表面層に第１導電型のカウンター領域を形成する工程と、
    前記カウンター領域の全面に窒化膜を形成する工程と、
    前記窒化膜に選択的に開口部を形成し、当該開口部において前記カウンター領域を露出させる工程と、
    前記開口部に比較的不純物濃度の低い、第２導電型の不純物イオンを注入し、第２導電型の第２半導体領域を形成する工程と、
    前記開口部に熱酸化により酸化膜を、遮蔽膜として形成する工程と、
    前記窒化膜を除去する工程と、
    前記遮蔽膜をマスクとして、前記第２半導体領域より不純物濃度の高い、第２導電型の不純物イオンを注入し、第２導電型表面領域を形成する工程と、
    前記第２半導体領域および前記カウンター領域の上に、第１絶縁膜を介して制御電極を形成する工程と、
    前記遮蔽膜および前記制御電極をマスクとして、第１導電型の不純物イオンを注入し、第１導電型の第３半導体領域を形成する工程と、
    前記制御電極を覆うように第２絶縁膜を形成するとともに、前記遮蔽膜を除去する工程と、
    前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成する工程と、
    前記第１半導体領域の裏面側に第２電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  15. 請求項１４に示す半導体装置の製造方法により当該半導体装置の活性部を形成するときに、同時に当該活性部を囲む耐圧構造部を形成する半導体装置の製造方法において、
    第１導電型の第１半導体領域のおもて面側の表面層に絶縁膜マスクを形成する工程と、
    前記絶縁膜マスクに、前記活性部を囲むようにループ状またはドット状の絶縁膜開口部を形成する工程と、
    前記絶縁膜開口部に前記第１半導体領域よりも不純物濃度が濃い第１導電型の不純物イオンを注入することで、当該第１半導体領域の表面層に選択的に第１導電型のカウンター領域を形成する工程と、
    前記絶縁膜マスクおよび前記カウンター領域の上に窒化膜を形成する工程と、
    前記窒化膜に選択的に開口部を形成し、当該開口部において前記カウンター領域を露出させる工程と、
    前記開口部に比較的不純物濃度の低い第２導電型の不純物イオンを注入し、拡散することで、隣り合う第２導電型の第２半導体領域がつながるように形成する工程と、
    前記開口部に熱酸化により酸化膜を、遮蔽膜として形成する工程と、
    前記窒化膜を除去する工程と、
    前記絶縁膜マスクおよび前記遮蔽膜をマスクとして、前記第２半導体領域より不純物濃度の高い、第２導電型の不純物イオンを注入し、第２導電型表面領域を形成する工程と、
    前記第２半導体領域および前記遮蔽膜の一部の上に、第１絶縁膜を介して制御電極を形成する工程と、
    前記制御電極に覆われていない前記遮蔽膜および前記制御電極をマスクとして、第１導電型の不純物イオンを注入し、第３半導体領域を形成する工程と、
    前記制御電極の一部が露出するように第２絶縁膜を形成するとともに、前記遮蔽膜を除去する工程と、
    前記第３半導体領域および前記制御電極の前記第２絶縁膜に覆われていない一部と接するように第１電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  16. 前記耐圧構造部において、前記窒化膜に形成される前記開口部の幅は、前記請求項１５に記載の活性部において、前記窒化膜に形成される前記開口部の幅よりも狭いことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第２半導体領域を形成した後に、前記第２半導体領域を形成するときに用いた前記開口部に、比較的不純物濃度の高い第２導電型の不純物イオンを注入し、第２導電型高濃度領域を形成する工程をさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
  18. 第１導電型の第１半導体領域のおもて面側の表面層に第２導電型の第２半導体領域が選択的に形成された半導体装置の活性部を形成するときに、同時に当該活性部を囲む耐圧構造部を形成する半導体装置の製造方法において、
    前記第１半導体領域のおもて面側の表面層に遮蔽膜を形成する工程と、
    前記遮蔽膜に、前記活性部を囲むようにループ状の複数の遮蔽膜開口部を形成する工程と、
    前記遮蔽膜開口部を介して前記第１半導体領域の表面層に、第２導電型の不純物イオンを注入し拡散することで、前記活性部を囲む第２導電型の第５半導体領域と、当該第５半導体領域を囲む第２導電型の第６半導体領域と、当該第６半導体領域を囲む第２導電型の第７半導体領域を形成する工程と、
    前記遮蔽膜開口部に露出する前記第５半導体領域、前記第６半導体領域および前記第７半導体領域の表面層に、第１局部酸化膜を形成する工程と、
    前記第１局部酸化膜を形成した後、前記遮蔽膜を選択的に除去する工程と、
    前記遮蔽膜および前記第１局部酸化膜の間に露出する前記第５半導体領域、前記第６半導体領域および前記第７半導体領域の表面層に第２局部酸化膜を形成する工程と、
    前記第２局部酸化膜を形成した後、前記遮蔽膜を選択的に除去する工程と、
    前記第１半導体領域の上に、第１絶縁膜を介して制御電極を形成するとともに、前記第６半導体領域の上に前記第１局部酸化膜を介して第１導電層を形成し、当該第１導電層と離れて、前記第７半導体領域の上に前記第２局部酸化膜を介して第２導電層を形成する工程と、
    前記活性部の最外周部では、前記制御電極および前記第２局部酸化膜をマスクとして、前記第１半導体領域の表面層に前記第２半導体領域を形成し、さらに同一の前記制御電極および前記第２局部酸化膜をマスクとして、当該第２半導体領域の表面層に第１導電型の第３半導体領域を選択的に形成する工程と、
    前記制御電極を覆うように第２絶縁膜を形成し、前記第１導電層および前記第２導電層の表面に選択的に第３絶縁膜を形成するとともに、前記第２局部酸化膜を選択的に除去する工程と、
    前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁されるように第１電極を形成するとともに、前記第２導電層に接する第３電極を形成する工程と、
    前記第１半導体領域の裏面側に第２電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  19. 前記第２導電層または当該第２導電層に接する前記第３電極の活性部側の端部は、前記第６半導体領域の一部を覆うように形成されることを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記第１局部酸化膜および前記第２局部酸化膜をマスクとして、前記第１半導体領域よりも不純物濃度が高い第１導電型の不純物イオンを注入することで、前記第１半導体領域の表面層に第１導電型のカウンター領域を形成する工程をさらに含み、
    前記第２半導体領域は、前記第１半導体領域内の前記カウンター領域の表面層に形成され、
    前記制御電極は、前記第１半導体領域内の前記カウンター領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して形成されることを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
  21. 前記第２絶縁膜および前記第３絶縁膜を形成するとともに前記第２局部酸化膜を選択的に除去した後、前記第１局部酸化膜と当該第２絶縁膜と前記第３絶縁膜をマスクとして、露出する前記第５半導体領域および前記第７半導体領域の表面層に、前記第２半導体領域より不純物濃度の高い第２導電型の不純物イオンを注入し、第２導電型高濃度領域を形成する工程をさらに含むことを特徴とする請求項１８〜２０のいずれか一つに記載の半導体装置の製造方法。
  22. 前記第２半導体領域および前記第３半導体領域は、前記活性部の内周部では、同一の前記遮蔽膜および前記制御電極をマスクとして、前記第１半導体領域の表面層に連続して形成されることを特徴とする請求項１８〜２１のいずれか一つに記載の半導体装置の製造方法。
  23. 前記遮蔽膜は、窒化膜によって形成されていることを特徴とする請求項１８〜２２のいずれか一つに記載の半導体装置の製造方法。
  24. 前記第１導電層および前記第２導電層は、半導体で形成されることを特徴とする請求項１８〜２３のいずれか一つに記載の半導体装置の製造方法。
  25. 前記第１導電層および前記第２導電層に、第１導電型の不純物を導入する工程をさらに含むことを特徴とする請求項２４に記載の半導体装置の製造方法。
  26. 前記第１導電層は第１導電型の不純物を導入した半導体層として形成され、前記第２導電層は金属層として形成されることを特徴とする請求項１８〜２３のいずれか一つに記載の半導体装置の製造方法。
  27. 前記制御電極に、第１導電型の不純物を導入する工程をさらに含むことを特徴とする請求項１〜２６のいずれか一つに記載の半導体装置の製造方法。
  28. 前記第１半導体領域と前記第２電極との間に、第１導電型低抵抗層が設けられていることを特徴とする請求項１〜２７のいずれか一つに記載の半導体装置の製造方法。
  29. 前記第１半導体領域と前記第２電極との間に、第２導電型の第４半導体領域が設けられていることを特徴とする請求項１〜２７のいずれか一つに記載の半導体装置の製造方法。
  30. 同一の半導体基板上に、活性部と、当該活性部を囲む耐圧構造部を設けた半導体装置において、
    第１導電型の第１半導体領域と、
    前記第１半導体領域のおもて面側の表面層に選択的に設けられた第２導電型の第２半導体領域と、
    前記第２半導体領域の表面層に選択的に設けられた第１導電型の第３半導体領域と、
    前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面に第１絶縁膜を介して設けられた制御電極と、
    前記制御電極を覆う第２絶縁膜と、
    前記第３半導体領域に接し、前記制御電極と前記第２絶縁膜によって絶縁された第１電極と、
    前記第１半導体領域の裏面側に設けられた第２電極と、
    前記第１半導体領域よりも高い不純物濃度、および前記第２半導体領域よりも低い不純物濃度を有し、当該第２半導体領域に接し、当該第２半導体領域を囲み、当該第２半導体領域よりも深く設けられた第２導電型の第５半導体領域と、
    前記第５半導体領域と同一の不純物濃度を有し、当該第５半導体領域に接して、当該第５半導体領域を囲み、当該第５半導体領域と同一の深さで設けられた第２導電型の第６半導体領域と、
    前記第５半導体領域と同一の不純物濃度を有し、当該第６半導体領域に接して、前記第６半導体領域を囲み、当該第５半導体領域と同一の深さで設けられた第２導電型の第７半導体領域と、
    前記第５半導体領域、前記第６半導体領域および前記第７半導体領域の表面層に選択的に設けられた第１局部酸化膜と、
    前記第１局部酸化膜に接し、前記第５半導体領域、前記第６半導体領域および前記第７半導体領域の表面層に選択的に設けられた第２局部酸化膜と、
    前記第６半導体領域の上に、前記第１局部酸化膜を介して設けられた第１導電層と、
    前記第１導電層と離れて、前記第７半導体領域の上に、前記第２局部酸化膜を介して設けられた第２導電層と、
    前記第１導電層および前記第２導電層の表面に選択的に設けられた第３絶縁膜と、
    前記第２導電層に接する第３電極と、
    を備え、
    前記第１導電層は、ループ状に設けられ、
    前記第２導電層は、前記第１導電層を囲むループ状に設けられ、
    前記第２導電層または当該第２導電層に接する前記第３電極の活性部側の端部は、前記第６半導体領域の一部を覆うように設けられることを特徴とする半導体装置。
  31. 前記第１半導体領域の表面層に設けられた第１導電型のカウンター領域をさらに備え、
    前記第２半導体領域は、前記第１半導体領域内の前記カウンター領域の表面層に設けられ、
    前記制御電極は、前記第１半導体領域内の前記カウンター領域と前記第３半導体領域とに挟まれた前記第２半導体領域の表面上に前記第１絶縁膜を介して設けられることを特徴とする請求項３０に記載の半導体装置。
  32. 前記第５半導体領域および前記第７半導体領域の表面層に設けられ、前記第２半導体領域より高い不純物濃度を有する第２導電型高濃度領域をさらに備えることを特徴とする請求項３０または３１に記載の半導体装置。
  33. 前記第１導電層および前記第２導電層は、第１導電型の不純物を添加した導電性の半導体層であることを特徴とする請求項３０〜３２のいずれか一つに記載の半導体装置。
  34. 前記第１導電層は第１導電型の不純物を添加した導電性の半導体層であり、前記第２導電層は金属層であることを特徴とする請求項３０〜３２のいずれか一つに記載の半導体装置。
  35. 前記制御電極は、第１導電型の不純物を添加した導電性の半導体層であることを特徴とする請求項３０〜３４のいずれか一つに記載の半導体装置。
  36. 前記第１半導体領域と前記第２電極との間に、第１導電型低抵抗層が設けられていることを特徴とする請求項３０〜３５のいずれか一つに記載の半導体装置。
  37. 前記第１半導体領域と前記第２電極との間に、第２導電型の第４半導体領域が設けられていることを特徴とする請求項３０〜３５のいずれか一つに記載の半導体装置。
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