JP2007227776A

JP2007227776A - 半導体装置及びその製造方法

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Publication number: JP2007227776A
Application number: JP2006048727A
Authority: JP
Inventors: Yasunari Tagami; 康成田上; Yoshiro Matsumoto; 好朗松本
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2006-02-24
Filing date: 2006-02-24
Publication date: 2007-09-06

Abstract

【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ３の形成領域において、キャパシタの下部電極用のＰ型の拡散層４１上には、キャパシタ３の誘電膜用のシリコン酸化膜４２が形成されている。シリコン酸化膜４２上には、キャパシタ３の上部電極用のポリシリコン膜４３、４４が形成されている。そして、ポリシリコン膜４３の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜４２の膜厚が所望の範囲となり、キャパシタ３の容量値は精度よく形成される。
【選択図】図１

Description

本発明は、キャパシタの容量値を安定させることを目的とする半導体装置及びその製造方法に関する。

従来の半導体装置の製造方法の一実施例として、下記のキャパシタが知られている。Ｐ型の半導体基板を準備し、半導体基板上の所望の領域にレジスト膜を形成する。レジスト膜をマスクとして用い、半導体基板に下部電極用のＮ型の拡散層をイオン注入法により形成する。そして、Ｎ型の拡散層上に絶縁膜を形成した後、絶縁膜上に上部電極用のポリシリコン膜とタングステンシリサイド（ＷＳｉ）膜を形成する。このとき、下部電極用のＮ型の拡散層は、専用の拡散工程または他の半導体素子（例えば、バイポーラトランジスタのエミッタ領域用の拡散層）との共用工程で形成される。また、キャパシタの絶縁膜は、ＭＯＳトランジスタのゲート酸化膜と共用工程で形成される。更に、上部電極用のポリシリコン膜とタングステンシリサイド膜は、ＭＯＳトランジスタのゲート電極と共用工程で形成される。（例えば、特許文献１参照。）。
特開平１０−９３０１８号公報（第５−６頁、第１−３図）

従来の半導体装置では、キャパシタの誘電膜として用いられる絶縁膜は、キャパシタの下部電極として用いられるＮ型の拡散層が形成された後に、Ｎ型の拡散層上に形成されている。そして、キャパシタの絶縁膜は、例えば、Ｎ型不純物として用いられたリン（Ｐ）により増速酸化されてしまう。この構造により、キャパシタの絶縁膜の膜厚が厚くなり、キャパシタの容量値が低減するという問題がある。

また、従来の半導体装置の製造方法では、キャパシタの下部電極用のＮ型の拡散層を形成した後に、Ｎ型の拡散層上面にキャパシタの絶縁膜を形成する。この製造方法により、キャパシタの絶縁膜は、例えば、Ｎ型不純物として用いられたリン（Ｐ）により増速酸化し、キャパシタの絶縁膜の膜厚を所望の範囲に形成し難いという問題がある。

特に、上述したように、同一基板上に形成されるバイポーラトランジスタのエミッタ領域用の拡散層とキャパシタの下部電極用のＮ型の拡散層とを共用工程により形成する場合には、Ｎ型の拡散層は高不純物濃度となり、上記増速酸化が顕著となるという問題がある。その結果、キャパシタの絶縁膜の膜厚が厚くなり、キャパシタの容量値が低減するという問題がある。

また、従来の半導体装置の製造方法では、キャパシタの下部電極用のＮ型の拡散層を形成した後に、Ｎ型の拡散層上面にキャパシタの絶縁膜を形成する。このとき、キャパシタのＮ型の拡散層を専用工程で形成し、低不純物濃度とする場合、キャパシタの絶縁膜の増速酸化を低減させることができる。しかしながら、キャパシタのＮ型の拡散層が低不純物濃度のため、空乏層が広がり易く、キャパシタの容量値が印加電圧により大きく変動してしまうという問題がある。更に、下部電極用のＮ型の拡散層を専用工程で形成する場合、マスク枚数が増加する等、製造コストが増大するという問題がある。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体層と、前記半導体層表面から形成され、キャパシタの下部電極として用いられる拡散層と、前記半導体層上に形成され、キャパシタの誘電膜として用いられる絶縁膜と、前記絶縁膜上に形成され、キャパシタの上部電極として用いられるシリコン膜とを有し、前記シリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記シリコン膜を通過し、前記シリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いられる絶縁膜が所望の膜厚となり、キャパシタの容量値が安定する。

また、本発明の半導体装置は、前記シリコン膜は、前記絶縁膜上に形成される第１のシリコン膜と、前記第１のシリコン膜上に形成される第２のシリコン膜とから成り、前記第１のシリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記第１のシリコン膜を通過し、前記第１のシリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いられる絶縁膜が、増速酸化することを防止できる。

また、本発明の半導体装置は、前記第１のシリコン膜の膜厚が、１０Å〜５００Åであることを特徴とする。従って、本発明では、キャパシタの下部電極として用いられる拡散層を形成する不純物が、第１のシリコン膜を通過することができる。

また、本発明の半導体装置の製造方法は、半導体層上にキャパシタの誘電膜として用いる絶縁膜を形成し、前記絶縁膜上にキャパシタの上部電極として用いる第１のシリコン膜を形成する工程と、前記第１のシリコン膜上から前記半導体層にイオン注入法により不純物を注入した後熱拡散し、前記第１のシリコン膜下方にキャパシタの下部電極として用いる拡散層を形成する工程と、前記第１のシリコン膜上に第２のシリコン膜を形成し、前記上部電極を形成する工程とを有することを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止できる。また、イオン注入時にキャパシタ用の絶縁膜が第１のシリコン膜により被覆されるため、絶縁膜の膜質劣化を防止できる。

また、本発明の半導体装置の製造方法は、前記第１及び第２のシリコン膜を形成する工程は、前記半導体層に形成されるＭＯＳトランジスタのゲート電極を形成する工程と共用工程であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止しつつ、製造コストを低減することができる。

また、本発明の半導体装置の製造方法は、前記拡散層を形成する工程は、前記半導体層に形成されるＮＰＮトランジスタのエミッタ領域またはコレクタ領域を構成する拡散層を形成する工程と共用工程であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止しつつ、製造コストを低減することができる。

また、本発明の半導体装置の製造方法は、前記第１のシリコン膜は、１０Å〜５００Åとなる膜厚で形成することを特徴とする。従って、本発明では、第１のシリコン膜上からイオン注入法により、キャパシタの下部電極として用いる拡散層を形成することができる。

また、本発明の半導体装置の製造方法は、前記半導体基板と前記エピタキシャル層とを複数の素子形成領域へと区分する分離領域を形成する工程とを有し、前記第１の一導電型の拡散層を形成する工程は、前記分離領域を構成し、前記エピタキシャル層表面から形成する第３の一導電型の拡散層を形成する工程と共用工程であることを特徴とする。従って、本発明では、マスク枚数を低減でき、製造コストを低減することができる。

本発明では、キャパシタの上部電極が複数層のシリコン膜により形成されている。そして、キャパシタの誘電膜上のシリコン膜の膜厚は、イオン注入法により不純物が通過できる膜厚である。この構造により、キャパシタの誘電膜の膜厚は所望の膜厚となり、キャパシタの容量値は安定する。

また、本発明では、エピタキシャル層上にキャパシタの誘電膜及び上部電極のシリコン膜を形成した後に、キャパシタの下部電極の拡散層を形成する。この製造方法により、キャパシタの誘電膜としての酸化膜が増速酸化することを抑止できる。

また、本発明では、誘電膜用の絶縁膜上にシリコン膜を被覆した状態で、シリコン膜上から不純物をイオン注入する。この製造方法より、絶縁膜の膜質劣化を防止できる。

また、本発明では、半導体基板上に形成される他の半導体素子を形成する工程と共用して、キャパシタを形成する。この製造方法により、キャパシタの誘電膜としての酸化膜が増速酸化することを抑止しつつ、製造コストを低減することができる。

以下に、本発明の一実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。

図１に示す如く、横型ＰＮＰトランジスタ１、Ｎチャネル型ＭＯＳトランジスタ２及びキャパシタ３とが、同一のＰ型の単結晶シリコン基板４上に形成されている。

先ず、横型ＰＮＰトランジスタ１は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、Ｎ型の埋込拡散層６と、コレクタ領域として用いられるＰ型の拡散層７、８と、ベース領域として用いられるＮ型の拡散層９と、エミッタ領域として用いられるＰ型の拡散層１０とから構成されている。

Ｎ型のエピタキシャル層５は、Ｐ型の単結晶シリコン基板４上に形成されている。

Ｎ型の埋込拡散層６は、基板４とエピタキシャル層５とに渡り形成されている。

Ｐ型の拡散層７、８は、エピタキシャル層５に形成されている。Ｐ型の拡散層７、８は、Ｐ型の拡散層１０の周囲に形成され、コレクタ領域として用いられる。

Ｎ型の拡散層９は、エピタキシャル層５に形成されている。Ｎ型のエピタキシャル層５はベース領域として用いられ、Ｎ型の拡散層９はベース引き出し領域として用いられる。

Ｐ型の拡散層１０は、エピタキシャル層５に形成されている。Ｐ型の拡散層１０は、エミッタ領域として用いられる。

絶縁層１１が、エピタキシャル層５上面に形成されている。絶縁層１１は、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１１にコンタクトホール１２、１３、１４が形成されている。

コンタクトホール１２、１３、１４には、アルミ合金、例えば、Ａｌ−Ｓｉ膜１５が選択的に形成され、コレクタ電極１６、エミッタ電極１７及びベース電極１８が形成されている。

次に、Ｎチャネル型ＭＯＳトランジスタ２は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、Ｎ型の埋込拡散層１９と、バックゲート領域として用いられるＰ型の拡散層２０、２１と、ソース領域として用いられるＮ型の拡散層２２、２３、２４と、ドレイン領域として用いられるＮ型の拡散層２５、２６、２７、２８と、ゲート電極２９、３０とから構成されている。

Ｎ型の埋込拡散層１９は、基板４とエピタキシャル層５とに渡り、形成されている。

Ｐ型の拡散層２０が、エピタキシャル層５に形成されている。Ｐ型の拡散層２０には、その形成領域を重畳させるように、Ｐ型の拡散層２１が形成されている。そして、Ｐ型の拡散層２０は、バックゲート領域として用いられ、Ｐ型の拡散層２１は、バックゲート引き出し領域として用いられる。

Ｎ型の拡散層２２、２３、２４が、Ｐ型の拡散層２０に形成されている。Ｎ型の拡散層２２、２３、２４は、ソース領域として用いられる。Ｎ型の拡散層２３、２４とＰ型の拡散層２１とはソース電極３８に接続し、同電位となる。尚、Ｎ型の拡散層２３、２４は、Ｐ型の拡散層２１の周囲に一環状に形成されている場合でも良い。

Ｎ型の拡散層２５、２６、２７、２８が、エピタキシャル層５に形成されている。Ｎ型の拡散層２５、２６、２７、２８はドレイン領域として用いられる。そして、ゲート電極２９、３０下方に位置し、Ｎ型の拡散層２２とＮ型の拡散層２５、２６との間に位置するＰ型の拡散層２０は、チャネル領域として用いられる。尚、Ｎ型の拡散層２５と２６とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、Ｎ型の拡散層２７、２８は、同様に、一環状に形成されている場合でも、個別に形成されている場合でもよい。

ゲート電極２９、３０は、ゲート酸化膜３１上面に形成されている。ゲート電極２９、３０は、例えば、ポリシリコン膜３２、３３の２層構造により形成されている。そして、ポリシリコン膜３２は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜３３は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、ゲート電極２９、３０は、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、ゲート電極２９、３０は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。

絶縁層１１が、エピタキシャル層５上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１１にコンタクトホール３４、３５、３６が形成されている。尚、コンタクトホール３４、３６は、一環状に形成されている場合でも、個別に形成されている場合でもよい。

コンタクトホール３４、３５、３６には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜３７が選択的に形成され、ソース電極３８及びドレイン電極３９、４０が形成されている。尚、図１に示した断面では、ゲート電極２９、３０への配線層は図示していないが、その他の領域で配線層と接続している。また、尚、ドレイン電極３９、４０は、一環状に形成されている場合でも、個別に形成されている場合でもよい。

次に、キャパシタ３は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、下部電極として用いられるＰ型の拡散層４１と、誘電膜として用いられるシリコン酸化膜４２と、上部電極として用いられるポリシリコン膜４３、４４とから構成されている。

Ｎ型のエピタキシャル層５は、Ｐ型の単結晶シリコン基板４上に形成されている。尚、本実施の形態では、基板４上に１層のエピタキシャル層５が形成されている場合を示すが、この場合に限定するものではない。例えば、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。

Ｐ型の拡散層４１が、エピタキシャル層５に形成されている。Ｐ型の拡散層４１は、キャパシタ３の下部電極として用いられる。

シリコン酸化膜４２が、Ｐ型の拡散層４１が配置されているエピタキシャル層５上に形成されている。シリコン酸化膜４２は、キャパシタ３の誘電膜として用いられる。そして、シリコン酸化膜４２は、その膜厚が、例えば、５０〜２００（Å）の範囲となるように形成されている。尚、詳細は後述するが、シリコン酸化膜４２は、ゲート酸化膜３１と共用工程で形成され、シリコン酸化膜４２の膜厚は、ゲート酸化膜３１の膜厚と、実質、同一となる。

ポリシリコン膜４３、４４が、シリコン酸化膜４２上に２層構造により形成されている。ポリシリコン膜４３、４４は、キャパシタの上部電極として用いられる。ポリシリコン膜４３は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜４４は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、上部電極は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。

絶縁層１１が、エピタキシャル層５上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１１にコンタクトホール４５が形成されている。

コンタクトホール４５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜４６が選択的に形成されている。上部電極を構成するシリコン膜４３、４４には、アルミ合金膜４６等から成る配線層を介して所望の電位が印加される。尚、図１に示した断面では、下部電極として用いられるＰ型の拡散層４１への配線層は図示していないが、その他の領域で配線層と接続し、所望の電位が印加される。

上述したように、本実施の形態では、キャパシタの上部電極は、少なくとも２層のポリシリコン膜４３、４４から形成されている。詳細は、半導体装置の製造方法の説明で後述するが、ポリシリコン膜４３の膜厚は、Ｐ型の拡散層４１を形成するＰ型の不純物、例えば、ボロン（Ｂ）がイオン注入法により通過できる膜厚である。この構造により、シリコン酸化膜４２及びポリシリコン膜４３が形成された後にＰ型の拡散層４１が形成される。そして、キャパシタ３の誘電膜としてのシリコン酸化膜４２が増速酸化することを抑止し、シリコン酸化膜４２は、所望の膜厚となり、キャパシタ３の容量値が低減することを防止できる。つまり、キャパシタ３の誘電膜としてのシリコン酸化膜４２の膜厚が所望の範囲内で形成されることで、キャパシタ３の容量値を精度良く、安定させることができる。

次に、本発明の一実施の形態である、図１に示す半導体装置に関し、その製造方法について、図２〜図９を参照し、詳細に説明する。図２〜図９は、本実施の形態における半導体装置の製造方法を説明するための断面図である。

先ず、図２に示す如く、Ｐ型の単結晶シリコン基板４を準備する。基板４上にシリコン酸化膜４７を形成し、Ｎ型の埋込拡散層６、１９の形成領域上に開口部が形成されるように、シリコン酸化膜４７を選択的に除去する。そして、シリコン酸化膜４７をマスクとして用い、基板４の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４８を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層６、１９を形成した後、シリコン酸化膜４７及び液体ソース４８を除去する。

次に、図３に示す如く、基板４上にシリコン酸化膜４９を形成し、シリコン酸化膜４９上にフォトレジスト５０を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層５１、５２、５３、５４が形成される領域上のフォトレジスト５０に開口部を形成する。その後、基板４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト５０を除去し、熱拡散し、Ｐ型の埋込拡散層５１、５２、５３、５４を形成した後、シリコン酸化膜４９を除去する。

次に、図４に示す如く、基板４を気相エピタキシャル成長装置のサセプタ上に配置し、基板４上にＮ型のエピタキシャル層５を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層５の形成工程における熱処理により、Ｎ型の埋込拡散層６、１９及びＰ型の埋込拡散層５１、５２、５３、５４が熱拡散される。

次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層５にＰ型の拡散層５５、５６、５７、５８を形成する。その後、エピタキシャル層５の所望の領域にＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）酸化膜５９、６０、６１、６２を形成する。このとき、ＬＯＣＯＳ酸化膜５９、６０、６１、６２の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。

次に、図５に示す如く、エピタキシャル層５上にシリコン酸化膜６３を形成し、シリコン酸化膜６３上にフォトレジスト６４を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層２０が形成される領域上のフォトレジスト６４に開口部を形成する。そして、エピタキシャル層５の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。フォトレジスト６４を除去し、熱拡散し、Ｐ型の拡散層２０を形成した後、シリコン酸化膜６３を除去する。

次に、図６に示す如く、エピタキシャル層５上にシリコン酸化膜４２を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタ２の形成領域では、シリコン酸化膜４２はゲート酸化膜３１（図１参照）として用いられる。また、キャパシタ３の形成領域では、シリコン酸化膜４２はキャパシタ３の誘電膜として用いられる。つまり、Ｎチャネル型ＭＯＳトランジスタ２のゲート酸化膜３１及びキャパシタ３の誘電膜は、同一の熱酸化工程で形成され、シリコン酸化膜４２は、その膜厚が、例えば、５０〜２００（Å）の範囲となるように形成される。特に、キャパシタ３の形成領域では、エピタキシャル層５にＰ型の拡散層及びＮ型の拡散層が形成されていない状態で熱酸化を行うことで、シリコン酸化膜４２が増速酸化することを抑止し、所望の膜厚の範囲内に形成することができる。

次に、シリコン酸化膜４２上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極２９、３０（図１参照）用のポリシリコン膜３２及びキャパシタ３の上部電極用のポリシリコン膜４３を形成する。尚、ポリシリコン膜３２、４３は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成される。

その後、シリコン酸化膜４２上にフォトレジスト６５を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７、８、１０、４１が形成される領域上のフォトレジスト６５に開口部を形成する。そして、エピタキシャル層５の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１６０〜１８０（ｋｅＶ）、導入量１．０×１０^１５〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト６５を除去し、熱拡散し、Ｐ型の拡散層７、８、１０、４１を形成する。このとき、キャパシタ３の形成領域では、ポリシリコン膜４３上から、ホウ素（Ｂ）がエピタキシャル層５へとイオン注入される。その後、ホウ素（Ｂ）が熱拡散され、Ｐ型の拡散層４１が形成される。つまり、上述したように、キャパシタ３の誘電膜として用いられるシリコン酸化膜４２を形成した後に、高不純物濃度のＰ型の拡散層４１を形成することで、シリコン酸化膜４２の増速酸化を抑止できる。

更に、シリコン酸化膜４２上にポリシリコン膜４３を被覆し、ポリシリコン膜４３上から不純物をイオン注入することで、シリコン酸化膜４２の膜質劣化を防止できる。また、シリコン酸化膜４２上にポリシリコン膜４３が形成された状態でＰ型の拡散層４１を熱拡散することで、シリコン酸化膜４２の膜厚を、所望の範囲内に維持することができる。

尚、横型ＰＮＰトランジスタ１のコレクタ用のＰ型の拡散層７、８及びエミッタ用のＰ型の拡散層１０とキャパシタ３の下部電極用のＰ型の拡散層４１とを共用工程により形成することで、マスク枚数が低減できる等、製造コストを低減することができる。

次に、図７に示す如く、シリコン酸化膜４２上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極２９、３０用のポリシリコン膜３３及びキャパシタ３の上部電極用のポリシリコン膜４４を形成する。このとき、ポリシリコン膜３３、４４は、その膜厚が、例えば、５００〜５０００（Å）となるように形成される。つまり、ポリシリコン膜３３、４４の膜厚の調整により、ゲート電極２９、３０及び上部電極は所望の膜厚となる。

その後、シリコン酸化膜４２上にフォトレジスト６６を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層２２、２５、２６が形成される領域上のフォトレジスト６６に開口部を形成する。エピタキシャル層５の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１９０（ｋｅＶ）、導入量１．０×１０^１１〜１．０×１０^１５（／ｃｍ^２）でイオン注入する。その後、フォトレジスト６６を除去し、リン（Ｐ）を熱拡散し、Ｎ型の拡散層２２、２５、２６を形成する。

尚、Ｎチャネル型ＭＯＳトランジスタ２のゲート電極２９、３０を形成する工程と、キャパシタ３の上部電極を形成する工程とが、共用工程で形成されている。この製造方法により、マスク枚数を低減できる等、製造コストを低減することができる。

次に、図８に示す如く、シリコン酸化膜４２上にフォトレジスト６７を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層９、２３、２４、２７、２８が形成される領域上のフォトレジスト６７に開口部を形成する。そして、エピタキシャル層５の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト６７を除去し、熱拡散し、Ｎ型の拡散層９、２３、２４、２７、２８を形成する。

次に、図９に示す如く、エピタキシャル層５上に絶縁層１１として、例えば、ＢＰＳＧ膜及びＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングで、絶縁層１１にコンタクトホール１２、１３、１４、３４、３５、３６、４５を形成する。コンタクトホール１２、１３、１４、３４、３５、３６、４５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、コレクタ電極１６、エミッタ電極１７、ベース電極１８、ソース電極３８、ドレイン電極３９、４０及びキャパシタ３の上部電極へ接続する配線層を形成する。

尚、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタのゲート電極及びキャパシタの上部電極が、２層のポリシリコン膜から形成される場合について説明したが、この場合に限定するものではない。少なくともキャパシタの誘電膜用のシリコン酸化膜及びキャパシタの上部電極用のポリシリコン膜の一部を形成した後に、キャパシタの下部電極用の拡散層を形成できる製造方法であれば、キャパシタの上部電極は、３層以上の複数層の構造であってもよい。また、キャパシタの上部電極が単層のシリコン膜から形成される場合には、キャパシタの誘電膜用のシリコン酸化膜上に上部電極用の単層のシリコン膜を形成した後に、キャパシタの下部電極用の拡散層を形成する場合でもよい。また、Ｎチャネル型ＭＯＳトランジスタのゲート電極及びキャパシタの上部電極は、例えば、ポリシリコン膜とタングステンシリサイド膜との２層構造の場合でもよい。

また、本実施の形態では、横型ＰＮＰトランジスタのエミッタ領域またはコレクタ領域用の拡散層を形成する工程と、キャパシタの下部電極用の拡散層を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、縦型ＰＮＰトランジスタのエミッタ領域またはコレクタ領域用の拡散層を形成する工程との共用工程により、キャパシタの下部電極用の拡散層を形成する場合でもよい。また、分離領域が配置される領域であり、ＬＯＣＯＳ酸化膜の下方に反転防止用の拡散層を形成する工程との共用工程により、キャパシタの下部電極用の拡散層を形成する場合でもよい。これらの場合においても、マスク枚数が低減できる等、製造コストを低減することができる。

また、本実施の形態では、横型ＰＮＰトランジスタのエミッタ領域またはコレクタ領域用の拡散層を形成する工程と、キャパシタの下部電極用の拡散層を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、キャパシタの下部電極用の拡散層を形成する工程を専用工程とする場合でもよい。この場合には、キャパシタの下部電極用の拡散層の不純物濃度は、キャパシタの容量値の電圧依存特性に適した範囲に設定することができる。つまり、この場合には、キャパシタの容量値の電圧依存特性を低減したキャパシタを形成することができる。更に、キャパシタの誘電膜用のシリコン酸化膜の増速酸化を抑止し、キャパシタの容量値を安定させることができる。

また、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタのゲート電極を形成する工程と、キャパシタの上部電極を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、それぞれの形成工程を専用工程とする場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の一実施の形態である半導体装置について、図１０を参照し、詳細に説明する。図１０は、本実施の形態における半導体装置を説明するための断面図である。

図１０に示す如く、Ｎチャネル型ＭＯＳトランジスタ７１及びキャパシタ７２とが、同一のＰ型の単結晶シリコン基板７３上に形成されている。

先ず、Ｎチャネル型ＭＯＳトランジスタ７１は、主に、Ｐ型の単結晶シリコン基板７３と、Ｎ型のエピタキシャル層７４と、Ｎ型の埋込拡散層７５と、バックゲート領域として用いられるＰ型の拡散層７６、７７と、ソース領域として用いられるＮ型の拡散層７８、７９、８０と、ドレイン領域として用いられるＮ型の拡散層８１、８２、８３、８４と、ゲート電極８５、８６とから構成されている。

Ｎ型のエピタキシャル層７４は、Ｐ型の単結晶シリコン基板７３上に形成されている。

Ｎ型の埋込拡散層７５は、基板７３とエピタキシャル層７４とに渡り、形成されている。

Ｐ型の拡散層７６が、エピタキシャル層７４に形成されている。Ｐ型の拡散層７６には、その形成領域を重畳させるように、Ｐ型の拡散層７７が形成されている。そして、Ｐ型の拡散層７６は、バックゲート領域として用いられ、Ｐ型の拡散層７７は、バックゲート引き出し領域として用いられる。

Ｎ型の拡散層７８、７９、８０が、Ｐ型の拡散層７６に形成されている。Ｎ型の拡散層７８、７９、８０は、ソース領域として用いられる。Ｎ型の拡散層７９、８０とＰ型の拡散層７７とはソース電極９５に接続し、同電位となる。尚、Ｎ型の拡散層７９、８０は、Ｐ型の拡散層７７の周囲に一環状に形成されている場合でも良い。

Ｎ型の拡散層８１、８２、８３、８４が、エピタキシャル層７４に形成されている。Ｎ型の拡散層８１、８２、８３、８４はドレイン領域として用いられる。そして、ゲート電極８５、８６下方に位置し、Ｎ型の拡散層７８とＮ型の拡散層８１、８２との間に位置するＰ型の拡散層７６は、チャネル領域として用いられる。尚、Ｎ型の拡散層８１、８２は、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、Ｎ型の拡散層８３、８４は、同様に、一環状に形成されている場合でも、個別に形成されている場合でもよい。

ゲート電極８５、８６は、ゲート酸化膜８７上面に形成されている。ゲート電極８５、８６は、例えば、ポリシリコン膜８８、８９の２層構造により形成されている。そして、ポリシリコン膜８８は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜８９は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、ゲート電極８５、８６は、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、ゲート電極８５、８６は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。

絶縁層９０が、エピタキシャル層７４上面に形成されている。絶縁層９０は、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層９０にコンタクトホール９１、９２、９３が形成されている。尚、コンタクトホール９１、９３は、一環状に形成されている場合でも、個別に形成されている場合でもよい。

コンタクトホール９１、９２、９３には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜９４が選択的に形成され、ソース電極９５及びドレイン電極９６、９７が形成されている。尚、図１に示した断面では、ゲート電極８５、８６への配線層は図示していないが、その他の領域で配線層と接続している。また、尚、ドレイン電極９６、９７は、一環状に形成されている場合でも、個別に形成されている場合でもよい。

次に、キャパシタ７２は、主に、Ｐ型の単結晶シリコン基板７３と、Ｎ型のエピタキシャル層７４と、下部電極として用いられるＰ型の拡散層９８と、誘電膜として用いられるシリコン酸化膜９９と、上部電極として用いられるポリシリコン膜１００、１０１とから構成されている。

Ｎ型のエピタキシャル層７４は、Ｐ型の単結晶シリコン基板７３上に形成されている。尚、本実施の形態では、基板７３上に１層のエピタキシャル層７４が形成されている場合を示すが、この場合に限定するものではない。例えば、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。

Ｐ型の拡散層９８が、エピタキシャル層７４に形成されている。Ｐ型の拡散層９８は、キャパシタ７２の下部電極として用いられる。そして、Ｐ型の拡散層９８は、分離領域１０２を構成するＰ型の拡散層１０３との共用工程により形成されている。

シリコン酸化膜９９が、Ｐ型の拡散層９８が配置されているエピタキシャル層７４上に形成されている。シリコン酸化膜９９は、キャパシタ７２の誘電膜として用いられる。

ポリシリコン膜１００、１０１が、シリコン酸化膜９９上に２層構造により形成されている。ポリシリコン膜１００、１０１は、キャパシタの上部電極として用いられる。ポリシリコン膜１００は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜１０１は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、上部電極は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。

絶縁層９０が、エピタキシャル層７４上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層９０にコンタクトホール１０４が形成されている。

コンタクトホール１０４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜１０５が選択的に形成されている。上部電極を構成するシリコン膜１００、１０１には、アルミ合金膜１０５等から成る配線層を介して所望の電位が印加される。尚、図１０に示した断面では、下部電極として用いられるＰ型の拡散層９８への配線層は図示していないが、その他の領域で配線層と接続し、所望の電位が印加される。

上述したように、本実施の形態では、キャパシタの上部電極は、少なくとも２層のポリシリコン膜１００、１０１から形成されている。詳細は、半導体装置の製造方法の説明で後述するが、ポリシリコン膜１００の膜厚は、Ｐ型の拡散層９８を形成するＰ型の不純物、例えば、ボロン（Ｂ）がイオン注入法により通過できる膜厚である。この構造により、シリコン酸化膜９９及びポリシリコン膜１００が形成された後にＰ型の拡散層９８が形成される。そして、キャパシタ７２の誘電膜としてのシリコン酸化膜９９が増速酸化することを抑止し、シリコン酸化膜９９は、所望の膜厚となり、キャパシタ７２の容量値が低減することを防止できる。つまり、キャパシタ７２の誘電膜としてのシリコン酸化膜９９の膜厚が所望の範囲内で形成されることで、キャパシタ７２の容量値を精度良く、安定させることができる。

次に、本発明の一実施の形態である、図１０に示す半導体装置に関し、その製造方法について、図１１〜図１８を参照し、詳細に説明する。図１１〜図１８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。

先ず、図１１に示す如く、Ｐ型の単結晶シリコン基板７３を準備する。基板７３上にシリコン酸化膜１０６を形成し、Ｎ型の埋込拡散層７５の形成領域上に開口部が形成されるように、シリコン酸化膜１０６を選択的に除去する。そして、シリコン酸化膜１０６をマスクとして用い、基板７３の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース１０７を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層７５を形成した後、シリコン酸化膜１０６及び液体ソース１０７を除去する。

次に、図１２に示す如く、基板７３上にシリコン酸化膜１０８を形成し、シリコン酸化膜１０８上にフォトレジスト１０９を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層１１０、１１１、１１２が形成される領域上のフォトレジスト１０９に開口部を形成する。その後、基板７３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト１０９を除去し、熱拡散し、Ｐ型の埋込拡散層１１０、１１１、１１２を形成した後、シリコン酸化膜１０８を除去する。

次に、図１３に示す如く、基板７３を気相エピタキシャル成長装置のサセプタ上に配置し、基板７３上にＮ型のエピタキシャル層７４を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層７４の形成工程における熱処理により、Ｎ型の埋込拡散層７５及びＰ型の埋込拡散層１１０、１１１、１１２が熱拡散される。

次に、図１４に示す如く、エピタキシャル層７４上にシリコン酸化膜１１３を形成し、シリコン酸化膜１１３上にフォトレジスト１１４を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７６が形成される領域上のフォトレジスト１１４に開口部を形成する。そして、エピタキシャル層７４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。フォトレジスト１１４を除去し、熱拡散し、Ｐ型の拡散層７６を形成した後、シリコン酸化膜１１３を除去する。

次に、図１５に示す如く、エピタキシャル層７４上にシリコン酸化膜９９を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタ７１の形成領域では、シリコン酸化膜９９はゲート酸化膜８７（図１０参照）として用いられる。また、キャパシタ７２の形成領域では、シリコン酸化膜９９はキャパシタ７２の誘電膜として用いられる。つまり、Ｎチャネル型ＭＯＳトランジスタ７１のゲート酸化膜８７及びキャパシタ７２の誘電膜は、同一の熱酸化工程で形成され、シリコン酸化膜９９は、その膜厚が、例えば、５０〜２００（Å）の範囲となるように形成される。特に、キャパシタ７２の形成領域では、エピタキシャル層７４にＰ型の拡散層及びＮ型の拡散層が形成されていない状態で熱酸化を行うことで、シリコン酸化膜９９が増速酸化することを抑止し、所望の膜厚の範囲内に形成することができる。

次に、シリコン酸化膜９９上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極８５、８６（図１０参照）用のポリシリコン膜８８及びキャパシタ７２の上部電極用のポリシリコン膜１００を形成する。尚、ポリシリコン膜８８、１００は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成される。

その後、シリコン酸化膜９９上にフォトレジスト１１５を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層９８、１１６、１１７、１１８が形成される領域上のフォトレジスト１１５に開口部を形成する。そして、エピタキシャル層７４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１６０〜１８０（ｋｅＶ）、導入量１．０×１０^１５〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト１１５を除去し、熱拡散し、Ｐ型の拡散層９８、１１６、１１７、１１８を形成する。このとき、キャパシタ７２の形成領域では、ポリシリコン膜９９上から、ホウ素（Ｂ）がエピタキシャル層７４へとイオン注入される。その後、ホウ素（Ｂ）が熱拡散され、Ｐ型の拡散層９８が形成される。つまり、上述したように、キャパシタ７２の誘電膜として用いられるシリコン酸化膜９９を形成した後に、高不純物濃度のＰ型の拡散層９８を形成することで、シリコン酸化膜９９の増速酸化を抑止できる。

更に、シリコン酸化膜９９上にポリシリコン膜１００を被覆し、ポリシリコン膜１００上から不純物をイオン注入することで、シリコン酸化膜９９の膜質劣化を防止できる。また、シリコン酸化膜９９上にポリシリコン膜１００が形成された状態でＰ型の拡散層９８を熱拡散することで、シリコン酸化膜９９の膜厚を、所望の範囲内に維持することができる。

更に、分離領域用のＰ型の拡散層１１６、１１７、１１８とキャパシタ７２の下部電極用のＰ型の拡散層９８とを共用工程により形成することで、製造コストを低減することができる。また、分離領域用のＰ型の拡散層１１６、１１７、１１８と共用工程とすることで、Ｐ型の拡散層９８の不純物濃度は、キャパシタの容量値の電圧依存特性に適した範囲に設定することができる。つまり、他の素子特性の影響を受けることなく、Ｐ型の拡散層９８の不純物濃度を設定することができる。

次に、図１６に示す如く、シリコン酸化膜９９上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極８５、８６用のポリシリコン膜８９及びキャパシタ７２の上部電極用のポリシリコン膜１０１を形成する。このとき、ポリシリコン膜８９、１０１は、その膜厚が、例えば、５００〜５０００（Å）となるように形成される。つまり、ポリシリコン膜８９、１０１の膜厚の調整により、ゲート電極８５、８６及び上部電極は所望の膜厚となる。

その後、シリコン酸化膜９９上にフォトレジスト１１９を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７８、８１、８２が形成される領域上のフォトレジスト１１９に開口部を形成する。エピタキシャル層７４の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１９０（ｋｅＶ）、導入量１．０×１０^１１〜１．０×１０^１５（／ｃｍ^２）でイオン注入する。その後、フォトレジスト１１９を除去し、リン（Ｐ）を熱拡散し、Ｎ型の拡散層７８、８１、８２を形成する。

尚、Ｎチャネル型ＭＯＳトランジスタ７１のゲート電極８５、８６を形成する工程と、キャパシタ７２の上部電極を形成する工程とが、共用工程で形成されている。この製造方法により、マスク枚数を低減できる等、製造コストを低減することができる。

次に、図１７に示す如く、シリコン酸化膜９９上にフォトレジスト１２０を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７９、８０、８３、８４が形成される領域上のフォトレジスト１２０に開口部を形成する。そして、エピタキシャル層７４の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト１２０を除去し、熱拡散し、Ｎ型の拡散層７９、８０、８３、８４を形成する。

次に、図１８に示す如く、エピタキシャル層７４上に絶縁層９０として、例えば、ＢＰＳＧ膜及びＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングで、絶縁層９０にコンタクトホール９１、９２、９３、１０４を形成する。コンタクトホール９１、９２、９３、１０４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ソース電極９５、ドレイン電極９６、９７及びキャパシタ７２の上部電極へ接続する配線層を形成する。

また、本実施の形態では、分離領域用の拡散層を形成する工程と、キャパシタの下部電極用の拡散層を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、キャパシタの下部電極用の拡散層を形成する工程を専用工程とする場合でもよい。この場合には、キャパシタの下部電極用の拡散層の不純物濃度は、キャパシタの容量値の電圧依存特性に適した範囲に設定することができる。つまり、この場合には、キャパシタの容量値の電圧依存特性を低減したキャパシタを形成することができる。更に、キャパシタの誘電膜用のシリコン酸化膜の増速酸化を抑止し、キャパシタの容量値を安定させることができる。

本発明の実施の形態における半導体装置を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。

符号の説明

１横型ＰＮＰトランジスタ
２Ｎチャネル型ＭＯＳトランジスタ
３キャパシタ
４Ｐ型の単結晶シリコン基板
５Ｎ型のエピタキシャル層
４１Ｐ型の拡散層
４２シリコン酸化膜
４３ポリシリコン膜
４４ポリシリコン膜

Claims

一導電型の半導体基板と、
前記半導体基板上に形成された逆導電型のエピタキシャル層と、
前記エピタキシャル層表面から形成され、キャパシタの下部電極として用いられる一導電型の拡散層と、
前記エピタキシャル層上に形成され、キャパシタの誘電膜として用いられる絶縁膜と、
前記絶縁膜上に形成され、キャパシタの上部電極として用いられるシリコン膜とを有し、
前記シリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記シリコン膜を通過し、前記シリコン膜下方の前記エピタキシャル層にイオン注入される膜厚であることを特徴とする半導体装置。
前記シリコン膜は、前記絶縁膜上に形成される第１のシリコン膜と、前記第１のシリコン膜上に形成される第２のシリコン膜とから成り、
前記第１のシリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記第１のシリコン膜を通過し、前記第１のシリコン膜下方の前記エピタキシャル層にイオン注入される膜厚であることを特徴とする半導体装置。
前記第１のシリコン膜の膜厚が、１０Å〜５００Åであることを特徴とする請求項２に記載の半導体装置。
前記エピタキシャル層にはＭＯＳトランジスタが形成され、前記絶縁膜の膜厚と前記ＭＯＳトランジスタのゲート酸化膜の膜厚とが同一の膜厚であることを特徴とする請求項１に記載の半導体装置。
一導電型の半導体基板上に逆導電型のエピタキシャル層を形成し、前記エピタキシャル層上にキャパシタの誘電膜として用いる絶縁膜を形成し、前記絶縁膜上にキャパシタの上部電極として用いる第１のシリコン膜を形成する工程と、
前記第１のシリコン膜上から前記エピタキシャル層にイオン注入法により不純物を注入した後熱拡散し、前記第１のシリコン膜下方にキャパシタの下部電極として用いる第１の一導電型の拡散層を形成する工程と、
前記第１のシリコン膜上に第２のシリコン膜を形成し、前記上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記第１及び第２のシリコン膜を形成する工程は、前記エピタキシャル層に形成されるＭＯＳトランジスタのゲート電極を形成する工程と共用工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
前記第１の一導電型の拡散層を形成する工程は、前記エピタキシャル層に形成される横型ＰＮＰトランジスタのエミッタ領域またはコレクタ領域を構成する第２の一導電型の拡散層を形成する工程と共用工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
前記第１のシリコン膜の膜厚は、１０Å〜５００Åとなることを特徴とする請求項５に記載の半導体装置の製造方法。
前記半導体基板と前記エピタキシャル層とを複数の素子形成領域へと区分する分離領域を形成する工程とを有し、
前記第１の一導電型の拡散層を形成する工程は、前記分離領域を構成する第３の一導電型の拡散層を形成する工程と共用工程であることを特徴とする請求項５に記載の半導体装置の製造方法。