JP2007317887A - スルーホール電極の形成方法 - Google Patents
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Abstract
【解決手段】サンドブラスト法によって基板1にスルーホール2,2を形成する。その後、再度、サンドブラスト法によって基板1の上面10に、所定の種類や粒径であるブラスト粒子を所定の圧力で吹き付けて、基板1の上面10を粗面化する。その後、基板1を洗浄する。その後、基板1の上面10から各スルーホール2の壁面22にかけてシートメタル層4を一体に形成する。その後、シートメタル層4の表面全体に銅めっきを成膜して金属めっき層5を形成する。その後、基板1の上面10側を化学的機械的ポリッシング法によってエッチングと同時に研磨を行い、シートメタル層4及び金属めっき層5のうち基板1の上面10に形成された部分を研磨除去し、スルーホール電極3,3を基板1のスルーホール2,2に形成する。
【選択図】図1
Description
本発明の実施形態1について図1を用いて説明する。図1は、スルーホール電極の形成方法を示す工程図である。
本発明の実施形態2について図1を用いて説明する。
本発明の実施形態3について図2を用いて説明する。図2は、実施形態3のスルーホール電極の形成方法を示す工程図である。
本発明の実施形態4について図3を用いて説明する。図3は、実施形態4のスルーホール電極の形成方法を示す工程図である。
10 上面
11 下面
2,2a スルーホール
22,22a 壁面
3,3a スルーホール電極
4 シートメタル層
5 金属めっき層
6 凹部
60 壁面
61 底面
Claims (6)
- 基板にスルーホールを形成する第1工程と、
前記基板の一の面を粗面化する第2工程と、
前記第1工程及び前記第2工程の後に前記基板の前記一の面から前記スルーホールの壁面にかけて導電膜を一体に形成する第3工程と、
前記第3工程の後に前記導電膜のうち前記基板の前記一の面に形成された部分を研磨除去する第4工程と
を有することを特徴とするスルーホール電極の形成方法。 - 基板の一の面に凹部を形成する第1工程と、
前記基板の前記一の面を粗面化する第2工程と、
前記第1工程及び前記第2工程の後に前記基板の前記一の面から前記凹部の壁面及び底面にかけて導電膜を一体に形成する第3工程と、
少なくとも前記第3工程の後に前記導電膜のうち前記基板の前記一の面に形成された部分を研磨除去する第4工程と、
少なくとも前記第3工程の後に、前記導電膜のうち前記凹部の前記底面に形成された部分が前記基板の前記一の面に対向する他の面側の表面に露出するまで当該基板の当該他の面側を研磨してスルーホールを形成する第5工程と
を有することを特徴とするスルーホール電極の形成方法。 - 前記第2工程が、サンドブラスト法によって砥粒を用いて前記基板の前記一の面を粗面化する工程であることを特徴とする請求項1又は2記載のスルーホール電極の形成方法。
- 前記砥粒の粒度が、JIS R 6001に規定された#600以上#2000以下であることを特徴とする請求項3記載のスルーホール電極の形成方法。
- 前記第2工程と前記第3工程との間に前記基板を洗浄する第6工程を有することを特徴とする請求項3又は4記載のスルーホール電極の形成方法。
- 前記第2工程が、ドライエッチング法によって前記基板の前記一の面を粗面化する工程であることを特徴とする請求項1又は2記載のスルーホール電極の形成方法。
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---|---|
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Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009290198A (ja) * | 2008-05-30 | 2009-12-10 | Lg Electronics Inc | 軟性フィルム、表示装置 |
US8310036B2 (en) | 2007-03-05 | 2012-11-13 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8610259B2 (en) | 2010-09-17 | 2013-12-17 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US8610264B2 (en) | 2010-12-08 | 2013-12-17 | Tessera, Inc. | Compliant interconnects in wafers |
US8637968B2 (en) | 2010-12-02 | 2014-01-28 | Tessera, Inc. | Stacked microelectronic assembly having interposer connecting active chips |
US8653644B2 (en) | 2006-11-22 | 2014-02-18 | Tessera, Inc. | Packaged semiconductor chips with array |
US8704347B2 (en) | 2006-11-22 | 2014-04-22 | Tessera, Inc. | Packaged semiconductor chips |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US8735287B2 (en) | 2007-07-31 | 2014-05-27 | Invensas Corp. | Semiconductor packaging process using through silicon vias |
US8791575B2 (en) | 2010-07-23 | 2014-07-29 | Tessera, Inc. | Microelectronic elements having metallic pads overlying vias |
US8796135B2 (en) | 2010-07-23 | 2014-08-05 | Tessera, Inc. | Microelectronic elements with rear contacts connected with via first or via middle structures |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01105206A (ja) * | 1987-10-17 | 1989-04-21 | Sumita Kogaku Glass Seizosho:Kk | 照明用光ファイバ |
JPH02303086A (ja) * | 1989-05-17 | 1990-12-17 | Hitachi Ltd | プリント配線板の製造方法及びそれに用いるスパッタデポジション装置及び銅張積層板 |
JPH05129775A (ja) * | 1991-11-06 | 1993-05-25 | Shirai Denshi Kogyo Kk | プリント配線基板の製造方法 |
JP2002246744A (ja) * | 2001-02-20 | 2002-08-30 | Nec Corp | 導体形成方法およびこれを用いた多層配線基板製造方法 |
JP2003283085A (ja) * | 2002-03-26 | 2003-10-03 | Nec Kansai Ltd | 配線基板 |
JP2003318550A (ja) * | 2002-04-18 | 2003-11-07 | Mitsubishi Electric Corp | 積層配線基板とこれを用いた多層配線組立およびそれらの製造方法 |
JP2006066581A (ja) * | 2004-08-26 | 2006-03-09 | Fuji Photo Film Co Ltd | 導電性パターン材料の製造方法 |
JP2006073787A (ja) * | 2004-09-02 | 2006-03-16 | Matsushita Electric Ind Co Ltd | 半導体素子及びその製造方法 |
-
2006
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01105206A (ja) * | 1987-10-17 | 1989-04-21 | Sumita Kogaku Glass Seizosho:Kk | 照明用光ファイバ |
JPH02303086A (ja) * | 1989-05-17 | 1990-12-17 | Hitachi Ltd | プリント配線板の製造方法及びそれに用いるスパッタデポジション装置及び銅張積層板 |
JPH05129775A (ja) * | 1991-11-06 | 1993-05-25 | Shirai Denshi Kogyo Kk | プリント配線基板の製造方法 |
JP2002246744A (ja) * | 2001-02-20 | 2002-08-30 | Nec Corp | 導体形成方法およびこれを用いた多層配線基板製造方法 |
JP2003283085A (ja) * | 2002-03-26 | 2003-10-03 | Nec Kansai Ltd | 配線基板 |
JP2003318550A (ja) * | 2002-04-18 | 2003-11-07 | Mitsubishi Electric Corp | 積層配線基板とこれを用いた多層配線組立およびそれらの製造方法 |
JP2006066581A (ja) * | 2004-08-26 | 2006-03-09 | Fuji Photo Film Co Ltd | 導電性パターン材料の製造方法 |
JP2006073787A (ja) * | 2004-09-02 | 2006-03-16 | Matsushita Electric Ind Co Ltd | 半導体素子及びその製造方法 |
Cited By (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9548254B2 (en) | 2006-11-22 | 2017-01-17 | Tessera, Inc. | Packaged semiconductor chips with array |
US9070678B2 (en) | 2006-11-22 | 2015-06-30 | Tessera, Inc. | Packaged semiconductor chips with array |
US8653644B2 (en) | 2006-11-22 | 2014-02-18 | Tessera, Inc. | Packaged semiconductor chips with array |
US8704347B2 (en) | 2006-11-22 | 2014-04-22 | Tessera, Inc. | Packaged semiconductor chips |
US8310036B2 (en) | 2007-03-05 | 2012-11-13 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
US8405196B2 (en) | 2007-03-05 | 2013-03-26 | DigitalOptics Corporation Europe Limited | Chips having rear contacts connected by through vias to front contacts |
US8735205B2 (en) | 2007-03-05 | 2014-05-27 | Invensas Corporation | Chips having rear contacts connected by through vias to front contacts |
US8735287B2 (en) | 2007-07-31 | 2014-05-27 | Invensas Corp. | Semiconductor packaging process using through silicon vias |
JP2009290198A (ja) * | 2008-05-30 | 2009-12-10 | Lg Electronics Inc | 軟性フィルム、表示装置 |
US8796135B2 (en) | 2010-07-23 | 2014-08-05 | Tessera, Inc. | Microelectronic elements with rear contacts connected with via first or via middle structures |
US8791575B2 (en) | 2010-07-23 | 2014-07-29 | Tessera, Inc. | Microelectronic elements having metallic pads overlying vias |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
US9355948B2 (en) | 2010-09-17 | 2016-05-31 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US10354942B2 (en) | 2010-09-17 | 2019-07-16 | Tessera, Inc. | Staged via formation from both sides of chip |
US9847277B2 (en) | 2010-09-17 | 2017-12-19 | Tessera, Inc. | Staged via formation from both sides of chip |
US8809190B2 (en) | 2010-09-17 | 2014-08-19 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
US8610259B2 (en) | 2010-09-17 | 2013-12-17 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
US9362203B2 (en) | 2010-09-17 | 2016-06-07 | Tessera, Inc. | Staged via formation from both sides of chip |
US9099296B2 (en) | 2010-12-02 | 2015-08-04 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages with plural active chips |
US9269692B2 (en) | 2010-12-02 | 2016-02-23 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US9368476B2 (en) | 2010-12-02 | 2016-06-14 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US9620437B2 (en) | 2010-12-02 | 2017-04-11 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
US8637968B2 (en) | 2010-12-02 | 2014-01-28 | Tessera, Inc. | Stacked microelectronic assembly having interposer connecting active chips |
US9224649B2 (en) | 2010-12-08 | 2015-12-29 | Tessera, Inc. | Compliant interconnects in wafers |
US8610264B2 (en) | 2010-12-08 | 2013-12-17 | Tessera, Inc. | Compliant interconnects in wafers |
US8796828B2 (en) | 2010-12-08 | 2014-08-05 | Tessera, Inc. | Compliant interconnects in wafers |
Also Published As
Publication number | Publication date |
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