JP2007142307A - 高速差動信号用多層基板、通信装置およびデータ記憶装置 - Google Patents
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Abstract
【解決手段】オープンスタブがあるビアホールを通過する差動配線に対して、差動特性インピーダンスは一定にしたまま、結合度を小さくする。これによって、結合に起因する後方クロストークノイズの影響を小さく抑えることができるので、ジッタを抑えることができる。
【選択図】図1
Description
Zdiff=2・Zodd (1)
Zcom=Zeven/2 (2)
ここで、記号・は積を示し、Zoddはオッドモードのモードインピーダンス、Zevenはイーブンモードのモードインピーダンスである。
バックプレーンバスについては特許文献2に開示されている。
図1の最上層45には差動信号配線21−1〜21−4が配置され、それぞれビアホール10−1〜10−4から引き出されている。また、マザーボード1の内層42には配線20ー1〜20−2が配置されている。
また、図2の最上層45には差動信号配線21−5〜21−8が配置され、それぞれビアホール10−5〜10−8から引き出されている。また、マザーボード1の内層44には配線20ー3〜20−4が配置されている。
1点目は、内層に配線された層に差があり、図1では配線20−1、20−2は内層42に配置されており、図2では配線20−3、20−4は内層44に配置されている。この結果、ビアホール10−1〜10−4とビアホール10−5〜10−8とでは、オープンスタブ長が異なる。図1および図2のビアホール10のオープンスタブ長は、それぞれの図面内で同じ長さを持つ。しかし、図1のオープンスタブ長は、図2のそれに比べて短い。
3点目は、差動信号配線の配線幅が異なる。図1の配線20−1、20−2の配線幅は、図2の配線20−3、20−4の配線間隔に比べて細い。
Vb=Kb・Vin (3)
ここで後方とはドライブラインの信号伝搬に対して反対方向をいい、Vbは後方の端にある点である。Kbは後方クロストーク係数で損失が無視できるとき次式で与えられ、また、差動インピーダンス(Zdiff)とコモンインピーダンス(Zcom)、或いはイーブンモードインピーダンス(Zeven)とオッドモードインピーダンス(Zodd)とは次式の関係がある。
Kb=(Cm/Co+Lm/Lo)/4 (4)
=1/2・(Zeven−Zodd)/(Zeven+Zodd)
=1/2・(4Zcom−Zdif)/(4Zcom+Zdif) (5)
ここで、Cm、Coは単位長さあたりの伝送線路の相互キャパシタンスと自己キャパシタンスであり、Lm、Loは単位長さあたりの伝送線路の相互インダクタンスと自己インダクタンスである。Vinが矩形波の場合、Vbはその結合線路の結合長の往復伝搬遅延時間に等しい。
この差動配線間の結合を無くしてジッタを減少を利用したのが本実施例である。
図3に示すマザーボード1は、内層42〜44のストリップラインは結合が極めて小さい、すなわち、配線間隔の広い単線2本23−1、23−2で構成し、外層の層41と層42は強く結合したマイクロストリップライン21−2、21−2で構成している。これらは全て同じ差動インピーダンスを持つ。
Vf=Kf・l・d(Vin)/dt (6)
ここで前方とは信号伝搬に対して進行方向にある点であり、Kfは前方クロストーク係数、lは結合配線の結合配線長、d/dtは時間の微分記号である。また、前方クロストーク係数Kfは損失が無視できるとき次式で与えられる。Vinが矩形波の場合、Vfはその時間自分で与えられるのでピーク性の波形となる。
Kf=(Cm/Co−Lm/Lo)/(2Vp) (7)
ここで、Cm、Coは単位長さあたりの伝送線路の相互キャパシタンスと自己キャパシタンスであり、Lm、Loは単位長さあたりの伝送線路の相互インダクタンスと自己インダクタンスであり、Vpは伝搬遅延速度である。
図13において、マザーボード1にモジュール60−1〜60−nが配線20を介して接続されており、マザーボード1はここには示されていない配線間隔を制御された差動信号配線により、信号のジッタを低減させている。
実施例4の図13と異なるのは、モジュール60−1〜60−nに接続されるのはハードディスクアレイ(HDDアレー)300であり、HDDアレー300はモジュール60−1、60−2の2重系に接続されることで信頼性を高めている。
実施例4の図13あるいは実施例5の図14と異なるのは、モジュール60−1〜60−nに接続されるのがハードディスクアレイ300とネットワーク接続経路204の両方であることである。
Claims (7)
- 第1の外層信号層と、第2の外層信号層と、内層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記内層信号層に設けた第3の差動配線対とを含むプリント基板において、
前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対との差動インピーダンスは概ね等しく、前記第1の差動配線対と前記第3の差動配線対との配線間隔が異なっていることを特徴とするプリント基板。 - 第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含むプリント基板において、
前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対と前記第4の差動配線対との差動インピーダンスは概ね等しく、前記第3の差動配線対の配線間隔は前記第4の差動配線対との配線間隔より広いことを特徴とするプリント基板。 - 第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含むプリント基板において、
前記第1の差動配線対と前記第2の差動配線対とはマイクロストリップライン構造を持ち、差動配線間の前方クロストーク係数が負であり、
前記第3の差動配線対と前記第4の差動配線対とはストリップライン構造を持ち、差動インピーダンスが概ね等しく、
前記第3の差動配線対および前記第4の差動配線対の配線間距離は、差動配線間の結合を小さくするように、前記第1の差動配線対および前記第2の差動配線対の配線間距離よりも大きいことを特徴とするプリント基板。 - 請求項2または請求項3に記載のプリント基板であって、
前記第1の外層信号層上にドータボード取付け用ピンを有する第1のコネクタと第2のコネクタを更に設け、
前記第1のコネクタと前記第2のコネクタとのピン間を、前記ビアホールと前記第3の差動配線対または前記第4の差動配線対とで接続することを特徴とするプリント基板。 - マザーボードと、該マザーボードに接続された複数のドータボードとから構成される通信装置において、
前記ドータボードは、前記マザーボードと接続された第1の通信用インタフェースと、ネットワークと接続された第2の通信用インタフェースと、CPUと、メモリとから構成され、
前記マザーボードは、第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含み、前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対と前記第4の差動配線対との差動インピーダンスは概ね等しく、前記第3の差動配線対の配線間隔は前記第4の差動配線対との配線間隔より広いことを特徴とする通信装置。 - マザーボードと、該マザーボードに接続された第1および第2のドータボードと、ハードディスクアレイとから構成されるデータ記憶装置において、
前記第1および第2のドータボードは、前記マザーボードと接続された第1の通信用インタフェースと、前記ハードディスクアレイと接続された第2の通信用インタフェースと、CPUと、メモリとを含んで、2重系を構成し、
前記マザーボードは、第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含み、前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対と前記第4の差動配線対との差動インピーダンスは概ね等しく、前記第3の差動配線対の配線間隔は前記第4の差動配線対との配線間隔より広いことを特徴とするデータ記憶装置。 - マザーボードと、該マザーボードに接続された第1ないし第3のドータボードと、ハードディスクとから構成される通信装置において、
前記第1および第2のドータボードは、前記マザーボードと接続された第1の通信用インタフェースと、前記ハードディスクと接続された第2の通信用インタフェースと、第1のCPUと、第1のメモリとを含んで、2重系を構成し、
前記第3のドータボードは、前記マザーボードと接続された第3の通信用インタフェースと、ネットワークと接続された第4の通信用インタフェースと、第2のCPUと、第2メモリーとから構成され、
前記マザーボードは、第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含み、前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対と前記第4の差動配線対との差動インピーダンスは概ね等しく、前記第3の差動配線対の配線間隔は前記第4の差動配線対との配線間隔より広いことを特徴とする通信装置。
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