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JP2007142307A - 高速差動信号用多層基板、通信装置およびデータ記憶装置 - Google Patents

高速差動信号用多層基板、通信装置およびデータ記憶装置 Download PDF

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Abstract

【課題】差動配線に高速の差動信号を伝送させる時、オープンスタブのあるビアホールを介する場合、ビアのオープンスタブでのインピーダンスミスマッチで波形歪みが生じてジッタが生じ、高速化の課題となっていた。
【解決手段】オープンスタブがあるビアホールを通過する差動配線に対して、差動特性インピーダンスは一定にしたまま、結合度を小さくする。これによって、結合に起因する後方クロストークノイズの影響を小さく抑えることができるので、ジッタを抑えることができる。
【選択図】図1

Description

本発明はプリント基板、通信装置およびデータ記憶装置に係り、特に差動信号路を形成するに好適なプリント基板およびそれを用いた通信装置ならびにデータ記憶装置に関する。
LSI間を信号伝送する方法として、LSI間を2本の信号配線からなる差動配線で接続して情報を送受信するシリアル伝送がある。LSI間を結ぶシリアル伝送用のプリント基板に構成された配線は、通常、貫通スルーホールやビアホールと呼ばれる穴を経由される。信号配線のために用いられるビアホールの数は、LSI間を接続する信号の本数が増大するに従い増大する。
このビアホールは、プリント基板内の別の層に設けられた配線同士を電気的に接続する。しかし、LSI間を1GHz以上と高速に信号伝送させる場合、このビアホール自身が波形歪みの原因となっている。これはプリント基板上の配線がストリップラインやマイクロストリップラインと呼ばれる伝送線路を構成し、この配線の特性インピーダンスを一定に保つことは容易である。これにも係わらず、ビアホールではこのインピーダンスを配線のそれに合わせることが難しいためである。
差動信号路の場合、信号の伝搬には差動インピーダンスと呼ばれる設計指標が用いられる。単線の配線の特性インピーダンスとはLSIから送信された信号の伝搬している電圧と伝搬している電流の比で定義される。差動線路の特性インピーダンスは、2本の線路を流れる信号の向きによる伝搬モードで関係づけられる。2線路間の信号の極性が逆向に伝搬する場合はオッドモード(odd mode)と呼ばれる。一方、同相ならイーブンモード(even mode)と呼ばれる。2線路間の終端を与える差動インピーダンス(Zdiff)とコモンモードインピーダンス(Zcom)は次式で関係づけられる。
Zdiff=2・Zodd (1)
Zcom=Zeven/2 (2)
ここで、記号・は積を示し、Zoddはオッドモードのモードインピーダンス、Zevenはイーブンモードのモードインピーダンスである。
差動信号配線では信号の極性が必ず逆になるので、2線路間の終端には差動インピーダンス(Zdiff)で終端すれば無反射となる整合終端条件となる。例えば、結合のない50Ωの配線を2本用意して、差動信号を信号伝送する場合、無反射状態である整合終端条件は単線の特性インピーダンスの2倍の差動インピーダンス(Zdiff)が100Ωとなる。結合配線の場合は単線では55〜60Ωの特性インピーダンスを持つ配線が結合することで差動インピーダンスを100Ωに下げることができる。
この差動インピーダンスは、単線の特性インピーダンスと同様に、配線のおおよそ断面形状により決定される。すなわち、配線幅、配線厚み、誘電体層の厚み、誘電体の比誘電率、配線間の間隔がそれである。
差動信号の設計では主に差動インピーダンス(Zdiff)が用いられてきた。この差動インピーダンスが伝送線路の系全体で一定であれば、反射が無いと考えられているためである。更に差動信号は同相の伝搬モードであるコモンモードインピーダンス(Zcom)の特性も持ち、差動インピーダンスが一定でもコモンモードインピーダンスが異なる配線様態がありえる。
伝送経路の中で、プリント基板内の配線はその断面形状を一定に保てるので差動インピーダンスを一定とできる。これに対してビアホールを伝搬する信号の電圧と電流はそれぞれ異なる動きをする。ビアホールを流れる方向を縦と呼ぶとすると信号電圧は縦方向に伝搬するが、伝搬する電圧はビアホール全体に伝わるのに対して、電流は配線が接続されている部分だけ流れる。例えば、多層基板の場合、最上層と最下層とを接続する配線間のビアホールの場合、信号電流はビアホール全体を流れる。しかし、最上層と上から数えて2番目の層(最下層ではないとする)とを接続するビアホールの場合、伝搬する電圧はビアホール全体に伝わるのに対して、信号電流はビアホール全体を流れるのではなく、最上層から2番目の層間を流れる。この方がポテンシャルエネルギーが小さくなるためである。
ビアホールを流れる電流と電圧の経路が異なることから、ビアホールのインピーダンスは円柱の形状やビアホールを囲むグランドのクリアランスなどが同一な構造であっても、引き出される配線層で変わることになる。このビアホールのインピーダンスは、引き出された配線の特性インピーダンスと一致しないので、このビアホールの直前直後でインピーダンスアンマッチによる反射ノイズが生じてしまう。このインピーダンスミスマッチが、ビアホールによる信号波形の歪みの原因である。
また、このビアホールの電流を流れない部分をオープンスタブと呼ぶ。ここでオープンとは開放を意味し、スタブとは分岐配線のことである。オープンスタブは、配線が引き出された部分間以外が分岐配線となり引出し部以外の端が接続されていない開放端であるためこう呼ばれている。
このビアホールによる配線歪みを解決する方法として、プリント基板に設けられたビアホールのオープンスタブ部を削り取る方法がある。これはバックドリルと呼ばれる方法である。特許文献1および非特許文献1には、バックドリルに付いて記載されている。
しかしながら、オープンスタブを含むビアホールの一つ一つにバックドリルを施していたのでこれにより基板作成の工数が増え、コスト上昇の原因となっていた。特に、バックプレーンバス用のマザーボードのように多数のコネクタを搭載する基板ではビアホールの数が数千個から数万個にもなるのでバックドリルにかかる費用も高く、装置のコストアップを招いていた。
バックプレーンバスについては特許文献2に開示されている。
特開2004−235629号公報 米国特許第6812803号明細書 Franz Gisin, et al, "Method for Optimizing a 10 Gb/s PCB Signal Launch, " TELSIKS 2003, Serbia and Montegro, Nis, pp. 184-191, Oct 1-3, 2003
本発明の課題は、このバックドリルを使うことなく高速信号特性を確保することにある。
ビアホールに接続される差動信号の配線間隔を広げることで差動信号配線間の結合度を小さくし、ビアホールのオープンスタブによる後方クロストークの反射を低減することでジッタを少なくする。このため、オープンスタブが無いビアホールと同等のジッタ量に抑えることができる。
上述した課題は、第1の外層信号層と、第2の外層信号層と、内層信号層と、第1の外層信号層から第2の外層信号層まで貫通した層間接続ビアホールと、第1の外層信号層に設けた第1の差動配線対と、第2の外層信号層に設けた第2の差動配線対と、内層信号層に設けた第3の差動配線対とを含み、第1の差動配線対と第2の差動配線対と第3の差動配線対との差動インピーダンスは概ね等しく、第1の差動配線対と第3の差動配線対との配線間隔が異なっているプリント基板により達成できる。
また、第1の外層信号層と、第1の外層信号層の下側の第1の内層信号層と、第1の内層信号層の下側の第2の内層信号層と、第2の内層信号層の下側の第2の外層信号層と、第1の外層信号層から第2の外層信号層まで貫通した層間接続ビアホールと、第1の外層信号層に設けた第1の差動配線対と、第2の外層信号層に設けた第2の差動配線対と、第1の内層信号層に設けた第3の差動配線対と、第2の内層信号層に設けた第4の差動配線対とを含み、第1の差動配線対と第2の差動配線対と第3の差動配線対と第4の差動配線対との差動インピーダンスは概ね等しく、第3の差動配線対の配線間隔は第4の差動配線対との配線間隔より広くしたプリント基板により達成できる。
差動配線信号であってもオープンスタブ長に応じて結合度を変えることでジッタを低減する。
以下本発明の実施の形態について、実施例を用いて図面を参照しながら詳述する。なお、同一部分には同じ参照番号を振り、説明は繰り返さない。
実施例1を図1ないし図7を用いて説明する。ここで、図1はオープンスタブ長が短いビアホールを有するプリント基板の平面図と断面図である。図2はオープンスタブ長が長いビアホールを有するプリント基板の平面図と断面図である。図3は層毎に異なる配線間隔/幅を有するプリント基板の側断面図である。図4は長いオープンスタブを持つビアホールの斜視透視図である。図5は結合度の異なる差動配線対を説明する図である。図6はオープンスタブ長をパラメータとした信号伝搬特性を説明する図である。図7はオープンスタブ長があるビアホールと配線間隔が異なる差動配線による信号ジッタを説明する図である。
図1および図2において、多層マザーボード1には、貫通スルーホール(以下、ビアホール)10と、ビアホール10から引き出された差動信号配線20、21とから構成されている。なお、図1および図2において、平面図は差動配線を形成した層の平面図である。
図1および図2のビアホール10は、断面図から明らかの様にマザーボード1の最上層から最下層まで貫通している。
図1の最上層45には差動信号配線21−1〜21−4が配置され、それぞれビアホール10−1〜10−4から引き出されている。また、マザーボード1の内層42には配線20ー1〜20−2が配置されている。
また、図2の最上層45には差動信号配線21−5〜21−8が配置され、それぞれビアホール10−5〜10−8から引き出されている。また、マザーボード1の内層44には配線20ー3〜20−4が配置されている。
ここで、図1と図2の違いは3点ある。
1点目は、内層に配線された層に差があり、図1では配線20−1、20−2は内層42に配置されており、図2では配線20−3、20−4は内層44に配置されている。この結果、ビアホール10−1〜10−4とビアホール10−5〜10−8とでは、オープンスタブ長が異なる。図1および図2のビアホール10のオープンスタブ長は、それぞれの図面内で同じ長さを持つ。しかし、図1のオープンスタブ長は、図2のそれに比べて短い。
2点目は、差動信号配線の配線間隔が異なる。図1の配線20−1、20−2の配線間隔は、図2の配線20−3、20−4の配線間隔に比べて狭い。
3点目は、差動信号配線の配線幅が異なる。図1の配線20−1、20−2の配線幅は、図2の配線20−3、20−4の配線間隔に比べて細い。
本実施例では、図1の短いオープンスタブ長のビアホール10−1〜10−4に対して狭い配線間隔で細い配線20−1、20−2が組み合わされている。一方、図2の長いオープンスタブ長のビアホール10−5〜10−8に対して広い配線間隔で太い配線20−3、20−4が組み合わされている。
これらを纏めて図3に示す。図3において、マザーボード1は信号層と電源/グランド層(以下、電源層)が交互に配置される構成を取っている。マザーボード1は、最下層から、信号層41、電源層51、信号層42、電源層52、と続き、上層側にスタックされている。最上層は信号層45である。本実施例では信号層5層、電源層4層で構成されているがこれ以上でも、これ以下でも2層以上の信号層を有するプリント基板に適用できる。
ビアホール10、11、12は最上層45から最下層41まで貫通されて、図示しない配線に接続されている。信号層41の差動信号配線対21は配線21−1、21−2からなり、同様に信号層42〜45の差動信号配線対22〜25は、それぞれ、配線22−1、22−2の配線対、23−1、23−2の配線対、24−1、24−2の配線対、及び25−1、25−2の配線対で構成される。
各信号層の差動配線の幅を図示の通りw1〜w5、配線の中心間距離である配線間隔をp1〜p5で表すことにする。配線の厚みは全ての信号層で同じであるので、差動インピーダンスはこれらw1〜w5、p1〜p5を調整することで設計できる。結合度もこれらのパラメータを調整することで設計できる。図3の各差動配線対は、ほぼ同じ差動インピーダンス値を有する。
これら差動信号対21〜25の配線間隔は信号層41〜信号層45と上層に配置されるに従い広くなっている。すなわち、p5>p4>p3>p2>p1である。また、これら差動信号配線21〜25の配線幅は信号層41〜信号層45と上層に配置されるに従い太くなっている。すなわち、w5>w4>w3>w2>w1である。この配線対21〜25は、上層に配置されている信号配線対ほど長いのオープンスタブ長を持ち、ここでは明示されていないビアホールにそれぞれ接続されている。このオープンスタブ長は最下層の信号層41から信号配線層までの距離に等しい。このビアホールのオープンスタブ長と層の関係について図4を用いて説明する。
図4において、信号配線対24は信号24−1、24−2からなるが、配線24−1のみ示している。ビアホール10は信号層45に配線26−1、信号層44に配線24−1が接続されているが、他の信号配線層、全ての電源層には接続されていない。そのため、図4に明示されている電源層51〜54にはビアホール10の周りに開口部ができている。この開口部をアンチパッドと呼ぶ。信号は配線26−1と配線24−1、並びにビアホール10の層45から層44までを流れるが、ビア10の信号層44から下の部分には流れない。この信号層44から下の部分をオープンスタブと呼ぶのは上述した通りである。
図5を用いて、差動信号配線対の結合度を説明しよう。図5には、結合度の異なる差動信号配線対が20−Aから20−Dまで描かれている。配線対20−Aは配線の間隔が狭く、対の配線間で強く結合している密結合配線を示している。この密結合配線をType Aと呼ぶことにする。配線対20−Aに対して、配線間隔が少し広く、配線間の結合度がType Aの20−Aに対しては弱いが次に述べる配線対20−Cに対しては強い配線結合を持つ。この配線20−Bは中間結合配線のType Bと呼ぶことにする。同様に、配線20−Bより更に配線間隔の広い配線対20−Cは疎結合でありType Cと呼ぶことにする。配線対20−Dは配線対を構成している配線のお互いが充分離れており、2本の単線と見なせるほどに配線の結合が無い配線対である。これをType Dと呼ぶことにする。これらの差動配線は全て同じ差動インピーダンス(Zdiff)を有している。
図6を用いて、異なる配線層間の差動配線を接続するビアホールの信号伝搬特性を説明する。ここで、図6は電磁界解析により求めたものであり、縦軸は信号伝達度、横軸は周波数である。図6には、スタブの長さに依存する3つの波形81、82、83を記載した。波形81は図3の層45の配線から配線層41の配線までのビアの伝達特性であり、どの周波数でもほとんど減衰しない。それに対して波形82は配線層41から配線層43の配線までのビアの伝達特性(バンドカット特性)であり、およそ14GHzを中心に著しく信号が伝搬できない領域がある。更に波形83は配線層41から配線層44の配線までのビアの伝達特性であり、およそ10GHzでは信号伝達されないことが分かる。ここで、図5の解析はプリント基板厚が3.3mmであり、波形81のオープンスタブ長は無く、波形82はオープンスタブ長が1.5mm、波形83はオープンスタブ長が3mmある。これらの波形で伝達特性が悪化している周波数でオープンスタブが共振していることを意味する。
このように、ビアホールの伝達特性はオープンスタブ長による共振周波数とバンドカット特性を示すがオープンスタブ長が長いほど中心周波数は低域へとシフトする。このため、オープンスタブ長が長いほど数GHzのパルスには特性悪化が著しい。
図7を用いて、オープンスタブ長が異なるビアホールとこれら配線の結合度を変えたType A〜Dの差動配線対を組み合わせたときの、ジッタ量を説明する。ここで、縦軸は5万回背景を重ね書きした場合のトータルジッタ全幅であり、信号は2Gbit/sの擬似ランダムな矩形波を入力している。また、横軸は図5の配線20−A〜20−Dに対応する配線タイプType A〜Dを示している。
図7は3つの差動配線と2つのビアホールを介した伝送経路のジッタの実測値であり、配線構造は図1の通りである。配線のルーティングは、配線21からビアホール10−1/2、配線20、ビアホール10−3/4、配線21と接続され、2つの配線21は150mmと短いが、配線20は1mの配線長を持つ系で実験を行った。
図7には波形91〜94が示されている。4つの波形の信号系路が異なるのは2つのビアの間にある配線構造で、配線層は図3の配線層42、配線層43、または配線層43である。これらの配線層に設けられた配線タイプType A〜Dである。配線層45にある配線21は、長さ、幅、間隔とも同一な配線構造を持つ。
波形91はオープンスタブが無いビアホールを経由する配線層45から配線層41への信号伝搬のジッタを示しており、波形91のジッタは配線の結合度が強くなるほどすなわち、配線タイプType DからType Aへなるほどジッタが減ることが分かる。波形91は配線層45と配線層41の配線であり、これらは表面層であるので配線はマイクロストリップラインと呼ばれる。
他方、波形92、93、94はそれぞれ配線層44の配線でオープンスタブ長が3mmあるビアホールを経由したジッタ、配線層43の配線でオープンスタブ長が1.5mmあるビアホールを経由したジッタ、配線層42の配線でオープンスタブ長が0.4mmあるビアホールを経由したジッタである。これらの波形では長い信号配線が内層にあり、これらの内層の配線はストリップラインと呼ばれる。波形92、93、94は波形91とは逆に配線の結合度が小さくなるに従って、すなわち、配線タイプType AからType Dへとなるに従ってジッタが減ることが分かる。
このように同じオープンスタブ長が一定であるビアホールを用いても配線の結合度によりジッタ量が異なることが分かり、これはストリップライン構造とマイクロストリップライン構造で傾向が逆であることが分かる。
この現象は次のように考えられる。ストリップライン構造もマイクロストリップライン構造も、結合線路間には後方クロストークが生ずる。この後方クロストークはその係数(Kb)が常に正を取ることを特徴とする。ここで、よく知られているように両端が整合終端された結合2線路で、一方の配線の片方の端に矩形波信号(Vin)が入力された場合の他方の配線の前方端に生ずる後方クロストーク電圧(Vb)は次式で与えられる。
Vb=Kb・Vin (3)
ここで後方とはドライブラインの信号伝搬に対して反対方向をいい、Vbは後方の端にある点である。Kbは後方クロストーク係数で損失が無視できるとき次式で与えられ、また、差動インピーダンス(Zdiff)とコモンインピーダンス(Zcom)、或いはイーブンモードインピーダンス(Zeven)とオッドモードインピーダンス(Zodd)とは次式の関係がある。
Kb=(Cm/Co+Lm/Lo)/4 (4)
=1/2・(Zeven−Zodd)/(Zeven+Zodd)
=1/2・(4Zcom−Zdif)/(4Zcom+Zdif) (5)
ここで、Cm、Coは単位長さあたりの伝送線路の相互キャパシタンスと自己キャパシタンスであり、Lm、Loは単位長さあたりの伝送線路の相互インダクタンスと自己インダクタンスである。Vinが矩形波の場合、Vbはその結合線路の結合長の往復伝搬遅延時間に等しい。
ストリップライン構造、マイクロストリップライン構造に係わらず、後方クロストーク係数(Kb)は正であり、差動インピーダンスを一定にしながらコモンモードインピーダンスを変えることで結合度であるKbを変えることができる。 図7の波形92、93、94のように結合が強いほど、すなわち、後方クロストーク係数の絶対値が大きいほど、ジッタが大きくなる。なぜならば、差動信号の場合、結合2線路では必ず互いの配線には自分とは反対符号の信号が伝搬しているが、結合により、相手方の信号の後方クロストークが自分方に影響を及ぼす。これは、後方クロストーク係数(Kb)が正であるため、自分側への相手からの後方クロストークは自分の信号極性と反対符号になる。これがビアホールなどのインピーダンスミスマッチ点で反射し自分自信の信号に重畳されるので、配線の抵抗成分やコンダクタンス成分による鈍った波形がより鈍った波形になるためである。このため、図7では、オープンスタブ長が長いほどジッタが大きくまた、2線路間の結合が大きいほどジッタが大きくなる。
ジッタは波形の遷移時間が長くなるに従って、すなわち、立下がり時間と立下がり時間が長い場合ほど、ランダムノイズの影響を受けて増大するので、後方クロストークの反射で更に鈍った波形によりジッタが増大したと考えられる。
この差動配線間の結合を無くしてジッタを減少を利用したのが本実施例である。
以上の実験結果から図3のように配線層45からオープンスタブを持つビアホールを介して配線が引き出される場合、裏面の配線41は密結合の配線間隔が狭くし、オープンスタブ長が長くなっていく上層の配線層になるに従い配線間隔をオープンスタブ長に応じて広げていくことでいずれの配線層であっても小さくかつ同程度のジッタ量を持つ伝送経路を構成することができる。この結果、高速化に寄与するばかりでなく、特性が揃うという観点から設計工数も少なくなる効果がある。
実施例2を図8ないし図11を用いて説明する。実施例2は実施例1の差動線路の構造をバックプレーンバスに応用したものである。ここで、図8はバックプレーンバスを構成する複数の基板の平面図である。図9および図10はコネクタ部の配線構造を説明する図である。また、図11はバックプレーンバスを構成する複数の基板の斜視図である。
図11の参照で明らかなように、図8において、マザーボード1にはコネクタ70−1〜70−8が搭載されている。ここで、コネクタ70−1〜70−8は、ドータボードを挿入搭載できる。図8ではドータボード60−1、60−4、60−5、60−8がコネクタ70−1、70−4、70−5、70−8にそれぞれ挿入されている。図8では8個のコネクタが描かれており、図11ではそれ以上のコネクタが描かれているがこの数は本質的ではないので図11では70−nと表記している。それぞれのドータボードには機能を実現するための半導体(LSI)が搭載されており、この半導体間でデータの送受をバックプレーンバスを介して執り行われる。
図8で、ドータボード60−1上に搭載されたLSI80−1は、ドータボード60−4に搭載されたLSI80−4と、コネクタ70−1、70−4とマザーボード1内の差動信号配線21を介してデータの送受信を行い、また、同様にLSI80−5はLSI80−8とコネクタ70−5、70−8と差動信号配線22を介してデータの送受を行う。
ビアホール110−1、110−4は配線21の両端にあり、ビアホール110−5、110−8は配線22の両端に位置する。図8では2つの配線21、22のみ示されているが実際の基板では、配線長が異なり層も異なる複数の配線を含んでいる。
バックプレーンバスでは搭載するドータボード数が多いので、ドータボード間を接続する配線も多い。そのため、同じドータボード間の配線であっても、配線には複数の層が必要である。マザーボード1は図3のような配線構造を有している。すなわち、配線間隔がオープンスタブ長により異なる。
図8では、例として配線21は最下層に、配線22は内層の最上層に配線されている。このために、マイクロストリップラインの差動配線21の両端のビアホールはオープンスタブは無いが、ストリップラインの差動配線22の場合は、ビアホールは長いオープンスタブを持つ。このため、信号配線22を通る信号はオープンスタブのために歪みを生じるが、差動配線22の配線間隔は図5の20−Dの様に広い間隔を持っている。このため、図7のようにオープンスタブ長が長い場合であってジッタを小さく抑えることができる。他方、差動配線21は20−AのようにType Aとすることでジッタを小さく抑えることができる。
差動配線21、22の配線間隔は、両端のビアホールのオープンスタブ長に依存するが、コネクタ70−1〜70−8が、その搭載面がマザーボード1の片側にのみ有る場合、コネクタ搭載側の表面層から近い信号配線層ほど、ビアのオープンスタブ長は長くなる。このため、コネクタの搭載面とコネクタ間を接続する配線層が決まればビアホールのオープンスタブ長も一意に決まるので差動配線の間隔も一意的に決めることができる。
この場合の配線の引出しを図9および図10を用いて説明する。図9と図10において、コネクタ用のビアホールは点線の100で示された範囲にあり、黒丸(●)が電源用ビアホール、白丸(○)が信号用ビアホールである。差動信号は対配線であるので2本1ペアで引き出される。コネクタ用ビアホールエリア100には位置を示すピン番号が割り当ててあり、横列をA、B、C、Dで縦の列を1、2、3、4、5で表した。差動信号は横列のA列からD列に2つのビアホールで1ビットの信号を通過させる。差動信号対のビアホールの両側はビアホール間のクロストークを小さくするため電源用ビアホール(●)で挟まれている。
図9はコネクタのA列から引き出された配線構造を示し、図10はコネクタのD列からの引出し配線構造を示す。図9の差動配線21−1、21−2は第1列〜第5列まで同じ配線幅と間隔を持っており、同様に図10の差動配線24−1、24−2も第1列〜第5列まで同じ配線幅と間隔を持っている。しかしながら、配線対21−1、21−2と配線対24−2、24−2は配線層と配線の配線間隔は異なる。図9の配線21−1、21−2はコネクタ搭載面から離れた配線層であり図3では信号層41に配置されており、図10の配線24−1、24−2は信号層44に配置されている。
図9の配線21−1、21−2も図10の配線24−1、24−2もコネクタのピン間隔に差動信号1対が配線されている。図10の配線間隔が広い場合、配線密度は低下するが、この場合であってもコネクタのピン間2本のみが通せれば配線できる。このため、差動信号の配線間隔が広い狭いであってもピン間2本の配線密度は変わらない事になり、バックプレーンバスのマザーボード1全体で配線密度は一定である。
このように図8または図11のマザーボード1に於いて、図9および図10のように配線することで、コネクタを多数搭載しバックドリルを用いていないマザーボードであっても、配線間隔が異なる差動信号配線であってもコネクタ間に1対の信号配線を一定の間隔で配線することができる。したがって、実施例1と同じ効果であるビアホールのオープンスタブの影響によるジッタを減少させることができる。
実施例3について図12を用いて説明する。ここで、図12は多層プリント基板の断面図である。
図3に示すマザーボード1は、内層42〜44のストリップラインは結合が極めて小さい、すなわち、配線間隔の広い単線2本23−1、23−2で構成し、外層の層41と層42は強く結合したマイクロストリップライン21−2、21−2で構成している。これらは全て同じ差動インピーダンスを持つ。
図7の波形91は、オープンスタブ長がないビアホールを経由し、ビアホールにはマイクロストリップライン構造の配線が接続されている系でのジッタである。繰り返しであるが、波形91のジッタは配線の結合度が強くなるほどすなわち、配線タイプType DからType Aへなるほどジッタが減ることが分かる。波形91は図3の配線層45と41の配線であり、これらは表面層であるので配線はマイクロストリップラインと呼ばれる。
このマイクロストリップラインのジッタ低減は次のように考えられる。すなわち、ストリップライン構造の配線は、信号配線の上下を電源層に囲まれており、更に、電源層間には絶縁体が充填されている。このため、このストリップラインを流れる信号の伝搬速度は一定であるので前方クロストークは無い。これに対してマイクロストリップライン構造は、信号配線が一方をグランド層で、他方を空気層で挟まれているので、結合線路間には前方クロストークが生ずる。これは空気層を流れる電界の速度が、グランド側に流れる電界の速度よりも早いためである。この速度は電界が進行する媒体の比誘電率の平方根に反比例するので、空気の比誘電率(εr)が1であるのに対して、FR−4からなるプリント基板では、比誘電率(εr)が4程度有るので空気に対して半分の速度しかない。このためにマイクロストリップラインでは前方クロストーク係数Kfが零とならない。また、この前方クロストークはその係数(Kf)が、配線構造により正にも負にもなる。
ここで、よく知られているように両端が整合終端されたマイクロストリップライン構造を持つ結合2線路で、一方の配線の片方の端に矩形波信号(Vin)が入力された場合の他方の配線の前方端に生ずる前方クロストーク電圧(Vf)は次式で与えられる。
Vf=Kf・l・d(Vin)/dt (6)
ここで前方とは信号伝搬に対して進行方向にある点であり、Kfは前方クロストーク係数、lは結合配線の結合配線長、d/dtは時間の微分記号である。また、前方クロストーク係数Kfは損失が無視できるとき次式で与えられる。Vinが矩形波の場合、Vfはその時間自分で与えられるのでピーク性の波形となる。
Kf=(Cm/Co−Lm/Lo)/(2Vp) (7)
ここで、Cm、Coは単位長さあたりの伝送線路の相互キャパシタンスと自己キャパシタンスであり、Lm、Loは単位長さあたりの伝送線路の相互インダクタンスと自己インダクタンスであり、Vpは伝搬遅延速度である。
マイクロストリップライン構造の場合、Cm/Coの比と、Lm/Loの比の大小により符号が逆転し、Kfが負の場合、図7の波形91のように結合が強いほど、すなわち、前方クロストーク係数が負でその絶対値が大きいほど、ジッタが少なくなる。なぜならば、差動信号の場合、結合2線路では必ず互いの配線には反対符号の信号が伝搬しているが、結合により、相手方の信号の前方クロストークが自分方に影響を及ぼす。前方クロストーク係数(Kf)が負の場合、自分側への相手からの前方クロストークは自分の信号極性と同じになるので、このピーク性の前方クロストークが自分の信号に重畳されるので抵抗成分やコンダクタンス成分による鈍りのある波形の遷移部(立上り、立下がり)が鈍った状態からより急峻になるためである。
ジッタは波形の遷移時間が長くなるに従って、すなわち、立下がり時間と立下がり時間が長い場合ほど、ランダムノイズの影響を受けて増大する。これにより、前方クロストークが鈍った波形をより急峻に立ち上がらせるので、ジッタが低減したと考えられる。
この減少を利用したのが、実施例3であり、本実施例のマイクロストリップラインは負の前方クロストーク係数Kfを持ち、その絶対値は大きい。そして、内層のストリップラインは結合度が極めて小さく、この2つの構造で対照をなしている。
以上のように構成することにより、内層42〜44のストリップラインは、図7のType Dの様にビアホールのオープンスタブ長によらずジッタを最低にすることができ、また、外層の層41、45のマイクロストリップラインもType Aのようにジッタを小さく抑えることができる。そして、これらの差動配線はビアホール10、11、12の間にいずれの層であっても2本配線を通すことができるので、基板を図9、図10のように配線することができる。したがって、差動信号の配線間隔に広狭があってもピン間2本の配線密度は変わらない事になり、バックプレーンバスのマザーボード1全体で配線密度は一定である。
実施例4について図13を用いて説明する。ここで、図13は広域ネットワークに接続されたルータのブロック図である。実施例4は実施例2のマザーボードを通信装置であるパケット転送装置に適用したものである。
図13において、マザーボード1にモジュール60−1〜60−nが配線20を介して接続されており、マザーボード1はここには示されていない配線間隔を制御された差動信号配線により、信号のジッタを低減させている。
モジュール60にはプロセッサ201、メモリ202、複数のインタフェース回路203を有し、インタフェース回路203からケーブル204により広域ネットワーク205に接続される。このインタフェース回路204からのデータをインタフェース回路203が受信し、データのヘッダからどのネットワークに転送すべきかCPU201が計算し、それに対応するモジュール内のインタフェース回路203にデータが届くようにマザーボード1内の配線を伝わる。このマザーボード1内で信号のジッタが少ないためにより高いスループットのデータを伝送できる。
実施例5について図14を用いて説明する。ここで、図14はRAIDシステムのブロック図である。また、実施例5は実施例2のマザーボードをデータ記憶装置であるRAIDシステムに適用したものである。
実施例4の図13と異なるのは、モジュール60−1〜60−nに接続されるのはハードディスクアレイ(HDDアレー)300であり、HDDアレー300はモジュール60−1、60−2の2重系に接続されることで信頼性を高めている。
マザーボード1にモジュール60−1〜60−nが配線20を介して接続されており、マザーボード1はここには示されていない配線間隔を制御された差動信号配線により、信号のジッタを低減させている。
モジュール60にはプロセッサ201、メモリ202、インタフェース回路203を有し、インタフェース回路203からHDDあるいは外部ストレージ装置301に接続される。
モジュール60−1〜60−nに割り当てられたホスト側と通信されるモジュールを介して、データをHDDアレー300に対して高速に読み書きされる。その際に、CPU201あるいは別のモジュールでデータから冗長ビットを計算し、どのHDDに格納されるべきかが計算される。これに対応するモジュール内のインタフェース回路203にデータが届くようにマザーボード1内の配線20を伝わる。このマザーボード1内で信号のジッタが少ないためにより高いスループットのデータを伝送できる。
実施例6について図15を用いて説明する。ここで、図15は広域ネットワークに接続されたサーバシステムのブロック図である。また、実施例6は実施例2のマザーボードを通信装置であるサーバシステムに応用した例である。
実施例4の図13あるいは実施例5の図14と異なるのは、モジュール60−1〜60−nに接続されるのがハードディスクアレイ300とネットワーク接続経路204の両方であることである。
マザーボード1にモジュール60−1〜60−nが配線20を介して接続されており、マザーボード1はここには示されていない配線間隔を制御された差動信号配線により、信号のジッタを低減させている。
モジュール60はプロセッサ201、メモリ202、複数のインタフェース回路203を有する。モジュール60−1および60−2は、インタフェース回路203からHDDアレー300に接続されている。また、モジュール60−nは、インタフェース回路203からケーブル204により広域ネットワーク205に接続される。
モジュール60−1〜60−nに割り当てられたホスト側と通信されるモジュールを介して、データをHDDアレー300に対して高速に読み書きされる。また、HDDアレー300からのデータをインタフェース回路203が受信し、データのヘッダから広域ネットワーク205のどこに転送すべきかCPU201が計算し、それに対応するモジュール内のインタフェース回路203にデータが届くようにマザーボード1内の配線を伝わる。
高信頼で大容量のHDDアレー300とハイスループットなネットワークケーブル204を有するので両方の優位点を組み合わせた性能を有する。この結果、HDDアレー300内に蓄積された動画情報を各種フォーマットに変換しながらストリームデータとしてネットワークに配信することができる。これにはモジュール60−1〜60−n間のデータスループットが大きいほどシステム全体のスループットも上がる。これにはこのマザーボード1内で信号のジッタが少ないためにより高いスループットのデータを伝送可能な機能が寄与している。
オープンスタブ長が短いビアホールを有するプリント基板の平面図と断面図である。 オープンスタブ長が長いビアホールを有するプリント基板の平面図と断面図である。 層毎に異なる配線間隔を有するプリント基板の側断面図である。 長いオープンスタブを持つビアホールの斜視透視図である。 結合度の異なる差動配線対を説明する図である。 オープンスタブ長をパラメータとした信号伝搬特性を説明する図である。 オープンスタブ長があるビアホールと配線間隔が異なる差動配線による信号ジッタを説明する図である。 バックプレーンバスを構成する複数の基板の平面図である。 コネクタ部の配線構造(密結合配線)を説明する図である。 コネクタ部の配線構造(疎結合配線)を説明する図である。 バックプレーンバスを構成する複数の基板の斜視図である。 多層プリント基板の断面図である。 広域ネットワークに接続されたルータのブロック図である。 RAIDシステムのブロック図である。 広域ネットワークに接続されたサーバシステムのブロック図である。
符号の説明
1…マザーボード、10…ビアホール、11、12、13…ビアホール、110−1、1104、1105、1108…ビアホール、20−1〜20−4、21、22、25−1、25−2…差動配線、41〜45…信号層、51〜54…電源/グランド層、60…ドータボード、70…コネクタ、81、82、83…ビアホールの信号伝搬特性(S21)、91〜94…ビアホールと配線の組合せによるジッタ、100…コネクタ用ビアホール、101、102…引出し配線、201…CPU、202…メモリ、203…I/Fチップ。204…ケーブル、205…広域ネットワーク、300…RAID用HDDアレー。

Claims (7)

  1. 第1の外層信号層と、第2の外層信号層と、内層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記内層信号層に設けた第3の差動配線対とを含むプリント基板において、
    前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対との差動インピーダンスは概ね等しく、前記第1の差動配線対と前記第3の差動配線対との配線間隔が異なっていることを特徴とするプリント基板。
  2. 第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含むプリント基板において、
    前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対と前記第4の差動配線対との差動インピーダンスは概ね等しく、前記第3の差動配線対の配線間隔は前記第4の差動配線対との配線間隔より広いことを特徴とするプリント基板。
  3. 第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含むプリント基板において、
    前記第1の差動配線対と前記第2の差動配線対とはマイクロストリップライン構造を持ち、差動配線間の前方クロストーク係数が負であり、
    前記第3の差動配線対と前記第4の差動配線対とはストリップライン構造を持ち、差動インピーダンスが概ね等しく、
    前記第3の差動配線対および前記第4の差動配線対の配線間距離は、差動配線間の結合を小さくするように、前記第1の差動配線対および前記第2の差動配線対の配線間距離よりも大きいことを特徴とするプリント基板。
  4. 請求項2または請求項3に記載のプリント基板であって、
    前記第1の外層信号層上にドータボード取付け用ピンを有する第1のコネクタと第2のコネクタを更に設け、
    前記第1のコネクタと前記第2のコネクタとのピン間を、前記ビアホールと前記第3の差動配線対または前記第4の差動配線対とで接続することを特徴とするプリント基板。
  5. マザーボードと、該マザーボードに接続された複数のドータボードとから構成される通信装置において、
    前記ドータボードは、前記マザーボードと接続された第1の通信用インタフェースと、ネットワークと接続された第2の通信用インタフェースと、CPUと、メモリとから構成され、
    前記マザーボードは、第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含み、前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対と前記第4の差動配線対との差動インピーダンスは概ね等しく、前記第3の差動配線対の配線間隔は前記第4の差動配線対との配線間隔より広いことを特徴とする通信装置。
  6. マザーボードと、該マザーボードに接続された第1および第2のドータボードと、ハードディスクアレイとから構成されるデータ記憶装置において、
    前記第1および第2のドータボードは、前記マザーボードと接続された第1の通信用インタフェースと、前記ハードディスクアレイと接続された第2の通信用インタフェースと、CPUと、メモリとを含んで、2重系を構成し、
    前記マザーボードは、第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含み、前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対と前記第4の差動配線対との差動インピーダンスは概ね等しく、前記第3の差動配線対の配線間隔は前記第4の差動配線対との配線間隔より広いことを特徴とするデータ記憶装置。
  7. マザーボードと、該マザーボードに接続された第1ないし第3のドータボードと、ハードディスクとから構成される通信装置において、
    前記第1および第2のドータボードは、前記マザーボードと接続された第1の通信用インタフェースと、前記ハードディスクと接続された第2の通信用インタフェースと、第1のCPUと、第1のメモリとを含んで、2重系を構成し、
    前記第3のドータボードは、前記マザーボードと接続された第3の通信用インタフェースと、ネットワークと接続された第4の通信用インタフェースと、第2のCPUと、第2メモリーとから構成され、
    前記マザーボードは、第1の外層信号層と、前記第1の外層信号層の下側の第1の内層信号層と、前記第1の内層信号層の下側の第2の内層信号層と、前記第2の内層信号層の下側の第2の外層信号層と、前記第1の外層信号層から前記第2の外層信号層まで貫通した層間接続ビアホールと、前記第1の外層信号層に設けた第1の差動配線対と、前記第2の外層信号層に設けた第2の差動配線対と、前記第1の内層信号層に設けた第3の差動配線対と、前記第2の内層信号層に設けた第4の差動配線対とを含み、前記第1の差動配線対と前記第2の差動配線対と前記第3の差動配線対と前記第4の差動配線対との差動インピーダンスは概ね等しく、前記第3の差動配線対の配線間隔は前記第4の差動配線対との配線間隔より広いことを特徴とする通信装置。
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