JP2005340479A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】様々な状況で外部より無給電の状態での動作が維持できる、より小型な半導体装置が実現できるようにする。
【解決手段】半導体基板１０１の上に集積回路の形成された回路層１０２を備え、回路層１０２の上に、各々異なる種類の発電素子１０３と発電素子１０４とを備える。発電素子１０３及び発電素子１０４は、所定の配線により回路層１０２の集積回路に接続されている。また、半導体基板１０１の上に、集積回路が形成された回路領域１０２ａを備え、半導体基板１０１の他の領域に、各々異なる種類の発電素子１０３と発電素子１０４とを備えるようにしてもよい。この場合においても、発電素子１０３及び発電素子１０４は、配線により回路領域１０２ａの集積回路に接続されている。これらの構成において、例えば、発電素子１０３は、熱電発電素子であり、発電素子１０４は、振動発電素子である。
【選択図】 図１

Description

本発明は、熱電発電素子と振動発電素子とが同一の半導体基板の上にモノリシックに設けられた半導体装置及びその製造方法に関する。

携帯機器や超小型センサに供給する電源についての技術開発が進んでいる。従来よりあるボタン電池などの小型の電池では、要求される寸法に比較して大きく、小型化に適さないため、環境の変化などを利用した小型の電源の利用が検討されている。例えば、振動や、熱、加重などの物理的な量をエネルギーとし、これを電気に変換して用いる電源が検討されている。このような発電素子によって、非常に小型のユビキタスデバイスを用いたネットワーク環境の構築が可能となる。

上述した小型の電源（発電素子）として、振動をエネルギーとして初でする振動発電素子が提案されている（非特許文献１参照）。非特許文献１に提案されていつ振動発電素子は、図１７に示すように、重なりバネ１７０１とバネ１７０２と磁石１７０３とコイル１７０４とを備え、これらを筒状の容器１７０５に収容したものである。この振動発電素子に、スイッチとレギュレータとＤＳＰからなるＬＳＩを組み合わせることで、４００ｍＷ程度が発電可能とされている。

また、他の振動発電素子として、可変容量素子にＬＣ回路とタイミング回路とを組み合わせたものが提案されている（非特許文献２参照）。可変容量は、板ばねの先に取り付けられた重りと固定された対向電極とで構成され、振動で板ばねが揺れることで対向電極との距離が変化することで発電を可能としている。この発電素子は、２．５ｃｍ×７ｃｍのサイズに形成され、１２０ｎＷの発電が可能とされている。また、同様な振動発電素子として、１．２ｋＨｚの振動を加えることにより１００μＷの発電が得られるとされているものもある（非特許文献３参照）。

上述した小型の発電素子として、図１８に示すような熱電発電素子１８０１が提案されている（非特許文献４参照）。熱電発電素子１８０１は、底面が８０μｍ×８０μｍで高さ６００μｍの角柱に形成されたｎ−ＢｉＴｅとｐ−ＢｉＴｅとからなる約１００対の熱電対２１０を備えている。なお、図１８では、配線について省略している。熱電発電素子１８０１は、ｎ−ＢｉＴｅとｐ−ＢｉＴｅとの接点に生じるゼーベック効果により、温度差１℃により２０ｍＶの起電力が得られる。熱電発電素子は、例えば腕時計に組み込まれ、体温をエネルギー源として動作する例が実現されている。

他の熱電発電素子として、半導体基板の上にタンタルのパターンとポリシリコンのパターンとを形成し、２つのパターンの接点に発生するゼーベック効果を用いて発電する素子も提案されている（特許文献１参照）。また、シリコン基板の上にポリシリコンと金とからなる熱電対を形成し、一方の接点かを基板から離間させた熱電発電素子も提案されている（非特許文献５参照）。

前述した小型の発電素子として、超音波をエネルギー源とした発電素子も提案されている（特許文献２参照）。これは、ダイヤフラムとコイルと膜状磁石とを備え、超音波によるダイヤフラムの変位をエネルギー源として発電するものである。

なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
特開平５−１６７１０５号公報 特開平７−１７０７１３号公報 R.Amirtharajah et al., "Self-powered signal processing using vibration-based power generation", IEEE J.Solid-state Circuits, vol.33, No.5, pp.687-695, 1998. M.Miyazaki et al., "Electric-energy generation using variable-capacitive resonator for power-free LSI: efficiency analysis and fundamental experiment", IEEE International Symposium on Low Power Electronics and Design (ISLPED), pp.193-198, 2003. T.Sterken et al., "Power extraction from ambient vibration", Workshop on Semiconductor Sensors (SeSens),pp.680-683,2002. M.Kishi et al,. "Micro-thermoelectric modules and their application to wristwatches as an energy source", IEEE International Conference on Thermoelectrics (ICT), pp. 301-307,1997. T.Toriyama et al., "Thermoelectric micro power generator utilizing self-standing polysilicon-metal thermopile", IEEE International Conference on MicroElectro Mechanical Systems (MEMS), pp. 562-565, 2001.

しかしながら、前述した従来よりある各発電素子は、単独の発電方式のみを用いているので、使用可能な環境や状況が限定されている。例えば、振動発電素子が継続的に発電するためには、常に振動が与えられている必要があるが、常に振動が存在する環境は非常に限定されている。また、熱電発電素子の場合、熱電発電素子の内部で温度差が生じるため、常に熱流があり温度差が精製されている環境であることが、発電を継続するために必要となる。同様に、超音波発電を用いる素子についても、超音波源が近くにあるという特殊な環境が要求される。

さらに、発電された電圧・電流などの信号は、外部の環境や状況の影響を直接に受けるため一定ではないので、発電された電圧を整流・増幅するための回路や、電荷を充放電できる２次電池が必要となる。しかしながら、これらの回路や２次電池は、発電素子と一体化されて形成されておらず、従来の形態では、寸法が大型化するという問題があった。例えば、従来の振動発電素子に、制御回路と２次電池を組み合わせたモジュールでは、寸法が大きく、超小型のユビキタスデバイスとして多数配置することが困難である。また、発電素子と回路とを接続する配線の寄生容量や抵抗も大きく、従来の形態では、発電の効率を低下させてしまう。

以上に説明したように、従来の技術では、単一の発電方式が用いられ、回路を含めた装置が大きくなるため、効率が低下する上に、使用環境や状況が限定されてしまうという問題があった。この結果、従来の技術では、無給電の超小型ユビキタスデバイスの実現が困難であった。
本発明は、以上のような問題点を解消するためになされたものであり、様々な状況で外部より無給電の状態での動作が維持できる、より小型な半導体装置が実現できるようにすることを目的とする。

本発明に係る半導体装置は、半導体基板の上に形成された集積回路層と、半導体基板の上に設けられた熱により発電を行う熱電発電素子と、半導体基板の上に設けられた振動により発電を行う振動発電素子とを備えるようにしたものである。
上記半導体装置において、半導体基板の上に配置され、電荷を保持する電荷保持機構を備えるようにしてもよい。電荷保持機構は、例えば、充放電が可能な薄膜電池から構成しても良く、また、電荷保持機構は、絶縁膜を２つの電極で挾んだ容量から構成してもよい。

また、上記半導体装置において、熱電発電素子により生成された電荷は、振動発電素子に用いられるようにしてもよい。
また、上記半導体装置において、半導体基板は、絶縁層とこの上に形成された単結晶シリコンからなるシリコン層とを備えるようにしてもよい。

また、本発明に係る半導体装置の製造方法は、基体部とこの上に形成された絶縁層とこの上に形成された単結晶シリコンからなるシリコン層とを備える半導体基板の上の一部領域に集積回路が形成された状態とする工程と、半導体基板の上の第１発電素子領域にシリコン層よりなる第１配線パターンが形成された状態とする工程と、第１配線パターンに一部が接触する金属からなる第２配線パターンが形成されるとともに、半導体基板の上の第２発電素子領域に金属からなる可動電極及び金属からなる容量電極が形成された状態とする工程と、可動電極が形成されている一部領域の絶縁層を除去し、可動電極と基体部との間に空間が形成されるとともに、可動電極を基体部上に支持する支持柱が形成された状態とする工程とを備え、半導体基板の第１発電素子領域に、第１配線パターンと第２配線パターンとからなる複数の熱電対から構成された熱電発電素子が形成された状態とし、半導体基板の第２発電素子領域に、可動電極よりなる可変容量と容量電極よりなる固定電極とから構成された振動発電素子が形成された状態とするようにしたものである。

また、本発明に係る他の半導体装置の製造方法は、基体部とこの上に形成された絶縁層とこの上に形成された単結晶シリコンからなるシリコン層とを備える半導体基板の上の一部領域に集積回路が形成された状態とする工程と、半導体基板の上の第１発電素子領域にシリコン層よりなる第１配線パターンが形成された状態とする工程と、半導体基板の上の第２発電素子領域にシリコン層よりなる可動電極及び容量電極が形成された状態とする工程と、 第１配線パターンに一部が接触する金属からなる第２配線パターンが形成された状態とする工程と、可動電極が形成されている一部領域の絶縁層を除去し、可動電極と基体部との間に空間が形成されるとともに、可動電極を基体部上に支持する支持柱が形成された状態とする工程とを備え、半導体基板の第１発電素子領域に、第１配線パターンと第２配線パターンとからなる複数の熱電対から構成された熱電発電素子が形成された状態とし、半導体基板の第２発電素子領域に、可動電極よりなる可変容量と容量電極よりなる固定電極とから構成された振動発電素子が形成された状態とするようにしたものである。

また、本発明に係る他の半導体装置の製造方法は、基体部とこの上に形成された絶縁層とこの上に形成された単結晶シリコンからなるシリコン層とを備える半導体基板の上の一部領域に集積回路が形成された状態とする工程と、半導体基板の上の第１発電素子領域にシリコン層よりなる第１配線パターンが形成された状態とするとともに、半導体基板の上の第２発電素子領域にシリコン層よりなる対向配置された２つの壁が形成された状態とする工程と、第１配線パターンに一部が接触する金属からなる第２配線パターンが形成されるとともに、２つの壁の間に配置された金属からなる支持柱及びこの支持柱に支持された２つの壁の間に配置された金属からなる振動子とが形成された状態とする工程とを備え、半導体基板の第１発電素子領域に、第１配線パターンと第２配線パターンとからなる複数の熱電対から構成された熱電発電素子が形成された状態とし、半導体基板の第２発電素子領域に、２つの壁と、壁の方向に振動する振動子とより構成された振動発電素子が形成された状態とするようにしたものである。

また、本発明に係る他の半導体装置の製造方法は、ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、第１開口部を介してＳＯＩ層を異方性エッチングして埋め込み酸化層を露出させてシリコンパターンを形成する工程と、第１レジストパターンを除去する工程と、ＳＯＩ基板の上に金属膜を形成する工程と、金属膜の上に第２開口部を備えた第２レジストパターンを形成する工程と、第２開口部を介して金属膜をエッチングして第１金属膜パターン及び第２金属膜パターン及び第３金属膜パターンを形成し、シリコンパターンと第１金属膜パターンからなる熱電対と、第３金属膜パターンと埋め込み酸化層と埋め込み酸化層下部のシリコン基体部とからなる容量とを形成する工程と、第２レジストパターンを除去する工程と、ＳＯＩ基板の上に第２金属膜パターンの一部を露出する第３開口部を備えた第３レジストパターンを形成する工程と、第３開口部を介して第２金属膜パターンの下の埋め込み酸化層の一部を等方性エッチングして第２金属膜パターンからなる可動部と埋め込み酸化層の一部からなる支持部を形成する工程と、第３レジストパターンを除去する工程とを備えるようにしたものである。

また、本発明に係る他の半導体装置の製造方法は、ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、第１開口部を介してＳＯＩ層を所定の深さまで異方性エッチングしてＳＯＩパターンを形成する工程と、第１レジストパターンを除去する工程と、ＳＯＩパターンとＳＯＩ層の一部を露出する第２開口部を備えた第２レジストパターンを形成する工程と、第２開口部を介してＳＯＩ層を埋め込み酸化層が露出するまで異方性エッチングして第１ＳＯＩパターンと第２ＳＯＩパターンと第３ＳＯＩパターンを形成し、第３ＳＯＩパターンと埋め込み酸化層とこの下部のシリコン基体部とからなる容量を形成する工程と、第２レジストパターンを除去する工程と、ＳＯＩ基板の上に第１金属膜を形成する工程と、第１ＳＯＩパターンの一部を露出する第３開口部を備えた第３レジストパターンを形成する工程と、第３開口部にめっき法により第１金属パターンを形成する工程と、第３レジストパターンを除去する工程と、第１金属パターンをマスクとして第１金属膜をエッチングする工程と、第１ＳＯＩパターンと第１金属パターンの上部を露出し、かつ第２ＳＯＩパターンの上部と周囲が露出する第４開口部を備えた絶縁膜を形成する工程と、第２金属膜を形成する工程と、第１ＳＯＩパターンと第１金属パターンの上部を露出する第５開口部を備えた第４レジストパターンを形成する工程と、第５開口部にめっき法により第２金属パターンを形成する工程と、第２金属パターンをマスクとして第２金属膜をエッチングし、第１ＳＯＩパターンと第１金属パターンと第２金属パターンからなる熱電対を形成する工程と、第４開口部を介して第２ＳＯＩパターンの下の埋め込み酸化層の一部を等方性エッチングして第２ＳＯＩパターンからなる可動部と埋め込み酸化層の一部からなる支持部を形成する工程とを備えるようにしたものである。なお、絶縁膜を除去するようにしてもよい。

また、本発明に係る他の半導体装置の製造方法は、ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、第１開口部を介してＳＯＩ層を所定の深さまで異方性エッチングしてＳＯＩパターンを形成する工程と、第１レジストパターンを除去する工程と、ＳＯＩパターンとＳＯＩ層の一部を露出する第２開口部を備えた第２レジストパターンを形成する工程と、第２開口部を介してＳＯＩ層を埋め込み酸化層が露出するまで異方性エッチングして第１ＳＯＩパターンと第２ＳＯＩパターンと第３ＳＯＩパターンを形成する工程と、第２レジストパターンを除去する工程と、第２ＳＯＩパターンと第３ＳＯＩパターンの周囲の領域に第３ＳＯＩパターンの上部が露出するように第１絶縁膜を形成する工程と、ＳＯＩ基板の上に第１金属膜を形成する工程と、第１ＳＯＩパターンの一部と第３ＳＯＩパターンと第１絶縁膜の上部が露出する第３開口部を備えた第３レジストパターンを形成する工程と、第３開口部にめっき法により第１金属パターンと第２金属パターンを形成する工程と、第３レジストパターンを除去する工程と、第１金属パターンと第２金属パターンをマスクとして第１金属膜をエッチングする工程と、第１ＳＯＩパターンと第２ＳＯＩパターンと第１金属パターンと第２金属パターンとの上部が露出する第２絶縁膜を形成する工程と、第２金属膜をＳＯＩ基板の上に形成する工程と、第１ＳＯＩパターンと第１金属パターンと第２金属パターンの上部を露出する第４開口部を備えた第４レジストパターンを形成する工程と、めっき法により第４開口部に第１ＳＯＩパターンと第１金属パターンとの上に第３金属パターンを形成し、第２金属パターンの上に第４金属パターンを形成する工程と、第３金属パターンと第４金属パターンをマスクとして第２金属パターンをエッチングし、第１ＳＯＩパターンと第１金属パターンと第３金属パターンからなる熱電対を形成する工程と、第１絶縁膜と第２絶縁膜を除去して第３ＳＯＩパターンと第２金属パターンと第４金属パターンからなる可動部を形成し、可動部と第２ＳＯＩパターンからなる容量を形成する工程とを備えるようにしたものである。

また、本発明に係る他の半導体装置の製造方法は、ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、第１開口部を介してＳＯＩ層を所定の深さまで異方性エッチングしてＳＯＩパターンを形成する工程と、第１レジストパターンを除去する工程と、ＳＯＩパターンとＳＯＩ層の一部が露出する第２開口部を備えた第２レジストパターンを形成する工程と、第２開口部を介してＳＯＩ層を埋め込み酸化層が露出するまで異方性エッチングして第１ＳＯＩパターンと第２ＳＯＩパターンと第３ＳＯＩパターンを形成する工程と、第２レジストパターンを除去する工程と、第２ＳＯＩパターンと第３ＳＯＩパターンの周囲の領域に第３ＳＯＩパターンの上部が露出するように第１絶縁膜を形成する工程と、ＳＯＩ基板の上に第１金属膜を形成する工程と、第１ＳＯＩパターンの一部と第３ＳＯＩパターンと第１絶縁膜の上部が露出する第３開口部を備えた第３レジストパターンを形成する工程と、第３開口部にめっき法により第１金属パターンと第２金属パターンを形成する工程と、第３レジストパターンを除去する工程と、第１金属パターンと第２金属パターンをマスクとして第１金属膜をエッチングする工程と、第１ＳＯＩパターンと第２ＳＯＩパターンと第１金属パターンと第２金属パターンの上部が露出する第２絶縁膜を形成する工程と、第２金属膜をＳＯＩ基板の上に形成する工程と、第１ＳＯＩパターンと第１金属パターンと第２金属パターンの上部が露出する第４開口部を備えた第４レジストパターンを形成する工程と、めっき法により第４開口部に、第１ＳＯＩパターンと第１金属パターンとの上に第３金属パターンを形成し、第２金属パターンの上に第４金属パターンを形成する工程と、第３金属パターンと第４金属パターンをマスクとして第２金属膜をエッチングし、第１ＳＯＩパターンと第１金属パターンと第３金属パターンからなる熱電対を形成する工程と、第４金属パターンを覆うように第３絶縁膜を形成する工程と、ＳＯＩ基板の上に第３金属膜を形成する工程と、第３金属膜の上に第５開口部を備えた第５レジストパターンを形成する工程と、第５開口部にめっき法により第５金属パターンを形成する工程と、第５レジストパターンを除去する工程と、第５金属パターンをマスクとして第３金属膜をエッチングし、第３絶縁膜の上に第５金属パターンからなる保護膜を形成する工程と、第１絶縁膜と第２絶縁膜と第３絶縁膜を等方性エッチングして第３ＳＯＩパターンと第２金属パターンと第４金属パターンとからなる可動部を形成し、可動部と第２ＳＯＩパターンからなる容量を形成する工程とを備えるようにしたものである。なお、ＳＴＰ法により貼り付けることで保護膜の上に膜を形成するようにしてもよい。

また、本発明に係る他の半導体装置の製造方法は、ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、第１開口部を介してＳＯＩ層を所定の深さまで異方性エッチングしてＳＯＩパターンを形成する工程と、第１レジストパターンを除去する工程と、ＳＯＩパターンとＳＯＩ層の一部が露出する第２開口部を備えた第２レジストパターンを形成する工程と、第２開口部を介してＳＯＩ層を埋め込み酸化層が露出するまで異方性エッチングして第１ＳＯＩパターンと第２ＳＯＩパターンと第３ＳＯＩパターンと第４ＳＯＩパターンを形成し、第４ＳＯＩパターンと埋め込み酸化層と埋め込み酸化層の下のシリコン基体部とからなる容量を形成する工程と、第２レジストパターンを除去する工程と、第２ＳＯＩパターンと第３ＳＯＩパターンの周囲の領域に第３ＳＯＩパターンのみを覆う第１絶縁膜を形成する工程と、ＳＯＩ基板の上に第１金属膜を形成する工程と、第１ＳＯＩパターンの一部と第１絶縁膜の上部が露出する第３開口部を備えた第３レジストパターンを形成する工程と、第３開口部にめっき法により第１金属パターンを第２金属パターンを形成する工程と、第３レジストパターンを除去する工程と、第１金属パターンと第２金属パターンをマスクとして第１金属膜をエッチングする工程と、第１ＳＯＩパターンと第２ＳＯＩパターンと第１金属パターンと第２金属パターンの上部が露出する第２絶縁膜を形成する工程と、第２金属膜をＳＯＩ基板の上に形成する工程と、第１ＳＯＩパターンと第２ＳＯＩパターンと第１金属パターンと第２金属パターンの上部が露出する第４開口部を備えた第４レジストパターンを形成する工程と、めっき法により第４開口部の、第１ＳＯＩパターンと第１金属パターンの上に第３金属パターンを形成し、第２ＳＯＩパターンと第２金属パターンの上に第４金属パターンを形成する工程と、第３金属パターンと第４金属パターンをマスクとして第２金属膜をエッチングし、第１ＳＯＩパターンと第１金属パターンと第３金属パターンからなる熱電対を形成する工程と、第１絶縁膜と第２絶縁膜を除去し、第２ＳＯＩパターンと第２金属パターンと第４金属パターンとからなる可動部を形成し、可動部と第３ＳＯＩパターンからなる容量を形成する工程とを備えるようにしたものである。

以上説明したように、本発明によれば、同一の基板の上に異なる形態の発電素子を備えるようにしたので、様々な状況で外部より無給電の状態での動作が維持できる、より小型な半導体装置が実現できるという優れた効果が得られる。
本発明によれば、例えば、振動が外部から加えられているときは振動発電を行い、熱が加わる状況では、熱電発電を行える。また、同じ基板の上に集積回路が形成されているので、複数の発電素子を電気的に接続して制御効率を向上させることも可能となる。

以下、本発明の実施の形態について図を参照して説明する。
図１は、本発明の実施の形態における半導体装置の構成例を模式的に示す斜視図である。図１（ａ）に示す半導体装置は、半導体基板１０１の上に集積回路の形成された回路層１０２を備え、回路層１０２の上に、各々異なる種類の発電素子１０３と発電素子１０４とを備える。発電素子１０３及び発電素子１０４は、図示しない配線により回路層１０２の集積回路に接続されている。

また、図１（ｂ）に示す半導体装置は、半導体基板１０１の上に、集積回路が形成された回路領域１０２ａを備え、半導体基板１０１の他の領域に、各々異なる種類の発電素子１０３と発電素子１０４とを備える。発電素子１０３及び発電素子１０４は、図示しない配線により回路領域１０２ａの集積回路に接続されている。これらの構成において、例えば、発電素子１０３は、熱電発電素子であり、発電素子１０４は、振動発電素子である。

以下、図１（ｂ）に示す半導体装置について、図２を用いてより詳細に説明する。図２は、図１（ｂ）に示した半導体装置のより具体的な例を模式的に示す断面図（ａ）と平面図（ｂ）である。図２に示すように、半導体基板１０１は、シリコン基体部１０５と埋め込み酸化層１０６とｐ形単結晶シリコンからなるＳＯＩ（Silicon on Insulator）層１０７とから構成されたＳＯＩ基板である。なお、図２では、回路領域１０２ａと発電素子１０３と発電素子１０４とを直線的に配列した例を示し、図１（ｂ）の例とは配置が異なっている。

発電素子１０３は、複数の熱電対１１３から構成された熱電発電素子であり、熱電対１１３は、ｐ形のシリコン単結晶からなる配線パターン（第１配線パターン）１１４とクロムからなる配線パターン（第２配線パターン）１１５とから構成されている。配線パターン１１４は、ＳＯＩ層１０７を加工することで形成されたものである。例えば、配線パターン１１４の一方の配線パターン１１５とのコンタクトを低温状態とし、配線パターン１１４の他方の配線パターン１１５とのコンタクトを高温状態とすることで、ゼーベック効果により０．４５ｍＶ／Ｋ程度の起電力が得られる。

また、発電素子１０４は、可変容量１１９と固定容量（電荷保持機構）１２０とから構成された振動発電素子である。可変容量１１９は、絶縁材料からなる支持柱１２３に一部が支持された可動電極１２２と、可動電極１２２の下部の領域のシリコン基体部１０５とから構成されている。可動電極１２２は、例えば、平面視矩形に形成され、図２（ｂ）の紙面右側の辺に近い部分で支持柱１２３に支持され、この支持梁域から紙面左側の領域下部に可動のための空間を備える。なお、図２（ｂ）に示すように、可動電極１２２は、複数の貫通孔１２１を備えるが、貫通孔１２１は、以降の製造方法に説明するように、下部の空間を形成するために用いる。

また、固定容量１２０は、容量電極１２４とこの下の領域の埋め込み酸化層１０６と、この下の領域のシリコン基体部１０５とから構成されている。なお、シリコン基体部１０５は、接地に接続されている。
発電素子１０３，発電素子１０４（可変容量１１９，固定容量１２０）は、配線１２６により回路領域１０２ａを構成している所定の回路（素子）に接続している。また、回路領域１０２ａには、外部と信号を入出力するためのパッド端子１１２が設けられている。

次に、図２に示した半導体装置の等価的な回路構成例について、図３を用いて説明する。図３（ａ）に示す回路例では、回路領域１０２ａを構成する回路が、３つのスイッチ素子１３０，１３１，１３２を備える。スイッチ素子１３０をオン状態とし、スイッチ素子１３１及びスイッチ素子１３２をオフ状態とすることで、発電素子１０３の起電力を取り出すことができる。また、スイッチ素子１３０をオフ状態とし、スイッチ素子１３１及びスイッチ素子１３２をオン状態とすることで、発電素子１０４が起電した電力を取り出すことができる。

図３（ｂ）に示す回路例は、発電素子１０３で生じた電荷を、発電素子１０４に用いるようにしたものである。発電素子１０３において起電している状態で、スイッチ素子１３３とスイッチ素子１３４とをオン状態とし、発電素子１０３で生じた電荷を可変容量１１９に移動させる。なお、外部負荷が接続されている場合は、外部負荷を通して固定容量１２０にも上記電荷が移動する。

上述したようにゼーベック効果により生じた電荷を移動させた後、スイッチ素子１３３をオフ状態として振動を加えると、充電されている電荷が、可変容量１１９の容量変化に伴って移動して電流が生じる。このように、図３（ｂ）に示す回路例によれば、振動発電素子である発電素子１０４を機能させるために、外部から電荷を与える必要がない。

図３（ｃ）に示す回路例は、図３（ｂ）に示す回路例に、容量素子１３５と、スイッチ素子１３６，１３７を加えたものである。スイッチ素子１３３をオフ状態とし、スイッチ素子１３６及びスイッチ素子１３７をオン状態とし、発電素子１０３が起電力を発生すると、電荷が容量１３５に蓄積（充電）される。この状態とした後、スイッチ素子１３７をオフ状態とし、スイッチ素子１３３及びスイッチ素子１３４をオン状態とすると、電荷が可変容量１１９に蓄積される。図３（ｃ）に示す回路例では、図３（ｂ）に示した回路例に比較し、可変容量１１９に対してより多くの電荷の蓄積が可能となる。

可変容量１１９に電荷が蓄積された後、スイッチ素子１３３をオフ状態として発電素子１０４を機能させると、前述と同様に、電流が生じる。図３（ｃ）に示す回路例によれば、上述したように、可変容量１１９により多くの電荷の蓄積が可能となるので、図３（ｂ）に示した回路例に比較し、より多くの電力を生成することが可能となる。なお、上述したスイッチ素子は、例えば、ＭＯＳトランジスタなどのよく知られたトランジスタから構成することができる。

次に、図２に示した半導体装置の製造方法例について説明する。
まず、図４（ａ）に示すように、シリコン基体部１０５と埋め込み酸化層１０６とＳＯＩ層１０７とからなるＳＯＩ基板（半導体基板１０１）を用意し、よく知られたＬＳＩプロセスにより回路領域１０２ａを形成する。例えば、埋め込み酸化層１０６は膜厚０．５μｍであり、ＳＯＩ層１０７は膜厚２０μｍである。

次に、公知のフォトリソグラフィ技術とエッチング技術とによりＳＯＩ層１０７を微細加工し、図４（ｂ）に示すように、ＳＯＩ層１０７を構成しているｐ形のシリコン単結晶からなる配線パターン１１４が形成された状態とする。例えば、回路領域１０２ａを保護し、かつ配線パターン１１４が残るようなレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとした異方性ドライエッチングによりＳＯＩ層１０７を選択的にエッチングすることで、配線パターン１１４が形成できる。

次に、上述したレジストパターンを除去した後、図４（ｃ）に示すように、蒸着法などにより、Ｃｒからなる金属膜１０８が形成された状態とする。
ついで、公知のフォトリソグラフィ技術とエッチング技術とにより金属膜１０８を加工し、図４（ｄ）に示すように、パッド端子１１２，配線パターン１１５，可動電極１２２，容量電極１２４が形成された状態とする。

上述した工程により、配線パターン１１４と配線パターン１１５とから、図２に示す複数の熱電対１１３よりなる発電素子１０３が形成されたことになる。また、容量電極１２４の領域においては、この下の領域の埋め込み酸化層１０６と、この下の領域のシリコン基体部１０５とから、図２に示す固定容量１２０が形成されたことになる。なお、図示していないが、図２に示した各配線１２６も、同時に形成されている。また、図３に示した容量素子１３５を用いる場合は、図４に示していない他の領域において、容量電極１２４と同様の金属パターンを形成すればよい。

次に、図２に示した可変容量１１９を形成する領域が開放したレジストパターン１４０を形成し（図４（ｅ））、レジストパターン１４０をマスクとして埋め込み酸化層１０６をエッチングする。例えば、ウエットエッチングにより埋め込み酸化層１０６をエッチングすることで、可動電極１２２の下部までエッチングする。

このとき、図２（ａ）に示したように、可動電極１２２は貫通孔１２１を備えているので、貫通孔１２１の下の領域の埋め込み酸化層１０６がより早く除去される。この結果、図４（ｆ）に示すように、可動電極１２２の下に、可動電極１２２の端部を支持する支持柱１２３が形成された状態が得られる。可動電極１２２により、図２に示す可変容量１１９が構成される。なお、図４（ｆ）は、レジストパターン１４０を除去した後の状態を示している。

なお、図示しない他の領域において、埋め込み酸化層１０６の上に容量電極１２４と同様の金属パターンを形成し、形成した金属パターンの上に絶縁膜を形成し、この絶縁膜の上に新たな金属パターンを形成し、これらで図３に示す容量１３５を構成するようにしてもよい。容量電極１２４による固定容量は、ＭＩＳ（Metal-Insulator-Semiconductor）容量であるが、上述した構成による容量は、ＭＩＭ（Metal-Insulator-Metal）容量となる。固定容量は、絶縁膜を２つの電極で挾んだ構造であればよい。

次に、本発明の実施の形態における半導体装置の他の構成例を、製造方法例とともに説明する。図５は、本実施の形態における半導体装置の構成を示す平面図であり、図５に示す半導体装置は、同一の基板上に、回路領域１０２ａと、熱電発電による発電素子５０３と振動発電による発電素子５０４とを備える。発電素子５０３及び発電素子５０４は、配線５２６により回路領域１０２ａの集積回路に接続されている。

発電素子５０３は、複数の熱電対５１３から構成された熱電発電素子であり、熱電対５１３は、ｐ形のシリコン単結晶からなる配線パターン５１４と金（Ａｕ）からなる配線パターン５１５とから構成されている。例えば、配線パターン５１４の一方の配線パターン５１５とのコンタクトを低温状態とし、配線パターン５１４の他方の配線パターン５１５とのコンタクトを高温状態とすることで、ゼーベック効果により０．４５ｍＶ／Ｋ程度の起電力が得られる。

また、発電素子５０４は、可変容量と固定容量とから構成された振動発電素子である。発電素子５０４の可変容量は、絶縁材料からなる支持柱５２３に一部が支持された可動電極５２２と、可動電極５２２の下部の領域のシリコン基体部１０５とから構成されている。可動電極５２２は、ｐ形のシリコン単結晶からなり、例えば、平面視矩形に形成され、図５の紙面右側の辺に近い部分で支持柱５２３に支持され、この支持梁域から紙面左側の領域下部に可動のための空間を備える。なお、図５に示すように、可動電極５２２は、複数の貫通孔５２１を備えるが、貫通孔５２１は、以降の製造方法に説明するように、下部の空間を形成するために用いる。

また、発電素子５０４の固定容量は、容量電極５２４とこの下の領域の埋め込み酸化層１０６と、この下の領域のシリコン基体部１０５とから構成されている。図５に示す半導体装置では、容量電極５２４は、可動電極５２２と同様に、ｐ形のシリコン単結晶から構成されている。なお、シリコン基体部１０５は、接地に接続されている。

発電素子５０３，発電素子５０４（可変容量，固定容量）は、配線５２６により回路領域１０２ａを構成している所定の回路（素子）に接続している。また、回路領域１０２ａには、外部と信号を入出力するためのパッド端子１１２が設けられている。発電素子５０３及び発電素子５０４と回路領域１０２ａを構成している集積回路との接続関係は、図２に示した半導体装置と同様である。

次に、図５に示した半導体装置の製造方法例について説明する。
まず、図６（ａ）に示すように、シリコン基体部１０５と埋め込み酸化層１０６とＳＯＩ層１０７とからなるＳＯＩ構造の半導体基板１０１を用意し、よく知られたＬＳＩプロセスにより回路領域１０２ａを形成する。

次に、図６（ｂ）に示すように、公知のフォトリソグラフィ技術により、ＳＯＩ層１０７の上にレジストパターン６０１が形成された状態とする。ついで、レジストパターン６０１をマスクとし、ＳＯＩ層１０７を厚さ０．５μｍ程度エッチングしてパターンが形成された状態とする。例えば、ＣＦ₄とＯ₂との混合ガスを用いたドライエッチングにより、上記エッチングを行えばよい。

次に、レジストパターン６０１を除去した後、図６（ｃ）に示すように、公知のフォトリソグラフィ技術により、パターンが形成されたＳＯＩ層１０７の上にレジストパターン６０２が形成された状態とする。ついで、レジストパターン６０２をマスクとしてＳＯＩ層１０７を埋め込み酸化層１０６までエッチングし、配線パターン５１４，可動電極５２２，容量電極５２４とが形成された状態とする。

このように、本構成例においては、可動電極５２２，容量電極５２４は、半導体である単結晶シリコンから構成されることになる。また、レジストパターン６０１によるエッチング加工とレジストパターン６０２によるエッチング加工とにより、配線パターン５１４が断面視Ｌ字型に形成される。

次に、レジストパターン６０２を除去した後、埋め込み酸化層１０６の露出領域や配線パターン５１４，可動電極５２２，容量電極５２４を含む基板表面に、シード層（図示せず）が形成された状態とする。シード層は、膜厚０．１μｍのチタン層と膜厚０．１μｍの金層から構成され、各々蒸着により形成すればよい。このようにシード層が形成された後、図６（ｄ）に示すように、レジストパターン６０３が形成された状態とする。レジストパターン６０３は、配線パターン５１４の膜厚の薄い部分の端部の上部に開口部を備えたマスクパターンである。

次に、レジストパターン６０３の開口部底部に露出しているシード層（図示せず）に、金メッキによりＡｕのパターンを形成し、図７（ｅ）に示すように、金属パターン７０１が形成された状態とする。金属パターン７０１は、上面の高さが、配線パターン５１４の膜厚の厚い部分の上面の高さと等しくなるように形成する。ついで、レジストパターン６０３を除去した後、金属パターン７０１をマスクとしてシード層をエッチング除去する。

次に、図７（ｆ）に示すように、図５に示した可動電極５２２からなる可変容量が形成される領域が開放した絶縁層７０２が形成された状態とする。絶縁層７０２は、配線パターン５１４の膜厚の厚い部分の上面、及び金属パターン７０１の上面が露出した状態に形成する。

絶縁層７０２の形成例について詳述すると、まず、ポリベンゾオキサゾールをベースとした感光性樹脂を回転塗布して塗布膜を形成する。ついで、公知のフォトリソグラフィ技術により、配線パターン５１４の膜厚の厚い部分の上面，金属パターン７０１の上面，及び上記開口部となる領域に選択的に露光して潜像を形成する。ついで、現像処理により潜像の部分を除去し、現像処理により形成されたパターンを加熱処理して熱硬化すれば、絶縁層７０２が形成できる。

次に、配線パターン５１４の膜厚の厚い部分の上面、及び金属パターン７０１の上面などを含み、絶縁層７０２の上にシード層（図示せず）が形成された状態とする。シード層は、膜厚０．１μｍのチタン層と膜厚０．１μｍの金層から構成され、各々蒸着により形成すればよい。ついで、上記シード層の上にレジストパターンを形成し、このレジストパターンの開口部底部に露出しているシード層にメッキによりＡｕのパターンを形成することで、図７（ｇ）に示すように、パッド端子１１２、金（Ａｕ）からなる配線パターン５１５が形成された状態とする。

上述した工程により、配線パターン５１４と配線パターン５１５とから、図５に示す複数の熱電対５１３よりなる発電素子５０３が形成されたことになる。
なお、図７（ｇ）は、上記レジストパターンを除去し、かつパッド端子１１２と配線パターン５１５をマスクとしたエッチングにより、余分なシード層を除去した後の状態を示している。

次に、絶縁層７０２をマスクとし、絶縁層７０２の開口部より埋め込み酸化層１０６の一部を例えば、ウエットエッチングにより除去する。このエッチングでは、埋め込み酸化層１０６をエッチングすることで、可動電極５２２の下部までエッチング除去する。
このとき、図５に示したように、可動電極５２２は貫通孔５２１を備えているので、貫通孔５２１の下の領域の埋め込み酸化層１０６がより早く除去される。

この結果、図７（ｈ）に示すように、可動電極５２２の下に、可動電極５２２の端部を支持する支持柱５２３が形成された状態が得られる。可動電極５２２により、図５に示す発電素子５０４の可変容量が構成される。
なお、図７（ｉ）に示すように、絶縁層７０２をドライエッチング法などにより除去し、熱電対５１３を構成する配線パターン５１５の下部に、空間が形成される状態としてもよい。空間を形成しておくことで、配線パターン５１５の近傍における熱の伝導が抑制できるようになり、ゼーベック効果を得るための温度差をより大きくすることができる。

次に、本発明の実施の形態における半導体装置の他の構成例を、図８〜１０により製造方法例とともに説明する。図８は、本実施の形態における半導体装置の構成を示す平面図であり、図８に示す半導体装置は、同一の基板上に、回路領域１０２ａと、熱電発電による発電素子５０３と振動発電による発電素子８０４とを備える。発電素子５０３及び発電素子８０４は、配線５２６により回路領域１０２ａの集積回路に接続されている。図８に示す半導体装置は、図５に示した半導体装置の発電素子５０４を、発電素子８０４に変更したものである。

発電素子８０４は、振動子８４１と、振動子８４１の両側に配置された２つの壁８４３，８４４とから構成された振動発電素子である。振動子８４１は、埋め込み酸化層１０６の露出している領域において、埋め込み酸化層１０６の上に、支持柱８４２に支持されている。外部からの力により、振動子８４１は、壁８４３もしくは壁８４４の方へ変位するように振動する。振動子８４１は、この中央部で支持柱８２４に支持され、支持柱８１４を挟んだ両側の下部（埋め込み酸化層１０６側）に、重り構造体８４１ａを備えている。

振動子８４１が壁８４３の側へ変位すると、振動子８４１と壁８４３との間は近づき、振動子８４１と壁８４４との間は離れる。このとき、振動子８４１と壁８４３との間の容量は増加し、振動子８４１と壁８４４との間の容量は減少する。
これに対し、振動子８４１が壁８４４の側へ変位すると、振動子８４１と壁８４４との間は近づき、振動子８４１と壁８４３との間は離れる。このとき、振動子８４１と壁８４４との間の容量は増加し、振動子８４１と壁８４３との間の容量は減少する。
このように、振動子８４１が振動することで、電荷が動くことになる。

従って、振動子８４１と壁８４３，８４４との間の容量が外部負荷を介して接続され、振動子８４１に電荷を与えた状態で、振動子８４１が振動して電荷が動くことにより、外部負荷に電流が流れるようになる。このように、発電素子８０４は、振動を電力に変換する振動発電素子である。

なお、発電素子５０３，発電素子８０４は、配線８２６により回路領域１０２ａを構成している所定の回路（素子）に接続している。また、回路領域１０２ａには、外部と信号を入出力するためのパッド端子１１２が設けられている。発電素子５０３及び発電素子８０４と回路領域１０２ａを構成している集積回路との接続関係は、図２に示した半導体装置と同様である。

次に、図８に示した半導体装置の製造方法例について説明する。
まず、図９（ａ）に示すように、シリコン基体部１０５と埋め込み酸化層１０６とＳＯＩ層１０７とからなるＳＯＩ構造の半導体基板１０１を用意し、よく知られたＬＳＩプロセスにより回路領域１０２ａを形成する。また、公知のフォトリソグラフィ技術により、ＳＯＩ層１０７に、深さ０．５μｍ程度のパターンが形成された状態とする。

次に、所定のマスクパターンを用いてＳＯＩ層１０７を埋め込み酸化層１０６までエッチングし、図９（ｂ）に示すように、配線パターン５１４，壁８４３，８４４，及び柱下部８４２ａが形成された状態とする。従って、配線パターン５１４，壁８４３，８４４，及び柱下部８４２ａは、半導体である単結晶シリコンから構成されることになる。また、配線パターン５１４や、壁８４３，８４４は、ＳＯＩ層１０７の厚さに等しい２０μｍ程度の高さに形成される。ここまでは、図６（ａ）〜図６（ｃ）における配線パターン５１４の形成と同様である。

次に、ポリベンゾオキサゾールをベースとした感光性有機樹脂を用い、これをフォトリソグラフィ技術により加工することで、図９（ｃ）に示すように、絶縁層９０１が形成された状態とする。絶縁層９０１は、柱下部８４２ａと同一の厚さに形成され、柱下部８４２ａと壁８４３，８４４との間を埋めるように形成する。

ついで、埋め込み酸化層１０６の露出領域や配線パターン５１４，壁８４３，８４４，及び柱下部８４２ａや絶縁層９０１を含む基板表面に、シード層（図示せず）が形成された状態とする。シード層は、膜厚０．１μｍのチタン層と膜厚０．１μｍの金層から構成され、各々蒸着により形成すればよい。

このようにシード層が形成された後、図８に示した支持柱８４２及び重り構造体８４１ａが形成される領域が開放したレジストパターンを用い、開口部底部に露出しているシード層（図示せず）に、金メッキによりＡｕのパターンを形成し、図９（ｄ）に示すように、金属パターン７０１，支持柱８４２及び重り構造体８４１ａが形成された状態とする。金属パターン７０１は、上面の高さが、配線パターン５１４の膜厚の厚い部分の上面の高さと等しくなるように形成する。このように、支持柱８４２及び重り構造体８４１ａは、金から構成された金属の構造体である。

次に、上述のようにして形成した金のメッキパターンをマスクとし、余分なシード層をエッチング除去した後、図１０（ｅ）に示すように、絶縁層１００１が形成された状態とする。絶縁層１００１は、配線パターン５１４の膜厚の厚い部分の上面，金属パターン７０１の上面，２つの壁８４３，８４４の膜厚の厚い部分の上面，及び重り構造体８４１ａの上面が露出した状態に形成する。

絶縁層１００１の形成例について詳述すると、まず、ポリベンゾオキサゾールをベースとした感光性樹脂を回転塗布して塗布膜を形成する。ついで、公知のフォトリソグラフィ技術により、上述した露出させるべき上面の領域に選択的に露光して潜像を形成する。ついで、現像処理により潜像の部分を除去し、現像処理により形成されたパターンを加熱処理して熱硬化すれば、絶縁層１００１が形成できる。

次に、絶縁層１００１の上にシード層（図示せず）が形成された状態とする。シード層は、膜厚０．１μｍのチタン層と膜厚０．１μｍの金層から構成され、各々蒸着により形成すればよい。ついで、上記シード層の上にレジストパターンを形成し、このレジストパターンの開口部底部に露出しているシード層にメッキによりＡｕのパターンを形成することで、図１０（ｆ）に示すように、パッド端子１１２、金（Ａｕ）からなる配線パターン５１５，及び振動子８４１が形成された状態とする。この後、メッキパターンをマスクとしたエッチングにより、余分なシード層を除去する。

上述した工程により、配線パターン５１４と配線パターン５１５とから、図８に示す複数の熱電対５１３よりなる発電素子５０３が形成されたことになる。
なお、図１０（ｆ）は、上記レジストパターンを除去した後の状態を示している。
これらの後、絶縁層９０１及び絶縁層１００１をドライエッチングにより除去することで、図１０（ｇ）に示すように、重り構造体８４１ａを備えた振動子８４１と埋め込み酸化層１０６との間や熱電対５１３を構成する配線パターン５１５の下部に、空間が形成された状態となる。

ところで、図１１の平面図に示すように、振動子８４１の上面に保護層８４６を備えるようにしてもよい。
以下、保護層８４６の形成について説明すると、まず、図９（ａ）〜図１０（ｆ）を用いて説明した工程と同様にし、図１２（ａ）に示すように、絶縁層１００１やパッド端子１１２、金（Ａｕ）からなる配線パターン５１５，及び振動子８４１などが形成された状態とする。ただし、この場合、壁８４３，８４４が、振動子８４１の周囲を覆うように延長して形成された状態とする。また、壁８４３，８４４の膜厚の厚い部分の上端にも、金属パターン１２０１が形成された状態とする。

次に、図１３（ａ）に示すように、感光性有機樹脂を用いることにより、振動子８４１を覆う絶縁層１３０１が形成された状態とする。
次に、基板上の全域に膜厚０．１μｍのチタン層と膜厚０．１μｍの金層から構成されたシード層を形成し、所定の領域が開放したレジストパターンを形成し、開放部に金のメッキを行うことで、図１３（ｃ）に示すように、金属パターン１３０２及び金属パターン１３０３が形成された状態とする。金属パターン１３０３は、部分的に貫通孔を備える。

この後、例えばドライエッチングにより絶縁層９０１，絶縁層１００１，及び絶縁層１３０１を除去し、図１３（ｄ）に示すように、重り構造体８４１ａを備えた振動子８４１と埋め込み酸化層１０６との間や熱電対５１３を構成する配線パターン５１５の下部に、空間が形成された状態とする。振動子８４１の領域は、金属パターン１３０２の貫通孔を介して絶縁層１３０１，絶縁層１００１，及び絶縁層９０１を除去する。

上述した工程により、金属パターン１３０２を上壁とし、金属パターン１２０１と壁８４３，８４４を側壁とした容器の内部空間に、振動子８４１が格納された状態となる。上壁となる金属パターン１３０２が、図１１に示した保護層８４６となる。また、例えば、ＳＴＰ（Spin-coating film Transfer and hot-Pressing）法により、図１３（ｄ）に示すように、絶縁保護膜１３１０を形成し、金属パターン１３０２の開口部を塞ぐようにしてもよい。

次に、本発明の実施の形態における半導体装置の他の構成例を、図１４，１５により製造方法例とともに説明する。図１４は、本実施の形態における半導体装置の構成を示す平面図であり、図１４に示す半導体装置は、同一の基板上に、回路領域１０２ａと、熱電発電による発電素子５０３と振動発電による発電素子１４０４とを備える。発電素子５０３及び発電素子１４０４は、配線８２６により回路領域１０２ａの集積回路に接続されている。図１４に示す半導体装置は、図８に示した半導体装置の発電素子８０４を、発電素子１４０４に変更したものである。

発電素子１４０４は、基板平面の法線方向に振動するダイヤフラム状の可動平板１４４１、可動平板１４４１の下部に設けられた重り構造体１４４５、可動平板１４４１の両端部を支持する支持柱１４４３，１４４４、及び固定電極１４４６による可変容量と、容量電極１４４７による固定容量とから構成されている。外部からの力により、可動平板１４４１は、基板平面の法線方向に振動する。

固定容量と可変容量とが外部負荷を介して接続され、可動平板１４４１に電荷を与えた状態で、可動平板１４４１が振動して可変容量の容量が変化して電荷が動くことにより、外部負荷に電流が流れるようになる。このように、発電素子１４０４は、振動を電力に変換する振動発電素子である。

次に、図１４に示した半導体装置の製造方法例について説明する。
まず、図１５（ａ）に示すように、シリコン基体部１０５と埋め込み酸化層１０６とＳＯＩ層１０７とからなるＳＯＩ構造の半導体基板１０１を用意し、よく知られたＬＳＩプロセスにより回路領域１０２ａを形成する。また、公知のフォトリソグラフィ技術により、ＳＯＩ層１０７に、深さ０．５μｍ程度のパターンが形成された状態とする。

次に、所定のマスクパターンを用いてＳＯＩ層１０７を埋め込み酸化層１０６までエッチングし、図１５（ｂ）に示すように、配線パターン５１４，支持柱１４４３，１４４４，固定電極１４４６，及び容量電極１４４７が形成された状態とする。従って、配線パターン５１４，支持柱１４４３，１４４４，固定電極１４４６，及び容量電極１４４７は、半導体である単結晶シリコンから構成されることになる。また、配線パターン５１４や、支持柱１４４３，１４４４は、ＳＯＩ層１０７の厚さに等しい２０μｍ程度の高さに形成される。ここまでは、図６（ａ）〜図６（ｃ）における配線パターン５１４の形成と同様である。

次に、ポリベンゾオキサゾールをベースとした感光性有機樹脂を用い、これをフォトリソグラフィ技術により加工することで、図１５（ｃ）に示すように、絶縁層１５０１が形成された状態とする。絶縁層１５０１は、固定電極１４４６を覆うように形成され、支持柱１４４３と支持柱１４４４との間を埋めるように形成する。

ついで、埋め込み酸化層１０６の露出領域や配線パターン５１４，支持柱１４４３，１４４４，及び固定電極１４４６，容量電極１４４７や絶縁層１５０１を含む基板表面に、シード層（図示せず）が形成された状態とする。シード層は、膜厚０．１μｍのチタン層と膜厚０．１μｍの金層から構成され、各々蒸着により形成すればよい。

このようにシード層が形成された後、図１４に示した重り構造体１４４５が形成される領域などが開放したレジストパターンを用い、開口部底部に露出しているシード層（図示せず）に、金メッキによりＡｕのパターンを形成し、図１５（ｄ）に示すように、金属パターン７０１，重り構造体１４４５が形成された状態とする。このように、重り構造体１４４５は、金から構成された金属の構造体である。なお、金属パターン７０１は、上面の高さが、配線パターン５１４の膜厚の厚い部分の上面の高さと等しくなるように形成する。

次に、上述のようにして形成した金のメッキパターンをマスクとし、余分なシード層をエッチング除去した後、図１５（ｅ）に示すように、絶縁層１５０２が形成された状態とする。絶縁層１５０２は、配線パターン５１４の膜厚の厚い部分の上面，金属パターン７０１の上面，支持柱１４４３，１４４４の膜厚の厚い部分の上面，及び重り構造体１４４５の上面が露出した状態に形成する。

絶縁層１５０２の形成例について詳述すると、まず、ポリベンゾオキサゾールをベースとした感光性樹脂を回転塗布して塗布膜を形成する。ついで、公知のフォトリソグラフィ技術により、上述した露出させるべき上面の領域に選択的に露光して潜像を形成する。ついで、現像処理により潜像の部分を除去し、現像処理により形成されたパターンを加熱処理して熱硬化すれば、絶縁層１５０２が形成できる。

次に、絶縁層１５０２の上にシード層（図示せず）が形成された状態とする。シード層は、膜厚０．１μｍのチタン層と膜厚０．１μｍの金層から構成され、各々蒸着により形成すればよい。ついで、上記シード層の上にレジストパターンを形成し、このレジストパターンの開口部底部に露出しているシード層にメッキによりＡｕのパターンを形成することで、図１５（ｆ）に示すように、パッド端子１１２、金（Ａｕ）からなる配線パターン５１５，及び可動平板１４４１が形成された状態とする。この後、メッキパターンをマスクとしたエッチングにより、余分なシード層を除去する。

上述した工程により、配線パターン５１４と配線パターン５１５とから、図１４に示す複数の熱電対５１３よりなる発電素子５０３が形成されたことになる。なお、図１５（ｆ）は、上記レジストパターンを除去した後の状態を示している。
これらの後、絶縁層１５０１及び絶縁層１５０２をドライエッチングにより除去することで、図１５（ｇ）に示すように、重り構造体１４４５を備えた可動平板１４４１と埋め込み酸化層１０６との間や熱電対５１３を構成する配線パターン５１５の下部に、空間が形成された状態となる。

次に、本発明の実施の形態における半導体装置の他の構成例を、図１６により説明する。図１６は、本実施の形態における半導体装置の構成を示す斜視図（ａ），（ｂ），及び模式的な断面図（ｃ）である。図１６（ａ）に示す半導体装置は、半導体基板１０１の上に集積回路の形成された回路層１０２を備え、回路層１０２の上に、各々異なる種類の発電素子１０３と発電素子１０４とを備える。

発電素子１０３及び発電素子１０４は、図示しない配線により回路層１０２の集積回路に接続されている。加えて、図１６（ａ）に示す半導体装置は、半導体基板１０１の下に、薄膜電池（薄膜電池）１６０１を備える。薄膜電池１６０１は、充放電可能な２次電池であり、半導体基板１０１に形成された貫通電極により、回路層１０２に接続して給電する。薄膜電池１６０１は、例えば、図２に示した固定容量１２０と同様に、電荷保持機構である。

また、図１６（ｂ）に示す半導体装置は、半導体基板１０１の上に、集積回路が形成された回路領域１０２ａを備え、半導体基板１０１の他の領域に、各々異なる種類の発電素子１０３と発電素子１０４とを備える。発電素子１０３及び発電素子１０４は、図示しない配線により回路領域１０２ａの集積回路に接続されている。

これらの構成において、例えば、発電素子１０３は、熱電発電素子であり、発電素子１０４は、振動発電素子である。加えて、図１６（ｂ）に示す半導体装置は、半導体基板１０１の他の領域に、薄膜電池１６０１ａを備える。薄膜電池１６０１ａは、他の素子が形成されている状態で、他の素子を覆うマスク層を設け、この後、スパッタ成膜法などにより所定の膜を堆積させることにより形成できる。

図１６（ｃ）に示す半導体装置は、集積回路が形成された基板１６３０の上に、バンプ１６０２を備え、熱電発電素子１６１１と薄膜電池１６１０とを、バンプ１６０２により基板１６３０にフリップチップ接続して積層構造としたものである。

本発明の実施の形態における半導体装置の構成例を模式的に示す斜視図である。 図１（ｂ）に示した半導体装置のより具体的な例を模式的に示す断面図（ａ）と平面図（ｂ）である。 図２に示した半導体装置の等価的な回路構成例について説明するための回路図である。 図２に示した半導体装置の製造方法例について説明するための工程図である。 本発明の実施の形態における他の半導体装置の構成を示す平面図である。 図５に示した半導体装置の製造方法例について説明するための工程図である。 図５に示した半導体装置の製造方法例について説明するための工程図である。 本発明の実施の形態における他の半導体装置の構成を示す平面図である。 図８に示した半導体装置の製造方法例について説明するための工程図である。 図８に示した半導体装置の製造方法例について説明するための工程図である。 図８に示した半導体装置に保護層を加えた場合の構成を示す平面図である 図１１に示した半導体装置の製造方法例について説明するための工程図である。 図１１に示した半導体装置の製造方法例について説明するための工程図である。 本発明の実施の形態における他の半導体装置の構成を示す平面図である。 図１４に示した半導体装置の製造方法例について説明するための工程図である。 本発明の実施の形態における他の半導体装置の構成を示す斜視図（ａ），（ｂ），及び模式的な断面図（ｃ）である。 従来よりある振動発電素子の構成を示す斜視図である。 従来よりある熱電発電素子の構成を示す斜視図である。

符号の説明

１０１…半導体基板、１０２…回路層、１０２ａ…回路領域、１０３…発電素子、１０４…発電素子、１０５…シリコン基体部、１０６…埋め込み酸化層、１０７…ＳＯＩ層、１１２…パッド端子、１１３…熱電対、１１４…配線パターン、１１５…配線パターン、１１９…可変容量、１２０…固定容量、１２１…貫通孔、１２２…可動電極、１２３…支持柱、１２４…容量電極、１２６…配線。

Claims (16)

1. 半導体基板の上に形成された集積回路層と、
   前記半導体基板の上に設けられた熱により発電を行う熱電発電素子と、
   前記半導体基板の上に設けられた振動により発電を行う振動発電素子と
   を備えることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記半導体基板の上に配置され、電荷を保持する電荷保持機構を備える
   ことを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記電荷保持機構は、充放電が可能な薄膜電池から構成されたことを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記電荷保持機構は、絶縁膜を２つの電極で挾んだ容量から構成されたことを特徴とする半導体装置。
5. 請求項１〜４のいずれか１項に記載の半導体装置において、
   前記熱電発電素子により生成された電荷は、前記振動発電素子に用いられる
   ことを特徴とする半導体装置。
6. 請求項１〜５のいずれか１項に記載の半導体装置において、
   前記半導体基板は、絶縁層とこの上に形成された単結晶シリコンからなるシリコン層とを備える
   ことを特徴とする半導体装置。
7. 基体部とこの上に形成された絶縁層とこの上に形成された単結晶シリコンからなるシリコン層とを備える半導体基板の上の一部領域に集積回路が形成された状態とする工程と、
   前記半導体基板の上の第１発電素子領域に前記シリコン層よりなる第１配線パターンが形成された状態とする工程と、
   前記第１配線パターンに一部が接触する金属からなる第２配線パターンが形成されるとともに、前記半導体基板の上の第２発電素子領域に前記金属からなる可動電極及び前記金属からなる容量電極が形成された状態とする工程と、
   前記可動電極が形成されている一部領域の前記絶縁層を除去し、前記可動電極と前記基体部との間に空間が形成されるとともに、前記可動電極を前記基体部上に支持する支持柱が形成された状態とする工程と
   を備え、
   前記半導体基板の前記第１発電素子領域に、前記第１配線パターンと前記第２配線パターンとからなる複数の熱電対から構成された熱電発電素子が形成された状態とし、
   前記半導体基板の前記第２発電素子領域に、前記可動電極よりなる可変容量と前記容量電極よりなる固定電極とから構成された振動発電素子が形成された状態とする
   ことを特徴とする半導体装置の製造方法。
8. 基体部とこの上に形成された絶縁層とこの上に形成された単結晶シリコンからなるシリコン層とを備える半導体基板の上の一部領域に集積回路が形成された状態とする工程と、
   前記半導体基板の上の第１発電素子領域に前記シリコン層よりなる第１配線パターンが形成された状態とする工程と、
   前記半導体基板の上の第２発電素子領域に前記シリコン層よりなる可動電極及び容量電極が形成された状態とする工程と、
   前記第１配線パターンに一部が接触する金属からなる第２配線パターンが形成された状態とする工程と、
   前記可動電極が形成されている一部領域の前記絶縁層を除去し、前記可動電極と前記基体部との間に空間が形成されるとともに、前記可動電極を前記基体部上に支持する支持柱が形成された状態とする工程と
   を備え、
   前記半導体基板の前記第１発電素子領域に、前記第１配線パターンと前記第２配線パターンとからなる複数の熱電対から構成された熱電発電素子が形成された状態とし、
   前記半導体基板の前記第２発電素子領域に、前記可動電極よりなる可変容量と前記容量電極よりなる固定電極とから構成された振動発電素子が形成された状態とする
   ことを特徴とする半導体装置の製造方法。
9. 基体部とこの上に形成された絶縁層とこの上に形成された単結晶シリコンからなるシリコン層とを備える半導体基板の上の一部領域に集積回路が形成された状態とする工程と、
   前記半導体基板の上の第１発電素子領域に前記シリコン層よりなる第１配線パターンが形成された状態とするとともに、前記半導体基板の上の第２発電素子領域に前記シリコン層よりなる対向配置された２つの壁が形成された状態とする工程と、
   前記第１配線パターンに一部が接触する金属からなる第２配線パターンが形成されるとともに、２つの前記壁の間に配置された前記金属からなる支持柱及びこの支持柱に支持された２つの前記壁の間に配置された前記金属からなる振動子とが形成された状態とする工程と
   を備え、
   前記半導体基板の前記第１発電素子領域に、前記第１配線パターンと前記第２配線パターンとからなる複数の熱電対から構成された熱電発電素子が形成された状態とし、
   前記半導体基板の前記第２発電素子領域に、２つの前記壁と、前記壁の方向に振動する前記振動子とより構成された振動発電素子が形成された状態とする
   ことを特徴とする半導体装置の製造方法。
10. ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、
    前記ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、
    前記第１開口部を介して前記ＳＯＩ層を異方性エッチングして埋め込み酸化層を露出させてシリコンパターンを形成する工程と、
    前記第１レジストパターンを除去する工程と、
    前記ＳＯＩ基板の上に金属膜を形成する工程と、
    前記金属膜の上に第２開口部を備えた第２レジストパターンを形成する工程と、
    前記第２開口部を介して前記金属膜をエッチングして第１金属膜パターン及び第２金属膜パターン及び第３金属膜パターンを形成し、前記シリコンパターンと前記第１金属膜パターンからなる熱電対と、前記第３金属膜パターンと前記埋め込み酸化層と前記埋め込み酸化層下部のシリコン基体部とからなる容量とを形成する工程と、
    前記第２レジストパターンを除去する工程と、
    前記ＳＯＩ基板の上に前記第２金属膜パターンの一部を露出する第３開口部を備えた第３レジストパターンを形成する工程と、
    前記第３開口部を介して前記第２金属膜パターンの下の前記埋め込み酸化層の一部を等方性エッチングして前記第２金属膜パターンからなる可動部と前記埋め込み酸化層の一部からなる支持部を形成する工程と、
    前記第３レジストパターンを除去する工程と
    を備えることを特徴とする半導体装置の製造方法。
11. ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、
    前記ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、
    前記第１開口部を介して前記ＳＯＩ層を所定の深さまで異方性エッチングしてＳＯＩパターンを形成する工程と、
    前記第１レジストパターンを除去する工程と、
    前記ＳＯＩパターンと前記ＳＯＩ層の一部を露出する第２開口部を備えた第２レジストパターンを形成する工程と、
    前記第２開口部を介して前記ＳＯＩ層を埋め込み酸化層が露出するまで異方性エッチングして第１ＳＯＩパターンと第２ＳＯＩパターンと第３ＳＯＩパターンを形成し、前記第３ＳＯＩパターンと前記埋め込み酸化層とこの下部のシリコン基体部とからなる容量を形成する工程と、
    前記第２レジストパターンを除去する工程と、
    前記ＳＯＩ基板の上に第１金属膜を形成する工程と、
    前記第１ＳＯＩパターンの一部を露出する第３開口部を備えた第３レジストパターンを形成する工程と、
    前記第３開口部にめっき法により第１金属パターンを形成する工程と、
    前記第３レジストパターンを除去する工程と、
    前記第１金属パターンをマスクとして前記第１金属膜をエッチングする工程と、
    前記第１ＳＯＩパターンと前記第１金属パターンの上部を露出し、かつ前記第２ＳＯＩパターンの上部と周囲が露出する第４開口部を備えた絶縁膜を形成する工程と、
    第２金属膜を形成する工程と、
    前記第１ＳＯＩパターンと前記第１金属パターンの上部を露出する第５開口部を備えた第４レジストパターンを形成する工程と、
    前記第５開口部にめっき法により第２金属パターンを形成する工程と、
    前記第２金属パターンをマスクとして前記第２金属膜をエッチングし、前記第１ＳＯＩパターンと前記第１金属パターンと前記第２金属パターンからなる熱電対を形成する工程と、
    前記第４開口部を介して前記第２ＳＯＩパターンの下の埋め込み酸化層の一部を等方性エッチングして前記第２ＳＯＩパターンからなる可動部と前記埋め込み酸化層の一部からなる支持部を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    前記絶縁膜を除去する工程を備えることを特徴とする半導体装置の製造法。
13. ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、
    前記ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、
    前記第１開口部を介して前記ＳＯＩ層を所定の深さまで異方性エッチングしてＳＯＩパターンを形成する工程と、
    前記第１レジストパターンを除去する工程と、
    前記ＳＯＩパターンと前記ＳＯＩ層の一部を露出する第２開口部を備えた第２レジストパターンを形成する工程と、
    前記第２開口部を介して前記ＳＯＩ層を埋め込み酸化層が露出するまで異方性エッチングして第１ＳＯＩパターンと第２ＳＯＩパターンと第３ＳＯＩパターンを形成する工程と、
    前記第２レジストパターンを除去する工程と、
    前記第２ＳＯＩパターンと前記第３ＳＯＩパターンの周囲の領域に前記第３ＳＯＩパターンの上部が露出するように第１絶縁膜を形成する工程と、
    前記ＳＯＩ基板の上に第１金属膜を形成する工程と、
    前記第１ＳＯＩパターンの一部と前記第３ＳＯＩパターンと前記第１絶縁膜の上部が露出する第３開口部を備えた第３レジストパターンを形成する工程と、
    前記第３開口部にめっき法により第１金属パターンと第２金属パターンを形成する工程と、
    前記第３レジストパターンを除去する工程と、
    前記第１金属パターンと前記第２金属パターンをマスクとして前記第１金属膜をエッチングする工程と、
    前記第１ＳＯＩパターンと前記第２ＳＯＩパターンと前記第１金属パターンと前記第２金属パターンとの上部が露出する第２絶縁膜を形成する工程と、
    第２金属膜を前記ＳＯＩ基板の上に形成する工程と、
    前記第１ＳＯＩパターンと前記第１金属パターンと前記第２金属パターンの上部を露出する第４開口部を備えた第４レジストパターンを形成する工程と、
    めっき法により前記第４開口部に前記第１ＳＯＩパターンと前記第１金属パターンとの上に第３金属パターンを形成し、前記第２金属パターンの上に第４金属パターンを形成する工程と、
    前記第３金属パターンと前記第４金属パターンをマスクとして前記第２金属パターンをエッチングし、前記第１ＳＯＩパターンと前記第１金属パターンと前記第３金属パターンからなる熱電対を形成する工程と、
    前記第１絶縁膜と前記第２絶縁膜を除去して前記第３ＳＯＩパターンと前記第２金属パターンと前記第４金属パターンからなる可動部を形成し、前記可動部と前記第２ＳＯＩパターンからなる容量を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
14. ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、
    前記ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、
    前記第１開口部を介して前記ＳＯＩ層を所定の深さまで異方性エッチングしてＳＯＩパターンを形成する工程と、
    前記第１レジストパターンを除去する工程と、
    前記ＳＯＩパターンと前記ＳＯＩ層の一部が露出する第２開口部を備えた第２レジストパターンを形成する工程と、
    前記第２開口部を介して前記ＳＯＩ層を埋め込み酸化層が露出するまで異方性エッチングして第１ＳＯＩパターンと第２ＳＯＩパターンと第３ＳＯＩパターンを形成する工程と、
    前記第２レジストパターンを除去する工程と、
    前記第２ＳＯＩパターンと前記第３ＳＯＩパターンの周囲の領域に前記第３ＳＯＩパターンの上部が露出するように第１絶縁膜を形成する工程と、
    前記ＳＯＩ基板の上に第１金属膜を形成する工程と、
    前記第１ＳＯＩパターンの一部と前記第３ＳＯＩパターンと前記第１絶縁膜の上部が露出する第３開口部を備えた第３レジストパターンを形成する工程と、
    前記第３開口部にめっき法により第１金属パターンと第２金属パターンを形成する工程と、
    前記第３レジストパターンを除去する工程と、
    前記第１金属パターンと前記第２金属パターンをマスクとして前記第１金属膜をエッチングする工程と、
    前記第１ＳＯＩパターンと前記第２ＳＯＩパターンと前記第１金属パターンと前記第２金属パターンの上部が露出する第２絶縁膜を形成する工程と、
    第２金属膜を前記ＳＯＩ基板の上に形成する工程と、
    前記第１ＳＯＩパターンと前記第１金属パターンと前記第２金属パターンの上部が露出する第４開口部を備えた第４レジストパターンを形成する工程と、
    めっき法により前記第４開口部に、前記第１ＳＯＩパターンと前記第１金属パターンとの上に第３金属パターンを形成し、前記第２金属パターンの上に第４金属パターンを形成する工程と、
    前記第３金属パターンと前記第４金属パターンをマスクとして前記第２金属膜をエッチングし、前記第１ＳＯＩパターンと前記第１金属パターンと前記第３金属パターンからなる熱電対を形成する工程と、
    前記第４金属パターンを覆うように第３絶縁膜を形成する工程と、
    前記ＳＯＩ基板の上に第３金属膜を形成する工程と、
    前記第３金属膜の上に第５開口部を備えた第５レジストパターンを形成する工程と、
    前記第５開口部にめっき法により第５金属パターンを形成する工程と、
    前記第５レジストパターンを除去する工程と、
    前記第５金属パターンをマスクとして前記第３金属膜をエッチングし、前記第３絶縁膜の上に前記第５金属パターンからなる保護膜を形成する工程と、
    前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜を等方性エッチングして前記第３ＳＯＩパターンと前記第２金属パターンと前記第４金属パターンとからなる可動部を形成し、前記可動部と前記第２ＳＯＩパターンからなる容量を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    ＳＴＰ法により貼り付けることで前記保護膜の上に膜を形成する
    ことを特徴とする半導体装置の製造方法。
16. ＳＯＩ基板の上のＳＯＩ層の一部の領域にＬＳＩを形成する工程と、
    前記ＳＯＩ層の上に第１開口部を備えた第１レジストパターンを形成する工程と、
    前記第１開口部を介して前記ＳＯＩ層を所定の深さまで異方性エッチングしてＳＯＩパターンを形成する工程と、
    前記第１レジストパターンを除去する工程と、
    前記ＳＯＩパターンと前記ＳＯＩ層の一部が露出する第２開口部を備えた第２レジストパターンを形成する工程と、
    前記第２開口部を介して前記ＳＯＩ層を埋め込み酸化層が露出するまで異方性エッチングして第１ＳＯＩパターンと第２ＳＯＩパターンと第３ＳＯＩパターンと第４ＳＯＩパターンを形成し、前記第４ＳＯＩパターンと前記埋め込み酸化層と埋め込み酸化層の下のシリコン基体部とからなる容量を形成する工程と、
    前記第２レジストパターンを除去する工程と、
    前記第２ＳＯＩパターンと前記第３ＳＯＩパターンの周囲の領域に前記第３ＳＯＩパターンのみを覆う第１絶縁膜を形成する工程と、
    前記ＳＯＩ基板の上に第１金属膜を形成する工程と、
    前記第１ＳＯＩパターンの一部と前記第１絶縁膜の上部が露出する第３開口部を備えた第３レジストパターンを形成する工程と、
    前記第３開口部にめっき法により第１金属パターンを第２金属パターンを形成する工程と、
    前記第３レジストパターンを除去する工程と、
    前記第１金属パターンと前記第２金属パターンをマスクとして前記第１金属膜をエッチングする工程と、
    前記第１ＳＯＩパターンと前記第２ＳＯＩパターンと前記第１金属パターンと前記第２金属パターンの上部が露出する第２絶縁膜を形成する工程と、
    第２金属膜を前記ＳＯＩ基板の上に形成する工程と、
    前記第１ＳＯＩパターンと前記第２ＳＯＩパターンと前記第１金属パターンと前記第２金属パターンの上部が露出する第４開口部を備えた第４レジストパターンを形成する工程と、
    めっき法により前記第４開口部の、第１ＳＯＩパターンと前記第１金属パターンの上に第３金属パターンを形成し、前記第２ＳＯＩパターンと前記第２金属パターンの上に第４金属パターンを形成する工程と、
    前記第３金属パターンと前記第４金属パターンをマスクとして前記第２金属膜をエッチングし、前記第１ＳＯＩパターンと前記第１金属パターンと前記第３金属パターンからなる熱電対を形成する工程と、
    前記第１絶縁膜と前記第２絶縁膜を除去し、前記第２ＳＯＩパターンと前記第２金属パターンと前記第４金属パターンとからなる可動部を形成し、前記可動部と前記第３ＳＯＩパターンからなる容量を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
    

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