JP2001135793A - 半導体集積装置 - Google Patents
半導体集積装置Info
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Abstract
(57)【要約】
【課題】 消費電流の極めて小さい分圧回路を備え、レ
イアウトパターンの規模を大きくせず製造に適した半導
体集積装置を提供すること。 【解決手段】 ゲートがドレインに接続された少なくと
も１つのＭＯＳ−ＦＥＴを含む第１の回路と、ゲートが
ドレインに接続された少なくとも１つのＭＯＳ−ＦＥＴ
を含む第２の回路と、第１の回路を介して第１の電位に
接続されるとともに、第２の回路を介して第２の電位に
接続されたインピーダンス変換手段とを具備する。
イアウトパターンの規模を大きくせず製造に適した半導
体集積装置を提供すること。 【解決手段】 ゲートがドレインに接続された少なくと
も１つのＭＯＳ−ＦＥＴを含む第１の回路と、ゲートが
ドレインに接続された少なくとも１つのＭＯＳ−ＦＥＴ
を含む第２の回路と、第１の回路を介して第１の電位に
接続されるとともに、第２の回路を介して第２の電位に
接続されたインピーダンス変換手段とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積装置に
関し、特に、発電機から充電池への過充電を検出して供
給電流を制御する回路を含む半導体集積装置に関する。
関し、特に、発電機から充電池への過充電を検出して供
給電流を制御する回路を含む半導体集積装置に関する。
【０００２】
【従来の技術】例えば、自動発電機構を有する時計にお
いては、振動に応じて交流電圧を発生する発電機を有し
ており、この交流電圧をダイオードで整流して充電池に
電流を供給することにより、充電池が自動的に充電され
る。充電池への過充電を防止するため、このような時計
に内蔵される半導体集積装置は、充電池の過電圧を検出
して供給電流を制御する過電圧制御回路を含んでいる。
図３は、自動発電機構を有する従来の時計の電源系回路
を示す図である。１次電源としての交流発電機１から出
力される交流電圧は整流用ダイオード２で整流され、整
流された電流が２次電源としての充電池３に充電され
る。充電池３の両端電位は、高電位側の電源電圧ＶDD及
び低電位側の電源電圧ＶSSとして他の回路に供給され
る。通常は、これらの電源電圧ＶDDとＶSSの内の一方
が、ケース等に接地される。
いては、振動に応じて交流電圧を発生する発電機を有し
ており、この交流電圧をダイオードで整流して充電池に
電流を供給することにより、充電池が自動的に充電され
る。充電池への過充電を防止するため、このような時計
に内蔵される半導体集積装置は、充電池の過電圧を検出
して供給電流を制御する過電圧制御回路を含んでいる。
図３は、自動発電機構を有する従来の時計の電源系回路
を示す図である。１次電源としての交流発電機１から出
力される交流電圧は整流用ダイオード２で整流され、整
流された電流が２次電源としての充電池３に充電され
る。充電池３の両端電位は、高電位側の電源電圧ＶDD及
び低電位側の電源電圧ＶSSとして他の回路に供給され
る。通常は、これらの電源電圧ＶDDとＶSSの内の一方
が、ケース等に接地される。
【０００３】半導体集積装置１５の過電圧制御回路は、
Ｐチャネルトランジスタ１６及び２０と、抵抗１７及び
１８と、差動回路１９とを含んでいる。この過電圧制御
回路には、数秒〜数十秒に１回の割合で数ミリ秒の間だ
けローレベルとなるサンプリングパルスＳＰが入力さ
れ、Ｐチャネルトランジスタ１６のゲートに印加される
とともに、差動回路１９の動作を制御するために使用さ
れる。
Ｐチャネルトランジスタ１６及び２０と、抵抗１７及び
１８と、差動回路１９とを含んでいる。この過電圧制御
回路には、数秒〜数十秒に１回の割合で数ミリ秒の間だ
けローレベルとなるサンプリングパルスＳＰが入力さ
れ、Ｐチャネルトランジスタ１６のゲートに印加される
とともに、差動回路１９の動作を制御するために使用さ
れる。
【０００４】サンプリングパルスＳＰがローレベルにな
ると、Ｐチャネルトランジスタ１６がオンして、抵抗１
７及び１８の抵抗値によって定められる電圧Ｖ１１が差
動回路１９の非反転入力に印加される。差動回路１９の
反転入力には、高電位側の電源電圧ＶDDが印加されてい
る。差動回路１９は、サンプリングパルスＳＰがローレ
ベルになる期間だけ動作し、電圧Ｖ１１と電源電圧ＶDD
との差に応じたローレベルの電圧を出力する。これによ
りＰチャネルトランジスタ２０が動作して、交流発電機
１の出力電流はリミッタ用ダイオード４を介して流れる
ようになり、整流用のダイオード２を介して流れる電流
が減少して、充電池３の両端電圧が小さくなる。このよ
うにして、２次電源電圧が充電池３の耐圧を超えないよ
うにリミッタ動作を行なっている。サンプリングパルス
に基づいてリミッタ動作を行なうのは、低パワー化、低
消費電力化のためである。
ると、Ｐチャネルトランジスタ１６がオンして、抵抗１
７及び１８の抵抗値によって定められる電圧Ｖ１１が差
動回路１９の非反転入力に印加される。差動回路１９の
反転入力には、高電位側の電源電圧ＶDDが印加されてい
る。差動回路１９は、サンプリングパルスＳＰがローレ
ベルになる期間だけ動作し、電圧Ｖ１１と電源電圧ＶDD
との差に応じたローレベルの電圧を出力する。これによ
りＰチャネルトランジスタ２０が動作して、交流発電機
１の出力電流はリミッタ用ダイオード４を介して流れる
ようになり、整流用のダイオード２を介して流れる電流
が減少して、充電池３の両端電圧が小さくなる。このよ
うにして、２次電源電圧が充電池３の耐圧を超えないよ
うにリミッタ動作を行なっている。サンプリングパルス
に基づいてリミッタ動作を行なうのは、低パワー化、低
消費電力化のためである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成によれば、手振り等による急速な充電があった場合に
は、過電圧制御回路が動作していない期間中に２次電源
の電圧が充電池の耐圧を超えてしまうおそれがある。２
次電源の電圧が充電池の耐圧を超えたとしても、即座に
充電池が破壊される訳ではなく、安全性においては何ら
問題はないが、充電池の寿命に悪影響を及ぼす。一方、
リミッタ動作を常時行なうようにすれば、抵抗１７及び
１８による分圧回路で消費される電流は無視できず、更
なる低消費電力化に向けての障害となる。また、抵抗１
７及び１８を高抵抗（ＭΩ単位以上）にする場合には、
レイアウトパターンの規模が大きくなるとともに、半導
体集積装置を製造するために使用するマスクも６〜７枚
必要になってしまう。
成によれば、手振り等による急速な充電があった場合に
は、過電圧制御回路が動作していない期間中に２次電源
の電圧が充電池の耐圧を超えてしまうおそれがある。２
次電源の電圧が充電池の耐圧を超えたとしても、即座に
充電池が破壊される訳ではなく、安全性においては何ら
問題はないが、充電池の寿命に悪影響を及ぼす。一方、
リミッタ動作を常時行なうようにすれば、抵抗１７及び
１８による分圧回路で消費される電流は無視できず、更
なる低消費電力化に向けての障害となる。また、抵抗１
７及び１８を高抵抗（ＭΩ単位以上）にする場合には、
レイアウトパターンの規模が大きくなるとともに、半導
体集積装置を製造するために使用するマスクも６〜７枚
必要になってしまう。
【０００６】そこで、上記の点に鑑み、本発明の第１の
目的は、消費電流の極めて小さい分圧回路を備え、レイ
アウトパターンの規模を大きくせず製造に適した半導体
集積装置を提供することである。また、本発明の第２の
目的は、低パワー化、低消費電力化を図りつつ、２次電
源の電圧値を常に監視することにより、急速な充電があ
った場合でも２次電源の電圧が充電池の耐圧を超えない
ようにすることである。
目的は、消費電流の極めて小さい分圧回路を備え、レイ
アウトパターンの規模を大きくせず製造に適した半導体
集積装置を提供することである。また、本発明の第２の
目的は、低パワー化、低消費電力化を図りつつ、２次電
源の電圧値を常に監視することにより、急速な充電があ
った場合でも２次電源の電圧が充電池の耐圧を超えない
ようにすることである。
【０００７】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点による半導体集積装置は、ゲー
トがドレインに接続された少なくとも１つのＭＯＳ−Ｆ
ＥＴを含む第１の回路と、ゲートがドレインに接続され
た少なくとも１つのＭＯＳ−ＦＥＴを含む第２の回路
と、第１の回路を介して第１の電位に接続されるととも
に第２の回路を介して第２の電位に接続されたインピー
ダンス変換手段とを具備することを特徴とする。
め、本発明の第１の観点による半導体集積装置は、ゲー
トがドレインに接続された少なくとも１つのＭＯＳ−Ｆ
ＥＴを含む第１の回路と、ゲートがドレインに接続され
た少なくとも１つのＭＯＳ−ＦＥＴを含む第２の回路
と、第１の回路を介して第１の電位に接続されるととも
に第２の回路を介して第２の電位に接続されたインピー
ダンス変換手段とを具備することを特徴とする。
【０００８】ここで、第１の回路が、直列接続されたｎ
個のＮチャネルＭＯＳ−ＦＥＴを含み、第１番目のＮチ
ャネルＭＯＳ−ＦＥＴのドレインは高電位側の電源電圧
に接続され、第ｎ番目のＮチャネルＭＯＳ−ＦＥＴのソ
ースはインピーダンス変換手段に接続されており、第２
の回路が、直列接続されたｍ個のＮチャネルＭＯＳ−Ｆ
ＥＴを含み、第１番目のＮチャネルＭＯＳ−ＦＥＴのド
レインはインピーダンス変換手段に接続され、第ｍ番目
のＮチャネルＭＯＳ−ＦＥＴのソースは低電位側の電源
電圧に接続されており、ＮチャネルＭＯＳ−ＦＥＴのゲ
ート・ソース間しきい電圧に（ｎ＋ｍ）をかけた値が、
高電位側の電源電圧と低電位側の電源電圧との電位差に
ほぼ等しくても良い。
個のＮチャネルＭＯＳ−ＦＥＴを含み、第１番目のＮチ
ャネルＭＯＳ−ＦＥＴのドレインは高電位側の電源電圧
に接続され、第ｎ番目のＮチャネルＭＯＳ−ＦＥＴのソ
ースはインピーダンス変換手段に接続されており、第２
の回路が、直列接続されたｍ個のＮチャネルＭＯＳ−Ｆ
ＥＴを含み、第１番目のＮチャネルＭＯＳ−ＦＥＴのド
レインはインピーダンス変換手段に接続され、第ｍ番目
のＮチャネルＭＯＳ−ＦＥＴのソースは低電位側の電源
電圧に接続されており、ＮチャネルＭＯＳ−ＦＥＴのゲ
ート・ソース間しきい電圧に（ｎ＋ｍ）をかけた値が、
高電位側の電源電圧と低電位側の電源電圧との電位差に
ほぼ等しくても良い。
【０００９】あるいは、第１の回路が、直列接続された
ｎ個のＰチャネルＭＯＳ−ＦＥＴを含み、第１番目のＰ
チャネルＭＯＳ−ＦＥＴのソースは高電位側の電源電圧
に接続され、第ｎ番目のＰチャネルＭＯＳ−ＦＥＴのド
レインはインピーダンス変換手段に接続されており、第
２の回路が、直列接続されたｍ個のＰチャネルＭＯＳ−
ＦＥＴを含み、第１番目のＰチャネルＭＯＳ−ＦＥＴの
ソースはインピーダンス変換手段に接続され、第ｍ番目
のＰチャネルＭＯＳ−ＦＥＴのドレインは低電位側の電
源電圧に接続されており、ＰチャネルＭＯＳ−ＦＥＴの
ゲート・ソース間しきい電圧に（ｎ＋ｍ）をかけた値
が、高電位側の電源電圧と低電位側の電源電圧との電位
差にほぼ等しくても良い。
ｎ個のＰチャネルＭＯＳ−ＦＥＴを含み、第１番目のＰ
チャネルＭＯＳ−ＦＥＴのソースは高電位側の電源電圧
に接続され、第ｎ番目のＰチャネルＭＯＳ−ＦＥＴのド
レインはインピーダンス変換手段に接続されており、第
２の回路が、直列接続されたｍ個のＰチャネルＭＯＳ−
ＦＥＴを含み、第１番目のＰチャネルＭＯＳ−ＦＥＴの
ソースはインピーダンス変換手段に接続され、第ｍ番目
のＰチャネルＭＯＳ−ＦＥＴのドレインは低電位側の電
源電圧に接続されており、ＰチャネルＭＯＳ−ＦＥＴの
ゲート・ソース間しきい電圧に（ｎ＋ｍ）をかけた値
が、高電位側の電源電圧と低電位側の電源電圧との電位
差にほぼ等しくても良い。
【００１０】また、インピーダンス変換手段が増幅回路
を含んでも良い。本発明の第２の観点による半導体集積
装置は、交流発電機の出力を整流して得られる第１の電
流により充電される充電池の両端の第１の電位と第２の
電位との間で動作する半導体集積装置であって、第１の
電位に対して所定の電位差を有する第３の電位を発生す
る定電圧回路と、交流発電機の第１の電流とは別の経路
で第２の電流を流すためのリミッタ用トランジスタと、
ゲートがドレインに接続された少なくとも１つのＭＯＳ
−ＦＥＴを含む第１の回路と、ゲートがドレインに接続
された少なくとも１つのＭＯＳ−ＦＥＴを含む第２の回
路と、第１の回路を介して第１の電位に接続されるとと
もに第２の回路を介して第２の電位に接続された入力端
子を有し、入力端子に印加される電圧を所定の電位と比
較することにより、リミッタ用トランジスタを制御する
ための過電圧制御信号を発生するように動作可能な第１
の制御手段と、第２の電位と第３の電位とに基づいて、
第１の制御手段を動作させるための制御動作信号を発生
する第２の制御手段とを具備することを特徴とする。
を含んでも良い。本発明の第２の観点による半導体集積
装置は、交流発電機の出力を整流して得られる第１の電
流により充電される充電池の両端の第１の電位と第２の
電位との間で動作する半導体集積装置であって、第１の
電位に対して所定の電位差を有する第３の電位を発生す
る定電圧回路と、交流発電機の第１の電流とは別の経路
で第２の電流を流すためのリミッタ用トランジスタと、
ゲートがドレインに接続された少なくとも１つのＭＯＳ
−ＦＥＴを含む第１の回路と、ゲートがドレインに接続
された少なくとも１つのＭＯＳ−ＦＥＴを含む第２の回
路と、第１の回路を介して第１の電位に接続されるとと
もに第２の回路を介して第２の電位に接続された入力端
子を有し、入力端子に印加される電圧を所定の電位と比
較することにより、リミッタ用トランジスタを制御する
ための過電圧制御信号を発生するように動作可能な第１
の制御手段と、第２の電位と第３の電位とに基づいて、
第１の制御手段を動作させるための制御動作信号を発生
する第２の制御手段とを具備することを特徴とする。
【００１１】ここで、所定の電位が第１の電位と等しく
ても良い。
ても良い。
【００１２】また、第２の制御手段が、第３の電位に接
続された第１の入力端子と、第２の電位に接続された第
２の入力端子とを有する差動回路を含んでも良い。
続された第１の入力端子と、第２の電位に接続された第
２の入力端子とを有する差動回路を含んでも良い。
【００１３】本発明の第１の観点によれば、消費電流の
極めて小さい分圧回路を備え、レイアウトパターンの規
模を大きくせず製造に適した半導体集積装置を提供する
ことができる。また、本発明の第２の観点によれば、低
パワー化、低消費電力化を図りつつ、２次電源の電圧値
を常に監視することにより、急速な充電があった場合で
も２次電源の電圧が充電池の耐圧を超えないようにする
半導体集積装置を提供することができる。
極めて小さい分圧回路を備え、レイアウトパターンの規
模を大きくせず製造に適した半導体集積装置を提供する
ことができる。また、本発明の第２の観点によれば、低
パワー化、低消費電力化を図りつつ、２次電源の電圧値
を常に監視することにより、急速な充電があった場合で
も２次電源の電圧が充電池の耐圧を超えないようにする
半導体集積装置を提供することができる。
【００１４】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。尚、同一の要素には同一
の番号を付して、説明を省略する。
実施の形態について説明する。尚、同一の要素には同一
の番号を付して、説明を省略する。
【００１５】図１は、本発明の一実施形態に係る半導体
集積装置に含まれる過電圧制御回路の概略回路図であ
る。
集積装置に含まれる過電圧制御回路の概略回路図であ
る。
【００１６】図１に示すように、過電圧制御回路１０
は、第１の制御回路と第２の制御回路とを有する。第１
の制御回路は、電源電圧を分圧するためのＮチャネルト
ランジスタ（ＭＯＳ−ＦＥＴ）Ｑ６〜Ｑ９と、電流スイ
ッチとしてのＰチャネルトランジスタＱ１０と、定電流
源Ｊ３と、ＰチャネルトランジスタＱ１１及びＱ１２と
ＮチャネルトランジスタＱ１３及びＱ１４とを有する差
動対と、高抵抗値のプルダウン抵抗Ｒ２と、定電流源Ｊ
４と、信号反転用のＮチャネルトランジスタＱ１５とを
含んでいる。
は、第１の制御回路と第２の制御回路とを有する。第１
の制御回路は、電源電圧を分圧するためのＮチャネルト
ランジスタ（ＭＯＳ−ＦＥＴ）Ｑ６〜Ｑ９と、電流スイ
ッチとしてのＰチャネルトランジスタＱ１０と、定電流
源Ｊ３と、ＰチャネルトランジスタＱ１１及びＱ１２と
ＮチャネルトランジスタＱ１３及びＱ１４とを有する差
動対と、高抵抗値のプルダウン抵抗Ｒ２と、定電流源Ｊ
４と、信号反転用のＮチャネルトランジスタＱ１５とを
含んでいる。
【００１７】第２の制御回路は、定電流源Ｊ１と、Ｐチ
ャネルトランジスタＱ１及びＱ２とＮチャネルトランジ
スタＱ３及びＱ４とを有する差動対と、高抵抗値のプル
ダウン抵抗Ｒ１と、定電流源Ｊ２と、信号反転用のＮチ
ャネルトランジスタＱ５とを含んでいる。
ャネルトランジスタＱ１及びＱ２とＮチャネルトランジ
スタＱ３及びＱ４とを有する差動対と、高抵抗値のプル
ダウン抵抗Ｒ１と、定電流源Ｊ２と、信号反転用のＮチ
ャネルトランジスタＱ５とを含んでいる。
【００１８】過電圧制御回路１０の出力は、Ｐチャネル
トランジスタ２０のゲートに接続される。尚、高電位側
の電源電圧ＶDDと低電位側の電源電圧ＶSSとの内の一方
は、ケース等に接地されても良い。
トランジスタ２０のゲートに接続される。尚、高電位側
の電源電圧ＶDDと低電位側の電源電圧ＶSSとの内の一方
は、ケース等に接地されても良い。
【００１９】次に、過電圧制御回路１０の動作について
説明する。第１の制御回路は、本来の過電圧制御動作を
行なうための回路であり、電流スイッチとしてのＰチャ
ネルトランジスタＱ１０がオンしたときにトランジスタ
Ｑ１１〜Ｑ１４からなる差動対が動作する。
説明する。第１の制御回路は、本来の過電圧制御動作を
行なうための回路であり、電流スイッチとしてのＰチャ
ネルトランジスタＱ１０がオンしたときにトランジスタ
Ｑ１１〜Ｑ１４からなる差動対が動作する。
【００２０】第１の制御回路は、直列接続されたＮチャ
ネルトランジスタＱ６及びＱ７からなる第１の回路と、
直列接続されたＮチャネルトランジスタＱ８及びＱ９か
らなる第２の回路とを含む分圧回路を有している。トラ
ンジスタＱ６〜Ｑ９の各々においては、ゲートがドレイ
ンに接続されている。尚、Ｎチャネルトランジスタの各
々は独立したＰ型ウェルに形成し、それぞれのＰ型ウェ
ル（第２ゲート）をソースに接続することが望ましい。
ここで、直列接続されるトランジスタの総数を電源電圧
との関係で調節することより、トランジスタＱ６〜Ｑ９
の各々を高抵抗（ＭΩ単位以上）と等価にすることがで
きる。一般的には、第１の回路がｎ個のトランジスタを
含み、第２の回路がｍ個のトランジスタを含むとする
と、各トランジスタのゲート・ソース間しきい電圧ＶTH
に、直列接続されるトランジスタの総数（ｎ＋ｍ）をか
けた値が、電源電圧の電位差（ＶDD−ＶSS）とほぼ等し
くなるようにする。このような分圧回路を用いて、高電
位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとを所定
の割合で加算することにより、分圧電圧Ｖ１を作成す
る。分圧電圧Ｖ１は、差動対を構成する一方のトランジ
スタＱ１１のゲートに印加される。
ネルトランジスタＱ６及びＱ７からなる第１の回路と、
直列接続されたＮチャネルトランジスタＱ８及びＱ９か
らなる第２の回路とを含む分圧回路を有している。トラ
ンジスタＱ６〜Ｑ９の各々においては、ゲートがドレイ
ンに接続されている。尚、Ｎチャネルトランジスタの各
々は独立したＰ型ウェルに形成し、それぞれのＰ型ウェ
ル（第２ゲート）をソースに接続することが望ましい。
ここで、直列接続されるトランジスタの総数を電源電圧
との関係で調節することより、トランジスタＱ６〜Ｑ９
の各々を高抵抗（ＭΩ単位以上）と等価にすることがで
きる。一般的には、第１の回路がｎ個のトランジスタを
含み、第２の回路がｍ個のトランジスタを含むとする
と、各トランジスタのゲート・ソース間しきい電圧ＶTH
に、直列接続されるトランジスタの総数（ｎ＋ｍ）をか
けた値が、電源電圧の電位差（ＶDD−ＶSS）とほぼ等し
くなるようにする。このような分圧回路を用いて、高電
位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとを所定
の割合で加算することにより、分圧電圧Ｖ１を作成す
る。分圧電圧Ｖ１は、差動対を構成する一方のトランジ
スタＱ１１のゲートに印加される。
【００２１】本実施形態においては、２つのトランジス
タＱ６及びＱ７からなる第１の回路と、２つのトランジ
スタＱ８及びＱ９からなる第２の回路との接続点から分
圧電圧Ｖ１をとっているので、分圧電圧Ｖ１の値は（Ｖ
DD＋ＶSS）／２とほぼ等しくなるが、これらの回路に含
まれるトランジスタの個数を適宜変更することにより分
圧電圧の値を任意に定めることができる。一般的には、
第１の回路がｎ個のトランジスタを含み、第２の回路が
ｍ個のトランジスタを含むとして、分圧電圧の値は（ｍ
ＶDD＋ｎＶSS）／（ｎ＋ｍ）とほぼ等しくなる。
タＱ６及びＱ７からなる第１の回路と、２つのトランジ
スタＱ８及びＱ９からなる第２の回路との接続点から分
圧電圧Ｖ１をとっているので、分圧電圧Ｖ１の値は（Ｖ
DD＋ＶSS）／２とほぼ等しくなるが、これらの回路に含
まれるトランジスタの個数を適宜変更することにより分
圧電圧の値を任意に定めることができる。一般的には、
第１の回路がｎ個のトランジスタを含み、第２の回路が
ｍ個のトランジスタを含むとして、分圧電圧の値は（ｍ
ＶDD＋ｎＶSS）／（ｎ＋ｍ）とほぼ等しくなる。
【００２２】また、Ｎチャネルトランジスタのかわりに
Ｐチャネルトランジスタを用いることもできる。その場
合には、第１の回路の直列接続されたｎ個のＰチャネル
トランジスタの内、第１番目のＰチャネルトランジスタ
のソースが高電位側の電源電圧ＶDDに接続され、第ｎ番
目のＰチャネルトランジスタのドレインがトランジスタ
Ｑ１１のゲートに接続される。また、第２の回路の直列
接続されたｍ個のＰチャネルトランジスタの内、第１番
目のＰチャネルＭＯＳ−ＦＥＴのソースがトランジスタ
Ｑ１１のゲートに接続され、第ｍ番目のＰチャネルＭＯ
Ｓ−ＦＥＴのドレインが低電位側の電源電圧ＶSSに接続
される。
Ｐチャネルトランジスタを用いることもできる。その場
合には、第１の回路の直列接続されたｎ個のＰチャネル
トランジスタの内、第１番目のＰチャネルトランジスタ
のソースが高電位側の電源電圧ＶDDに接続され、第ｎ番
目のＰチャネルトランジスタのドレインがトランジスタ
Ｑ１１のゲートに接続される。また、第２の回路の直列
接続されたｍ個のＰチャネルトランジスタの内、第１番
目のＰチャネルＭＯＳ−ＦＥＴのソースがトランジスタ
Ｑ１１のゲートに接続され、第ｍ番目のＰチャネルＭＯ
Ｓ−ＦＥＴのドレインが低電位側の電源電圧ＶSSに接続
される。
【００２３】差動対を構成する他方のトランジスタＱ１
２のゲートには、高電位側の電源電圧ＶDDが印加され
る。この差動対は、電圧Ｖ１と電源電圧ＶDDとの差に応
じたハイレベルの電圧をトランジスタＱ１１のドレイン
から出力する。言い換えれば、トランジスタＱ１１の電
圧−電流変換動作（インピーダンス変換動作）により、
トランジスタＱ６〜Ｑ９の高抵抗が比較的低いインピー
ダンスに変換されたことになる。このハイレベルの電圧
はＮチャネルトランジスタＱ１５で反転されてローレベ
ルとなり、Ｐチャネルトランジスタ２０が動作して、電
圧Ｖ１と電源電圧ＶDDとの差に応じたドレイン電流を流
す。
２のゲートには、高電位側の電源電圧ＶDDが印加され
る。この差動対は、電圧Ｖ１と電源電圧ＶDDとの差に応
じたハイレベルの電圧をトランジスタＱ１１のドレイン
から出力する。言い換えれば、トランジスタＱ１１の電
圧−電流変換動作（インピーダンス変換動作）により、
トランジスタＱ６〜Ｑ９の高抵抗が比較的低いインピー
ダンスに変換されたことになる。このハイレベルの電圧
はＮチャネルトランジスタＱ１５で反転されてローレベ
ルとなり、Ｐチャネルトランジスタ２０が動作して、電
圧Ｖ１と電源電圧ＶDDとの差に応じたドレイン電流を流
す。
【００２４】第２の制御回路は、第１の制御回路の動作
を制御するための回路である。このように２つの差動回
路を用いる理由は次の通りである。リミッタ用トランジ
スタ２０の能力は非常に大きいため、第１の制御回路の
定電流源Ｊ３とＪ４の電流値を大きくしなければならな
いが、そうすると低消費電力化に相反する結果となって
しまう。そこで、２次電源の電位差がある程度大きくな
ったことを第２の制御回路が検出したときに、第１の制
御回路が動作するようにしている。低消費電力化のた
め、第２の制御回路の定電流源Ｊ１とＪ２は微少電流と
する。
を制御するための回路である。このように２つの差動回
路を用いる理由は次の通りである。リミッタ用トランジ
スタ２０の能力は非常に大きいため、第１の制御回路の
定電流源Ｊ３とＪ４の電流値を大きくしなければならな
いが、そうすると低消費電力化に相反する結果となって
しまう。そこで、２次電源の電位差がある程度大きくな
ったことを第２の制御回路が検出したときに、第１の制
御回路が動作するようにしている。低消費電力化のた
め、第２の制御回路の定電流源Ｊ１とＪ２は微少電流と
する。
【００２５】第２の制御回路において、Ｐチャネルトラ
ンジスタＱ１のゲートには、例えば定電圧回路によって
作成された定電圧ＶREGが基準電位として入力される。
トランジスタＱ１と差動対を構成するＰチャネルトラン
ジスタＱ２のゲートには低電位側の電源電圧ＶSSが印加
されており、電源電圧ＶSSが定電圧ＶREGよりもある程
度低くなると、この差動対は、定電圧ＶREGと電源電圧
ＶSSとの差に応じたハイレベルの電圧をトランジスタＱ
２のドレインから出力する。このハイレベルの電圧はＮ
チャネルトランジスタＱ５で反転されてローレベルとな
り、第１の制御回路のＰチャネルトランジスタＱ６とＱ
７をオンさせて、第１の制御回路を能動状態とする。
ンジスタＱ１のゲートには、例えば定電圧回路によって
作成された定電圧ＶREGが基準電位として入力される。
トランジスタＱ１と差動対を構成するＰチャネルトラン
ジスタＱ２のゲートには低電位側の電源電圧ＶSSが印加
されており、電源電圧ＶSSが定電圧ＶREGよりもある程
度低くなると、この差動対は、定電圧ＶREGと電源電圧
ＶSSとの差に応じたハイレベルの電圧をトランジスタＱ
２のドレインから出力する。このハイレベルの電圧はＮ
チャネルトランジスタＱ５で反転されてローレベルとな
り、第１の制御回路のＰチャネルトランジスタＱ６とＱ
７をオンさせて、第１の制御回路を能動状態とする。
【００２６】図２は、図１の半導体集積装置を用いた本
発明の一実施形態に係る装置の電源系回路を示す図であ
る。
発明の一実施形態に係る装置の電源系回路を示す図であ
る。
【００２７】本実施形態は、自動発電機構を有する時計
に本発明を適用したものであり、１次電源として振動に
応じて交流電圧を発生する交流発電機１を有しており、
この交流電圧を整流用のダイオード２で整流して、整流
された電流を充電池に印加することにより、２次電源と
しての充電池３が自動的に充電される。さらに、この装
置は、リミッタ用ダイオード４と、半導体集積装置５
と、時計の針を動かすためのモータ６とを有している。
に本発明を適用したものであり、１次電源として振動に
応じて交流電圧を発生する交流発電機１を有しており、
この交流電圧を整流用のダイオード２で整流して、整流
された電流を充電池に印加することにより、２次電源と
しての充電池３が自動的に充電される。さらに、この装
置は、リミッタ用ダイオード４と、半導体集積装置５
と、時計の針を動かすためのモータ６とを有している。
【００２８】半導体集積装置５は、モータ６を駆動する
ためのモータ駆動回路７と、モータ駆動回路７において
使用する所定の周波数のクロック信号を発生するための
発振回路８と、発振回路８に定電圧を供給するための定
電圧回路９と、充電池３への過充電を防止するために過
電圧を検出して電源電圧を制御する過電圧制御回路１０
と、過電圧制御回路１０に接続されたリミッタ用トラン
ジスタ２０とを含んでいる。
ためのモータ駆動回路７と、モータ駆動回路７において
使用する所定の周波数のクロック信号を発生するための
発振回路８と、発振回路８に定電圧を供給するための定
電圧回路９と、充電池３への過充電を防止するために過
電圧を検出して電源電圧を制御する過電圧制御回路１０
と、過電圧制御回路１０に接続されたリミッタ用トラン
ジスタ２０とを含んでいる。
【００２９】充電池３の両端電圧は、高電位側の電源電
圧ＶDD及び低電位側の電源電圧ＶSSとして、モータ駆動
回路７、定電圧回路９、過電圧制御回路１０に供給され
る。高電位側の電源電圧ＶDDは１次電源の一方の端子に
接続されているので、これが共通電位となる。
圧ＶDD及び低電位側の電源電圧ＶSSとして、モータ駆動
回路７、定電圧回路９、過電圧制御回路１０に供給され
る。高電位側の電源電圧ＶDDは１次電源の一方の端子に
接続されているので、これが共通電位となる。
【００３０】次に、この装置の動作について説明する。
【００３１】過電圧制御回路１０は、先に説明したよう
な第１の制御回路と第２の制御回路とを有している。定
電圧回路９によって作成された定電圧ＶREGが過電圧制
御回路１０に入力され、第２の制御回路の基準電位とし
て用いられる。第２の制御回路は、低電位側の電源電圧
ＶSSが基準電位よりも所定の値だけ低くなった場合に、
第１の制御回路を動作させる。第１の制御回路は、高電
位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとに基づ
いて、リミッタ用トランジスタ２０を動作させる。そう
すると、交流発電機１の出力電流は、リミッタ用ダイオ
ード４を介して流れるようになり、整流用ダイオード２
を介して流れる電流が減少して、充電池３の両端電圧が
小さくなる。このようにして、２次電源電圧が充電池３
の耐圧を超えないようにリミッタ動作を行なっている。
な第１の制御回路と第２の制御回路とを有している。定
電圧回路９によって作成された定電圧ＶREGが過電圧制
御回路１０に入力され、第２の制御回路の基準電位とし
て用いられる。第２の制御回路は、低電位側の電源電圧
ＶSSが基準電位よりも所定の値だけ低くなった場合に、
第１の制御回路を動作させる。第１の制御回路は、高電
位側の電源電圧ＶDDと低電位側の電源電圧ＶSSとに基づ
いて、リミッタ用トランジスタ２０を動作させる。そう
すると、交流発電機１の出力電流は、リミッタ用ダイオ
ード４を介して流れるようになり、整流用ダイオード２
を介して流れる電流が減少して、充電池３の両端電圧が
小さくなる。このようにして、２次電源電圧が充電池３
の耐圧を超えないようにリミッタ動作を行なっている。
【００３２】
【発明の効果】以上述べた様に、本発明によれば、ＭＯ
Ｓ−ＦＥＴを用いて分圧回路を形成しているので、極め
て微少な電流しか流れず、省電力化が可能である。ま
た、従来の抵抗を用いた分圧回路と比較して、半分以下
のレイアウトパターン面積で分圧回路を形成できる。さ
らに、パターンを形成するためのマスクを５枚使用する
だけで半導体集積装置を製造することができるので、プ
ロセス加工費を削減することが可能である。
Ｓ−ＦＥＴを用いて分圧回路を形成しているので、極め
て微少な電流しか流れず、省電力化が可能である。ま
た、従来の抵抗を用いた分圧回路と比較して、半分以下
のレイアウトパターン面積で分圧回路を形成できる。さ
らに、パターンを形成するためのマスクを５枚使用する
だけで半導体集積装置を製造することができるので、プ
ロセス加工費を削減することが可能である。
【００３３】このようなＭＯＳ−ＦＥＴを用いた分圧回
路を自動発電機構を有する時計等の過電圧制御回路に使
用すれば、低パワー化、低消費電力化を図りつつ、２次
電源の電圧値を常に監視することにより、急速な充電が
あった場合でも２次電源の電圧が充電池の耐圧を超えな
いようにすることができる。
路を自動発電機構を有する時計等の過電圧制御回路に使
用すれば、低パワー化、低消費電力化を図りつつ、２次
電源の電圧値を常に監視することにより、急速な充電が
あった場合でも２次電源の電圧が充電池の耐圧を超えな
いようにすることができる。
【図１】本発明の一実施形態に係る半導体集積装置に含
まれる過電圧制御回路の概略回路図である。
まれる過電圧制御回路の概略回路図である。
【図２】図１の半導体集積装置を用いた本発明の一実施
形態に係る装置の電源系回路を示す図である。
形態に係る装置の電源系回路を示す図である。
【図３】自動発電機構を有する従来の時計の電源系回路
を示す図である。
を示す図である。
Ｑ１〜Ｑ１５ トランジスタ Ｒ１〜Ｒ２ 抵抗 Ｊ１〜Ｊ４ 定電流源 ＶDD 高電位側の電源電圧 ＶSS 低電位側の電源電圧 １ 交流発電機 ２、４ ダイオード ３ 充電池 ５、１５ 半導体集積装置 ６ モータ ７ モータ駆動回路 ８ 発振回路 ９ 定電圧回路 １０ 過電圧制御回路 １６、２０ トランジスタ １７、１８ 抵抗 １９ 差動回路
Claims (7)
- 【請求項１】 ゲートがドレインに接続された少なくと
も１つのＭＯＳ−ＦＥＴを含む第１の回路と、 ゲートがドレインに接続された少なくとも１つのＭＯＳ
−ＦＥＴを含む第２の回路と、 前記第１の回路を介して第１の電位に接続されるととも
に前記第２の回路を介して第２の電位に接続されたイン
ピーダンス変換手段と、を具備することを特徴とする半
導体集積装置。 - 【請求項２】 前記第１の回路が、直列接続されたｎ個
のＮチャネルＭＯＳ−ＦＥＴを含み、第１番目のＮチャ
ネルＭＯＳ−ＦＥＴのドレインは高電位側の電源電圧に
接続され、第ｎ番目のＮチャネルＭＯＳ−ＦＥＴのソー
スは前記インピーダンス変換手段に接続されており、前
記第２の回路が、直列接続されたｍ個のＮチャネルＭＯ
Ｓ−ＦＥＴを含み、第１番目のＮチャネルＭＯＳ−ＦＥ
Ｔのドレインは前記インピーダンス変換手段に接続さ
れ、第ｍ番目のＮチャネルＭＯＳ−ＦＥＴのソースは低
電位側の電源電圧に接続されており、 前記ＮチャネルＭＯＳ−ＦＥＴのゲート・ソース間しき
い電圧に（ｎ＋ｍ）をかけた値が、高電位側の電源電圧
と低電位側の電源電圧との電位差にほぼ等しいことを特
徴とする請求項１記載の半導体集積装置。 - 【請求項３】 前記第１の回路が、直列接続されたｎ個
のＰチャネルＭＯＳ−ＦＥＴを含み、第１番目のＰチャ
ネルＭＯＳ−ＦＥＴのソースは高電位側の電源電圧に接
続され、第ｎ番目のＰチャネルＭＯＳ−ＦＥＴのドレイ
ンは前記インピーダンス変換手段に接続されており、前
記第２の回路が、直列接続されたｍ個のＰチャネルＭＯ
Ｓ−ＦＥＴを含み、第１番目のＰチャネルＭＯＳ−ＦＥ
Ｔのソースは前記インピーダンス変換手段に接続され、
第ｍ番目のＰチャネルＭＯＳ−ＦＥＴのドレインは低電
位側の電源電圧に接続されており、 前記ＰチャネルＭＯＳ−ＦＥＴのゲート・ソース間しき
い電圧に（ｎ＋ｍ）をかけた値が、高電位側の電源電圧
と低電位側の電源電圧との電位差にほぼ等しいことを特
徴とする請求項１記載の半導体集積装置。 - 【請求項４】 前記インピーダンス変換手段が増幅回路
を含むことを特徴とする請求項１〜３のいずれか１項記
載の半導体集積装置。 - 【請求項５】 交流発電機の出力を整流して得られる第
１の電流により充電される充電池の両端の第１の電位と
第２の電位との間で動作する半導体集積装置であって、 前記第１の電位に対して所定の電位差を有する第３の電
位を発生する定電圧回路と、 前記交流発電機の第１の電流とは別の経路で第２の電流
を流すためのリミッタ用トランジスタと、 ゲートがドレインに接続された少なくとも１つのＭＯＳ
−ＦＥＴを含む第１の回路と、 ゲートがドレインに接続された少なくとも１つのＭＯＳ
−ＦＥＴを含む第２の回路と、前記第１の回路を介して
前記第１の電位に接続されるとともに前記第２の回路を
介して前記第２の電位に接続された入力端子を有し、前
記入力端子に印加される電圧を所定の電位と比較するこ
とにより、前記リミッタ用トランジスタを制御するため
の過電圧制御信号を発生するように動作可能な第１の制
御手段と、前記第２の電位と前記第３の電位とに基づい
て、前記第１の制御手段を動作させるための制御動作信
号を発生する第２の制御手段と、を具備することを特徴
とする半導体集積装置。 - 【請求項６】 前記所定の電位が前記第１の電位と等し
いことを特徴とする請求項５記載の半導体集積装置。 - 【請求項７】 前記第２の制御手段が、前記第３の電位
に接続された第１の入力端子と、前記第２の電位に接続
された第２の入力端子とを有する差動回路を含むことを
特徴とする請求項５又は６記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31159199A JP2001135793A (ja) | 1999-11-01 | 1999-11-01 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31159199A JP2001135793A (ja) | 1999-11-01 | 1999-11-01 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135793A true JP2001135793A (ja) | 2001-05-18 |
Family
ID=18019095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31159199A Withdrawn JP2001135793A (ja) | 1999-11-01 | 1999-11-01 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340479A (ja) * | 2004-05-26 | 2005-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
-
1999
- 1999-11-01 JP JP31159199A patent/JP2001135793A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340479A (ja) * | 2004-05-26 | 2005-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070109 |