JP2005244036A - 半導体装置 - Google Patents

Abstract

【課題】 安価なサブトラクティブ多層基板を使って小型、高密度のパッケージを実現する。
【解決手段】 システムインパッケージは、配線基板１とその主面に搭載された半導体チップ２Ａ、２Ｂとを備えている。配線基板１の主面に形成されたリード５は、スルーホール８を介して裏面のボールランド９と電気的に接続されており、ボールランド９には外部接続端子を構成する半田バンプ１３とを備えている。リード５のパターンとボールランド９のパターンは、互いに重なり合うように配置され、リード５からスルーホール８を経てボールランド９に至る信号経路が最短化されている。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に、配線基板上に複数の半導体チップを三次元的に実装した積層型半導体パッケージに適用して有効な技術に関するものである。

半導体パッケージの実装密度を向上させることを目的として、配線基板上に複数の半導体チップを三次元的に実装した積層パッケージが種々提案されている。例えば、配線基板上にメモリチップとマイコンチップを実装してシステムを構成した半導体パッケージは、システムインパッケージ(System in Package；ＳｉＰ)とも呼ばれる。

システムインパッケージは、ＤＲＡＭ(Dynamic Random Access Memory)や不揮発性メモリ（フラッシュメモリ）などのメモリチップと高速マイクロプロセッサ（ＭＰＵ：Micro Processing Unit、超小型演算処理装置）とを単一の樹脂パッケージ内に封止したもので、メモリチップを樹脂封止したメモリ・モジュールよりも高機能であり、需要も大きい。

特に、携帯電話などの通信用モバイル機器においては、半導体装置の多機能化および小型化が要求されていることから、システムインパッケージは、このような機器に用いて好適である。

例えば特許文献１には、ＤＲＡＭが形成されたチップおよびフラッシュメモリが形成されたチップの２個のメモリチップの上に高速マイクロプロセッサが形成されたマイコンチップ（２Ｃ）を積層した半導体装置が開示されている。
国際公開番号ＷＯ ０２／１０３７９３ Ａ１号公報（図２）

携帯電話などの小型通信用モバイル機器に使用されるシステムインパッケージは、高機能化と小型化という相反する要求に応えることが課題となっている。このような要求に応えるためには、半導体チップを搭載する配線基板の小型化と、配線やスルーホールピッチの高密度化を実現しなければならないため、上記したようなビルドアップ基板の導入が進められている。

ビルドアップ基板は、サブトラクティブ法などによって作製された多層配線基板をコア層とし、このコア層の上部および下部に絶縁膜と導電性膜とを交互に積層することにより形成される。例えばコア層の上部に絶縁膜としてポリイミド樹脂膜を形成し、コア層に形成された配線上のポリイミド樹脂膜中にフォトリソグラフィー技術やレーザを用いてビア（接続孔）を形成する。そして、このビア内を含むポリイミド樹脂膜の上部に導体層として、例えば銅膜をメッキ法などを用いて形成した後、この銅膜を加工して配線を形成する。あるいは、あらかじめ配線用の溝を形成し、その内部に銅膜をメッキ法などで形成して配線を形成することもある。

このようにして作製されるビルドアップ基板は、サブトラクティブ法などによって作製される既存の多層配線基板と比較して、微細なビアの形成が可能であり、かつ微細なピッチで導体層を形成することができるという利点がある。

しかしながら、ビルドアップ基板は、サブトラクティブ法のような既存の製造方法に比べて製造工程が煩雑になることから製造コストが高くなり、これを用いたシステムインパッケージも高価なものになってしまう。

本発明の目的は、小型で高機能の半導体パッケージを安価に提供することにある。

本発明の他の目的は、配線やスルーホールピッチを高密度化した配線基板を用いた半導体パッケージの信頼性、製造歩留まりを向上させることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置は、主面に形成された複数のリードと裏面に形成された複数のボールランドとが複数の貫通スルーホールを介して電気的に接続された多層配線基板と、前記主面上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、前記複数のボールランド上に接続された外部接続端子とを備えており、前記複数のリードのパターンと、前記複数のボールランドのパターンとを互いに重なり合うように配置したものである。

本発明の半導体装置は、複数のリードが形成された第１外層基板と、複数のボールランドが形成された第２外層基板と、前記第１外層基板および前記第２外層基板の間に積層された内層基板とを有し、前記第１外層基板、前記内層基板および前記第２外層基板を貫通する複数のスルーホールを介して前記複数のリードと前記複数のボールランドとが電気的に接続された多層配線基板と、前記第１外層基板上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、前記複数のボールランド上に接続された外部接続端子とを備えており、前記多層配線基板に形成された前記複数のスルーホールのうち、前記多層配線基板の最外周部に配置されたスルーホールを、前記第１外層基板に形成された配線または前記第２外層に形成されたボールランドとのみ電気的に接続し、前記内層基板に形成された内層配線とは電気的に接続しないようにしたものである。

本発明の半導体装置は、主面に形成された複数のリードと裏面に形成された複数のボールランドとが複数の貫通スルーホールを介して電気的に接続された多層配線基板と、前記主面上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、前記複数のボールランド上に接続された外部接続端子と、前記主面に形成され、前記複数のリードのそれぞれに電気的に接続された複数の配線と、記複数の配線の表面を覆い、前記複数のリードの表面が開口されたソルダレジストとを備えており、前記ワイヤの延在方向に直交する方向と、前記ワイヤと交差する領域の前記ソルダレジストの開口端との角度を、前記半導体チップの一辺と前記開口端との角度よりも小さくしたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

高価なビルドアップ基板を使用しなくとも、配線基板の導体層パターンやスルーホールを高密度化することが可能となるので、システムインパッケージのように、小型で高機能が要求される半導体装置を安価に提供することが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本実施の形態の半導体装置を示す要部平面図、図２は、図１に示す半導体装置の要部断面図、図３は、図１に示す半導体装置の裏面を示す要部平面図である。なお、図１は、配線基板に形成された導体層のパターンを見易くするために、部材の一部（モールド樹脂、ソルダレジスト、ボンディングワイヤなど）の図示を省略してある。同様に、図３も部材の一部（ソルダレジスト）の図示を省略してある。

本実施の形態の半導体装置は、配線基板１の主面上に２個の半導体チップ２Ａ、２Ｂを搭載し、これらの半導体チップ２Ａ、２Ｂをモールド樹脂３で封止した半導体パッケージである。半導体チップ２Ａは、配線基板１の主面上に接着剤４を介して実装され、半導体チップ２Ｂは、半導体チップ２Ａの主面上に接着剤４を介して積層されている。半導体チップ２Ａ、２Ｂのそれぞれの主面には、複数のボンディングパッドＢＰが形成されており、配線基板１の主面に形成されたリード５とボンディングパッドＢＰは、Ａｕ（金）ワイヤ６を介して電気的に接続されている。リード５は、配線７と一体に形成され、配線７の一部を構成している。配線７は、配線基板１を貫通するスルーホール８を介して配線基板１の裏面のボールランド９または配線７に電気的に接続されている。ボールランド９の表面には、半導体装置の外部接続端子を構成する半田バンプ１３が接続されている。

図２に示すように、配線基板１の主面は、リード５が形成された領域を除いてソルダレジスト１０で覆われている。同様に、配線基板１の裏面も、ボールランド９が形成された領域を除いてソルダレジスト１０で覆われている。配線基板１の内部には内層配線１１が形成され、スルーホール８の内部には、Ｃｕ（銅）などからなるメッキ層１２が形成されている。

上記２個の半導体チップ２Ａ、２Ｂのうち、半導体チップ２Ａは、メモリＬＳＩの一種であるＤＲＡＭ(Dynamic Random Access Memory)が形成されたシリコンチップであり、半導体チップ２Ｂは、半導体チップ２Ａに形成されたＤＲＡＭを制御するためのマイコン（マイクロコンピュータ）が形成されたシリコンチップである。メモリチップとそれを制御するマイコンチップとを一つの配線基板１上に搭載してシステムを構成したこのような半導体パッケージは、システムインパッケージ（ＳｉＰ：System in Package）と呼ばれる。

本実施の形態の半導体装置は、上記配線基板１が図４〜図７に示す４層の基板で構成されている。図４は、配線基板１の最上層を構成する第１外層基板１Ａの要部平面図、図５は、第１外層基板１Ａの下層に位置する第１内層基板１Ｂの要部平面図、図６は、第１内層基板１Ｂの下層に位置する第２内層基板１Ｃの要部平面図、図７は、第２内層基板１Ｃの下層、すなわち配線基板１の最下層を構成する第２外層基板１Ｄの要部平面図である。

図４に示す第１外層基板１Ａの表面、すなわち配線基板１の主面には、前述したリード５、配線７および同図には示さないソルダレジスト１０が形成されている。図５に示す第１内層基板１Ｂの表面および図６に示す第２内層基板１Ｃの表面には、それぞれ内層配線１１が形成されている。図７に示す第２外層基板１Ｄの表面、すなわち配線基板１の裏面には、前述したボールランド９、配線７および同図には示さないソルダレジスト１０が形成されている。配線基板１に形成されたスルーホール８は、いずれも４層の基板（第１外層基板１Ａ、第１内層基板１Ｂ、第２内層基板１Ｃ、第２外層基板１Ｄ）を貫通しており、それらの内部には図４〜図７には示さないメッキ層１２が形成されている。

上記４層の基板（第１外層基板１Ａ、第１内層基板１Ｂ、第２内層基板１Ｃ、第２外層基板１Ｄ）によって構成された本実施の形態の配線基板１は、周知のサブトラクティブ法によって作製されたものである。配線基板１をサブトラクティブ法によって作製するには、例えば表面にＣｕ箔を貼り付けたガラスエポキシ樹脂などの汎用樹脂からなる積層板（銅張り積層板）を用意し、まずＣｕ箔をエッチングして導体層パターン（リード５、配線７、ボールランド９、内部配線１１など）を形成することにより、導体層のパターンが異なる４種類の基板（第１外層基板１Ａ、第１内層基板１Ｂ、第２内層基板１Ｃおよび第２外層基板１Ｄ）を作製する。次に、これらの基板を積層して接着剤で固着した後、ドリルを使って４層の基板を貫通するスルーホール８を形成し、続いてスルーホール８の内部に無電解Ｃｕメッキ層を形成する。次に、第１外層基板１Ａに形成されたリード５および配線７と、第２外層基板１Ｄに形成されたボールランド９および配線７のそれぞれの表面に電解Ａｕメッキ層を形成した後、リード５が形成された領域を除く第１外層基板１Ａの表面と、ボールランド９が形成された領域を除く第２外層基板１Ｂの表面にそれぞれソルダレジスト１０を形成する。サブトラクティブ法は、古くから配線基板の作製に用いられてきた方法であり、配線基板を安価に製造できる利点がある。

図８は、配線基板１の主面（第１外層基板１Ａの表面）に形成されたリード５の配置と配線基板１の裏面（第２外層基板１Ｄの表面）に形成されたボールランド９の配置を重ね合わせて示した平面図である。ここでは、両者の配置を見易くするために、配線基板１の主面に形成された配線７の図示を省略すると共に、リード５を黒く塗りつぶして示している。

図８および前記図２に示すように、本実施の形態の配線基板１は、リード５とボールランド９が互いに重なり合うように配置されている。このように、リード５のほぼ真下にボールランド９を配置することにより、配線基板１の主面のリード５からスルーホール８を経て裏面のボールランド９に至る信号経路を最短化することができる。これにより、配線基板１の主面および裏面に形成する配線７の長さや本数を最小化することが可能となるので、スルーホール８のピッチを縮小し、配線基板１の外形寸法を小さくすることができる。

また、前記図５および図６に示すように、本実施の形態の配線基板１は、配線基板１（第１外層基板１Ａ、第１内層基板１Ｂ、第２内層基板１Ｃ、第２外層基板１Ｄ）を貫通するスルーホール８のうち、配線基板１の最外周部に配置されたスルーホール８は、第１内層基板１Ｂに形成された内層配線１１および第２内層基板１Ｃに形成された内層配線１１とは電気的に接続されていない。すなわち、配線基板１の最外周部に配置されたスルーホール８は、第１外層基板１Ａや第２外層基板１Ｄの導体層（配線７、ボールランド９）とのみ接続されている。

前述したように、サブトラクティブ法によって配線基板１を作製する場合は、互いに異なる導体層パターンが形成された４層の基板（第１外層基板１Ａ、第１内層基板１Ｂ、第２内層基板１Ｃおよび第２外層基板１Ｄ）を積層し、ドリルを使ってこれらの基板を貫通するスルーホール８を形成する。このとき、第１外層基板１Ａおよび第２外層基板１Ｄに形成された導体層（配線７、ボールランド９）は外部から視認できるので、導体層（配線７、ボールランド９）とスルーホール８の位置合わせは容易である。これに対し、第１内層基板１Ｂおよび第２内層基板１Ｃに形成された導体層（内層配線１１）は外部から視認できないので、スルーホール８との位置合わせが困難である。

そこで、内層配線１１とスルーホール８の位置ずれを防ぐためには、スルーホール８と接続する内層配線１１ａ（内層配線１１のうち、スルーホール８の周囲を囲む部分。図５、図６参照）の直径を十分に大きくしておく必要がある。すなわち、スルーホール８と接続する部分の内層配線１１ａの直径は、第１外層基板１Ａや第２外層基板１Ｄの導体層のスルーホール８と接続する部分の導電層パターンよりも大きくしておく必要がある。例えば、本実施の形態の配線基板１においては、内層配線１１ａの径が３５０μｍであるのに対し、内層配線１１に接続されないスルーホール８を囲む導電層パターンの径は２８０μｍである。

そこで、例えば最外周部のスルーホール８と配線基板１の外周端との合わせ余裕を１５０μｍ必要とした場合、直径２８０μｍ（半径１４０μｍ）の導体層パターンは、その中心を配線基板１の外周端から１５０＋１４０＝２９０μｍだけ内側に配置しなければならない。他方、直径３５０μｍ（半径１７５μｍ）の内層配線１１ａの場合は、その中心を配線基板１の外周端から１７５＋１４０＝３１５μｍだけ内側に配置しなければならない。換言すると、配線基板１の中心から最外周部のスルーホール８までの距離で見た場合、直径３５０μｍ（半径１７５μｍ）の内層配線１１ａを、内層配線１１に接続されない直径２８０μｍ（半径１４０μｍ）の導体層パターンと同一の位置に配置しようとすると、スルーホール８と配線基板１の外周端との合わせ余裕を１５０μｍ確保するためには、配線基板１の中心から外周端までの距離を３１５−２９０＝２５μｍだけ大きくしなければならない。

このように、内層配線１１に接続されない直径の小さい導体層パターンを配線基板１の最外周部に配置することにより、配線基板１を小型化することが可能となる。

図９は、配線基板１の主面上に形成されたソルダレジスト１０の開口形状を示す要部平面図、図１０は、図９の部分拡大図である。なお、図９は、Ａｕワイヤ６の図示を省略してある。

ソルダレジスト１０は、配線基板１の主面に形成された配線７を絶縁および保護するために形成されるが、Ａｕワイヤ６の一端がボンディングされるリード５の表面はソルダレジスト１０を取り除く必要がある。このとき、リード５とソルダレジスト１０の開口端１０Ａとの合わせずれによってリード５の一部がソルダレジスト１０で覆われると、リード５の露出面積が小さくなってＡｕワイヤ６のボンディングが困難となる。従って、ソルダレジスト１０の開口端１０Ａは、少なくとも上記合わせずれ量に相当する分だけリード５から離す必要がある。しかし、ソルダレジスト１０の開口端１０Ａをリード５から離すと、リード５に接続された配線７の端部が露出するため、開口端１０Ａからリード５までの距離が大きくなるほど、配線７の端部の露出面積も大きくなり、リード５にボンディングされたＡｕワイヤ６の中途部が配線７の端部と接触してショートする危険が増大する。

そこで、本実施の形態では、図に示すように、ソルダレジスト１０の開口端１０Ａのうち、Ａｕワイヤ６と交差する領域の開口端１０Ａの向きを、Ａｕワイヤ６と交差するリード５の一辺の向きとほぼ平行にする。これにより、配線７の端部の露出面積を最小限にとどめることができるので、Ａｕワイヤ６と配線７とがショートする不良の発生を抑制することができる。これに対し、例えば図１１に示すように、Ａｕワイヤ６と交差する領域におけるソルダレジスト１０の開口端１０Ａの向きを配線基板１の一辺（または半導体チップ２Ｂの一辺）の向きとほぼ平行にした場合は、配線７の端部の露出面積が大きくなるので、Ａｕワイヤ６と配線７とがショートする危険が高くなる。

なお、リード５からある程度離れた領域では、配線７の表面からＡｕワイヤ６までの高さが十分にあるので、配線７が露出していてもＡｕワイヤ６と接触することはない。これに対し、配線７がリード５に最も近接した領域、すなわち配線７の端部では、配線７の表面からＡｕワイヤ６までの高さが低いため、両者がショートする危険性が高い。すなわち、Ａｕワイヤ６と配線７のショート不良を抑制するためには、ソルダレジスト１０の開口端１０Ａを上記のような形状とすることによって配線７の端部の露出面積を最小限にとどめることが有効である。

Ａｕワイヤ６と交差する領域におけるソルダレジスト１０の開口端１０Ａの向きは、必ずしもＡｕワイヤ６と交差するリード５の一辺の向きと平行でなくともよいが、平行に近い程、配線７の端部の露出面積を小さくできる。そして、少なくともＡｕワイヤ６の延在方向に直交する方向とソルダレジスト１０の開口端１０Ａとのなす角度を、半導体チップ２Ｂの一辺と上記開口端との角度よりも小さくすること、あるいは少なくともＡｕワイヤ６と交差するリード５の一辺と、この一辺に対向するソルダレジスト１０の開口端１０Ａとのなす角度を、半導体チップ２Ｂの一辺と上記開口端との角度よりも小さくすることが望ましい。

以上のように、配線基板１の主面のリード５と裏面のボールランド９とを互いに重なり合うように配置し、さらに配線基板１の最外周部に配置されたスルーホール８を内層配線１１と電気的に接続しないことにより、高価なビルドアップ基板を使用しなくとも、配線基板１に形成される導体層やスルーホール８のパターン密度を高め、配線基板１の外形寸法を縮小することが可能となるので、小型で高機能のシステムインパッケージを安価に提供することができる。

また、本実施の形態によれば、Ａｕワイヤと配線のショート不良を抑制することができるので、システムインパッケージの信頼性、製造歩留まりが向上する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば前記実施の形態では、内層基板が２層の配線基板を例示したが、内層基板が１層または３層以上の配線基板に適用できることはもちろんである。

本発明の半導体装置は、システムインパッケージの小型化に適用して特に有用なものである。

本発明の一実施の形態である半導体装置を示す要部平面図である。 図１に示す半導体装置の要部断面図である。 図１に示す半導体装置の裏面を示す要部平面図である。 図１に示す配線基板の第１外層基板を示す要部平面図である。 図１に示す配線基板の第１内層基板を示す要部平面図である。 図１に示す配線基板の第２内層基板を示す要部平面図である。 図１に示す配線基板の第２外層基板を示す要部平面図である。 図１に示す配線基板に形成されたリードとボールランドの配置を示す要部平面図である。 図１に示す配線基板の主面上に形成されたソルダレジストの開口形状を示す要部平面図である。 図９の部分拡大平面図である。 ソルダレジストの開口形状の比較例を示す部分拡大平面図である。

符号の説明

１ 配線基板
１Ａ 第１外層基板
１Ｂ 第１内層基板
１Ｃ 第２内層基板
１Ｄ 第２外層基板
２Ａ、２Ｂ 半導体チップ
３ モールド樹脂
４ 接着剤
５ リード
６ Ａｕワイヤ
７ 配線
８ スルーホール
９ ボールランド
１０ ソルダレジスト
１０Ａ 開口端
１１、１１ａ 内層配線
１２ メッキ層
１３ 半田バンプ
ＢＰ ボンディングパッド

Claims (14)

1. 主面に形成された複数のリードと裏面に形成された複数のボールランドとが複数の貫通スルーホールを介して電気的に接続された多層配線基板と、
   前記主面上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、
   前記複数のボールランド上に接続された外部接続端子とを備え、
   前記複数のリードのパターンと、前記複数のボールランドのパターンとが、互いに重なり合うように配置されていることを特徴とする半導体装置。
2. 前記多層配線基板は、サブトラクティブ法によって形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記多層配線基板の主面上には、第１半導体チップと、前記第１半導体チップ上に積層され、前記第１半導体チップよりも入出力端子数が多い第２半導体チップとが搭載され、
   前記第１半導体チップに電気的に接続された複数の第１リードのパターンと、前記貫通スルーホールを介して前記複数の第１リードに電気的に接続された複数の第１ボールランドのパターンとが互いに重なり合うように配置され、
   前記第２半導体チップに電気的に接続された複数の第２リードのパターンと、前記貫通スルーホールを介して前記複数の第２リードに電気的に接続された複数の第２ボールランドのパターンとが互いに重なり合うように配置されていることを特徴とする請求項１記載の半導体装置。
4. 前記多層配線基板の主面において、前記複数の第１リードは、前記複数の第２リードよりも内側に配置され、
   前記多層配線基板の裏面において、前記複数の第１ボールランドは、前記複数の第２ボールランドよりも内側に配置されていることを特徴とする請求項３記載の半導体装置。
5. 前記第１半導体チップは、メモリＬＳＩが形成された半導体チップであり、前記第２半導体チップは、マイコンが形成された半導体チップであることを特徴とする請求項３記載の半導体装置。
6. 複数のリードが形成された第１外層基板と、複数のボールランドが形成された第２外層基板と、前記第１外層基板および前記第２外層基板の間に積層された内層基板とを有し、前記第１外層基板、前記内層基板および前記第２外層基板を貫通する複数のスルーホールを介して前記複数のリードと前記複数のボールランドとが電気的に接続された多層配線基板と、
   前記第１外層基板上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、
   前記複数のボールランド上に接続された外部接続端子とを備え、
   前記多層配線基板に形成された前記複数のスルーホールのうち、前記多層配線基板の最外周部に配置されたスルーホールは、前記第１外層基板に形成された配線または前記第２外層に形成されたボールランドと電気的に接続され、前記内層基板に形成された内層配線とは電気的に接続されていないことを特徴とする半導体装置。
7. 前記多層配線基板は、サブトラクティブ法によって形成されていることを特徴とする請求項６記載の半導体装置。
8. 前記複数のスルーホールのうち、前記多層配線基板の最外周に配置された前記スルーホールと接続する配線パターンの径は、前記最外周よりも内側に配置されたスルーホールと接続する配線パターンの径よりも小さいことを特徴とする請求項６記載の半導体装置。
9. 前記多層配線基板の前記第１外層基板上には、メモリＬＳＩが形成された第１半導体チップと、前記第１半導体チップ上に積層され、前記第１半導体チップよりも入出力端子数が多い第２半導体チップとが搭載されていることを特徴とする請求項６記載の半導体装置。
10. 主面に形成された複数のリードと裏面に形成された複数のボールランドとが複数の貫通スルーホールを介して電気的に接続された多層配線基板と、
    前記主面上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、
    前記複数のボールランド上に接続された外部接続端子と、
    前記主面に形成され、前記複数のリードのそれぞれに電気的に接続された複数の配線と、
    前記複数の配線の表面を覆い、前記複数のリードの表面が開口されたソルダレジストとを備え、
    前記ワイヤの延在方向に直交する方向と、前記ワイヤと交差する領域の前記ソルダレジストの開口端との角度は、前記半導体チップの一辺と前記開口端との角度よりも小さいことを特徴とする半導体装置。
11. 前記ソルダレジストの開口端は、前記ワイヤの延在方向に直交する方向と平行であることを特徴とする請求項１０記載の半導体装置。
12. 主面に形成された複数のリードと裏面に形成された複数のボールランドとが複数の貫通スルーホールを介して電気的に接続された多層配線基板と、
    前記主面上に搭載され、ワイヤを介して前記複数のリードに電気的に接続された半導体チップと、
    前記複数のボールランド上に接続されたバンプ電極と、
    前記主面に形成され、前記複数のリードのそれぞれに電気的に接続された複数の配線と、
    前記複数の配線の表面を覆い、前記複数のリードの表面が開口されたソルダレジストとを備え、
    前記ワイヤと交差する前記リードの一辺と、前記一辺に対向する前記ソルダレジストの開口端との角度は、前記半導体チップの一辺と前記開口端との角度よりも小さいことを特徴とする半導体装置。
13. 前記ソルダレジストの開口端は、前記リードの一辺と平行であることを特徴とする請求項１２記載の半導体装置。
14. 前記多層配線基板は、サブトラクティブ法によって形成されていることを特徴とする請求項１０または１２記載の半導体装置。