JP2005175097A - Wiring board - Google Patents
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Abstract
Description
本発明は、半導体素子等の電子部品を搭載するための配線基板に関するものである。 The present invention relates to a wiring board for mounting electronic components such as semiconductor elements.
一般に、移動体通信機器に代表されるような電子機器の小型化、薄型化の要求に伴い、このような電子機器に使用される半導体素子等の電子部品を搭載するための配線基板にも小型化、薄型化、多端子化が求められてきている。そして、そのような小型化、薄型化、多端子化を実現するための配線基板として、外部電気回路基板上に半田バンプを介して表面実装可能としたボールグリッドアレイパッケージ(BGA)用やチップスケールパッケージ(CSP)用の配線基板が実用化されている。 In general, along with the demand for downsizing and thinning of electronic devices such as mobile communication devices, wiring boards for mounting electronic components such as semiconductor elements used in such electronic devices are also small. There is a demand for reduction in size, thickness, and number of terminals. As a wiring board for realizing such miniaturization, thinning, and multi-terminal, for ball grid array packages (BGA) and chip scales that can be surface-mounted on the external electric circuit board via solder bumps. A wiring board for a package (CSP) has been put into practical use.
このようなボールグリッドアレイパッケージ用やチップスケールパッケージ用の配線基板は、複数の絶縁層が積層された絶縁基板の上面の中央領域に電子部品の電極が半田を介して接続される電子部品接続用パッドが格子状の配列で設けられているとともに絶縁基板の下面の略全域に外部電気回路基板の配線導体に半田を介して接続される外部接続用パッドが格子状の配列で設けられている。そして、これらの電子部品接続用パッドと外部接続用パッドとを電気的に接続するための配線導体が絶縁基板の絶縁層を貫通して上下に延びるとともに各絶縁層間を水平に延びるように形成されている。 Such a wiring substrate for a ball grid array package or a chip scale package is used for connecting an electronic component in which an electrode of the electronic component is connected to the central region of the upper surface of the insulating substrate in which a plurality of insulating layers are stacked via solder. The pads are provided in a grid-like arrangement, and external connection pads that are connected to the wiring conductors of the external electric circuit board via solder are provided in a grid-like arrangement over substantially the entire lower surface of the insulating substrate. A wiring conductor for electrically connecting the electronic component connecting pad and the external connecting pad is formed so as to extend vertically through the insulating layer of the insulating substrate and horizontally extend between the insulating layers. ing.
そして、このような配線基板によれば、絶縁基板上に電子部品を、その電極が電子部品接続用パッドに半田を介して接続されるようにして搭載することにより電子装置となり、この電子装置は、その外部接続用パッドを外部電気回路基板の配線導体に半田を介して接続することにより外部電気回路基板上に実装されるとともに搭載する電子部品が外部電気回路に電気的に接続されることとなる。 And according to such a wiring board, it becomes an electronic device by mounting an electronic component on an insulating substrate so that its electrode is connected to an electronic component connecting pad via solder. The external connection pads are connected to the wiring conductors of the external electric circuit board via solder to be mounted on the external electric circuit board and the electronic components to be mounted are electrically connected to the external electric circuit; Become.
このような配線基板における配線導体は、用途によって信号用と接地用と電源用の配線導体に機能化されている。 Wiring conductors in such a wiring board are functionalized into wiring conductors for signals, grounds, and power supplies depending on applications.
このうち信号用の配線導体は、半導体素子等の電子部品と外部電気回路基板との間で電気信号を伝播させるための導電路として機能し、絶縁層間を絶縁基板の中央領域から外周領域に向けて延びるように形成された複数の細い線状の配線導体を有するとともに、絶縁層を貫通する貫通導体により信号用の電子部品接続用パッドおよび外部接続用パッドに電気的に接続されている。 Among these, the signal wiring conductor functions as a conductive path for propagating an electric signal between an electronic component such as a semiconductor element and the external electric circuit board, and the insulating layer is directed from the central region to the outer peripheral region of the insulating substrate. A plurality of thin wire conductors formed so as to extend, and are electrically connected to a signal electronic component connection pad and an external connection pad by a through conductor penetrating the insulating layer.
また、接地用の配線導体や電源用の配線導体は、配線基板に搭載される電子部品にそれぞれ接地電位や電源電位を供給するための供給路としての機能を有しているとともに信号用の配線導体に対する電磁シールド機能や特性インピーダンスの調整機能を有しており、絶縁層を挟んで信号用の配線導体に対向するように配置された広面積の導体層を有するとともに、絶縁層を貫通する貫通導体によりそれぞれ接地用や電源用の電子部品接続用パッドおよび外部接続用パッドに電気的に接続されている。 In addition, the wiring conductor for grounding and the wiring conductor for power supply function as a supply path for supplying the ground potential and the power supply potential to the electronic components mounted on the wiring board, respectively, and the signal wiring It has an electromagnetic shielding function for the conductor and a characteristic impedance adjustment function, and has a large-area conductor layer arranged so as to face the signal wiring conductor across the insulating layer, and penetrates through the insulating layer. The conductors are electrically connected to the grounding and power supply electronic component connection pads and the external connection pads, respectively.
なお、このような配線基板においては、絶縁層間を延びる信号用の配線導体は、同じタイミングで信号を伝播させるべき複数の配線導体における信号伝播遅延時間を配線の長さに換算して略同じとするために、例えばその一部が複数の屈曲部を有してジグザクに折り返して延びるように形成される場合がある。
しかしながら、上述のように信号用の配線導体の一部が複数の屈曲部を有して折り返して延びるように形成されている場合、配線導体の一部に複数の屈曲部によって互いに並行する並行部が形成される。このように互いに並行する並行部を有する信号用の配線導体に例えば10GHz以上の高周波の信号を伝播させると、信号用の配線導体の並行部の間を信号が飛び越えて伝播することがあり、その結果、同一のタイミングで信号を伝播させるべき複数の配線導体における信号の伝播遅延時間が異なったものとなり、信号同士のタイミングがずれてしまい、それにより配線基板に搭載する半導体素子等の電子部品を正常に作動させることができなくなるという問題を誘発する。 However, as described above, when a part of the signal wiring conductor has a plurality of bent portions and is formed so as to be folded and extended, the parallel portions parallel to each other by the plurality of bent portions are formed on a part of the wiring conductor. Is formed. In this way, when a high-frequency signal of, for example, 10 GHz or more is propagated to a signal wiring conductor having parallel portions parallel to each other, the signal may jump over and propagate between the parallel portions of the signal wiring conductor. As a result, the propagation delay times of signals in a plurality of wiring conductors to which signals should be propagated at the same timing are different, and the timings of the signals are shifted, thereby causing electronic components such as semiconductor elements to be mounted on the wiring board. Triggers the problem of being unable to operate normally.
本発明は、かかる従来の問題点に鑑み完成されたものであり、その目的は複数の屈曲部により互いに並行する並行部が形成された信号用の配線導体の並行部の間を信号が飛び越えて伝播することがなく、複数の信号用の配線導体に高周波の信号が同一タイミングで良好に伝播されて、搭載する電子部品を正常に作動させることが可能な配線基板を提供することにある。 The present invention has been completed in view of such conventional problems, and its purpose is to allow signals to jump between parallel portions of signal wiring conductors in which parallel portions parallel to each other are formed by a plurality of bent portions. An object of the present invention is to provide a wiring board that can propagate a high frequency signal to a plurality of signal wiring conductors at the same timing without causing propagation, and can normally operate an electronic component to be mounted.
本発明の配線基板は、絶縁層の表面に形成された、少なくとも一部に複数の屈曲部を有するとともに該複数の屈曲部によって互いに並行する並行部が設けられている線状の配線導体と、前記絶縁層の表面の前記配線導体の前記並行部の内側に挟まれて形成された、前記配線導体と電気的に独立した導体層とを具備していることを特徴とするものである。 The wiring board of the present invention has a linear wiring conductor formed on the surface of the insulating layer and having a plurality of bent portions at least partially and provided with parallel portions parallel to each other by the plurality of bent portions; It is characterized by comprising a conductor layer formed to be sandwiched between the parallel portions of the wiring conductor on the surface of the insulating layer and electrically independent from the wiring conductor.
本発明の配線基板によれば、少なくとも一部に複数の屈曲部を有するとともに該複数の屈曲部によって互いに並行する並行部が設けられている配線導体の並行部の内側に挟まれた絶縁層の表面に、配線導体と電気的に独立した導体層が形成されていることから、並行部が形成された配線導体に例えば10GHz以上の高周波の信号を伝播させた場合であっても、並行部の内側に挟まれて形成された導体層が電磁的な障壁として作用し、その結果、配線導体の並行部の間を信号が飛び越えて伝播されることはなく、複数の信号用の配線導体に高周波の信号が同一タイミングで良好に伝播されて、搭載する電子部品を正常に作動させることができる。 According to the wiring board of the present invention, the insulating layer sandwiched between the parallel portions of the wiring conductor having a plurality of bent portions at least partially and provided with parallel portions parallel to each other by the plurality of bent portions. Since a conductive layer electrically independent from the wiring conductor is formed on the surface, even when a high-frequency signal of, for example, 10 GHz or more is propagated to the wiring conductor in which the parallel portion is formed, A conductor layer formed inside acts as an electromagnetic barrier, and as a result, signals do not jump over the parallel parts of the wiring conductor and propagate to multiple signal wiring conductors. Can be successfully propagated at the same timing, and the mounted electronic component can be operated normally.
次ぎに、本発明の配線基板を添付の図面に基づき詳細に説明する。図1は、本発明の配線基板を実施するための最良の形態を、半導体素子を搭載するための配線基板に適用した場合の例を示す断面図であり、図中、1は絶縁基板、2は配線導体、3は半導体素子である。 Next, the wiring board of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a cross-sectional view showing an example in which the best mode for carrying out the wiring board of the present invention is applied to a wiring board for mounting a semiconductor element. Is a wiring conductor, and 3 is a semiconductor element.
絶縁基板1は、例えばガラス繊維を縦横に織り込んだガラス織物にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成る絶縁層1aの上下面にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る絶縁層1bをそれぞれ複数層ずつ積層して成り、その上面の中央領域に半導体素子3がフリップチップ接続により搭載される搭載部を有している。そして、その搭載部から下面にかけて銅箔や銅めっき膜等の導体層から成る複数の配線導体2が形成されている。
The
絶縁基板1を構成する絶縁層1aは、厚みが0.3〜1.5mm程度であり、その上面から下面にかけて直径が0.2〜1.0mm程度の複数の貫通孔4を有している。そして、その上下面には配線導体2の一部としての銅箔から成る導体層2aおよび各貫通孔4の内面には配線導体2の一部としての銅めっき膜から成る貫通導体2bが被着されており、上下面の導体層2aが貫通孔4の内の貫通導体2bを介して電気的に接続されている。
The insulating layer 1a constituting the
このような絶縁層1aは、ガラス織物に未硬化の熱硬化性樹脂を含浸させたシートを熱硬化させた後、これに上面から下面にかけてドリル加工を施すことにより製作される。なお、絶縁層1a上下面の導体層2aは、絶縁層1a用のシートの上下全面に厚みが5〜50μm程度の銅箔を貼着しておくとともに、この銅箔をシートの硬化後にエッチング加工することにより所定のパターンに形成される。また、貫通孔4内面の貫通導体2bは、絶縁層1aに貫通孔4を設けた後に、この貫通孔4内面に無電解めっき法および電解めっき法により厚みが5〜50μm程度の銅めっき膜を析出させることにより形成される。
Such an insulating layer 1a is manufactured by thermally curing a sheet in which a glass fabric is impregnated with an uncured thermosetting resin, and then drilling the sheet from the upper surface to the lower surface. In addition, the
さらに、絶縁層1aは、その貫通孔4の内部にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る樹脂柱5が充填されている。樹脂柱5は、貫通孔4を塞ぐことにより貫通孔4の直上および直下に絶縁層1bや配線導体2を形成可能とするためのものであり、未硬化のペースト状の熱硬化性樹脂を貫通孔4内にスクリーン印刷法により充填し、これを熱硬化させた後、その上下面を略平坦に研磨することにより形成される。そして、この樹脂柱5を含む絶縁層1aの上下面に絶縁層1bが積層されている。 Further, the insulating layer 1a is filled with a resin column 5 made of a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin in the through hole 4 thereof. The resin pillar 5 is for allowing the insulating layer 1b and the wiring conductor 2 to be formed immediately above and below the through hole 4 by closing the through hole 4, and penetrates the uncured paste-like thermosetting resin. The holes 4 are formed by filling the holes 4 by a screen printing method, thermally curing them, and then polishing the upper and lower surfaces thereof in a substantially flat manner. And the insulating layer 1b is laminated | stacked on the upper and lower surfaces of the insulating layer 1a containing this resin pillar 5. FIG.
絶縁層1aの上下面に積層された絶縁層1bは、それぞれの厚みが20〜50μm程度であり、各層の上面から下面にかけて直径が30〜100μm程度の複数の貫通孔6を有している。これらの絶縁層1bは、配線導体2を高密度に配線するための絶縁間隔を提供するためのものであり、絶縁層1bにはその表面に配線導体2の一部としての銅めっき膜から成る導体層2cおよび貫通孔6内に配線導体2の一部としての銅めっき充填体から成る貫通導体2dが被着されている。そして、上層の導体層2cと下層の導体層2aや2cとを貫通孔6の内の貫通導体2dを介して電気的に接続することにより高密度配線を立体的に形成可能としている。
The insulating layer 1b laminated on the upper and lower surfaces of the insulating layer 1a has a plurality of through holes 6 each having a thickness of about 20 to 50 μm and a diameter of about 30 to 100 μm from the upper surface to the lower surface of each layer. These insulating layers 1b are for providing an insulating interval for wiring the wiring conductors 2 at high density, and the insulating layer 1b is formed of a copper plating film as a part of the wiring conductors 2 on the surface thereof. A through
このような絶縁層1bは、厚みが20〜50μm程度の未硬化の熱硬化性樹脂フィルムを絶縁層1aの上下面に貼着し、これを熱硬化させるとともにレーザ加工により貫通孔6を穿孔し、さらにその上に同様にして次の絶縁層1bを順次積み重ねることによって形成される。なお、各絶縁層1b表面に被着された導体層2cおよびビア孔6内に被着された貫通導体2dは、各絶縁層1bを形成する毎に各絶縁層1bの表面および貫通孔6内に5〜50μm程度の厚みの銅めっき膜を公知のセミアディティブ法やサブトラクティブ法等のパターン形成法により所定のパターンに被着させることによって形成される。
In such an insulating layer 1b, an uncured thermosetting resin film having a thickness of about 20 to 50 μm is stuck on the upper and lower surfaces of the insulating layer 1a, and this is thermoset and the through hole 6 is drilled by laser processing. Further, it is formed by sequentially stacking the next insulating layer 1b in the same manner. The
さらに、最表層の絶縁層1b上にはソルダーレジスト層7が被着されている。ソルダーレジスト層7は、例えばアクリル変性エポキシ樹脂にシリカやタルク等の無機物粉末フィラーを30〜70質量%程度分散させた絶縁材料から成り、表層の配線導体2同士の電気的絶縁信頼性を高めるとともに、後述する接続パッド2e、2fの絶縁基板1への接合強度を大きなものとする作用をなす。
Further, a solder resist layer 7 is deposited on the outermost insulating layer 1b. The solder resist layer 7 is made of, for example, an insulating material in which an inorganic powder filler such as silica or talc is dispersed in an acrylic-modified epoxy resin in an amount of about 30 to 70% by mass, and improves the electrical insulation reliability between the wiring conductors 2 on the surface layer. The function is to increase the bonding strength of the connection pads 2e and 2f described later to the
このようなソルダーレジスト層7は、その厚みが10〜50μm程度であり、感光性を有するソルダーレジスト層7用の未硬化樹脂ペーストをロールコーター法やスクリーン印刷法を採用して最表層の絶縁層1b上に塗布し、これを乾燥させた後、露光および現像処理を行なって接続パッド2e、2fを露出させる開口部を形成した後、これを熱硬化させることによって形成される。あるいは、ソルダーレジスト層7用の未硬化の樹脂フィルムを最上層の絶縁層1b上に貼着した後、これを熱硬化させ、しかる後、接続パッド2e、2fに対応する位置にレーザ光を照射し、硬化した樹脂フィルムを部分的に除去することによって接続パッド2e、2fを露出させる開口部を有するように形成される。 Such a solder resist layer 7 has a thickness of about 10 to 50 μm, and an uncured resin paste for the solder resist layer 7 having photosensitivity is applied to the outermost insulating layer by using a roll coater method or a screen printing method. It is formed by coating on 1b and drying it, and then exposing and developing to form openings that expose the connection pads 2e and 2f, and then thermally curing them. Alternatively, after an uncured resin film for the solder resist layer 7 is stuck on the uppermost insulating layer 1b, it is thermally cured, and then irradiated with laser light at positions corresponding to the connection pads 2e and 2f. Then, the cured resin film is partially removed to form openings that expose the connection pads 2e and 2f.
絶縁基板1の搭載部から下面にかけて形成された配線導体2は、用途によって信号用と接地用と電源用の配線導体に機能化されている。このうち、信号用の配線導体2は、半導体素子3の電極と外部電気回路基板との間で電気信号を伝播させるための導電路として機能し、図2に要部平面図で示すように、絶縁基板1の中央領域から外周領域に向けて一部が複数の屈曲部を有して折り返して延びる複数の細い線状の配線導体2csを有している。このように配線導体2csの一部が複数の屈曲部を有して折り返して延びるように形成されていることから、複数の信号用の配線導体2における信号伝播遅延時間を配線の長さに換算して略同じとすることができる。なお、この場合、配線導体2csには複数の屈曲部によって互いに並行する並行部が設けられる。
The wiring conductor 2 formed from the mounting portion of the
また、接地用や電源用の配線導体2は、配線基板に搭載される半導体素子3にそれぞれ接地電位や電源電位を供給するための供給路としての機能を有しているとともに信号用の配線導体2に対する電磁シールド機能や特性インピーダンスの調整機能を有しており、絶縁層1bを挟んで信号用の配線導体2に対向するように配置された広面積の導体層を有している。このように接地用や電源用の広面積の導体層を信号用の配線導体2と対向するように配置することにより、信号用の配線導体2が電磁的にシールドされるとともに所定の特性インピーダンスに調整される。 Further, the wiring conductor 2 for grounding and power supply has a function as a supply path for supplying the ground potential and the power supply potential to the semiconductor element 3 mounted on the wiring board, respectively, and also has a wiring conductor for signals. 2 has an electromagnetic shielding function and a characteristic impedance adjusting function, and has a large-area conductor layer disposed so as to face the signal wiring conductor 2 with the insulating layer 1b interposed therebetween. Thus, by arranging the conductor layer having a large area for grounding or power supply so as to face the signal wiring conductor 2, the signal wiring conductor 2 is electromagnetically shielded and has a predetermined characteristic impedance. Adjusted.
また、これらの配線導体2は、図1に示すように、絶縁基板1の搭載部に露出している部位が半導体素子3の各電極が半田8を介して電気的に接続される電子部品接続用の接続パッド2eを、絶縁基体1の下面に露出した部位が外部電気回路基板に半田9を介して接続される外部接続用の接続パッド2fを形成している。これらの接続パッド2e、2fは、絶縁基板1の搭載部および下面において格子状に配列されており、半導体素子3の電極と接続パッド2eとが半田8を介して電気的に接続されることにより半導体素子3が絶縁基板1の搭載部にフリップチップ接続により搭載された半導体装置となり、この半導体装置における接続パッド2fを外部電気回路基板の配線導体に半田9を介して接続することによって半導体素子3が外部電気回路基板に電気的に接続されることとなる。なお、本例の半導体装置においては、絶縁基板1の搭載部と半導体素子3との間にアンダーフィルと呼ばれる保護樹脂10が充填されている例を示している。保護樹脂10は絶縁基板1の搭載部に半導体素子3を半田8を介してフリップチップ接続により搭載した後に、絶縁基板1と半導体素子3との間に未硬化の熱硬化性樹脂ペーストを注入するとともにそのペーストを熱硬化させることにより充填される。なお、絶縁基板1の搭載部に半導体素子3を半田8を介してフリップチップ接続により搭載するには、接続パッド2eに半田粉末とフラックスとを含有する半田ペーストを従来周知のスクリーン印刷法を採用して印刷塗布し、それを220〜260℃の温度で加熱して半田粉末を溶融させることにより接続パッド2e上に半田8を予め形成しておき、この半田8と半導体素子3の電極とを接触させた状態で半田8を溶融させる方法が採用される。
In addition, as shown in FIG. 1, these wiring conductors 2 are connected to electronic parts in which the portions exposed to the mounting portion of the insulating
さらに、本発明の配線基板においては、図2に示したように、信号用の配線導体2csの並行部の内側に挟まれた絶縁層1bの表面に、配線導体2csと電気的に独立した導体層11が形成されている。導体層11は配線導体2csと同一の材料から成り、配線導体2csを形成する際にそれと同時に同様の方法により形成される。このように、配線導体2csの並行部の内側に挟まれた絶縁層1bの表面に、配線導体2csと電気的に独立した導体層11が形成されていることから、この導体層11が配線導体2csの並行部の内側における電磁的な障壁として作用し、その結果、配線導体2csに10GHzを超える高周波の信号を伝播させたとしても、その信号が配線導体2csの並行部の間を飛び越えて伝播することが有効に防止され、その結果、複数の信号用の配線導体2における信号の伝播遅延時間を略同じとして同一タイミングで信号を伝播させ、搭載する半導体素子を正常に作動させることができる。 Further, in the wiring board of the present invention, as shown in FIG. 2, a conductor electrically independent of the wiring conductor 2cs is formed on the surface of the insulating layer 1b sandwiched inside the parallel portion of the signal wiring conductor 2cs. Layer 11 is formed. The conductor layer 11 is made of the same material as that of the wiring conductor 2cs, and is formed by the same method at the same time when the wiring conductor 2cs is formed. Thus, since the conductor layer 11 that is electrically independent of the wiring conductor 2cs is formed on the surface of the insulating layer 1b sandwiched between the parallel portions of the wiring conductor 2cs, the conductor layer 11 is connected to the wiring conductor 2cs. 2 cs acts as an electromagnetic barrier inside the parallel portion of 2cs, and as a result, even if a high-frequency signal exceeding 10 GHz is propagated to the wiring conductor 2cs, the signal propagates across the parallel portions of the wiring conductor 2cs. As a result, the signal propagation delay time in the plurality of signal wiring conductors 2 is made substantially the same to propagate the signal at the same timing, and the mounted semiconductor element can be operated normally.
なお、信号用の配線導体2csの並行部の内側に挟まれて形成された導体層11は、接地用や電源用の配線導体2に電気的に接続されていると、配線導体2csに10GHz以上の高周波の信号を伝播させた場合に、導体層11内に高周波に対する共振が発生することを有効に防止し、信号用の配線導体2csに高周波の信号を効率良く伝播させることができる。したがって、信号用の配線導体2csの並行部の内側に挟まれて形成された導体層11は、接地用や電源用の配線導体2に電気的に接続されていることが好ましい。 When the conductor layer 11 formed between the parallel portions of the signal wiring conductor 2cs is electrically connected to the wiring conductor 2 for grounding or power supply, the conductor layer 11 is 10 GHz or more to the wiring conductor 2cs. When a high frequency signal is propagated, it is possible to effectively prevent the resonance of the high frequency in the conductor layer 11 and to efficiently propagate the high frequency signal to the signal wiring conductor 2cs. Accordingly, it is preferable that the conductor layer 11 formed between the parallel portions of the signal wiring conductor 2cs is electrically connected to the grounding or power supply wiring conductor 2.
また、信号用の配線導体2csの並行部の内側に挟まれて形成された導体層11は、その長さが信号用の配線導体2csを伝播する信号の波長の4分の1未満であると、配線導体2csの並行部における特性インピーダンスの不整合の影響が小さくなり、信号用の配線導体2csに高周波の信号を極めて効率良く伝播させることができる。したがって、信号用の配線導体2csの並行部の内側に挟まれて形成された導体層11は、その長さが信号用の配線導体2csを伝播する信号の波長の4分の1未満であることが好ましい。 Further, the conductor layer 11 formed between the parallel portions of the signal wiring conductor 2cs has a length less than a quarter of the wavelength of the signal propagating through the signal wiring conductor 2cs. The influence of the mismatch of characteristic impedance in the parallel portion of the wiring conductor 2cs is reduced, and a high-frequency signal can be propagated to the signal wiring conductor 2cs extremely efficiently. Accordingly, the length of the conductor layer 11 formed between the parallel portions of the signal wiring conductor 2cs is less than a quarter of the wavelength of the signal propagating through the signal wiring conductor 2cs. Is preferred.
なお、本発明の配線基板は、上述の実施の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能であることはいうまでもない。 The wiring board of the present invention is not limited to the above-described embodiment, and it goes without saying that various modifications can be made without departing from the gist of the present invention.
1b:絶縁層
2cs:配線導体
11:導体層
1b: insulating layer 2cs: wiring conductor 11: conductor layer
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003411134A JP4508620B2 (en) | 2003-12-10 | 2003-12-10 | Wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003411134A JP4508620B2 (en) | 2003-12-10 | 2003-12-10 | Wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005175097A true JP2005175097A (en) | 2005-06-30 |
JP4508620B2 JP4508620B2 (en) | 2010-07-21 |
Family
ID=34731959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003411134A Expired - Fee Related JP4508620B2 (en) | 2003-12-10 | 2003-12-10 | Wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4508620B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009260056A (en) * | 2008-04-17 | 2009-11-05 | Nitto Denko Corp | Wiring circuit board, and method of manufacturing the same |
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- 2003-12-10 JP JP2003411134A patent/JP4508620B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP4508620B2 (en) | 2010-07-21 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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R150 | Certificate of patent (=grant) or registration of utility model |
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