JP2005085872A - 半導体素子及びその製造方法 - Google Patents

Abstract

【課題】 電流密度の高いドレイン電流を流すことが可能で、ノーマリーオフの炭化珪素半導体素子を提供する。
【解決手段】 半導体素子は、炭化珪素基板１上に設けられたｎ型ドリフト層２と、その上部に設けられたｐ型ウェル領域３と、ｎ型ドリフト層２及びｐ型ウェル領域３の上に設けられたｎ型の蓄積チャネル層６と、蓄積チャネル層６上に設けられたゲート絶縁膜５及びゲート電極８と、蓄積チャネル層６内のゲート電極８の両端部の下方に位置する領域に設けられ、ｐ型ウェル領域３よりも高濃度のキャリアを含む第１のｐ型不純物ドープ層７ａと、ｐ型ウェル領域３上に設けられたｎ型のソース用コンタクト領域４及び第２のｐ型不純物ドープ層７ｂと、ソース用コンタクト領域４上に設けられたソース電極９と、炭化珪素基板１の裏面上に設けられたドレイン電極１０とを備えている。
【選択図】 図１

Description

本発明は、炭化珪素を用いた半導体素子、特に炭化珪素を用いた蓄積型ＭＯＳＦＥＴ、およびその製造方法に関する。

炭化珪素（シリコンカーバイド、ＳｉＣ）は、珪素（Ｓｉ）に比べて高硬度で薬品にも犯されにくい上、バンドギャップが大きい半導体であることから、次世代のパワーデバイスや高温動作デバイス等へ応用されることが期待されている半導体材料である。炭化珪素は、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているのが６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣである。これらの炭化珪素からなる基板のうち、ｃ軸の結晶軸に対し垂直な（０００１）面にほぼ一致する面を主面とする基板が広く用いられている。

一般的に、炭化珪素半導体素子（ＳｉＣ半導体素子）は炭化珪素基板（ＳｉＣ基板）上に半導体素子の活性領域となるエピタキシャル成長層を形成した後、この層に素子の種類に応じて必要な領域や部材を設けることにより形成される。ＦＥＴの場合には、ソース・ドレイン領域及びゲート電極を設けることになる。特に、ＭＩＳ（金属／絶縁膜／半導体）型のＦＥＴの中では、ゲート絶縁膜として熱酸化によって形成される酸化膜を用いたＭＯＳ（金属／酸化膜／半導体）型のＦＥＴが一般的に広く知られている。

ＭＯＳＦＥＴにおいて、酸化膜の膜質が悪いと耐圧性の低下や動作速度の減少といった問題が生じるため、良好な酸化膜を形成することが要求される。シリコン基板を用いる場合、熱酸化によって膜質の良好なシリコン酸化膜を容易に形成することができるので、この膜をゲート絶縁膜として用いることができる。これに対し、炭化珪素基板を用いる場合、基板材料にはシリコンの他に炭素が存在することから、通常の熱酸化を行って良好な酸化膜を形成することが非常に困難である。

炭化珪素基板を用いたＭＯＳＦＥＴにおけるゲート絶縁膜の不具合の１つとして、界面準位の発生が挙げられる。すなわち、炭化珪素基板の上に酸化膜を形成した場合、該酸化膜と基板との界面において固定電荷が生じるとともに、電子をトラップする準位が形成される。このため、動作時にチャネル層となる反転層において、非常に低い電子のチャネル移動度しか実現せず、炭化珪素のＭＯＳＦＥＴに大電流を流すことは困難であった。この課題を解決するために、炭化珪素を用いたパワーＦＥＴでは、ゲート酸化膜とｐ型不純物ドープ層（ｐ型ウェル領域）との間に蓄積型のチャネル層となるｎ型不純物ドープ層を形成し、蓄積型（アキミュレーション型）のＭＯＳＦＥＴ（ＡＣＣＵＦＥＴ）とすることが広く行われている。

図７は、炭化珪素を用いた従来のＭＯＳＦＥＴのうち、一般的な蓄積型ＭＯＳＦＥＴの構造を示す断面図である。

同図に示すように、炭化珪素を用いた一般的な蓄積型ＭＯＳＦＥＴは、炭化珪素基板１００と、炭化珪素基板１００の主面上に形成された第１導電型（ｎ型）の不純物を含むｎ型ドリフト層１０１と、ｎ型ドリフト層１０１内に形成された第２導電型（ｐ型）の不純物を含むｐ型ウェル領域１０２と、ｐ型ウェル層１０２内に形成された第１導電型（ｎ型）の不純物を含むソース用コンタクト領域１０３と、ｐ型ウェル領域１０２及びｎ型ドリフト層１０１の上に設けられ、第１導電型の不純物を含む蓄積チャネル層１０５と、蓄積チャネル層１０５の上に設けられたゲート絶縁膜１０４と、上記ゲート絶縁膜１０４の上に設けられたゲート電極１０６と、ソース用コンタクト領域１０３に接して設けられた第１のオーミック電極であるソース電極１０７と、炭化珪素基板１００の主面と対向する面の上に設けられた第２のオーミック電極であるドレイン電極１０８とを備えている（例えば、特許文献１参照）。図７に示す蓄積型ＭＯＳＦＥＴでは、ソース用コンタクト領域１０３は、ゲート絶縁膜１０４の両端部の下に設けられており、且つ、蓄積チャネル層を挟むように設けられている。

この蓄積型ＭＯＳＦＥＴの駆動時には、ソース電極１０７から順にソース用コンタクト領域１０３、蓄積チャネル層１０５、ｎ型ドリフト層１０１、炭化珪素基板１００を経由してドレイン電極１０８へと電流が流れる。
特開２００１−１４４２９２号公報

しかしながら、上記従来の蓄積型ＭＯＳＦＥＴには、以下のような不具合があった。

図７に示すような一般的な蓄積型ＭＯＳＦＥＴでは、ゲートに電圧を印加していない状態において、ソース・ドレイン間に電流が流れる、いわゆるノーマリーオンの状態となる場合があった。この問題は、ゲート電極１０６とｐ型ウェル領域１０２との間に印加される電圧が０Ｖの状態において、ｎ型のソース用コンタクト領域１０３とｎ型ドリフト層１０１とが、互いに同じ導電型であるｎ型の蓄積チャネル層１０５でつながってしまうことに起因している。このような、ノーマリーオン型の蓄積型ＭＯＳＦＥＴでは、ドレイン電流の流れないオフ状態にするためにゲートに負のバイアス電圧を印加して、蓄積チャネル層中の空乏層がゲート絶縁膜に到達し、ピンチオフ状態となるようにすることが必要である。

そこで、蓄積チャネル層１０５内に生じる空乏層が、蓄積チャネル層１０５とｐ型ウェル領域１０２との界面付近からゲート絶縁膜にまで到達するように、蓄積チャネル層１０５の不純物濃度を低くすることや、逆にｐ型ウェル領域１０２の不純物濃度を高くすることが行われる。しかしながら、前者の対策では、蓄積チャネル層におけるキャリアの濃度が低下するために、ゲートに正電圧を印加したオン状態において小さい電流密度のドレイン電流しか実現することができない。また、後者の対策では、ｐ型ウェル領域の不純物濃度が高いことにより不純物散乱の影響が増大してしまう。このため、電子のチャネル移動度が低下してオン抵抗が大きくなり、結果的に電流密度の高いドレイン電流を実現することが困難となる。すなわち、前後者いずれの対策によってノーマリーオフ状態を実現しても、電流密度の高いドレイン電流を流すことは非常に困難である。このように、電流密度の高いドレイン電流を実現することとノーマリーオフ状態となることとはトレードオフの関係があり、これらを両立させるのは非常に困難である。したがって、ゲート電圧を印加していない状態ではソース・ドレイン間に電流が流れないノーマリーオフ状態であり、ゲートに正の電圧が印加されたオン状態では高い電流密度のドレイン電流を流すことが可能な蓄積型ＭＯＳＦＥＴの実現が望まれている。

本発明は、上記従来の問題点に鑑み、電流密度の高いドレイン電流を流すことが可能で、且つノーマリーオフの炭化珪素半導体素子を提供することを目的とする。

上述の課題を解決するために、本願発明者らは、動作時にキャリア走行領域（チャネル層）として機能し、第１導電型の炭化珪素からなる蓄積チャネル層内に、第２導電型の不純物を含む第１の不純物ドープ層を設けることに想到した。第１の不純物ドープ層と蓄積チャネル層との界面から空乏層が延びるので、ゲート絶縁膜及びゲート電極を有する半導体素子においては、ゲート電圧を印加しない状態で蓄積チャネル層内に空乏層が広がることになり、リーク電流を防ぐことができる。

従って、本発明の第１の半導体素子は、炭化珪素からなる基板と、上記基板の主面上に設けられ、第１導電型の不純物を含む炭化珪素からなるドリフト層と、上記ドリフト層内に設けられ、第２導電型の不純物を含むウェル領域と、少なくとも上記ウェル領域の上に設けられ、第１導電型の不純物を含む炭化珪素からなり、且つ動作時にキャリアが走行する蓄積チャネル層と、上記蓄積チャネル層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記ウェル領域及び上記蓄積チャネル層に接し、且つ上記ゲート電極の側下方に設けられた第１導電型の炭化珪素からなる第１のコンタクト層と、上記第１のコンタクト層の上にオーミック接触するように設けられた第１の電極と、上記蓄積チャネル層の一部に形成され、上記ウェル領域よりも高濃度で第２導電型の不純物を含む第１の不純物ドープ層とを備えている。

この構成により、蓄積チャネル層とウェル領域により生じる空乏層、及び蓄積チャネル層と第１の不純物ドープ層により生じる空乏層が蓄積チャネル層内に延びることになるので、ゲート電極とウェル領域との間に電圧が印加されない場合にリーク電流を抑えたノーマリオフの半導体素子を実現することができる。

特に、第１の不純物ドープ層に含まれる不純物の濃度がウェル領域に含まれる不純物の濃度が高い場合、第１の不純物ドープ層が蓄積チャネル層の上部のみに設けられる場合（第１の不純物ドープ層がウェル領域に接しない場合）や、第１の不純物ドープ層のゲート長方向の長さが、チャネル長に比べて短い場合でもリーク電流を抑えることが可能になる。第１の不純物ドープ層がウェル領域に接しない場合、あるいは第１の不純物ドープ層のゲート長方向の長さが、少なくともチャネル長の半分以下であれば、第１の不純物ドープ層に含まれる不純物による散乱の影響を許容範囲内に抑えられるので好ましい。

なお、上記の構成は、半導体素子が縦型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴあるいはＩＧＢＴなどにも適用することができる。これにより、ドレイン電流の電流密度が高く、且つリーク電流の少ない炭化珪素半導体素子を実現する事ができる。

また、上述の半導体素子が、ウェル領域の上で且つ第１の電極の下に設けられ、第２導電型の不純物を含む第２の不純物ドープ層を備えている場合、第１の不純物ドープ層と第２の不純物ドープ層に含まれる不純物は同一のイオン注入工程によって導入される。さらに、第１の不純物ドープ層及び第２の不純物ドープ層は、コンタクト領域と同時に形成する場合もあり、また、コンタクト領域の形成前に両層同時に形成する場合もある。

これにより、第１の不純物ドープ層と第２の不純物ドープ層を別々に形成する場合に比べて工程数を少なくすることができる。

第１の不純物ドープ層と第２の不純物ドープ層に不純物イオンを注入する工程においては、第２の不純物ドープ層となる領域を開口し、第１の不純物ドープ層となる領域上を他の部分よりも薄く形成した注入マスクを用いることもできる。これにより、第１の不純物ドープ層の厚みを第２の不純物ドープ層に比べて薄くできるので、動作時に不純物の散乱による影響が出るのを抑えることができる。

本発明の半導体素子によれば、高い電流密度のドレイン電流を流すことが可能で、ノーマリーオフの炭化珪素半導体素子を提供することができる。

（第１の実施形態）
本発明の第１の実施形態として、ｐ型ウェル領域よりも高濃度のｐ型不純物を含むｐ型不純物ドープ層を、蓄積チャネル層内の一部分に形成する炭化珪素を用いた蓄積型ＭＯＳＦＥＴ及びその製造方法について説明する。

図１は、本実施形態に係る蓄積型ＭＯＳＦＥＴの構造を示す断面図である。

同図に示すように、本実施形態の蓄積型ＭＯＳＦＥＴは、ｎ型の炭化珪素基板１と、炭化珪素基板１の主面上に形成された炭化珪素からなるｎ型ドリフト層２と、ｎ型ドリフト層２の上部に形成されたｐ型ウェル領域３と、ｐ型ウェル領域３内に形成されたｎ型のソース用コンタクト領域（第１のコンタクト領域）４と、ｐ型ウェル領域３及びｎ型ドリフト層２の上に設けられ、且つ２つのｐ型ウェル領域３に挟まれた炭化珪素からなるｎ型の蓄積チャネル層６と、蓄積チャネル層６の上に設けられたゲート絶縁膜５と、ゲート絶縁膜５の上に設けられたゲート電極８と、蓄積チャネル層６のうちゲート電極８の下方に位置する領域に設けられた第１のｐ型不純物ドープ層７ａと、蓄積チャネル層６のうち第１のｐ型不純物ドープ層７ａとソース用コンタクト領域４を挟む位置に形成された第２のｐ型不純物ドープ層７ｂと、ソース用コンタクト領域４及び第２のｐ型不純物ドープ層７ｂの上に設けられたソース電極（第１の電極）９と、炭化珪素基板１の主面と対向する面の上に設けられたドレイン電極（第２の電極）１０とを備えている。

ｎ型ドリフト層２、蓄積チャネル層６、及びゲート絶縁膜５の厚み（または深さ）はそれぞれ約１０μｍ、０．４μｍ、３０ｎｍである。また、ゲート電極８の幅は例えば３０μｍでゲート長は１０μｍである。そして、第１のｐ型不純物ドープ層７ａのゲート長方向（図１の左右方向）の長さは約０．５μｍで、厚みは例えば０．１μｍである。また、第２のｐ型不純物ドープ層７ｂの厚みは０．４μｍである。また、ｐ型ウェル領域３、ソース用コンタクト領域４、及び蓄積チャネル層６のキャリア濃度はそれぞれ約１×１０¹⁷ｃｍ^-3、１×１０¹⁸ｃｍ^-3、約５×１０¹⁷ｃｍ^-3であり、第１のｐ型不純物ドープ層７ａ及び第２のｐ型不純物ドープ層７ｂのキャリア濃度は共に２×１０¹⁸ｃｍ^-3である。

本実施形態の蓄積型ＭＯＳＦＥＴが従来のものと異なるのは、ｐ型ウェル領域３よりも不純物濃度が高い第１のｐ型不純物ドープ層７ａ及び第２のｐ型不純物ドープ層７ｂを備えていることである。この第１のｐ型不純物ドープ層７ａ及び第２のｐ型不純物ドープ層７ｂは、後述するように同一のマスクを用いたイオン注入により同時に形成することができる。

本実施形態の蓄積型ＭＯＳＦＥＴにおいては、蓄積チャネル層６内に第１のｐ型不純物ドープ層７ａが形成されていることにより、ゲート電圧を印加しない状態で第１のｐ型不純物ドープ層７ａと蓄積チャネル層６との接触部から周囲に空乏層が延びる。このため、この空乏層が、ｐ型ウェル領域３と蓄積チャネル層６とにより生じる空乏層と接するので、ゲート絶縁膜５にまで達するので、ゲート電圧を印加しない状態ではソース−ドレイン間の電流伝達経路が遮断され、蓄積チャネル層６に電流が流れることがなくなる。この機構は、本実施形態の蓄積型ＭＯＳＦＥＴと従来の蓄積型ＭＯＳＦＥＴとの性能比較の結果から推定されたものである。両蓄積型ＭＯＳＦＥＴの性能比較結果については後述する。

また、本実施形態の蓄積型ＭＯＳＦＥＴは、ソース−ドレイン間電圧が６００Ｖ程度で駆動することができ、４０Ｖ程度までのゲート電圧を印加することができる。

次に、本実施形態の蓄積型ＭＯＳＦＥＴの作製方法について説明する。

図２（ａ）〜（ｃ）は、本実施形態の蓄積型ＭＯＳＦＥＴの製造工程を示す断面図である。

まず、図２（ａ）に示す工程の前に、炭化珪素基板１を準備する。炭化珪素基板１としては、例えば、（０００１）面から[11 -20]（１１２バー０）方向に８度のオフ角度がついた面を主面とする、直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型で、キャリア濃度は１×１０¹⁸ｃｍ^-3程度とする。

次に、ＣＶＤ法により炭化珪素基板１上にｎ型の不純物ドープ層をエピタキシャル成長させる。これによって、厚みが１０μｍ、キャリア濃度が約５×１０¹⁵ｃｍ^-3のｎ型ドリフト層２が炭化珪素基板１上に形成される。

続いて、蓄積型ＭＯＳＦＥＴのｐ型ウェル領域３を形成するために、ｎ型ドリフト層２の上面上に、例えばシリコン酸化膜（ＳｉＯ₂膜）からなる第１の注入マスク（図示せず）を形成する。第１の注入マスクは、ｎ型ドリフト層２のうち、ｐ型ウェル領域３となる領域を開口し、残りの領域を覆うように形成する。次いで、第１の注入マスクの上方から、ｎ型ドリフト層２内に多段階のＡｌイオンの注入を行って、活性化アニールを行う。これにより、ｎ型ドリフト層２の一部が、キャリア濃度が１×１０¹⁷ｃｍ^-3のｐ型ウェル領域３となる。

続いて、第１の注入マスクを除去した後、ＣＶＤ法によりｐ型ウェル領域３及びｎ型ドリフト層２の上面上にｎ型の不純物ドープ層をエピタキシャル成長させる。これによって、厚みが０．４μｍ、キャリア濃度が約５×１０¹⁷ｃｍ^-3の蓄積型ＭＯＳＦＥＴの蓄積チャネル層６が形成される。

次に、図２（ａ）〜（ｃ）に示す、蓄積チャネル層６中に第１のｐ型不純物ドープ層７ａ及び第２のｐ型不純物ドープ層７ｂを形成する工程について説明する。

まず、図２（ａ）に示すように、ＳｉＯ₂からなり、ｐ型ウェル領域３の上方の一部が開口する第２の注入マスク２１を蓄積チャネル層６上に形成する。第２の注入マスク２１は、ｎ型ドリフト層２上における厚みに比べて、ｐ型ウェル領域上の一部における厚みが薄い構成となっている。続いて、蓄積チャネル層６内に多段階のＡｌイオンの注入を行った後、活性化アニールを行う。例えば５段階にイオン注入を行なう場合、注入エネルギーはそれぞれ２０ｋｅＶ、４０ｋｅＶ、８０ｋｅＶ、１４０ｋｅＶ、２００ｋｅＶで、注入量はそれぞれ１．２×１０¹²ｃｍ^-2、２．４×１０¹²ｃｍ^-2、３．０×１０¹²ｃｍ^-2、４．２×１０¹²ｃｍ^-2、５．０×１０¹²ｃｍ^-2程度である。

これにより、蓄積チャネル層６内にキャリア濃度が２×１０¹⁸ｃｍ^-3のｐ型不純物ドープ層７が、第２の注入マスク２１が開口した領域では０．４μｍの厚みで、第２の注入マスク２１が薄くなっている領域では０．１μｍの厚みで形成される。

なお、本工程において第２の注入マスク２１を薄くする部分は、基板の上方から見てｐ型ウェル領域３とオーバーラップするように形成されることが好ましいが、オーバーラップしていなくてもｐ型ウェル領域３との距離が近ければよい。

また、第２の注入マスク２１が開口する部分は、少なくともｐ型ウェル領域３の上方領域を含んでいる。

次に、図２（ｂ）に示すように、第２の注入マスク２１を除去した後、ｐ型不純物ドープ層７の一部分が露出するように開口させたＳｉＯ₂からなる第３の注入マスク２２を形成する。この開口部を通して、注入エネルギーがそれぞれ２０ｋｅＶ、４０ｋｅＶ、８０ｋｅＶ、１４０ｋｅＶ、２００ｋｅＶ、２４０ｋｅＶで注入量がそれぞれ１．０×１０¹²ｃｍ^-2、２．２×１０¹²ｃｍ^-2、３．０×１０¹²ｃｍ^-2、３．８×１０¹²ｃｍ^-2、４．６×１０¹²ｃｍ^-2、５．６×１０¹²ｃｍ^-2の６段階で窒素イオンをｐ型ウェル領域３に注入し、その後活性化アニールを行う。これにより、ｐ型ウェル領域３の一部が、キャリア濃度が１×１０¹⁸ｃｍ^-3のｎ型のソース用コンタクト領域４となる。この際に、ソース用コンタクト領域４によって分断されるｐ型不純物ドープ層７のうち他方のｐ型不純物ドープ層７に対向する側の領域を「第１のｐ型不純物ドープ層７ａ」とし、もう一方の領域を第２のｐ型不純物ドープ層７ｂ」とする。この後、第３の注入マスク２２を除去する。

本工程では、これらの処理工程における注入マスクの寸法を調整することによって、ｐ型ウェル領域３上に形成される蓄積チャネル層６の幅（装置形成後のチャネル長）を約１０μｍとし、蓄積チャネル層６の一部分に形成されるｐ型不純物ドープ層７の幅を約０．５μｍ（５００ｎｍ）とする。

次に、基板を１１００℃で熱酸化することで、基板上面に厚さ３０ｎｍのシリコン酸化膜を形成後、パターニングを行ってゲート絶縁膜５を形成する。その後、電子ビーム（ＥＢ）蒸着装置を用いてソース用コンタクト領域４の一部の上面及び第２のｐ型不純物ドープ層７ｂの上面にＮｉを蒸着する。これと共に、ＥＢ蒸着装置を用いて炭化珪素基板１の裏面にＮｉを蒸着する。続いて、加熱炉内で基板を１０００℃に加熱することにより、ソース用コンタクト領域４及び第２のｐ型不純物ドープ層７ｂの上面上には第１のオーミック電極となるソース電極９を、炭化珪素基板１の裏面上には第２のオーミック電極となるドレイン電極１０をそれぞれ形成する。

次に、図２（ｃ）に示すように、ゲート絶縁膜５上にアルミニウム（Ａｌ）を蒸着してからパターニングを行なって、ゲート電極８の形成を行う。以上の工程により、図１に示すような構造の蓄積型ＭＯＳＦＥＴを形成することができる。

次に、本願発明者らは、本実施形態に係る蓄積型ＭＯＳＦＥＴの性能を調べるために電流電圧特性を測定した。その結果について以下に説明する。

まず、本実施形態の蓄積型ＭＯＳＦＥＴと比較するために、図７に示すような従来の蓄積型ＭＯＳＦＥＴを準備した。ここで準備した従来の蓄積型ＭＯＳＦＥＴは、蓄積チャネル層中に第１のｐ型不純物ドープ層７ａ及び第２のｐ型不純物ドープ層が存在しない点を除いて、本実施形態の蓄積型ＭＯＳＦＥＴと同じ構造とした。

次に、本実施形態の蓄積型ＭＯＳＦＥＴ及び従来の蓄積型ＭＯＳＦＥＴの電流電圧特性を調べた。具体的には、ゲート電極とｐ型ウェル領域との間に印加される電圧が０Ｖの状態でのドレイン電流を測定して比較した。

その結果、本実施形態の蓄積型ＭＯＳＦＥＴでは、従来の蓄積型ＭＯＳＦＥＴに比べてドレイン電流が３桁近く抑制されていることが分かった。一方で、ｐ型ウェル領域３を基準にしてゲートに正電圧を印加した状態のオン動作時には、両蓄積型ＭＯＳＦＥＴのドレイン電流量はほぼ等しくなることが明らかとなった。この理由としては、次のことが考えられる。

従来の蓄積型ＭＯＳＦＥＴでは、ゲート電極とｐ型ウェル領域との間に印加される電圧が０Ｖの状態では蓄積チャネル層内で形成される空乏層がゲート絶縁膜まで達していないため、ソース・ドレイン間が導通状態となってしまっている。このため、ノーマリーオン状態となってドレイン電流が流れてしまう。

これに対し、本実施形態の蓄積型ＭＯＳＦＥＴでは、ｐ型ウェル領域３よりも高濃度の不純物を含む第１のｐ型不純物ドープ層７ａとｎ型不純物を含む蓄積チャネル層６により生じる空乏層が、ｐ型ウェル領域３によって蓄積チャネル層６内で形成される空乏層と接しているために、ソース・ドレイン間が遮断されている。このため、ノーマリーオフ状態となり、ドレイン電流は流れない。ここで、第１のｐ型不純物ドープ層７ａの存在する領域では不純物散乱の影響により、電子のチャネル移動度が低下することが考えられるが、この層のゲート長方向の長さはｐ型ウェル領域３に比べて１桁以上も小さいことから、オン動作時のドレイン電流への影響も無視できるものと考えられる。なお、第１のｐ型不純物ドープ層７ａがｐ型ウェル領域３の直上に設けられている場合、第１のｐ型不純物ドープ層７ａのゲート長方向の長さは、チャネル長の約半分以下であれば不純物による散乱の影響は許容できる。

以上のことから、蓄積チャネル層内にｐ型不純物ドープ層を形成することにより、オン動作におけるドレイン電流を低下させることなく、ゲート電極と第２の不純物ドープ層との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＭＯＳＦＥＴを作製できることが示された。

また、本実施形態の蓄積型ＭＯＳＦＥＴにおいて、第２のｐ型不純物ドープ層７ｂに含まれるキャリア濃度はｐ型ウェル領域３に含まれるキャリア濃度よりも高くなっているので、ソース電極９が直接ｐ型ウェル領域上に設けられる場合と比べてソース電極９と第２のｐ型不純物ドープ層７ｂとの接触抵抗を低減することができる。

なお、上述の蓄積型ＭＯＳＦＥＴの製造方法によれば、第１のｐ型不純物ドープ層７ａと第２のｐ型不純物ドープ層７ｂとを同時に形成することが可能である。特に、第１のｐ型不純物ドープ層７ａと第２のｐ型不純物ドープ層７ｂとを形成するためのイオン注入を同一のマスクを用いて行なうことができるので、別々にイオン注入を行なう場合に比べてマスク形成工程を１回分省くことができる。

また、図７に示す従来の蓄積型ＭＯＳＦＥＴではソース電極１０７（図７参照）の形成工程の前に、蓄積チャネル層１０５の一部をエッチングしておく必要があったが、本実施形態ではこの工程が不要となっている。

なお、本実施形態の蓄積型ＭＯＳＦＥＴにおいて、第１のｐ型不純物ドープ層７ａはｐ型ウェル領域３と接するように設けられていてもよい。ただし、キャリアの散乱を抑えるためには図１に示すように、第１のｐ型不純物ドープ層７ａとｐ型ウェル領域３とが接していない方が高い電流密度のドレイン電流を流すことが可能となるので、好ましい。

これと同様の理由で、上方から見た場合に、第１のｐ型不純物ドープ層７ａがｐ型ウェル領域３とオーバーラップするゲート長方向の長さは、チャネル長の半分以下であることが好ましい。本明細書中で、チャネル長とは、ｐ型ウェル領域３と蓄積チャネル層６とが接する部分のうち、ゲート電極８の直下方に位置する部分のゲート長方向の長さのことである。本実施形態の蓄積型ＭＯＳＦＥＴにおいて、チャネル長は、約１０μｍである。

なお、本実施形態の蓄積型ＭＯＳＦＥＴの例として、ｎチャネル型ＭＯＳＦＥＴの説明を行ったが、各層の導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様の効果を得られる。この際には、ｐ型の蓄積チャネル層内に窒素イオンを注入して第１のｎ型不純物ドープ層（第１のｐ型不純物ドープ層７ａに相当）と第２のｎ型不純物ドープ層（第２のｐ型不純物ドープ層７ｂに相当）を形成する。これは以下の実施形態にも共通である。

また、第１のｐ型不純物ドープ層７ａ及び第２のｐ型不純物ドープ層７ｂのキャリア濃度は、ｐ型ウェル領域３のキャリア濃度より高いことが好ましく、蓄積チャネル層６のキャリア濃度よりも高いことも好ましい。特に、第１のｐ型不純物ドープ層７ａのキャリア濃度が蓄積チャネル層６のキャリア濃度よりも１桁（１０倍）以上高ければ、空乏層をより大きくすることができ、ゲート電圧が印加されない状態でより確実にリーク電流を抑えることができるのでさらに好ましい。

なお、本実施形態では蓄積型ＭＯＳＦＥＴについて説明したが、ｐｎｐあるいはｎｐｎ接合を有し、ゲート絶縁膜及びゲート電極を有している炭化珪素半導体素子であれば本発明を利用することができる。例えば、炭化珪素を用いた蓄積型ＩＧＢＴ（Insulated Gate Bipolar transistor)の蓄積チャネル層にｐ型不純物ドープ層を形成しても上記と同様の効果が得られる。

また、以上の説明で、蓄積チャネル層６に含まれる不純物は、同層のエピタキシャル成長と同時に導入される例を示したが、イオン注入によって不純物を導入することもできる。ただし、イオン注入では蓄積チャネル層６に欠陥が生じることもあるため、本実施形態で説明した方法の方がより好ましい。

また、本実施形態においては、蓄積チャネル層６として一様な濃度分布のｎ型ドープ層を用いたが、高濃度ドープ層と低濃度ドープ層からなるデルタドープ構造のドープ層を用いても本発明の効果が得られる。この場合には、蓄積チャネル層６は
また、本実施形態においては、４Ｈ−ＳｉＣを炭化珪素基板として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いてもよい。

−第１の実施形態の変形例−
図３は、本発明の第１の実施形態の変形例に係る蓄積型ＭＯＳＦＥＴの構造を示す断面図である。

本変形例の蓄積型ＭＯＳＦＥＴは、第１の実施形態の蓄積型ＭＯＳＦＥＴにおいて、第１のｐ型不純物ドープ層の位置を変えたものである。従って、以下の説明では変更点のみ説明する。

本変形例において、第１のｐ型不純物ドープ層２７は、蓄積チャネル層６の上部のうちゲート絶縁膜５の下に位置する領域に設けられている。そして、基板上方から見た場合、この第１のｐ型不純物ドープ層２７は、２つのｐ型ウェル領域３に挟まれ、各ｐ型ウェル領域の近傍にそれぞれ形成されている。第１のｐ型不純物ドープ層２７を含む各層に含まれるキャリアの濃度は第１の実施形態と同じである。

ここで、ゲート電極８とｐ型ウェル領域３との間に電圧が印加されない状態で、ｐ型ウェル領域３と蓄積チャネル層６により生じる空乏層と蓄積チャネル層６と第１のｐ型不純物ドープ層２７により生じる空乏層とが接している。また、蓄積チャネル層６に生じる空乏層はｐ型ウェル領域３と蓄積チャネル層６とにより生じる空乏層と接している。これにより、本変形例の蓄積型ＭＯＳＦＥＴでは、ゲート電圧が印加されない状態でのリーク電流の発生が抑制される。

本変形例の場合、上述の２つの空乏層が蓄積チャネル層６内で接するように設計されていれば、基板上方から見て、必ずしもｐ型ウェル領域３と第１のｐ型不純物ドープ層２７とはオーバーラップしていなくともよい。

なお、本変形例及び第１の実施形態に係る蓄積型ＭＯＳＦＥＴにおいて、第１のｐ型不純物ドープ層２７，７ａは共に蓄積チャネル層６の上部に設けられているが、下部のみに設けられていてもよいし、厚み方向で見て中央部に設けられていてもよい。

（第２の実施形態）
次に、本発明の第２の実施形態に係る蓄積型ＭＯＳＦＥＴについて説明する。本実施形態の蓄積型ＭＯＳＦＥＴは、第１の実施形態に係る蓄積型ＭＯＳＦＥＴにおいて第１のｐ型不純物ドープ層の形状を変えたものである。

図４は、本実施形態に係る炭化珪素を用いた蓄積型ＭＯＳＦＥＴの構造を示す断面図である。同図に示すように、本実施形態の蓄積型ＭＯＳＦＥＴは、ｎ型の炭化珪素基板３１と、炭化珪素基板３１の主面上に形成された炭化珪素からなるｎ型ドリフト層３２と、ｎ型ドリフト層３２の上部に設けられたｐ型ウェル領域３３と、ｐ型ウェル領域３３内に設けられたｎ型のソース用コンタクト領域３４と、ｐ型ウェル領域３３及びｎ型ドリフト層３２の上に設けられ、且つ２つのｐ型ウェル領域３３に挟まれ、炭化珪素からなるｎ型の蓄積チャネル層３６と、蓄積チャネル層３６の上に設けられたゲート絶縁膜３５と、ゲート絶縁膜３５の上に設けられたゲート電極３８と、蓄積チャネル層３６のうちゲート電極３８の下方に位置する領域に設けられた第１のｐ型不純物ドープ層３７と、蓄積チャネル層３６のうち第１のｐ型不純物ドープ層３７とソース用コンタクト領域３４を挟む位置に形成された第２のｐ型不純物ドープ層４５と、ソース用コンタクト領域３４及び第２のｐ型不純物ドープ層４５の上に設けられたソース電極３９と、炭化珪素基板３１の主面と対向する面の上に設けられたドレイン電極４０とを備えている。そして、第１の実施形態の蓄積型ＭＯＳＦＥＴとは異なり、第１のｐ型不純物ドープ層３７は、蓄積チャネル層３６のうち２つのｐ型ウェル領域３３に挟まれた領域の上方に設けられている。

第１のｐ型不純物ドープ層３７がこのような形状であっても、ゲート絶縁膜３５の界面準位の影響を抑えるとともに、第１の実施形態と同様に、ゲート電圧が０Ｖである状態でのリーク電流を抑えることができる。この効果については後述する。

次に、本実施形態の蓄積型ＭＯＳＦＥＴの作製方法について説明する。

図５（ａ）〜（ｃ）は、本実施形態の蓄積型ＭＯＳＦＥＴの製造工程を示す断面図である。

まず、図５（ａ）に示す工程の前に、炭化珪素基板３１を準備する。炭化珪素基板３１としては、例えば、（０００１）面から[11 -20]（１１２バー０）方向に８度のオフ角度がついた面を主面とする、直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型で、キャリア濃度は１×１０¹⁸ｃｍ^-3である。

次に、ＣＶＤ法により炭化珪素基板３１上にｎ型の不純物ドープ層をエピタキシャル成長させる。これによって、厚みが１０μｍ、キャリア濃度が約５×１０¹⁵ｃｍ^-3の蓄積型ＭＯＳＦＥＴのｎ型ドリフト層３２が炭化珪素基板３１上に形成される。

続いて、蓄積型ＭＯＳＦＥＴのｐ型ウェル領域３３を形成するために、ｎ型ドリフト層３２の上面上に、例えばシリコン酸化膜からなる第１の注入マスクを形成する。第１の注入マスクは、ｎ型ドリフト層３２のうち、ｐ型ウェル領域３３となる領域を開口し、残りの領域を覆うように形成する。次いで、第１の注入マスクの上方から、ｎ型ドリフト層３２内に多段階のＡｌイオン注入を行って、活性化アニールを行う。これにより、ｎ型ドリフト層３２の一部が、キャリア濃度が１×１０¹⁷ｃｍ^-3のｐ型ウェル領域３３となる。

続いて、第１の注入マスクを除去した後、ＣＶＤ法によりｐ型ウェル領域３３及びｎ型ドリフト層３２の上面上にｎ型の不純物ドープ層をエピタキシャル成長させる。これによって、厚みが０．４μｍ、キャリア濃度が約５×１０¹⁷ｃｍ^-3の蓄積チャネル層３６が形成される。

次に、図５（ａ）〜（ｃ）に示す、蓄積チャネル層３６中に第１のｐ型不純物ドープ層３７及び第２のｐ型不純物ドープ層４５を形成する工程について説明する。

まず、図５（ａ）に示すように、ＳｉＯ₂からなり、ｐ型ウェル領域３３の上方の一部が開口する第２の注入マスク４１を蓄積チャネル層３６上に形成する。第２の注入マスク４１は、ｐ型ウェル領域３３上における厚みに比べて、ｎ型ドリフト層３２と蓄積チャネル層３６とが接している領域の直上方における厚みが薄い構成となっている。続いて、蓄積チャネル層３６内に多段階のＡｌイオンの注入を行った後、活性化アニールを行う。例えば５段階にイオン注入を行なう場合、注入エネルギーはそれぞれ２０ｋｅＶ、４０ｋｅＶ、８０ｋｅＶ、１４０ｋｅＶ、２００ｋｅＶで、注入量はそれぞれ１．２×１０¹²ｃｍ^-2、２．４×１０¹²ｃｍ^-2、３．０×１０¹²ｃｍ^-2、４．２×１０¹²ｃｍ^-2、５．０×１０¹²ｃｍ^-2程度である。

これにより、蓄積チャネル層３６内にキャリア濃度が２×１０¹⁸ｃｍ^-3の第１のｐ型不純物ドープ層３７が、第２の注入マスク４１が開口した領域では０．４μｍの厚みで、第２の注入マスク４１が薄くなっている領域では０．１μｍの厚みで形成される。

次に、図５（ｂ）に示すように、第２の注入マスク４１を除去した後、蓄積チャネル層３６の一部分を開口するようにしてＳｉＯ₂からなる第３の注入マスク４２を形成する。この開口部を通して、それぞれの注入エネルギーが２０ｋｅＶ、４０ｋｅＶ、８０ｋｅＶ、１４０ｋｅＶ、２００ｋｅＶ、２４０ｋｅＶで、注入量が１．０×１０¹²ｃｍ^-2、２．２×１０¹²ｃｍ^-2、３．０×１０¹²ｃｍ^-2、３．８×１０¹²ｃｍ^-2、４．６×１０¹²ｃｍ^-2、５．６×１０¹²ｃｍ^-2で窒素イオンをｐ型ウェル領域３に注入し、その後活性化アニールを行う。これにより、ｐ型ウェル領域３３及び蓄積チャネル層３６の一部が、キャリア濃度が１×１０¹⁸ｃｍ^-3のｎ型のソース用コンタクト領域３４となる。この後、第３の注入マスク４２を除去する。

本工程では、これらの処理工程における注入マスクの寸法を調整することによって、ｐ型ウェル領域３３上に形成される蓄積チャネル層３６の幅（装置形成後のチャネル長）を約１０μｍとし、蓄積チャネル層３６の一部分に形成される第１のｐ型不純物ドープ層３７のゲート長方向の長さを約０．５μｍとする。

次に、基板を１１００℃で熱酸化することで、基板上面に厚さ３０ｎｍのシリコン酸化膜を形成後、パターニングを行ってゲート絶縁膜３５を形成する。その後、電子ビーム（ＥＢ）蒸着装置を用いてソース用コンタクト領域３４の一部の上面及び第２のｐ型不純物ドープ層４５の上面にＮｉを蒸着する。これと共に、ＥＢ蒸着装置を用いて炭化珪素基板３１の裏面にＮｉを蒸着する。続いて、加熱内で基板を１０００℃に加熱することにより、ソース用コンタクト領域３４及び第２のｐ型不純物ドープ層４５の上面上には第１のオーミック電極となるソース電極３９を、炭化珪素基板３１の裏面上には第２のオーミック電極となるドレイン電極４０をそれぞれ形成する。

次に、図５（ｃ）に示すように、ゲート絶縁膜３５上にＡｌを蒸着してからパターニングを行なって、ゲート電極３８の形成を行う。以上の工程により、図４に示すような構造の蓄積型ＭＯＳＦＥＴを形成することができる。

次に、本願発明者らは、本実施形態に係る蓄積型ＭＯＳＦＥＴの性能を調べるために電流電圧特性を測定した。その結果について以下に説明する。

まず、本実施形態の蓄積型ＭＯＳＦＥＴと比較するために、図７に示すような従来の蓄積型ＭＯＳＦＥＴを準備した。ここで準備した従来の蓄積型ＭＯＳＦＥＴは、第１のｐ型不純物ドープ層３７及び第２のｐ型不純物ドープ層４５が存在しない点を除いて、本実施形態の蓄積型ＭＯＳＦＥＴと同じ構造とした。

次に、本実施形態の蓄積型ＭＯＳＦＥＴ及び従来の蓄積型ＭＯＳＦＥＴの電流電圧特性を調べた。具体的には、ゲート電極とｐ型ウェル領域との間に印加される電圧が０Ｖの状態でのドレイン電流を測定して比較した。

その結果、本実施形態の蓄積型ＭＯＳＦＥＴでは、第１の実施形態の場合と同様に、従来の蓄積型ＭＯＳＦＥＴに比べてドレイン電流が３桁近く抑制されていることが分かった。一方で、ｐ型ウェル領域を基準にしてゲートに正電圧を印加した状態のオン動作時には、両蓄積型ＭＯＳＦＥＴのドレイン電流量はほぼ等しくなることが明らかとなった。この理由としては、第１の実施形態の場合と同様の理由が考えられる。すなわち、ゲート電圧が印加されない状態の本実施形態の蓄積型ＭＯＳＦＥＴでは蓄積チャネル層３６内の電流伝達経路が空乏層で遮断されている。さらに、第１のｐ型不純物ドープ層３７がｐ型ウェル領域３３とオーバーラップしていないことから、オン動作時のドレイン電流への影響が無視できると考えられる。

また、本実施形態の蓄積型ＭＯＳＦＥＴでは、高濃度で不純物を含む第１のｐ型不純物ドープ層３７がｎ型ドリフト層３２と蓄積チャネル層６との接触部の直上方に形成されているので、該接触部付近に空乏層が形成される。そのため、ドレイン電圧がゲート絶縁膜３５に直接印加されにくくなり、ゲート絶縁膜３５の絶縁破壊を抑制することができる。

なお、従来の蓄積型ＭＯＳＦＥＴでは、ドレイン電圧がゲート絶縁膜１０４（図７参照）に直接印加されるのを防ぐために、ｐ型ウェル領域１０２で挟まれるｎ型ドリフト層１０１のキャリア濃度を低く設定する必要があった。この設定により、ｐ型ウェル領域１０２によって形成される空乏層は互いに接することとなる。しかしながら、本実施形態では、ｎ型ドリフト層において空乏層を形成する必要がないために、従来の蓄積型ＭＯＳＦＥＴに比べてｎ型ドリフト層のキャリア濃度を高めることが可能となるので、更なるオン抵抗の低減を図ることが可能となる。

以上のことから、蓄積チャネル層の一部分にｐ型不純物ドープ層を形成することにより、オン動作におけるドレイン電流を低下させることなく、ゲート電極とｐ型ウェル領域との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＭＯＳＦＥＴを実現することができる。

（第３の実施形態）
次に、本発明の第３の実施形態に係る横型の蓄積型ＭＯＳＦＥＴについて説明する。ここで「横型の半導体装置」とは、電流が、ソース−ドレイン間を基板面に対して平行な方向に流れるタイプの半導体装置のことを指すものとする。

図６は、本実施形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図である。

同図に示すように、本実施形態に係る横型ＭＯＳＦＥＴは、炭化珪素基板６１と、炭化珪素基板６１の主面上に形成されたｎ型の炭化珪素からなるドリフト層６２とを備えている。さらに、本実施形態の横型ＭＯＳＦＥＴは、ドリフト層６２の表層部付近に形成されたｎ型のドレイン層６３と、ドリフト層６２の上部に形成されたｐ型ウェル領域６４と、ｐ型ウェル領域６４内に形成されたｎ型コンタクト領域６５と、ｐ型ウェル領域６４上に形成されたｎ型の炭化珪素からなる蓄積チャネル層６６と、蓄積チャネル層６６内に設けられたｐ型のチャネル空乏化層（第１のｐ型不純物ドープ層に相当）６７ａと、チャネル空乏化層６７ａに対してｎ型コンタクト領域６５を挟むようにｐ型ウェル領域６４上に設けられたｐ型不純物ドープ層６７ｂと、蓄積チャネル層６６の上に形成されたゲート絶縁膜６８と、ゲート絶縁膜６８の上に形成されたゲート電極６９と、ｎ型コンタクト領域６５及びｐ型不純物ドープ層６７ｂの上に形成されたソース電極（第１の電極）７０と、ドレイン層（第２のコンタクト層）６３の上に形成されたドレイン電極（第２の電極）７１とを備えている。図６に示す例では、ｐ型のチャネル空乏化層６７ａの底部はｐ型ウェル領域６４に接していないが、接していてもよい（注）。

また、ドリフト層６２、蓄積チャネル層６６、チャネル空乏化層６７ａ、及びｐ型不純物ドープ層６７ｂの厚みは、それぞれ３μｍ、２００ｎｍ、１００ｎｍ及び４００ｎｍである。そして、本実施形態の横型ＭＯＳＦＥＴにおいては、チャネル長は１０μｍ、チャネル空乏化層６７ａのゲート長方向の長さは約０．５μｍである。

次に、本実施形態における横型ＭＯＳＦＥＴの作製方法について簡単に説明する。

まず、炭化珪素基板１を準備する。炭化珪素基板１としては、例えば、（０００１）面から[11 -20]（１１２バー０）方向に８度のオフ角度がついた面を主面とする、直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型で、キャリア濃度は１×１０¹⁸ｃｍ^-3である。

次に、ＣＶＤ法により炭化珪素基板６１上にｎ型のドリフト層６２をエピタキシャル成長させる。これによって、厚みが３μｍ、キャリア濃度が約５×１０¹⁵ｃｍ^-3のドリフト層６２が形成される。

続いて、横型ＭＯＳＦＥＴのｐ型ウェル領域６４を形成するために、ドリフト層６２の上面上に、例えばＳｉＯ₂からなる第１の注入マスクを形成する。第１の注入マスクは、ドリフト層６２の一部分を覆い、ｐ型ウェル領域６４となる領域を開口している。そして、第１の注入マスクの上方から、ドリフト層６２内に多段階のＡｌイオン注入を行って、活性化アニールを行う。これにより、ドリフト層６２の一部が、キャリア濃度が１×１０¹⁷ｃｍ^-3であるｐ型ウェル領域６４となる。

次に、ｐ型ウェル領域６４の表層部分に窒素イオンを注入した後、活性化アニールを行う。これによって、キャリア濃度が２×１０¹⁷ｃｍ^-3で厚みが２００ｎｍの蓄積チャネル層６６が形成される。

続いて、チャネル空乏化層６７を形成するためにｐ型ウェル領域６４の一部が開口するように、ＳｉＯ₂からなる第２の注入マスクを蓄積チャネル層６６上に形成する。この注入マスクは、ドリフト層６２上における厚みに比べて、ｐ型ウェル領域上の一部における厚みが薄い構成となっている。そして、蓄積チャネル層６６内に多段階のＡｌイオン注入を行って、活性化アニールを行う。これにより、蓄積チャネル層６６内の第２のマスクが開口した領域では、キャリア濃度が２×１０¹⁸ｃｍ^-3で厚みが０．４μｍのｐ型のチャネル空乏化層６７ａが形成され、第２のマスクが薄くなっている領域では、キャリア濃度が２×１０¹⁸ｃｍ^-3で厚みが０．１μｍのｐ型不純物ドープ層６７ｂが形成される。

次に、ｎ型コンタクト領域６５及びドレイン層６３を形成するために窒素イオンをそれぞれｐ型ウェル領域６４の一部分、及びドリフト層６２の一部分に注入し、活性化アニールを行う。これにより、ｐ型ウェル領域６４の一部分が、キャリア濃度が１×１０¹⁸ｃｍ^-3のｎ型コンタクト領域６５となり、ドリフト層６２の一部分が、キャリア濃度が１×１０¹⁸ｃｍ^-3のｎ型のドレイン層６３となる。

次に、基板を１１００℃で熱酸化することで基板上面に厚さ３０ｎｍのシリコン酸化膜を形成し、その後パターニングを行ってｐ型ウェル領域６４上にゲート絶縁膜６８を形成する。

その後、電子ビーム（ＥＢ）蒸着装置を用いてｎ型コンタクト領域６５及びドレイン層６３の上面にＮｉを蒸着する。続いて、加熱炉を用いて基板を１０００℃で加熱することにより、ｎ型コンタクト領域６５上にソース電極７０を、ドレイン層６３上にドレイン電極７１を、それぞれ形成する。

続いて、ゲート絶縁膜６８上にＡｌを蒸着して、ゲート電極６９の形成を行う。以上のようにして図６に示す本実施形態の横型ＭＯＳＦＥＴを作成することができる。

次に、本願発明者らは、本実施形態に係る蓄積型の横型ＭＯＳＦＥＴの性能を調べるために、電流電圧特性を測定した。その結果について以下に説明する。

まず、本実施形態の蓄積型ＭＯＳＦＥＴと比較するために、従来の炭化珪素を用いた横型ＭＯＳＦＥＴを比較例として準備した。この従来の横型ＭＯＳＦＥＴは、チャネル空乏化層６７ａ及びｐ型不純物ドープ層６７ｂ以外の構造は全て本実施の形態の横型ＭＯＳＦＥＴと同一とした。

次に、本実施形態の横型ＭＯＳＦＥＴ及び従来の横型ＭＯＳＦＥＴの電流電圧特性を調べた。具体的には、ゲート電極とｐ型ウェル領域との間に印加される電圧が０Ｖの状態でのドレイン電流を測定して比較した。

その結果、本実施形態の横型ＭＯＳＦＥＴでは、従来の横型ＭＯＳＦＥＴに比べてドレイン電流が３桁近く抑制されていることが判明した。一方で、ｐ型ウェル領域を基準にしてゲートに正電圧を印加した状態のオン動作時には、両横型ＭＯＳＦＥＴのドレイン電流量はほぼ等しくなることが明らかとなった。この理由としては、次のことが考えられる。

従来の横型ＭＯＳＦＥＴでは、ゲート電極とｐ型ウェル領域との間に印加される電圧が０Ｖの状態では蓄積チャネル層内で形成される空乏層がゲート絶縁膜まで達していないため、ソース・ドレイン間が導通状態となってしまっている。このため、ノーマリーオン状態となるためにドレイン電流が流れてしまう。

これに対し、本実施形態に係る蓄積型の横型ＭＯＳＦＥＴでは、蓄積チャネル層６６中に形成されたｐ型ウェル領域６４よりも高濃度の不純物を含むチャネル空乏化層６７ａ（第１の実施形態での第１のｐ型不純物ドープ層に相当）とｐ型ウェル領域６４によって蓄積チャネル層内で形成される空乏層が接しているために、ソース・ドレイン間が遮断されている。このため、ノーマリーオフ状態となり、ドレイン電流は流れない。ここで、チャネル空乏化層６７ａの存在する領域では不純物散乱の影響により、電子のチャネル移動度が低下することが考えられるが、同層のゲート長方向の長さはｐ型ウェル領域６４に比べて一桁以上も小さいことから、オン動作時のドレイン電流への影響も無視できるものと考えられる。

以上のことから、蓄積チャネル層６６内にｐ型不純物を含むチャネル空乏化層６７ａを形成することにより、オン動作におけるドレイン電流を低下させることなく、ゲート電極と第２の不純物ドープ層との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型の横型ＭＯＳＦＥＴを実現することができる。

なお、本実施形態の横型ＭＯＳＦＥＴにおいて、チャネル空乏化層６７ａは蓄積チャネル層６６の上端領域に設けられていることが好ましいが、いずれの位置に設けられていてもよい。

以上説明したように、本発明の炭化珪素半導体装置は、動作速度の低下が抑制され、且つリーク電流も低減されているので、例えば発電所で用いられる装置やプラズマディスプレイなど、大電流が流れたり、高耐圧性が要求される種々の用途に特に有用である。

本発明の第１の実施形態に係る蓄積型ＭＯＳＦＥＴの構造を示す断面図である。 第１の実施形態の蓄積型ＭＯＳＦＥＴの製造工程を示す断面図である。 本発明の第１の実施形態の変形例に係る蓄積型ＭＯＳＦＥＴの構造を示す断面図である。 本発明の第２の実施形態に係る蓄積型ＭＯＳＦＥＴの構造を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る蓄積型ＭＯＳＦＥＴの製造工程を示す断面図である。 本発明の第３の実施形態に係る炭化珪素を用いた横型ＭＯＳＦＥＴの構造を示す断面図である。 従来の蓄積型ＭＯＳＦＥＴの構造を示す断面図である。

符号の説明

１、３１、６１ 炭化珪素基板
２、３２ ｎ型ドリフト層
３、３３、６４ ｐ型ウェル領域
４、３４ ソース用コンタクト領域
５、３５、６８ ゲート絶縁膜
６、３６、６６ 蓄積チャネル層
７ ｐ型不純物ドープ層
７ａ、２７、３７ 第１のｐ型不純物ドープ層
７ｂ、４５ 第２のｐ型不純物ドープ層
８、３８、６９ ゲート電極
９、３９、７０ ソース電極
１０、４０、７１ ドレイン電極
２１、４１ 第２の注入マスク
２２、４２ 第３の注入マスク
６２ ドリフト層
６３ ドレイン層
６５ ｎ型コンタクト領域
６７ チャネル空乏化層
６７ａ チャネル空乏化層
６７ｂ ｐ型不純物ドープ層

Claims (13)

1. 炭化珪素からなる基板と、
   上記基板の主面上に設けられ、第１導電型の不純物を含む炭化珪素からなるドリフト層と、
   上記ドリフト層内に設けられ、第２導電型の不純物を含むウェル領域と、
   少なくとも上記ウェル領域の上に設けられ、第１導電型の不純物を含む炭化珪素からなり、且つ動作時にキャリアが走行する蓄積チャネル層と、
   上記蓄積チャネル層の上に設けられたゲート絶縁膜と、
   上記ゲート絶縁膜の上に設けられたゲート電極と、
   上記ウェル領域及び上記蓄積チャネル層に接し、且つ上記ゲート電極の側下方に設けられた第１導電型の炭化珪素からなる第１のコンタクト層と、
   上記第１のコンタクト層にオーミック接触するように設けられた第１の電極と、
   上記蓄積チャネル層の一部に形成され、上記ウェル領域よりも高濃度で第２導電型の不純物を含む第１の不純物ドープ層と
   を備えている半導体素子。
2. 請求項１に記載の半導体素子において、
   上記第１の不純物ドープ層は、上記ウェル領域を含む上記ドリフト層に接していない、半導体素子。
3. 請求項１または２に記載の半導体素子において、
   上記ゲート電極と上記ウェル領域との間に印加される電圧が０Ｖの状態で、上記蓄積チャネル層内で上記第１の不純物ドープ層によって形成される空乏層と上記ウェル領域によって形成される空乏層とが互いに接している、半導体素子。
4. 請求項１〜３のうちいずれか１つに記載の半導体素子において、
   上記第１の不純物ドープ層のうち、上記基板の上方から見て上記ウェル領域とオーバーラップしている部分のゲート長方向の長さは、上記ウェル領域のうち上記蓄積チャネル層と接し、且つ上記ゲート電極の直下方に位置する領域のゲート長方向の長さの半分以下である、半導体素子。
5. 請求項１〜４のうちいずれか１つに記載の半導体素子において、
   上記第１の不純物ドープ層に含まれる不純物の濃度は、上記ウェル領域に含まれる不純物の濃度に比べて１０倍以上高い、半導体素子。
6. 請求項１〜５のうちいずれか１つに記載の半導体素子において、
   上記ウェル領域は上記ゲート電極の両側下方に設けられており、
   上記基板の裏面にオーミック接触するように設けられた第２の電極をさらに備えている、半導体素子。
7. 請求項６に記載の半導体素子において、
   上記第１の不純物ドープ層は、上記蓄積チャネル層のうち、２つの上記ウェル領域に挟まれた上記ドリフト層の直上の領域に設けられている、半導体素子。
8. 請求項１〜５のうちいずれか１つに記載の半導体素子において、
   上記ドリフト層のうち、上記第１のコンタクト層と上記ゲート電極を挟む位置に設けられた第１導電型の不純物を含む第２のコンタクト層と、
   上記第２のコンタクト層の上にオーミック接触するように設けられた第２の電極と
   をさらに備えている半導体素子。
9. 請求項１〜８のうちいずれか１つに記載の半導体素子において、
   上記ウェル領域の上で、且つ上記第１の電極の下に第２導電型の不純物を含む第２の不純物ドープ層がさらに設けられている、半導体素子。
10. キャリアが走行するための蓄積チャネル層と、上記蓄積チャネル層上に設けられたゲート絶縁膜及びゲート電極とを備えている半導体素子の製造方法であって、
    半導体基板の主面上に第１導電型の炭化珪素からなるドリフト層を形成する工程（ａ）と、
    上記ドリフト層の一部に第２導電型の不純物イオンを注入してウェル領域を形成する工程（ｂ）と、
    少なくとも上記ウェル領域上に、第１導電型の蓄積チャネル層を形成する工程（ｃ）と、
    上記蓄積チャネル層に第２導電型の不純物イオンを注入して上記ウェル領域よりも高濃度で不純物を含む不純物ドープ層を形成する工程（ｄ）と、
    上記不純物ドープ層の一部に第１導電型の不純物イオンを注入してコンタクト領域を形成する工程（ｅ）と、
    上記蓄積チャネル層内に、上記不純物ドープ層の一部である第１の不純物ドープ層を形成する工程（ｆ）と、
    上記蓄積チャネル層内に、上記不純物ドープ層の一部である第２の不純物ドープ層を形成する工程（ｇ）と
    を含んでいる、半導体素子の製造方法。
11. 請求項１０に記載の半導体素子の製造方法において、
    上記コンタクト領域及び上記第２の不純物ドープ層とオーミック接触する電極を形成する工程をさらに含み、
    上記工程（ｆ）及び上記工程（ｇ）は、上記工程（ｅ）で上記コンタクト領域を形成すると同時に行われる、半導体素子の製造方法。
12. 請求項１０に記載の半導体素子の製造方法において、
    上記コンタクト領域及び上記第２の不純物ドープ層とオーミック接触する電極を形成する工程をさらに含み、
    上記工程（ｆ）及び上記工程（ｇ）は、上記工程（ｄ）で上記不純物ドープ層が形成されると同時に行われる、半導体素子の製造方法。
13. 請求項１０〜１２のうちいずれか１つに記載の半導体素子の製造方法において、
    上記第１の不純物ドープ層は、上記ウェル領域を含む上記ドリフト層に接しておらず、
    上記工程（ｄ）でのイオン注入の際には、上記ウェル領域の一部を開口し、上記第１の不純物ドープ層を形成するための領域上では残りの部分よりも薄くなっている注入マスクを用いる、半導体素子の製造方法。

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