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WO2013001677A1 - 半導体装置とその製造方法 - Google Patents

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WO2013001677A1
WO2013001677A1 PCT/JP2012/000968 JP2012000968W WO2013001677A1 WO 2013001677 A1 WO2013001677 A1 WO 2013001677A1 JP 2012000968 W JP2012000968 W JP 2012000968W WO 2013001677 A1 WO2013001677 A1 WO 2013001677A1
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WO
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trench
region
insulating film
gate insulating
semiconductor device
Prior art date
Application number
PCT/JP2012/000968
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English (en)
French (fr)
Inventor
空田　晴之
Original Assignee
パナソニック株式会社
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Publication date
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Priority to JP2012524022A priority patent/JP5059989B1/ja
Priority to US13/637,217 priority patent/US8563987B2/en
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    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
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    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H01L29/42368—
    • H01L29/42376—
    • H01L29/515—
    • H01L29/66045—
    • H01L29/66068—
    • H01L29/66734—
    • H01L29/7397—
    • H01L29/7828—
    • H01L29/1602—
    • H01L29/1608—
    • H01L29/2003—
    • H01L29/4238—

Definitions

  • the present invention relates to a semiconductor device using a wide band gap semiconductor, and relates to a MIS type semiconductor device having a trench gate structure and a manufacturing method thereof.
  • Wide band gap semiconductors are applied to various semiconductor devices such as power elements (also referred to as power devices), environment-resistant elements, high-temperature operating elements, and high-frequency elements. Especially, application to power devices, such as a switching element and a rectifier, attracts attention.
  • SiC power devices silicon carbide: SiC
  • SiC silicon carbide
  • SiO 2 silicon oxide
  • MOSFET Metal Insulator Semiconductor Effect Transistor
  • MESFT Metal-semiconductor Field Transistor Transistor
  • MESFT field effect transistors
  • the voltage applied between the gate electrode and the source electrode can be switched between an on state in which a drain current of several A (amperes) or more flows and an off state in which the drain current is zero. Further, a high breakdown voltage of several hundred volts or more can be realized in the off state.
  • SiC power device Since SiC has a higher dielectric breakdown electric field and thermal conductivity than Si, a power device using SiC (SiC power device) can easily achieve higher breakdown voltage and lower loss than Si power devices. For this reason, higher temperature operation, higher breakdown voltage operation, and higher current operation are possible than Si power devices.
  • a vertical power MISFET having a trench gate structure has been proposed instead of the conventional planar gate structure.
  • the channel region is formed on the surface of the semiconductor layer, whereas in the trench gate structure, the channel region is formed on the side surface of the trench formed in the semiconductor layer (see, for example, Patent Document 3).
  • a vertical MISFET generally includes a plurality of unit cells arranged two-dimensionally. Each unit cell is provided with a trench gate.
  • FIG. 5 is a sectional view showing one cell pitch (that is, one unit cell) of a conventional vertical MISFET having a trench gate structure.
  • each unit cell is provided with a trench gate having a side surface substantially perpendicular to the main surface of the substrate.
  • the vertical MISFET shown in FIG. 5 has a substrate 1 made of silicon carbide and a silicon carbide layer 2 formed on the main surface of the substrate 1.
  • Silicon carbide layer 2 has an n-type drift region 2d formed on the main surface of substrate 1 and a p-type body region 3 formed on drift region 2d.
  • An n-type source region 4 is disposed in a part of the surface region of the body region 3.
  • Silicon carbide layer 2 has a trench 5 that penetrates body region 3 and reaches drift region 2d.
  • the trench 5 has a side surface perpendicular to the main surface of the substrate 1.
  • gate electrode 7 and gate insulating film 6 for insulating gate electrode 7 and silicon carbide layer 2 are arranged.
  • a source electrode 8 is provided on the silicon carbide layer 2 so as to be in contact with the source region 4.
  • a drain electrode 9 is provided on the back surface of the substrate 1.
  • Such a vertical MISFET is manufactured as follows, for example.
  • a silicon carbide layer 2 having a crystal structure similar to that of the substrate 1 is formed on the main surface of the low resistance n-type substrate 1.
  • n-type drift region 2d and p-type body region 3 are formed in this order on the main surface of substrate 1 by epitaxial growth, and silicon carbide layer 2 is obtained.
  • a mask layer (not shown) made of a silicon oxide film is disposed on a predetermined region of silicon carbide layer 2, and n-type impurity ions (for example, N (nitrogen) ions) are applied to body region 3 using this as a mask.
  • n-type impurity ions for example, N (nitrogen) ions
  • an Al film (not shown) is formed on a part of the source region 4 via an oxide film, and a vertical trench 5 reaching the drift region 2d is formed using the Al film as a mask.
  • the gate insulating film 6 is an oxide film formed by, for example, thermal oxidation of the silicon carbide layer 2.
  • the gate electrode 7 is formed by depositing polysilicon on the gate insulating film 6 by, for example, LP-CVD (Low Pressure Chemical Vapor Deposition) method and then patterning. Further, source electrode 8 is formed on silicon carbide layer 2 so as to straddle both body region 3 and source region 4, and drain electrode 9 is formed on the back surface of substrate 1. Thus, a vertical MISFET having a trench gate structure is completed.
  • LP-CVD Low Pressure Chemical Vapor Deposition
  • the MISFET having the trench gate structure when the source electrode 8 is connected to the ground potential and the gate electrode 7 is connected to the ground potential or when a negative bias is applied to the gate electrode 7, Between the drift region 2d, holes are induced in a region in the vicinity of the interface between the body region 3 and the gate insulating film 6, and an electron path as a conduction carrier is blocked, so that no current flows ( Off state). At this time, when a high voltage is applied between the drain electrode 9 and the source electrode 8 so that the drain electrode 9 side is positive, the PN junction between the body region 3 and the drift region 2d becomes a reverse bias state. 3 and the drift region 2d extend into the depletion layer, and a high voltage is maintained.
  • JFET junction field effect transistor
  • JFET resistance a resistance component
  • the JFET resistance is a resistance when a current flows through a drift region 2d sandwiched between adjacent body regions 3, and increases as the interval between unit cells (the interval between adjacent body regions 3) decreases. Therefore, if the cell pitch is reduced for miniaturization, the on-resistance increases as the JFET resistance increases.
  • FIG. 6A is an enlarged cross-sectional view showing a structure within a broken line A of the conventional MISFET shown in FIG.
  • FIGS. 6B and 6C are diagrams showing electric field strength distributions in the off state (when a drain voltage is applied) in the PN junction 30 and the MIS structure 40 indicated by broken lines in FIG. 6A, respectively. It is.
  • the PN junction 30 is formed by the body region 3 and the drift region 2d.
  • the MIS structure portion 40 is formed by the gate electrode 7, the gate insulating film 6, and the drift region 2d.
  • the MISFET When a MISFET is used as a power device, the MISFET ideally breaks down when the peak electric field strength applied to the PN junction 30 exceeds the dielectric breakdown electric field strength of SiC (about 3 MV / cm for 4H-SiC). Designed as such. However, before the electric field strength applied to the PN junction 30 reaches the dielectric breakdown electric field strength, the electric field strength applied to the gate insulating film (for example, SiO 2 film) 6 at the bottom of the trench 5 may reach the dielectric breakdown electric field strength first. There is. For this reason, breakdown may occur at a voltage lower than the theoretical breakdown voltage.
  • the difference between the relative permittivity of SiC (9.7 for 4H-SiC) and the relative permittivity of the SiO 2 film (3.8) is the difference between the relative permittivity of Si (11.9) and the SiO 2 film.
  • the SiC power device has a larger electric field strength on the gate insulating film 6 of the MIS structure portion 40 than the Si power device because it is smaller than the difference from the relative dielectric constant (3.8). Further, generally, the electric field concentrates on the portions of the gate insulating film 6 located at the bottom and corner portions of the trench, and a higher electric field is applied than the other portions.
  • the dielectric breakdown field strength of Si is 0.2 MV / cm, which is two orders of magnitude lower than the 10 MV / cm of the SiO 2 film, so in most cases before dielectric breakdown occurs in the gate insulating film. Breakdown occurs at the PN junction.
  • the breakdown electric field strength of SiC (4H—SiC) is as large as 3 MV / cm, and the difference from the breakdown electric field strength of the SiO 2 film is small (about 0.5 to 1 digit).
  • the breakdown voltage of the MISFET may be limited by the dielectric breakdown of the gate insulating film 6.
  • Patent Documents 1 and 2 propose a method of increasing the dielectric breakdown electric field by increasing the thickness of the gate insulating film at the bottom of the trench.
  • Patent Document 1 by using the (0001) carbon surface having a high oxidation rate as the bottom of the trench, the thickness of the portion of the gate insulating film (thermal oxide film) located at the bottom of the trench is set on the side of the trench. It has been proposed to make the thickness larger than the thickness of the portion located.
  • a gate insulating film, a polysilicon film, and a silicon nitride film are sequentially formed inside the trench.
  • the silicon nitride film is etched to expose the polysilicon film at the bottom of the trench.
  • the exposed polysilicon film is oxidized to form a silicon oxide film.
  • the silicon nitride film and the polysilicon film remaining on the trench sidewall are removed.
  • the gate insulating film on the bottom surface of the trench can be made thicker by the silicon oxide film.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to suppress the electric field strength in the vicinity of the bottom of the trench without deteriorating element characteristics in a semiconductor device having a trench structure, and to insulate the bottom of the trench.
  • the purpose is to suppress the dielectric breakdown of the film.
  • a semiconductor device disclosed in the present specification includes a substrate, a semiconductor layer that is disposed on a main surface of the substrate and is configured by a wide band gap semiconductor, and a bottom surface and a side surface that are disposed on the semiconductor layer.
  • the thickness of the insulating region to the lower surface of Kishirube conductive layer, the central portion of the trench is greater than in the vicinity of the side surface of the trench.
  • a method for manufacturing a semiconductor device disclosed in this specification includes (A) a step of preparing a substrate on which a semiconductor layer made of a wide bandgap semiconductor is formed on a main surface, and (B) the semiconductor layer, Forming a trench having a bottom surface and a side surface; (C) forming a gate insulating film on the bottom surface and the side surface of the trench; and (D) a part of the side surface of the trench in the trench.
  • a conductive layer is formed on the bottom surface of the trench so as not to contact the gate insulating film on the bottom surface, and a gap is defined between the conductive layer and the gate insulating film.
  • the step of obtaining an insulating region constituted by the gap and the gate insulating film, the thickness of the insulating region from the bottom surface of the trench to the lower surface of the conductive layer Is the central portion of the trench is greater than in the vicinity of the side surface of the trench includes the step.
  • the trench is formed between the conductive layer serving as the gate electrode and the semiconductor layer in the trench. It is possible to form a thicker insulating region on the bottom surface of the trench than on the side surface of the trench.
  • the thickness of the insulating region on the bottom surface of the trench larger than the vicinity of the side surface of the trench at the center of the trench, it is possible to suppress the occurrence of electric field concentration near the center of the bottom surface of the trench.
  • the thicknesses of the insulating regions on the trench side surface and the trench bottom can be arbitrarily controlled independently of each other. Therefore, the electric field strength applied to the insulating film at the bottom of the trench can be reduced while maintaining the element characteristics, and the dielectric breakdown can be suppressed.
  • the semiconductor device can be manufactured without complicating the manufacturing process.
  • (A) And (b) is a typical sectional view and a top view of a semiconductor device of a 1st embodiment by the present invention, respectively. It is typical process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment. It is typical process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment. It is typical process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment. It is typical process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment. It is typical process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment. It is typical process sectional drawing for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment.
  • FIGS. 4A to 4C are schematic plan views showing layout examples of trenches in the semiconductor device of the first embodiment. It is a typical sectional view which illustrates other semiconductor devices of a 1st embodiment by the present invention. It is typical sectional drawing of one unit cell in the conventional MISFET which has a trench gate structure.
  • (A) is sectional drawing which shows the enlarged structure of the broken line A in the conventional MISFET shown in FIG. 5,
  • (b) and (c) are the OFF states (drain) in the PN junction part 30 and the MIS structure part 40, respectively.
  • FIG. 7 is a diagram showing a simulation result by the present inventor, and shows a relationship between the thickness of the gate insulating film (thermal oxide film) at the bottom of the trench and the electric field strength applied to the bottom of the trench.
  • the strength of the electric field applied to the bottom of the trench changes depending on the thickness of the gate insulating film at the bottom of the trench when 1200 V is applied to the drain voltage.
  • the thickness of the gate insulating film in the channel portion on the side surface of the trench is set to 70 nm, and the junction breakdown voltage between the drift region and the body region is set to 1200 V or more.
  • the breakdown electric field strength of the thermal oxide film is 10 MV / cm or more.
  • the allowable electric field strength is set to be higher than the actual breakdown electric field in order to ensure reliability during long-term use. Is set to a sufficiently small value, for example, 3 to 4 MV / cm. That is, it is preferable to suppress the electric field strength applied to the vicinity of the bottom of the trench to at least 4 MV / cm or less.
  • the thickness of the gate insulating film at the bottom of the trench may be set to 350 nm or more, that is, 5 times or more the thickness at the side surface of the trench (channel portion).
  • the thickness of the gate insulating film on the bottom surface of the trench is selectively increased by utilizing the plane orientation dependence of the oxidation rate of silicon carbide.
  • the thickness of the gate insulating film at the bottom and side surfaces of the trench cannot be controlled independently. For this reason, it is difficult to relax the electric field applied to the bottom of the trench to a predetermined value or less while ensuring the transistor characteristics, and there is a possibility that the dielectric breakdown of the gate insulating film cannot be reliably suppressed.
  • a method of forming a gate insulating film by embedding an insulating film in the trench is also conceivable, but the film thickness of the embedded film is almost uniform at the corners of the trench and the central part of the trench. Therefore, in this method, it is difficult to make the thickness of the gate insulating film at the bottom of the trench significantly larger than the thickness at the side surface of the trench, and it is impossible to control each thickness independently.
  • the silicon carbide MISFET is described as an example.
  • a semiconductor device using a semiconductor other than silicon carbide other wide band gap semiconductors such as GaN, AlN, diamond, etc.
  • the present inventors have studied a configuration capable of suppressing the electric field strength applied to the bottom of the trench while securing the element characteristics, and have arrived at the present invention.
  • the semiconductor device of this embodiment is a silicon carbide MISFET having a trench gate structure.
  • this embodiment is not limited to silicon carbide MISFET, but to other silicon carbide semiconductor devices such as silicon carbide MESFET or semiconductor devices using wide band gap semiconductors other than silicon carbide (for example, GaN, AlN, diamond, etc.). Can also be applied.
  • FIG. 1A is a cross-sectional view showing a part of the semiconductor device 100.
  • FIG. 1B is a plan view showing an example of the arrangement of unit cells 100U on the surface of the silicon carbide layer of semiconductor device 100.
  • FIG. FIG. 1A is a cross-sectional view taken along the line I-I ′ of FIG.
  • the unit cell 100U of the semiconductor device 100 has a substrate 1 containing silicon carbide and a silicon carbide layer (semiconductor layer) 2 made of silicon carbide and disposed on the surface (main surface) of the substrate 1.
  • Silicon carbide layer 2 includes a first conductivity type (here, n-type) drift region 2d formed on the main surface of substrate 1, and a second conductivity type (here, p-type) formed on drift region 2d.
  • Body region 3 A source region 4 of the first conductivity type (n-type) is disposed in a part of the surface region of the body region 3. In the illustrated example, the source region 4 is surrounded by the body region 3 on the upper surface of the silicon carbide layer 2.
  • the source region 4 corresponds to the first conductivity type impurity region in the present invention.
  • the silicon carbide layer 2 is provided with a trench 5 that penetrates the body region 3 and the source region 4 and reaches the drift region 2d.
  • An insulating region 11 is disposed on the bottom surface and the side surface of the trench 5.
  • a conductive layer functioning as the gate electrode 7 is disposed in the trench 5.
  • Gate electrode (conductive layer) 7 and silicon carbide layer 2 are insulated by insulating region 11.
  • the insulating region 11 in the present embodiment includes a gate insulating film 6 disposed on the side and bottom surfaces of the trench 5, and a gap 10 disposed between the gate insulating film 6 and the gate electrode 7 at the bottom of the trench 5. It is configured.
  • the gate insulating film 6 is in contact with the gate electrode 7 on a part of the side surface of the trench 5.
  • the air gap 10 is, for example, an air gap, and is disposed between the first portion 6 b located on the bottom surface of the trench 5 in the gate insulating film 6 and the gate electrode 7. For this reason, the first portion 6 b of the gate insulating film 6 is not in contact with the gate electrode 7.
  • the thickness of the insulating region 11 at the bottom surface of the trench 5, that is, the thickness of the insulating region 11 from the bottom surface of the trench 5 to the lower surface of the gate electrode 7 is greater in the center of the trench 5 than in the vicinity of the side surface of the trench 5. large.
  • the portion q located near the side surface of the trench 5 in the lower surface of the gate electrode 7 (the surface facing the bottom surface of the trench 5) is deeper than the portion p located in the center of the trench 5.
  • the gap 10 is disposed between the gate insulating film 6 and the gate electrode 7 at the bottom of the trench 5, and the insulating region 11 including the gate insulating film 6 and the gap 10 is formed.
  • the electric field concentration occurring in can be reduced. Further, by making the insulating region 11 at the bottom of the trench 5 thicker at the center of the trench 5 than near the side surface of the trench 5, electric field concentration can be suppressed from occurring near the center of the bottom of the trench 5.
  • the portion q located near the side surface of the trench 5 on the lower surface of the gate electrode 7 is preferably located deeper than the interface r between the body region 3 and the drift region 2d.
  • the lower surface of the gate electrode 7 is in contact with the gap 10.
  • a portion q located near the side surface of the trench 5 in the interface between the gate electrode 7 and the gap 10 is deeper than the interface r between the body region 3 and the drift region 2d. Therefore, no gap 10 exists between the gate electrode 7 and the second portion 6c located on the body region 3 (channel portion) exposed on the side surface of the trench 5 in the gate insulating film 6, and the gate At least the second portion 6 c of the insulating film 6 is in contact with the gate electrode 7. Therefore, by controlling the thickness of the gate insulating film 6, characteristics such as a threshold voltage can be secured.
  • the portion p located at the center of the trench 5 is preferably shallower than the interface r between the body region 3 and the drift region 2d.
  • the interface r between the body region 3 and the drift region 2d is deeper than the portion p and shallower than the portion q (depth of the portion p ⁇ depth of the interface r ⁇ depth of the portion q). ).
  • the electric field concentration applied to the bottom of the trench 5 can be effectively suppressed while ensuring the transistor characteristics (ON characteristics) more reliably.
  • the gap 10 is preferably thicker at the center of the trench 5 than in the vicinity of the side surface of the trench 5. Thereby, regardless of the shape of the bottom surface of the trench 5 and the thickness of the gate insulating film 6 on the bottom surface of the trench 5, the thickness of the insulating region 11 on the bottom surface of the trench 5 is set at the central portion of the trench 5. It can be thicker than the vicinity.
  • the air gap 10 has a convex shape toward the gate electrode 7 side. Such void 10 can be easily formed by a process described later.
  • the bottom surface of the trench 5 is substantially parallel to the main surface of the substrate 1, and the side surface of the trench 5 is substantially perpendicular to the main surface of the substrate 1.
  • the bottom surface of the trench 5 may be deeper in the center of the trench 5 than in the vicinity of the side surface.
  • the bottom surface of the trench 5 is convex toward the deeper side (to the substrate 1 side), and the lower surface of the gate electrode 7 is convex toward the shallower side. Therefore, since the insulating region 11 on the bottom surface of the trench 5 can be made thicker at the center of the trench 5, electric field concentration can be more effectively mitigated.
  • the gate insulating film 6 is, for example, a silicon oxide film or a silicon oxide film containing nitrogen (N). Alternatively, a nitride film, an oxide film, or a laminated film including at least one of them may be used. Gate insulating film 6 is preferably a thermal oxide film formed by heat treatment on silicon carbide layer 2, but may be a deposited film.
  • the air gap 10 refers to a gap (gap) between the gate insulating film 6 and the gate electrode 7 and is also referred to as a gap layer.
  • the gap layer may be a gas layer composed of a gas such as air.
  • the gas contained in the gap 10 may be air or an atmospheric gas used when the gate electrode 7 is formed.
  • the gate electrode 7 is a doped polysilicon layer containing phosphorus at a concentration of 1 ⁇ 10 20 cm ⁇ 3 or more, for example.
  • the insulating region 11 is preferably thicker on the bottom surface of the trench 5 than on the side surface of the trench 5 (on the body region 3).
  • the minimum thickness of the insulating region 11 on the bottom surface of the trench 5 (here, the thickness from the bottom surface of the trench 5 to the lower surface of the gate electrode 7 in the vicinity of the side surface of the trench 5) is t1, and the thickness of the insulating region 11 on the side surface of the trench 5 is When the thickness is t2, the thickness t1 is preferably not less than 5 times the thickness t2.
  • the thickness t1 of the insulating region 11 at the bottom surface of the trench 5 is the total thickness of the thickness of the first portion 6b of the gate insulating film 6 and the thickness Dv of the gap 10.
  • the thickness t2 of the insulating region 11 on the side surface of the trench 5 refers to the thickness of the insulating region 11 on the surface (channel portion) of the body region 3 exposed on the side surface of the trench 5.
  • the thickness t ⁇ b> 2 is the thickness of the second portion 6 c of the gate insulating film 6.
  • the thickness t ⁇ b> 1 indicates the minimum value of the thickness of the insulating region 11 on the bottom surface of the trench 5.
  • the thickness Dv of the air gap 10 means a distance along the normal line of the main surface of the substrate 1 from the upper surface of the first portion 6 b of the gate insulating film 6 to the lower surface of the gate electrode 7.
  • the gate electrode 7 in this embodiment corresponds to a conductive layer in the present invention.
  • the semiconductor device 100 also includes a source electrode 8 provided on the silicon carbide layer 2 and a drain electrode 9 formed on the back surface of the substrate 1.
  • Source electrode 8 is electrically connected to source region 4 and body region 3.
  • An interlayer insulating film (not shown) is formed on the source electrode 8 and the gate electrode 7.
  • a source wiring (not shown) is provided on the interlayer insulating film. The source wiring is electrically connected to the source electrode 8 in a contact hole formed in the interlayer insulating film.
  • the insulating region 11 that is thicker on the bottom surface of the trench 5 than on the side surface of the trench 5 can be formed. Further, the thickness of the insulating region 11 on the side surface of the trench 5 and the bottom of the trench 5 can be arbitrarily controlled independently of each other. Furthermore, by making the insulating region 11 at the bottom of the trench 5 thicker in the center of the trench 5 than in the vicinity of the side surface of the trench 5, electric field concentration occurring in the center of the trench 5 can be alleviated. Accordingly, the electric field strength generated at the bottom of the trench 5 can be easily reduced while maintaining the element characteristics, and the dielectric breakdown can be suppressed.
  • the thickness t1 of the insulating region 11 at the bottom of the trench 5 can be increased, so that the silicon carbide at the bottom of the trench 5 is oxidized.
  • the thermal oxide film There is no need to form a thick thermal oxide film. Therefore, stress due to oxidation of the surface portion of silicon carbide layer 2 is unlikely to occur in silicon carbide layer 2, so that introduction of defects into silicon carbide layer 2 due to formation of the thermal oxide film can be suppressed. As a result, it becomes easy to ensure long-term reliability.
  • a gate insulating film having a desired thickness can be obtained by controlling the thickness of the gate insulating film 6, so that characteristics such as a threshold voltage can be ensured.
  • the thickness t1 of the insulating region 11 on the bottom surface of the trench 5 can be controlled independently of the thickness of the gate insulating film 6 by controlling the thickness of the gap 10.
  • the thickness t2 of the insulating region 11 on the side surface (particularly the channel portion) of the trench 5 and the thickness t1 of the insulating region 11 on the bottom surface of the trench 5 can be set independently and arbitrarily.
  • the gate electrode In a conventional semiconductor device using a wide band gap semiconductor, the gate electrode is in direct contact with the insulating film disposed on the bottom surface of the trench. For this reason, when used at a high temperature, there is a problem that stress is applied to the insulating film due to different expansion coefficients between the material of the insulating film and the material of the gate electrode.
  • the air gap 10 is interposed between the first portion 6 b of the gate insulating film 6 and the gate electrode 7, and the first portion 6 b and the gate electrode 7 are not in contact with each other. Therefore, the stress applied to the gate insulating film 6 due to the difference in expansion coefficient can be greatly reduced as compared with the conventional case, and deterioration of the gate insulating film 6 can be suppressed.
  • the gate insulating film 6 is preferably a thermal oxide film formed by oxidizing the surface portion of the silicon carbide layer 2. Since the thickness of the thermal oxide film depends on the crystal orientation, it may be thinner on the bottom surface of the trench 5 than on the side surface. In this case, the thickness of the portion 6 b located on the bottom surface of the trench 5 and the thickness of the portion 6 a located on the surface of the silicon carbide layer 2 in the gate insulating film 6 are the portions located on the side surfaces of the trench 5 ( The portion located in the channel portion) is smaller than the thickness of 6c. In the semiconductor device having such a gate insulating film 6, when the air gap 10 is arranged at the bottom of the trench 5, the effect of preventing the dielectric breakdown that occurs at the bottom of the trench 5 is particularly remarkable.
  • FIGS. 2A to 2F are process cross-sectional views for explaining the semiconductor device manufacturing method of the present embodiment.
  • silicon carbide is epitaxially grown on the main surface of the substrate 1, so that a first conductivity type (here, n-type) drift region 2 d and a second conductivity type (here, p type) are formed. ) Body region 3 in this order, and silicon carbide layer 2 is obtained. Thereafter, the source region 4 is formed in the body region 3.
  • a first conductivity type here, n-type
  • a second conductivity type here, p type
  • a low-resistance n-type SiC substrate containing nitrogen at a concentration of 3 ⁇ 10 18 cm ⁇ 3 can be used as the substrate 1.
  • the drift region 2d is doped with nitrogen at a concentration of 8 ⁇ 10 15 cm ⁇ 3 , for example.
  • the thickness of the drift region 2d is, for example, 12 ⁇ m. Note that the thickness and concentration of the drift region 2d are determined by a desired withstand voltage, and are not limited to the thickness and concentration exemplified above.
  • the body region 3 is doped with aluminum at a concentration of 2 ⁇ 10 18 cm ⁇ 3 , for example.
  • the thickness of the body region 3 is, for example, not less than 700 nm and not more than 800 nm.
  • the body region 3 is formed by epitaxial growth, but may be formed by ion implantation instead. Specifically, after forming n-type silicon carbide layer 2 by epitaxial growth, body region 3 may be formed by ion-implanting p-type impurities into the surface region. In that case, the region of silicon carbide layer 2 where the p-type impurity is not implanted becomes drift region 2d.
  • the source region 4 is formed by ion implantation, for example.
  • a mask layer (not shown) made of, for example, a silicon oxide film is disposed on a predetermined region of the silicon carbide layer 2.
  • n-type impurity ions for example, nitrogen ions
  • the acceleration energy is 100 keV and the dose is 5 ⁇ 10 15 cm ⁇ 2 .
  • annealing is performed in an inert gas atmosphere at a temperature of, for example, 1700 ° C. for about 30 minutes. Thereby, the implanted impurity ions are activated and the source region 4 is obtained.
  • the thickness of the source region 4 is, for example, not less than 200 nm and not more than 300 nm.
  • a trench (concave portion) 5 is formed in silicon carbide layer 2 so as to penetrate source region 4 and body region 3 and have a bottom surface in drift region 2d.
  • an oxide film (not shown) is formed on a part of the source region 4, and reactive ion etching (RIE) is performed using the oxide film as a mask.
  • RIE reactive ion etching
  • trenches (depth: for example, 1.5 ⁇ m, width: for example, 1 ⁇ m) 12 are formed in silicon carbide layer 2.
  • the side surface of the trench 5 is substantially perpendicular to the main surface of the substrate 1, but the trench 5 may have a side surface that is inclined with respect to the normal direction of the main surface of the substrate 1 ( Taper shape, reverse taper shape).
  • a gate insulating film (thickness: for example, 30 nm or more and 100 nm or less) 6 is formed on the side surface and the bottom surface of the trench 5.
  • a silicon oxide film is formed on the side and bottom surfaces of the trench 5 as the gate insulating film 6 by performing treatment at 1200 ° C. for 0.5 hour in a dry oxidation atmosphere.
  • the thickness of the silicon oxide film is, for example, 70 nm on the side surface of the trench 6.
  • a silicon oxide film containing nitrogen may be formed as the gate insulating film 6.
  • an electrode material that becomes a gate electrode for example, doped polysilicon, is deposited inside the trench 5 and on the upper surface of the silicon carbide layer 2 to obtain a conductive film 7a.
  • the conductive film 7 a is formed so as to be in contact with a portion 6 c of the gate insulating film 6 located on the body region 3.
  • a deposition method a method in which the coverage with respect to the bottom surface and the side surface of the trench 5 is lower than the coverage with respect to the substrate surface, and the electrode material is selectively applied to the corner portions from the bottom surface and the bottom surface to the side surface of the trench 5. Avoid deposition.
  • an air gap 10 is generated between the gate insulating film 6 and the conductive film 7 a at the bottom of the trench 5.
  • the air gap 10 is formed at the bottom of the trench 5 and is defined by the upper surface of the gate insulating film 6 and the lower surface of the conductive film 7a. Therefore, the air gap 10 is different from slits and voids generated in the film when the film is formed so as to fill the trench. Due to the formation of the air gap 10, the conductive film 7 a does not contact the first portion 6 b located on the bottom surface of the trench 5 in the gate insulating film 6. In this way, an insulating region 11 constituted by the gate insulating film 6 and the gap 10 is obtained.
  • the conductive film 7a is formed using a sputtering method.
  • the electrode material may be deposited from the direction inclined with respect to the normal of the surface of the substrate 1 (wafer) (hereinafter referred to as “sputtering direction”) (oblique sputtering).
  • the oblique sputtering may be performed while rotating the substrate 1 (wafer) in a plane parallel to the main surface of the substrate 1, or may be performed from a plurality of predetermined directions while the substrate 1 is stationary.
  • the sputtering direction is set so that a conductive material is deposited on a region of the side surface of the trench 5 that becomes a channel.
  • sputtering is performed from a predetermined direction (first direction) E while rotating the substrate 1.
  • an angle of the sputtering direction E with respect to the main surface of the substrate 1 (hereinafter referred to as “sputtering angle”) is ⁇ (0 ° ⁇ ⁇ 90 °)
  • the width of the trench 5 is a
  • the depth c of the gate electrode 7 refers to the depth (maximum depth) of the deepest portion of the lower surface of the gate electrode 7, and here corresponds to the depth of the conductive film 7 a on the side surface of the trench 5.
  • the depths b, c, and d are all depths from the upper surface of the silicon carbide layer 2.
  • Sputter angle ⁇ is expressed by the following formula: b> a ⁇ tan ⁇ > d It is preferable to set so as to satisfy.
  • the electrode material is not deposited on the bottom surface of the trench 5 and the corner portion from the bottom surface to the side surface, but deeper than the interface between the drift region 2d and the body region 3. It is possible to deposit the electrode material to the position.
  • the channel (inversion layer) can be more reliably formed near the surface of the body region 3 exposed on the side surface of the trench 5. Accordingly, the drift region 2d and the source region 4 can be connected by a channel to allow current to flow.
  • the depth c of the gate electrode 7 in other words, the thickness of the gap 10) can be controlled to a desired value.
  • both layers of the air gap 10 and the gate insulating film 6 serve as insulating regions. Therefore, for example, when the thickness of the gap 10 is adjusted by controlling the angle ⁇ , and the thickness of the insulating region 11 (apparent insulating layer thickness) on the bottom surface of the trench 5 is set to be larger than 350 nm, for example. (Bc> 350 (nm)), the electric field intensity applied to the bottom of the trench 5 can be suppressed to 4 MV / cm or less.
  • the “thickness of the insulating region 11 at the bottom surface of the trench 5” refers to the minimum value of the thickness of the insulating region 11 from the bottom surface of the trench 5 to the lower surface of the gate electrode 7. This embodiment is advantageous because the above effect can be obtained without separately forming a thick oxide film at the bottom of the trench 5.
  • the sputtering angle ⁇ is set to 45 °, for example.
  • the depth c of the gate electrode 7 is shallower than the depth b (1.5 ⁇ m) of the trench 5 and deeper than the depth d (700 to 800 nm) of the interface r between the drift region 2 d and the body region 3. Therefore, a channel (inversion layer) is formed on the body region 3 on the side surface of the trench 5, and the source region 4 and the drift region 2d and the channel can be more reliably connected.
  • oblique sputtering may be performed while the substrate 1 is stationary. In this case, it is preferable to perform oblique sputtering from at least two opposing directions when viewed from the normal direction of the main surface of the substrate 1. For example, when the stripe-shaped trench 5 is used, oblique sputtering can be performed from the normal direction with respect to the major axis direction of the trench 5. When sputtering is performed while rotating the substrate 1, the trench 5 is sputtered from the long axis direction extending in the longitudinal direction as seen from the normal direction of the main surface of the substrate 1.
  • the air gap 10 can be more reliably formed on the bottom surface of the trench.
  • the angle (sputter angle) of the direction with respect to the main surface of the substrate 1 is ⁇ (0 ° ⁇ ⁇ 90 °)
  • the width of the trench 5 (the width along the minor axis direction) in the cross section including these sputtering directions is a ′
  • the depth of the trench 5 is b
  • the depth of the gate electrode 7 is c
  • the depth of the body region 3 is d
  • Sputter angle ⁇ is expressed by the following formula: b> a ′ ⁇ tan ⁇ > d It is preferable to set so as to satisfy.
  • the electrode material can be deposited to a position deeper than the interface between the drift region 2d and the body region 3 while preventing the electrode material from being deposited on the bottom surface of the trench 5 and the corner portion from the bottom surface to the side surface.
  • the thickness Dv of the air gap 10 is the distance in the vicinity of the side surface of the trench 5 between the first portion 6b of the gate insulating film 6 and the conductive film 7a (the distance along the normal line of the main surface of the substrate 1). Become.
  • the thickness Dv is not particularly limited, but is preferably, for example, 200 nm or more in order to more effectively reduce the electric field concentration generated at the bottom of the trench 5.
  • a resist 13 having an opening other than the region including the trench 5 is formed on the conductive film 7a.
  • the gate electrode 7 is obtained by performing dry etching of the conductive film 7a using the resist 13 as a mask.
  • the gate electrode 7 is formed so as to be in contact with the gate insulating film 6 on at least the body region 3 in the side surface of the trench 5.
  • the source electrode 8 is formed in contact with the body region 3 and the source region 4.
  • Source electrode 8 is arranged on the upper surface of silicon carbide layer 2 so as to straddle body region 3 and source region 4.
  • an interlayer insulating film (not shown) is formed so as to cover silicon carbide layer 2 and gate electrode 7.
  • an opening that exposes part of the source region 4 and part of the body region 3 is provided in the interlayer insulating film.
  • a conductive film for example, a metal film such as Ti
  • an annealing process is performed as necessary.
  • the drain electrode 9 is formed on the back surface (opposite side of the main surface) of the substrate 1. Thereby, a MISFET having a trench gate structure is obtained.
  • FIGS. 3A to 3C are diagrams illustrating the planar shapes of the trenches 5 having different layouts.
  • the side surface of the trench 5 is perpendicular to the main surface of the substrate.
  • the trench 5 having a circular shape when viewed from the normal direction of the main surface of the substrate 1 a cross section perpendicular to the main surface of the substrate and along an arbitrary direction (for example, The maximum width of the trench 5 in the cross section along the directions u1 to u3 is equal regardless of the direction of cutting the cross section.
  • the trench 5 having a regular polygonal shape (regular hexagon in this case) as viewed from above is also a cross section perpendicular to the main surface of the substrate and along an arbitrary direction ( For example, the maximum width of the trench 5 in the cross section along the directions u4 to u6 is substantially equal regardless of the direction of cutting the cross section.
  • the sputtering angle ⁇ satisfying the above-described formula b> a ⁇ tan ⁇ > d (where a: trench width, b: depth of the trench 5 and d: depth of the interface between the body region and the drift region).
  • a trench width
  • b depth of the trench 5
  • d depth of the interface between the body region and the drift region.
  • the width of the trench 5 along the major axis direction (direction in which the stripe shape extends) u7 is a minor axis perpendicular to the major axis direction u7. It is larger than the width a ′ of the trench 5 along the direction u8 (for example, 10 times or more). Therefore, in this example, the width a ′ of the trench 5 along the short axis direction u8 is input to the above formula, and the angle is set as the sputtering angle ⁇ , and oblique sputtering is performed from the two directions v1 and v2 along the short axis direction. Is preferred. Thereby, it is possible to form a desired gap at the bottom of the trench 5.
  • the trench 5 having a side surface perpendicular to the substrate 1 is formed, but the trench 5 may have a tapered shape.
  • the side surface and the bottom surface of the trench 5 intersect perpendicularly to form a corner (corner portion).
  • the side surface and the bottom surface May not intersect vertically. Even if the corner is rounded by etching or a process other than etching, the same effect as described above can be obtained.
  • the above formula b> a ⁇ tan ⁇ > d is modified considering the taper angle geometrically, and the sputter angle ⁇ is calculated.
  • a void having a predetermined thickness can be formed.
  • the gate insulating film 6 and the air gap 10 are formed between the bottom surface of the trench 5 and the gate electrode 7, and both of these layers function as the insulating region (insulating layer) 11. Therefore, the thickness of the insulating region 11 on the bottom surface of the trench 5 can be increased to, for example, 400 nm or more, and the electric field strength applied near the bottom of the trench 5 can be suppressed to 4 MV / cm or less.
  • the thickness of the insulating region 11 in the surface region (channel portion) of the body region 3 exposed on the side surface of the trench 5 is defined by the thickness of the gate insulating film 6 and is, for example, 70 nm.
  • the thickness of the insulating region 11 on the bottom surface of the trench 5 can be made larger than the thickness of the insulating region 11 on the side surface of the trench 5.
  • the thickness on the side surface of the trench 5 can be 3 times or more, preferably 5 times or more.
  • the thickness of the insulating region 11 on the side surface of the trench 5 and the bottom of the trench 5 can be arbitrarily controlled independently of each other. Therefore, the electric field strength generated in the insulating region 11 at the bottom of the trench 5 can be reduced without deteriorating the transistor characteristics, and the dielectric breakdown can be suppressed.
  • silicon carbide at the bottom of trench 5 is not oxidized to form a thick thermal oxide film, stress on substrate 1 due to oxidation hardly occurs, and introduction of defects into silicon carbide layer 2 is suppressed. The As a result, it becomes easy to ensure long-term reliability.
  • the shape of the trench 5 in the present embodiment is not limited to the illustrated example.
  • the entire side surface of the trench 5 may have an inversely tapered shape having a substantially constant inclination angle.
  • the trench may have, for example, a constricted shape that is narrower (smaller opening) than the top and bottom near the center.
  • the configuration and manufacturing method of the semiconductor device of the present invention are not limited to the configuration and manufacturing method described in the above-described embodiment.
  • the depth of the trench 5 in the present invention is not limited to the depth exemplified in the above embodiment as long as it reaches the drift region 2d and can form the desired insulating region 11 on the bottom surface of the trench 5.
  • the thickness and impurity concentration of the drift region 2d are also determined by the desired breakdown voltage, and are not limited to the above-described numerical values.
  • silicon carbide is thermally oxidized as the gate insulating film 6 to form a thermal oxide film.
  • the same effect can be obtained by forming the gate insulating film 6 using the CVD method or the like after the trench 5 is formed. Can be obtained.
  • the configuration of the semiconductor device of each embodiment has been described by taking an n-channel type MISFET as an example, but the semiconductor device of the present invention may be a p-channel type MISFET.
  • the conductivity type of the SiC substrate 1, the drift region 2d, and the source region 4 is p-type
  • the conductivity type of the body region 3 is n-type.
  • the 4H—SiC substrate is used as the substrate 1, but other crystal planes or other polytype SiC substrates may be used.
  • the silicon carbide layer 2 may be formed on the Si surface
  • the drain electrode 9 may be formed on the C surface
  • a semiconductor substrate other than the SiC substrate may be used as the substrate 1.
  • the silicon carbide layer 2 includes the body region 3, the source region 4, and the drift region 2d, but may further include other components.
  • a portion of the drift region 2d located near the bottom surface of the trench 5 may have a second conductivity type impurity layer for electric field relaxation.
  • the semiconductor devices of the above-described embodiments are all MISFETs having an inversion channel structure, but the present invention is also applied to a MISFET having a channel layer having a conductivity type different from that of the body region, and the same effects as described above can be obtained.
  • FIG. 4 is a cross-sectional view illustrating a MISFET having a channel layer having a conductivity type different from that of the body region.
  • FIG. 4 is a cross-sectional view illustrating a MISFET having a channel layer having a conductivity type different from that of the body region.
  • a channel layer 18 made of silicon carbide is formed on the bottom and side surfaces of the trench 5.
  • Channel layer 18 is a silicon carbide layer of the first conductivity type formed by, for example, epitaxial growth.
  • the channel layer 18 in the present embodiment corresponds to the second semiconductor layer in the present invention.
  • gate insulating film 6 may be the same as the manufacturing method of the semiconductor device 100. However, before forming gate insulating film 6, channel layer 18 is formed by epitaxial growth on silicon carbide layer 2 and on the side and bottom surfaces of trench 5. Thereafter, the gate insulating film 6 is formed on the channel layer 18. As the gate insulating film 6, the surface portion of the channel layer 18 may be oxidized to form a thermal oxide film.
  • the present invention is not limited to a vertical MISFET, and can be applied to various semiconductor devices having a structure in which an electrode is disposed on a silicon carbide layer via an insulating film.
  • a MISFET is manufactured using a silicon carbide substrate having the same conductivity type as that of the silicon carbide layer (drift region), but using a silicon carbide substrate having a conductivity type different from that of the silicon carbide layer (drift region).
  • An insulated gate bipolar transistor Insulated Gate Bipolar Transistor: IGBT
  • the source electrode 8, the drain electrode 9, and the source region 4 described above are sequentially called an emitter electrode, a collector electrode, and an emitter region (impurity region), respectively.
  • an n-type IGBT can be obtained if the conductivity type of the drift region and the emitter region is n-type and the conductivity type of the substrate and body region is p-type.
  • an n-type buffer layer may be disposed between the p-type substrate and the n-type drift layer.
  • a p-type IGBT can be obtained.
  • a p-type buffer layer may be disposed between the n-type substrate and the p-type drift layer.
  • SiC silicon carbide
  • the present invention can be applied to other wide band gap semiconductors, for example, semiconductor devices using GaN, AlN, diamond, etc. can get.
  • the present invention can be widely applied to a semiconductor device such as a MISFET using a wide band gap semiconductor, and various control devices and driving devices including the semiconductor device.
  • the semiconductor device of the present invention can be suitably applied to power devices, intelligent power modules using the power devices, and products in various power electronics fields.

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Abstract

　本発明の半導体装置１００は、基板１の主面上に配置された、ワイドバンドギャップ半導体によって構成された半導体層２と、半導体層２に配置された、底面および側面を有するトレンチ５と、トレンチ５の底面および側面上に配置された絶縁領域１１と、トレンチ５内に配置され、絶縁領域１１によって半導体層２と絶縁された導電層７とを備え、絶縁領域１１は、トレンチ５の底面および側面上に配置されたゲート絶縁膜６と、トレンチ５の底部においてゲート絶縁膜６と導電層７との間に配置された空隙１０とを含んでおり、ゲート絶縁膜６は、トレンチ５の側面の一部上で導電層７と接し、トレンチ５の底面上で導電層７と接しておらず、トレンチ５の底面から導電層７の下面までの絶縁領域１１の厚さは、トレンチの中央部で、トレンチの前記側面の近傍よりも大きい。

Description

半導体装置とその製造方法
　本発明はワイドバンドギャップ半導体を用いた半導体装置に関するものであり、トレンチゲート構造を有するＭＩＳ型半導体装置およびその製造方法に関するものである。
　ワイドバンドギャップ半導体はパワー素子（パワーデバイスともいう）、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワーデバイスへの応用が注目されている。
　ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）を用いたパワーデバイス（ＳｉＣパワーデバイス）の開発は、ＳｉＣ基板の製造が比較的容易であることと、ＳｉＣの熱酸化によって良質のゲート絶縁膜である酸化珪素（ＳｉＯ2）を形成できることから、盛んに行われている。
　ＳｉＣを用いたパワーデバイスの代表的なスイッチング素子として、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＩＳＦＥＴ」）、金属－半導体電界効果トランジスタ（Ｍｅｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＥＳＦＥＴ」）等の電界効果トランジスタがある。このようなスイッチング素子では、ゲート電極－ソース電極間に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを切り替えることができる。また、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
　ＳｉＣは、Ｓｉよりも高い絶縁破壊電界および熱伝導度を有するので、ＳｉＣを用いたパワーデバイス（ＳｉＣパワーデバイス）では、Ｓｉパワーデバイスよりも高耐圧化、低損失化が容易である。このため、Ｓｉパワーデバイスよりも高温動作、高耐圧動作、大電流動作が可能となる。
　ＭＩＳＦＥＴなどのパワーデバイスで更なる大電流を流すためには、チャネル密度を高くすることが有効である。このため、従来のプレーナゲート構造に代わって、トレンチゲート構造の縦型パワーＭＩＳＦＥＴが提案されている。プレーナゲート構造では、半導体層表面にチャネル領域が形成されるのに対し、トレンチゲート構造では、半導体層に形成されたトレンチの側面にチャネル領域が形成される（例えば、特許文献３参照）。
　以下、トレンチゲート構造を有する縦型ＭＩＳＦＥＴの断面構造を、図面を参照しながら説明する。縦型ＭＩＳＦＥＴは、一般に、二次元に配列された複数のユニットセルを備えている。各ユニットセルにはトレンチゲートが設けられている。
　図５は、トレンチゲート構造を有する従来の縦型ＭＩＳＦＥＴの１セルピッチ（すなわち１個のユニットセル）を示す断面図である。ここでは、各ユニットセルに、基板の主面に略垂直な側面を有するトレンチゲートが設けられた例を示す。
　図５に示す縦型ＭＩＳＦＥＴは、炭化珪素によって構成される基板１と、基板１の主面に形成された炭化珪素層２とを有している。炭化珪素層２は、基板１の主面上に形成されたｎ型のドリフト領域２ｄと、ドリフト領域２ｄの上に形成されたｐ型のボディ領域３とを有している。ボディ領域３の表面領域の一部には、ｎ型のソース領域４が配置されている。炭化珪素層２には、ボディ領域３を貫通し、ドリフト領域２ｄに達するトレンチ５が形成されている。この例では、トレンチ５は、基板１の主面に垂直な側面を有している。トレンチ５内には、ゲート電極７、および、ゲート電極７と炭化珪素層２とを絶縁するためのゲート絶縁膜６が配置されている。また、炭化珪素層２の上には、ソース領域４に接するようにソース電極８が設けられている。基板１の裏面にはドレイン電極９が設けられている。
　このような縦型ＭＩＳＦＥＴは、例えば次のようにして製造される。
　まず、低抵抗のｎ型の基板１の主面上に、基板１と同様の結晶構造を持つ炭化珪素層２を形成する。例えば、基板１の主面上に、エピタキシャル成長によりｎ型のドリフト領域２ｄとｐ型のボディ領域３とをこの順で形成し、炭化珪素層２を得る。この後、炭化珪素層２の所定領域上にシリコン酸化膜からなるマスク層（図示せず）を配置し、これをマスクとしてｎ型の不純物イオン（例えばＮ（窒素）イオン）をボディ領域３に注入することにより、ボディ領域３内にソース領域４を形成する。
　マスク層を除去した後、ソース領域４の一部の上に、酸化膜を介してＡｌ膜（図示せず）を形成し、これをマスクとして、ドリフト領域２ｄに達する垂直なトレンチ５を形成する。
　続いて、トレンチ５内に、ゲート絶縁膜６およびゲート電極７を形成する。ゲート絶縁膜６は、例えば炭化珪素層２の熱酸化によって形成された酸化膜である。
　ゲート電極７は、ゲート絶縁膜６上に、例えばＬＰ－ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積した後、パターニングすることによって形成される。また、炭化珪素層２の上に、ボディ領域３およびソース領域４の両方に跨るようにソース電極８を形成し、基板１の裏面上にドレイン電極９を形成する。このようにしてトレンチゲート構造を有する縦型ＭＩＳＦＥＴが完成する。
　トレンチゲート構造を有するＭＩＳＦＥＴでは、ソース電極８がアース電位に接続され、かつ、ゲート電極７がアース電位に接続されている時もしくはゲート電極７に負バイアスが印加されている時には、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜６との界面近傍の領域に正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるため電流が流れない（オフ状態）。この時、ドレイン電極９とソース電極８との間にドレイン電極９側が正となる高電圧を印加すると、ボディ領域３とドリフト領域２ｄとの間のＰＮ接合が逆バイアス状態になるので、ボディ領域３およびドリフト領域２ｄ内に空乏層が広がり、高電圧が維持される。
　また、ゲート電極７に閾値以上の正バイアスを印加すると、ソース領域４とドリフト領域２ｄとの間において、ボディ領域３とゲート絶縁膜６との界面近傍に電子が誘起されて反転状態となり、反転層が形成される。この結果、ソース電極８、ソース領域４、ボディ領域３に形成され、ゲート絶縁膜６と接する反転層（図示せず）、ドリフト領域２ｄ、基板１およびドレイン電極９の順にキャリアが流れる（オン状態）。
　プレーナ構造の縦型ＭＩＳＦＥＴでは、隣接するユニットセルの間で寄生的に接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下「ＪＦＥＴ」と略す）が形成され、抵抗成分（ＪＦＥＴ抵抗）となる。ＪＦＥＴ抵抗は、隣接するボディ領域３の間に挟まれたドリフト領域２ｄを電流が流れるときの抵抗であり、ユニットセルの間隔（隣接するボディ領域３の間隔）が狭くなるほど大きくなる。従って、微細化のためにセルピッチを小さくするとＪＦＥＴ抵抗の増加に伴ってオン抵抗が増大する。
　これに対し、トレンチゲート構造のＭＩＳＦＥＴでは、ＪＦＥＴ抵抗が存在しないため、セルピッチを小さくすれば単調にオン抵抗が減少するという長所がある。このため、ユニットセルのサイズの微細化に有利である。
　しかしながら、トレンチゲート構造のＭＩＳＦＥＴでは、ゲート絶縁膜６に印加される電界強度が非常に高くなるという問題がある。以下に、図面を参照しながら詳しく説明する。
　図６（ａ）は、図５に示す従来のＭＩＳＦＥＴの破線Ａ内の構造を示す拡大断面図である。また、図６（ｂ）および（ｃ）は、それぞれ、図６（ａ）に破線で示すＰＮ接合部３０およびＭＩＳ構造部４０におけるオフ状態（ドレイン電圧印加時）での電界強度分布を示す図である。ＰＮ接合部３０は、ボディ領域３およびドリフト領域２ｄによって形成されている。ＭＩＳ構造部４０は、ゲート電極７、ゲート絶縁膜６およびドリフト領域２ｄによって形成されている。
　パワーデバイスとしてＭＩＳＦＥＴを用いる場合、ＭＩＳＦＥＴは、理想的には、ＰＮ接合部３０にかかるピーク電界強度がＳｉＣの絶縁破壊電界強度（４Ｈ－ＳｉＣで約３ＭＶ／ｃｍ）を超えるとブレイクダウンが発生するように設計される。しかしながら、ＰＮ接合部３０にかかる電界強度が絶縁破壊電界強度に達する前に、トレンチ５の底部においてゲート絶縁膜（例えばＳｉＯ2膜）６にかかる電界強度が絶縁破壊電界強度に先に到達するおそれがある。このため、理論耐圧よりも低い電圧でブレイクダウンを起こす可能性がある。
　これは、ＳｉＣの比誘電率（４Ｈ－ＳｉＣで９．７）とＳｉＯ2膜の比誘電率（３．８）との差が、Ｓｉの比誘電率（１１．９）とＳｉＯ2膜の比誘電率（３．８）との差より小さいため、ＳｉＣパワーデバイスでは、Ｓｉパワーデバイスよりも、ＭＩＳ構造部４０のゲート絶縁膜６に大きな電界強度がかかるからである。また、一般に、ゲート絶縁膜６のうちトレンチの底部およびコーナー部に位置する部分には電界が集中し、他の部分よりも高い電界がかかるからである。さらに、Ｓｉデバイスにおいては、Ｓｉの絶縁破壊電界強度が０．２ＭＶ／ｃｍであり、ＳｉＯ2膜の１０ＭＶ／ｃｍよりも２桁低いので、ほとんどの場合、ゲート絶縁膜で絶縁破壊が生じる前に、ＰＮ接合部でブレイクダウンが起きる。これに対し、ＳｉＣパワーデバイスでは、ＳｉＣ（４Ｈ－ＳｉＣ）の絶縁破壊電界強度は３ＭＶ／ｃｍと大きく、ＳｉＯ2膜の絶縁破壊電界強度との差が小さい（０．５～１桁程度）。従って、ＰＮ接合部３０でブレイクダウンが起きる前に、ＭＩＳ構造部４０において、ゲート絶縁膜６の絶縁破壊によるブレイクダウンが生じる可能性があり、ＭＩＳ構造部４０でのゲート絶縁膜６の絶縁破壊の問題がより顕著になる。このように、ゲート絶縁膜６の絶縁破壊によってＭＩＳＦＥＴの耐圧が制限されるおそれがある。
　この問題を解決するため、特許文献１および２には、トレンチの底部でゲート絶縁膜を厚くして絶縁破壊電界を高める方法が提案されている。
　特許文献１には、酸化速度の速い（０００１）カーボン面をトレンチ底面として使用することにより、ゲート絶縁膜（熱酸化膜）のトレンチの底部に位置する部分の厚さを、トレンチの側部に位置する部分の厚さよりも大きくすることが提案されている。また、特許文献２に提案された方法では、まず、トレンチ内部にゲート絶縁膜、ポリシリコン膜およびシリコン窒化膜を順次形成する。次に、シリコン窒化膜をエッチングして、トレンチ底部においてポリシリコン膜を露出させる。続いて、露出したポリシリコン膜を酸化してシリコン酸化膜を形成する。この後、トレンチ側壁に残るシリコン窒化膜およびポリシリコン膜を除去する。これにより、トレンチ底面のゲート絶縁膜をシリコン酸化膜の分だけ厚くすることができる。
特開平７－３２６７５５号公報 特開２００７－２４２９４３号公報 特開２００８－７８１７５号公報
　しかしながら、本発明者が詳細に検討したところ、特許文献１および２に提案された方法によると、トレンチ側面（チャネル部）におけるゲート絶縁膜の厚さを所定の厚さに維持しつつ、トレンチ底部におけるゲート絶縁膜の厚さを十分に大きくすることは困難である。また、これらの従来方法によると、トレンチ側面およびトレンチ底面におけるゲート絶縁膜の厚さをそれぞれ独立して任意の厚さに制御することは難しい。検討結果の詳細については後述する。
　本発明は、上記事情を鑑みてなされたものであり、その目的は、トレンチ構造を有する半導体装置において、素子特性を低下させることなく、トレンチ底部近傍にかかる電界強度を抑制し、トレンチ底部における絶縁膜の絶縁破壊を抑制することにある。
　本明細書において開示される半導体装置は、基板と、前記基板の主面上に配置された、ワイドバンドギャップ半導体によって構成された半導体層と、前記半導体層に配置された、底面および側面を有するトレンチと、前記トレンチの前記底面および前記側面上に配置された絶縁領域と、前記トレンチ内に配置され、前記絶縁領域によって前記半導体層と絶縁された導電層とを備え、前記絶縁領域は、前記トレンチの前記底面および前記側面上に配置されたゲート絶縁膜と、前記トレンチの底部において前記ゲート絶縁膜と前記導電層との間に配置された空隙とを含んでおり、前記ゲート絶縁膜は、前記トレンチの前記側面の一部上で前記導電層と接し、前記トレンチの前記底面上で前記導電層と接しておらず、前記トレンチの前記底面から前記導電層の下面までの前記絶縁領域の厚さは、前記トレンチの中央部で、前記トレンチの前記側面の近傍よりも大きい。
　本明細書において開示される半導体装置の製造方法は、（Ａ）ワイドバンドギャップ半導体によって構成された半導体層が主面上に形成された基板を用意する工程と、（Ｂ）前記半導体層に、底面および側面を有するトレンチを形成する工程と、（Ｃ）前記トレンチの前記底面および前記側面上にゲート絶縁膜を形成する工程と、（Ｄ）前記トレンチ内に、前記トレンチの前記側面の一部上において前記ゲート絶縁膜と接し、かつ、前記トレンチの前記底面上で前記ゲート絶縁膜と接しないように導電層を形成し、前記導電層と前記ゲート絶縁膜との間に空隙を画定することにより、前記空隙および前記ゲート絶縁膜によって構成される絶縁領域を得る工程であって、前記トレンチの前記底面から前記導電層の下面までの前記絶縁領域の厚さは、前記トレンチの中央部で、前記トレンチの前記側面の近傍よりも大きい、工程とを包含する。
　本明細書において開示される半導体装置によると、半導体層に配置されたトレンチの底部に選択的に空隙を残すことにより、トレンチ内において、ゲート電極となる導電層と半導体層との間に、トレンチの底面上でトレンチの側面上よりも厚い絶縁領域を形成することが可能になる。また、トレンチ底面における絶縁領域の厚さを、トレンチの中央部でトレンチの側面近傍よりも大きくすることにより、トレンチ底面の中央付近に電界集中が生じることを抑制できる。さらに、トレンチ側面およびトレンチ底部における絶縁領域の厚さを、互いに独立して、任意に制御することができる。従って、素子特性を維持しつつ、トレンチの底部において絶縁膜にかかる電界強度を低減し、絶縁破壊を抑制できる。
　本明細書において開示される半導体装置の製造方法によると、上記半導体装置を、製造工程を複雑にすることなく製造できる。
（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態の半導体装置の模式的な断面図および平面図である。 第１の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための模式的な工程断面図である。 （ａ）～（ｃ）は、それぞれ、第１の実施形態の半導体装置におけるトレンチのレイアウト例を示す模式的な平面図である。 本発明による第１の実施形態の他の半導体装置を例示する模式的な断面図である。 トレンチゲート構造を有する従来のＭＩＳＦＥＴにおける１個のユニットセルの模式的な断面図である。 （ａ）は、図５に示す従来のＭＩＳＦＥＴにおける破線Ａの拡大構造を示す断面図であり、（ｂ）および（ｃ）は、それぞれ、ＰＮ接合部３０およびＭＩＳ構造部４０におけるオフ状態（ドレイン電圧印加時）の電界強度分布を例示する図である。 トレンチの底面における絶縁膜の厚さと、トレンチの底面で絶縁膜にかかる電界強度との関係についてのシミュレーション結果を示す図である。
　図７は、本発明者によるシミュレーション結果を示す図であり、トレンチ底部におけるゲート絶縁膜（熱酸化膜）の厚さとトレンチ底部にかかる電界強度との関係を示している。ここでは、ドレイン電圧に１２００Ｖを印加した場合に、トレンチ底部におけるゲート絶縁膜の厚さによって、トレンチ底部にかかる電界の強さがどのように変化するのかを計算している。トレンチ側面のチャネル部分におけるゲート絶縁膜の厚さを７０ｎｍ、ドリフト領域とボディ領域とのジャンクション耐圧を１２００Ｖ以上とする。
　通常、熱酸化膜の破壊電界強度は１０ＭＶ／ｃｍ以上であるが、電子デバイスに適用する場合には、長期間使用時の信頼性を担保するため、許容しうる電界強度を実際の破壊電界よりも十分に小さな値、例えば３～４ＭＶ／ｃｍに設定する。つまり、トレンチ底部近傍にかかる電界強度を少なくとも４ＭＶ／ｃｍ以下に抑えることが好ましい。
　図７に示すグラフから、トレンチ底部におけるゲート絶縁膜の厚さが、トレンチ側面におけるゲート絶縁膜の厚さと同程度（７０ｎｍ）のとき、電界強度は９ＭＶ／ｃｍを超えることが分かる。トレンチ底部におけるゲート絶縁膜の厚さをトレンチ側面における厚さの２倍（１４０ｎｍ）に設定しても、６ＭＶ／ｃｍの電界がトレンチ底部にかかることが分かる。トレンチ底部にかかる電界強度を４ＭＶ／ｃｍ以下にするためには、トレンチ底部におけるゲート絶縁膜の厚さを３５０ｎｍ以上、すなわちトレンチ側面（チャネル部分）における厚さの５倍以上に設定すればよい。
　特許文献１に提案された方法では、炭化珪素の酸化速度の面方位依存性を利用して、トレンチ底面におけるゲート絶縁膜の厚さを選択的に大きくする。この方法では、ゲート絶縁膜の厚さをトレンチ底部でトレンチ側面よりも大幅に（例えば５倍以上）大きくすることは困難である。その上、トレンチ底部および側面におけるゲート絶縁膜の厚さをそれぞれ独立して制御することができない。このため、トランジスタ特性を確保しつつ、トレンチ底部にかかる電界を所定の値以下まで緩和することは難しく、ゲート絶縁膜の絶縁破壊を確実に抑制できないおそれがある。
　特許文献２に提案された方法では、プロセスが複雑であるとともに、ポリシリコン膜を酸化した膜をゲート絶縁膜として使用することから、ゲート絶縁膜そのものの絶縁破壊電界強度が低くなってしまうという問題がある。従って、絶縁破壊を確実に抑制するためには、より厚いポリシリコン膜を酸化させる必要がある。しかし、ポリシリコン膜が厚くなると熱酸化膜の形成が困難になるため、トレンチ底部におけるゲート絶縁膜の厚さを、トレンチ側面における厚さよりも大幅に大きくすることは難しい。
　一方、トレンチに対し絶縁膜を埋め込むことによってゲート絶縁膜を形成する方法も考えられるが、埋め込み膜はトレンチ角部とトレンチの中央部で膜厚はほぼ一様になる。したがってこの方法では、トレンチ底部におけるゲート絶縁膜の厚さを、トレンチ側面における厚さよりも大幅に大きくすることは難しく、それぞれの厚さを独立に制御することもできない。
　なお、上記では炭化珪素ＭＩＳＦＥＴを例に説明したが、炭化珪素以外の他の半導体（ＧａＮ、ＡｌＮ、ダイヤモンド等の他のワイドバンドギャップ半導体）を用いた半導体装置も同様の課題を有する。
　そこで、本発明者らは、素子特性を確保しつつ、トレンチ底部にかかる電界強度を抑制できる構成を検討し、本願発明に至った。
　（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有する炭化珪素ＭＩＳＦＥＴである。なお、本実施形態は、炭化珪素ＭＩＳＦＥＴに限定されず、炭化珪素ＭＥＳＦＥＴなどの他の炭化珪素半導体装置や炭化珪素以外のワイドバンドギャップ半導体（例えばＧａＮ、ＡｌＮ、ダイヤモンドなど）を用いた半導体装置にも適用され得る。
　本実施形態の半導体装置は、二次元に配列された複数のユニットセルを備えている。図１（ａ）は、半導体装置１００の一部を示す断面図である。図１（ｂ）は、半導体装置１００の炭化珪素層表面において、ユニットセル１００Ｕの配置の一例を示す平面図である。図１（ａ）は、図１（ｂ）のＩ－Ｉ’線に沿った断面図である。
　半導体装置１００のユニットセル１００Ｕは、炭化珪素を含む基板１と、基板１の表面（主面）に配置された、炭化珪素により構成される炭化珪素層（半導体層）２を有している。炭化珪素層２は、基板１の主面上に形成された第１導電型（ここではｎ型）のドリフト領域２ｄと、ドリフト領域２ｄの上に形成された第２導電型（ここではｐ型）のボディ領域３とを有している。また、ボディ領域３の表面領域の一部には、第１導電型（ｎ型）のソース領域４が配置されている。図示する例では、ソース領域４は、炭化珪素層２の上面においてボディ領域３に包囲されている。ソース領域４は、本発明における第１導電型の不純物領域に相当する。
　炭化珪素層２には、ボディ領域３およびソース領域４を貫通し、ドリフト領域２ｄに達するトレンチ５が設けられている。トレンチ５の底面上および側面上には、絶縁領域１１が配置されている。また、トレンチ５内には、ゲート電極７として機能する導電層が配置されている。ゲート電極（導電層）７と炭化珪素層２とは、絶縁領域１１によって絶縁されている。
　本実施形態における絶縁領域１１は、トレンチ５の側面および底面上に配置されたゲート絶縁膜６と、トレンチ５の底部においてゲート絶縁膜６とゲート電極７との間に配置された空隙１０とによって構成されている。ゲート絶縁膜６は、トレンチ５の側面の一部上においてゲート電極７と接している。空隙１０は、例えばエアギャップであり、ゲート絶縁膜６のうちトレンチ５の底面上に位置する第１部分６ｂとゲート電極７との間に配置されている。このため、ゲート絶縁膜６の第１部分６ｂはゲート電極７とは接していない。また、トレンチ５の底面における絶縁領域１１の厚さ、すなわちトレンチ５の底面からゲート電極７の下面までの絶縁領域１１の厚さは、トレンチ５の中央部で、トレンチ５の側面の近傍よりも大きい。言い換えると、ゲート電極７の下面（トレンチ５の底面と対向する面）のうちトレンチ５の側面の近傍に位置する部分ｑは、トレンチ５の中央に位置する部分ｐよりも深い。
　このように、トレンチ５の底部においてゲート絶縁膜６とゲート電極７との間に空隙１０を配置し、ゲート絶縁膜６と空隙１０とを含む絶縁領域１１を形成することにより、トレンチ５の底部に生じる電界集中を緩和できる。また、トレンチ５の底部における絶縁領域１１をトレンチ５の中央部でトレンチ５の側面近傍よりも厚くすることにより、トレンチ５の底面の中央付近で電界集中が生じることを抑制できる。
　ゲート電極７の下面のうちトレンチ５の側面の近傍に位置する部分ｑは、ボディ領域３とドリフト領域２ｄとの界面ｒよりも深い位置にあることが好ましい。これにより、ソース領域４とドリフト領域２ｄとの間にチャネルを確実に形成できるので、オン抵抗を増大させることなく、トレンチ５の底部にかかる電界集中を抑制できる。
　図示する例では、ゲート電極７の下面は空隙１０と接している。ゲート電極７と空隙１０との界面のうちトレンチ５の側面近傍に位置する部分ｑは、ボディ領域３とドリフト領域２ｄとの界面ｒよりも深い位置にある。従って、ゲート絶縁膜６のうち、トレンチ５の側面で露出したボディ領域３（チャネル部）上に位置する第２部分６ｃとゲート電極７との間には空隙１０が存在しておらず、ゲート絶縁膜６のうち少なくとも第２部分６ｃはゲート電極７と接している。このため、ゲート絶縁膜６の厚さを制御することにより、閾値電圧などの特性を確保できる。
　ゲート電極７の下面のうちトレンチ５の中央部に位置する部分ｐは、ボディ領域３とドリフト領域２ｄとの界面ｒよりも浅い位置にあることが好ましい。これにより、トレンチ５の中央部において絶縁領域１１をより厚くできるので、トレンチ５の底部にかかる電界集中をより効果的に抑制できる。
　さらに好ましくは、ボディ領域３とドリフト領域２ｄとの界面ｒは、上記部分ｐよりも深く、部分ｑよりも浅い位置にある（部分ｐの深さ＜界面ｒの深さ＜部分ｑの深さ）。これにより、トランジスタ特性（オン特性）をより確実に確保しつつ、トレンチ５の底部にかかる電界集中を効果的に抑制できる。
　空隙１０は、トレンチ５の中央部で、トレンチ５の側面の近傍よりも厚いことが好ましい。これにより、トレンチ５の底面の形状やトレンチ５の底面におけるゲート絶縁膜６の厚さにかかわらず、トレンチ５の底面における絶縁領域１１の厚さをトレンチ５の中央部で、トレンチ５の側面の近傍よりも厚くできる。図示する例では、空隙１０は、ゲート電極７側に向かって凸形状を有している。このような空隙１０は、後述するプロセスにより簡便に形成され得る。
　なお、図１（ａ）に示す例では、トレンチ５の底面は基板１の主面に略平行であり、トレンチ５の側面は基板１の主面に略垂直であるが、トレンチ５の断面形状はこの形状に限定されない。例えばトレンチ５の底面は、トレンチ５の中央部で側面の近傍よりも深くなっていてもよい。この場合、トレンチ５の底面はより深い方に向かって（基板１側に）凸となり、ゲート電極７の下面はより浅い方に向かって凸となる。従って、トレンチ５の底面における絶縁領域１１をトレンチ５の中央部でより厚くできるので、電界集中をさらに効果的に緩和できる。
　ゲート絶縁膜６は、例えばシリコン酸化膜、または窒素（Ｎ）を含むシリコン酸化膜である。あるいは、窒化膜、酸化膜、あるいはこれらのうち少なくとも一方を含む積層膜であってもよい。ゲート絶縁膜６は、炭化珪素層２に対する熱処理によって形成された熱酸化膜であることが好ましいが、堆積膜であってもよい。空隙１０は、ゲート絶縁膜６とゲート電極７との間隙（ギャップ）を指し、ギャップ層ともいう。ギャップ層は、例えば空気などの気体によって構成されている気体層であってもよい。空隙１０に含まれる気体は空気であってもよいし、ゲート電極７を形成する際に使用された雰囲気ガスであってもよい。ゲート電極７は、例えば１×１０20ｃｍ-3以上の濃度でリンを含むドープされたポリシリコン層である。
　図７を参照しながら前述したように、絶縁領域１１は、トレンチ５の底面上で、トレンチ５の側面上（ボディ領域３上）よりも厚いことが好ましい。トレンチ５の底面における絶縁領域１１の最小厚さ（ここではトレンチ５の側面近傍における、トレンチ５の底面からゲート電極７の下面までの厚さ）をｔ１、トレンチ５の側面における絶縁領域１１の厚さをｔ２とすると、厚さｔ１は厚さｔ２の５倍以上であることが好ましい。図示する例では、トレンチ５の底面における絶縁領域１１の厚さｔ１は、ゲート絶縁膜６の第１部分６ｂの厚さと空隙１０の厚さＤｖとの合計厚さである。なお、本明細書において、トレンチ５の側面における絶縁領域１１の厚さｔ２とは、トレンチ５の側面に露出したボディ領域３の表面（チャネル部）上における絶縁領域１１の厚さを指すものとする。図示する例では、厚さｔ２はゲート絶縁膜６の第２部分６ｃの厚さである。厚さｔ１は、トレンチ５の底面における絶縁領域１１の厚さの最小値を指すものとする。また、空隙１０の厚さＤｖは、ゲート絶縁膜６のうち第１部分６ｂの上面からゲート電極７の下面までの、基板１の主面の法線に沿った距離を意味する。ゲート電極７の下面やゲート絶縁膜６の上面が平坦でない場合には、上記距離の最小値を指す。本実施形態におけるゲート電極７は、本発明における導電層に相当する。
　半導体装置１００は、また、炭化珪素層２の上に設けられたソース電極８と、基板１の裏面に形成されたドレイン電極９とを備えている。ソース電極８は、ソース領域４およびボディ領域３と電気的に接続されている。ソース電極８およびゲート電極７の上には、層間絶縁膜（図示せず）が形成されている。層間絶縁膜の上にはソース配線（図示せず）が設けられている。ソース配線は、層間絶縁膜に形成されたコンタクトホール内で、ソース電極８と電気的に接続されている。
　本実施形態の半導体装置１００では、トレンチ５の底部に選択的に空隙１０を設けることにより、トレンチ５の底面上でトレンチ５の側面上よりも厚い絶縁領域１１を形成することができる。また、トレンチ５側面およびトレンチ５底部における絶縁領域１１の厚さを、互いに独立して、任意に制御することができる。さらに、トレンチ５底部における絶縁領域１１を、トレンチ５の中央部でトレンチ５の側面近傍よりも厚くすることにより、トレンチ５の中央部に生じる電界集中を緩和できる。従って、素子特性を維持しつつ、トレンチ５の底部に生じる電界強度を容易に低減でき、絶縁破壊を抑制できる。また、トレンチ５の底部に厚い酸化膜を形成する必要がないので、酸化膜形成時のストレスによるドリフト領域２ｄへの結晶欠陥の導入を従来よりも抑制できる。この理由を以下に説明する。
　特許文献１および２に提案された半導体装置では、トレンチ底部においてゲート絶縁膜を厚くするために、トレンチ底部に厚い熱酸化膜を形成する必要がある。本発明者が検討したところ、トレンチ底部に比較的厚い熱酸化膜（例えばトレンチの底面における厚さが、側壁における厚さの２倍以上）を形成する場合、炭化珪素層に欠陥が導入されやすくなることを見出した。熱酸化膜の形成プロセスにおいて、炭化珪素層の表面部分の体積が酸化により増大するので、トレンチ底部のコーナー部分にストレスがかかり、コーナー部分の結晶性が乱れる可能性がある。この結果、炭化珪素層に欠陥が生じやすくなり、半導体装置の耐圧が低下したり、リーク電流が増大するおそれがある。これに対し、本実施形態によると、トレンチ５の底部に空隙１０を配置することによって、トレンチ５の底面における絶縁領域１１の厚さｔ１を大きくできるので、トレンチ５の底部の炭化珪素を酸化させて厚い熱酸化膜を形成する必要がない。よって、炭化珪素層２の表面部分の酸化に伴うストレスが炭化珪素層２に発生しにくいので、熱酸化膜の形成に起因する炭化珪素層２への欠陥の導入を抑制できる。この結果、長期信頼性を確保することが容易となる。
　さらに、本実施形態によると、ゲート絶縁膜６の厚さを制御することにより、所望の厚さのゲート絶縁膜を得ることができるので、閾値電圧などの特性を確保できる。一方、トレンチ５の底面上における絶縁領域１１の厚さｔ１を、空隙１０の厚さを制御することにより、ゲート絶縁膜６の厚さとは独立して制御できる。このように、トレンチ５の側面（特にチャネル部）における絶縁領域１１の厚さｔ２と、トレンチ５の底面における絶縁領域１１の厚さｔ１とを、互いに独立して、かつ、任意に設定できる。
　また、従来のワイドバンドギャップ半導体を用いた半導体装置では、トレンチの底面上に配置された絶縁膜とゲート電極とが直接接している。このため、高い温度で使用すると、絶縁膜の材料およびゲート電極の材料との膨張係数が異なることによって絶縁膜にストレスがかかるという問題がある。これに対し、本実施形態によると、ゲート絶縁膜６の第１部分６ｂとゲート電極７との間には空隙１０が介在しており、第１部分６ｂとゲート電極７とが接していない。従って、膨張係数の差によってゲート絶縁膜６にかかるストレスを従来よりも大幅に低減でき、ゲート絶縁膜６の劣化を抑制できる。
　ゲート絶縁膜６は、炭化珪素層２の表面部分を酸化することによって形成された熱酸化膜であることが好ましい。なお、熱酸化膜の厚さは結晶方位に依存することから、トレンチ５の底面上で側面上よりも薄くなる場合がある。この場合、ゲート絶縁膜６のうちトレンチ５の底面上に位置する部分６ｂの厚さおよび炭化珪素層２の表面上に位置する部分６ａの厚さは、トレンチ５の側面上に位置する部分（チャネル部に位置する部分）６ｃの厚さよりも小さくなる。このようなゲート絶縁膜６を有する半導体装置において、トレンチ５の底部に空隙１０を配置すると、トレンチ５の底部に生じる絶縁破壊を防止する効果が特に顕著に得られる。
　＜半導体装置１００の製造方法＞
　次に、図面を参照しながら、本実施形態の半導体装置１００の製造方法の一例を説明する。
　図２Ａ～図２Ｆは、それぞれ、本実施形態の半導体装置の製造方法を説明するための工程断面図である。
　まず、図２Ａに示すように、基板１の主面上に、炭化珪素をエピタキシャル成長させることによって、第１導電型（ここではｎ型）のドリフト領域２ｄと、第２導電型（ここではｐ型）のボディ領域３とをこの順で形成し、炭化珪素層２を得る。この後、ボディ領域３内にソース領域４を形成する。
　基板１として、例えば３×１０18ｃｍ-3の濃度で窒素を含む低抵抗のｎ型ＳｉＣ基板を用いることができる。ドリフト領域２ｄには、例えば８×１０15ｃｍ-3の濃度で窒素がドープされている。ドリフト領域２ｄの厚さは例えば１２μｍである。なお、ドリフト領域２ｄの厚さおよび濃度は、所望される耐圧によって決定されるものであり、上記に例示した厚さおよび濃度に限定されない。
　ボディ領域３には、例えば２×１０18ｃｍ-3の濃度でアルミニウムがドープされている。ボディ領域３の厚さは例えば７００ｎｍ以上８００ｎｍ以下である。
　なお、ここでは、ボディ領域３をエピタキシャル成長によって形成しているが、代わりにイオン注入によって形成してもよい。具体的には、ｎ型の炭化珪素層２をエピタキシャル成長によって形成した後、その表面領域にｐ型不純物をイオン注入することによってボディ領域３を形成してもよい。その場合、炭化珪素層２のうちｐ型不純物が注入されなかった領域がドリフト領域２ｄとなる。
　ソース領域４は、例えばイオン注入によって形成される。まず、炭化珪素層２の所定領域上に、例えばシリコン酸化膜からなるマスク層（図示せず）を配置する。次いで、マスク層を注入マスクとして、ボディ領域３のうちソース領域を形成しようとする部分にｎ型の不純物イオン（例えば窒素イオン）を注入する。ここでは、例えば、加速エネルギーを１００ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とする。マスク層を除去した後、不活性ガス雰囲気中、例えば１７００℃の温度で３０分程度のアニール処理を行う。これにより、注入された不純物イオンが活性化され、ソース領域４が得られる。ソース領域４の厚さは例えば２００ｎｍ以上３００ｎｍ以下である。
　次いで、図２Ｂに示すように、炭化珪素層２に、ソース領域４およびボディ領域３を貫通し、ドリフト領域２ｄ内に底面を有するトレンチ（凹部）５を形成する。本実施形態では、まず、ソース領域４の一部の上に、例えば酸化膜（図示せず）を形成し、これをマスクとして反応性イオンエッチング（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；ＲＩＥ）を行う。これにより、炭化珪素層２にトレンチ（深さ：例えば１．５μｍ、幅：例えば１μｍ）１２を形成する。図示する例では、トレンチ５の側面は、基板１の主面に対して略垂直であるが、トレンチ５は基板１の主面の法線方向に対して傾斜した側面を有してもよい（テーパー形状、逆テーパー形状）。
　続いて、図２Ｃに示すように、トレンチ５の側面上および底面上にゲート絶縁膜（厚さ：例えば３０ｎｍ以上１００ｎｍ以下）６を形成する。ここでは、例えばドライ酸化雰囲気で１２００℃、０．５時間の処理を行うことにより、ゲート絶縁膜６として、トレンチ５の側面および底面上にシリコン酸化膜を形成する。シリコン酸化膜の厚さは、トレンチ６の側面上で例えば７０ｎｍである。なお、ゲート絶縁膜６として窒素を含んだシリコン酸化膜を形成してもよい。これにより、ゲート絶縁膜界面の界面準位が低減され、チャネル移動度の向上が期待できる。
　次いで、図２Ｄに示すように、トレンチ５の内部および炭化珪素層２の上面上に、ゲート電極となる電極材料、例えばドープされたポリシリコンを堆積し、導電膜７ａを得る。導電膜７ａは、ゲート絶縁膜６のうちボディ領域３上に位置する部分６ｃと接するように形成される。堆積方法としては、基板表面に対する被覆性よりも、トレンチ５の底面および側面に対する被覆性が低くなるような方法を用い、トレンチ５の底面および底面から側面にかけてのコーナー部に選択的に電極材料が堆積されないようにする。この結果、トレンチ５の底部において、ゲート絶縁膜６と導電膜７ａとの間に空隙１０が生じる。空隙１０は、トレンチ５の底部に形成され、ゲート絶縁膜６の上面と導電膜７ａの下面とによって画定されている。従って、空隙１０は、トレンチを埋め込むように膜を形成する際に膜内に生じるスリットやボイドとは異なる。空隙１０が形成されたことにより、導電膜７ａはゲート絶縁膜６のうちトレンチ５の底面上に位置する第１部分６ｂと接しない。このようにして、ゲート絶縁膜６および空隙１０によって構成される絶縁領域１１が得られる。
　本実施形態では、スパッタリング法を用いて導電膜７ａを形成する。このとき、基板１（ウエハ）の表面の法線に対して傾斜した方向（以下、「スパッタ方向」）から電極材料を堆積させてもよい（斜めスパッタリング）。斜めスパッタリングは、基板１の主面と平行な面内で基板１（ウエハ）を回転させながら行ってもよいし、基板１を静止させた状態で複数の所定の方向から行ってもよい。基板１を静止させた状態で所定の方向（スパッタ方向）から斜めスパッタリングを行う場合、スパッタ方向は、トレンチ５の側面のうちチャネルとなる領域上に導電材料が堆積されるように設定される。
　図示する例では、基板１を回転させながら、所定の方向（第１の方向）Ｅからスパッタリングを行う。このとき、スパッタ方向Ｅの基板１の主面に対する角度（以下、「スパッタ角」と呼ぶ。）をθ（０°＜θ＜９０°）、トレンチ５の幅をａ、トレンチ５の深さをｂ、ゲート電極７の深さをｃ、ボディ領域３の深さをｄとすると、ゲート電極７の深さｃはａ×ｔａｎθとなる（ｃ＝ａ×ｔａｎθ）。なお、ゲート電極７の深さｃは、ゲート電極７の下面の最も深い部分の深さ（最大深さ）を指し、ここでは、トレンチ５の側面における導電膜７ａの深さに相当する。また、上記深さｂ、ｃ、ｄは何れも、炭化珪素層２の上面からの深さとする。
　スパッタ角θは、下記式
       ｂ＞ａ×ｔａｎθ＞ｄ
を満たすように設定されることが好ましい。上記式を満たすようにスパッタ角θを設定することにより、トレンチ５の底面および底面から側面にかけてのコーナー部に電極材料が堆積されないようにしながら、ドリフト領域２ｄとボディ領域３との界面よりも深い位置まで電極材料を堆積させることが可能になる。この結果、オン状態において、トレンチ５の側面に露出したボディ領域３の表面近傍に、より確実にチャネル（反転層）を形成できる。従って、ドリフト領域２ｄとソース領域４とをチャネルで接続させて電流を流すことができる。また、スパッタ角θを制御することにより、ゲート電極７の深さｃ（言い換えると空隙１０の厚さ）を所望の値に制御することができる。
　本実施形態では、空隙１０がトレンチ５の底面および底面から側面にかけてのコーナー部のゲート絶縁膜６上に形成されるため、空隙１０およびゲート絶縁膜６の両方の層が、絶縁領域として働く。従って、例えば角度θを制御することによって空隙１０の厚さを調整し、トレンチ５の底面における絶縁領域１１の厚さ（見かけ上の絶縁層の厚さ）を例えば３５０ｎｍより大きくなるように設定すると（ｂ－ｃ＞３５０（ｎｍ））、トレンチ５の底部にかかる電界強度を４ＭＶ／ｃｍ以下まで抑制することが可能となる。なお、「トレンチ５の底面における絶縁領域１１の厚さ」は、トレンチ５の底面からゲート電極７の下面までの絶縁領域１１の厚さの最小値を指す。本実施形態によると、トレンチ５の底部に厚い酸化膜を別途形成することなく、上記の効果が得られるので有利である。
　ここでは、スパッタ角θを例えば４５°に設定する。この場合、ゲート電極７の深さｃは、トレンチ５の幅ａ（１μｍ）×ｔａｎ４５°＝１μｍとなる。ゲート電極７の深さｃは、トレンチ５の深さｂ（１．５μｍ）より浅く、ドリフト領域２ｄとボディ領域３との界面ｒの深さｄ（７００～８００ｎｍ）より深い。このため、トレンチ５の側面におけるボディ領域３上にチャネル（反転層）を形成し、ソース領域４およびドリフト領域２ｄとチャネルとをより確実に接続できる。また、トレンチ５の底面における絶縁領域１１の厚さ（空隙１０とゲート絶縁膜６との合計厚さ）は、トレンチ５の中央部において約１μｍ、トレンチ５の側面の近傍で５００ｎｍ（＝ｂ－ｃ）となる。
　なお、基板１を回転させる場合には、基板１の主面の法線方向から見て、全方位から斜めスパッタリングが行われる。このため、トレンチ５は、基板１の主面に垂直であり、かつ、任意の方向に沿った断面におけるトレンチ５の最大幅がほぼ同じ長さ（＝ａ）となるような形状を有することが好ましい。
　一方、上述したように、基板１を静止させた状態で斜めスパッタリングを行ってもよい。この場合、好ましくは、基板１の主面の法線方向から見て、少なくとも対向する２方向から斜めスパッタリングを行う。例えばストライプ形状のトレンチ５を用いる場合には、トレンチ５の長軸方向に対して、法線方向から斜めスパッタリングを行うことができる。基板１を回転させながらスパッタリングを行うと、基板１の主面の法線方向から見て、トレンチ５が長手にのびる長軸方向からもスパッタされることになる。トレンチ５の長軸方向の寸法が大きいと、長軸方向からスパッタされる際に、トレンチ５の底面まで粒子が到達する可能性がある。これに対し、基板１の主面の法線方向から見たスパッタ方向を、トレンチ５の長軸方向に垂直な２方向に限定すると、より確実にトレンチ底面に空隙１０を形成することができる。
　基板１の主面の法線方向から見て、トレンチ５の長軸方向に垂直な方向（第１の方向）、および第１の方向と対向する第２の方向からスパッタリングを行う場合、各スパッタ方向の基板１の主面に対する角度（スパッタ角）をθ（０°＜θ＜９０°）、これらのスパッタ方向を含む断面におけるトレンチ５の幅（ここでは短軸方向に沿った幅）をａ’、トレンチ５の深さをｂ、ゲート電極７の深さをｃ、ボディ領域３の深さをｄとすると、ゲート電極７の深さ（最大深さ）ｃはａ’×ｔａｎθとなる（ｃ＝ａ’×ｔａｎθ）。スパッタ角θは、下記式
       ｂ＞ａ’×ｔａｎθ＞ｄ
を満たすように設定されることが好ましい。これにより、トレンチ５の底面および底面から側面にかけてのコーナー部に電極材料が堆積されないようにしながら、ドリフト領域２ｄとボディ領域３との界面よりも深い位置まで電極材料を堆積させることが可能になる。さらに、トレンチ５の底面における絶縁領域１１の厚さが例えば３５０ｎｍより大きくなるようにスパッタ角θを設定すると（ｂ－ｃ（＝ｂ－ａ'×ｔａｎθ）＞３５０（ｎｍ））、トレンチ５の底部にかかる電界強度を４ＭＶ／ｃｍ以下まで抑制することが可能となる。
　図示する例では、空隙１０の厚さＤｖは、ゲート絶縁膜６の第１部分６ｂと導電膜７ａとのトレンチ５の側面近傍における距離（基板１の主面の法線に沿った距離）となる。厚さＤｖは、特に限定しないが、トレンチ５の底部に生じる電界集中をより効果的に低減するためには例えば２００ｎｍ以上であることが好ましい。
　続いて、図２Ｅに示すように、導電膜７ａ上に、トレンチ５を含む領域以外を開口させたレジスト１３を形成する。この後、レジスト１３をマスクとして導電膜７ａのドライエッチングを行うことにより、ゲート電極７を得る。ここでは、ゲート電極７は、トレンチ５の側面のうち少なくともボディ領域３上においてゲート絶縁膜６と接するように形成される。
　続いて、図２Ｆに示すように、ボディ領域３およびソース領域４と接するようにソース電極８を形成する。ソース電極８は、炭化珪素層２の上面上に、ボディ領域３とソース領域４とに跨るように配置される。具体的には、まず、炭化珪素層２およびゲート電極７を覆うように層間絶縁膜（図示せず）を形成する。次いで、層間絶縁膜に、ソース領域４の一部およびボディ領域３の一部を露出する開口部を設ける。この開口部内に導電膜（例えばＴｉなどの金属膜）を形成し、必要に応じてアニール処理を行う。これにより、ソース領域４およびボディ領域３とオーミック接触するソース電極８が得られる。
　また、基板１の裏面（主面と反対側）上にドレイン電極９を形成する。これにより、トレンチゲート構造を有するＭＩＳＦＥＴが得られる。
　ここで、トレンチ５の形状とスパッタ方向との関係を、例を挙げて説明する。
　図３（ａ）～（ｃ）は、それぞれ、レイアウトの異なるトレンチ５の平面形状を例示する図である。何れの例でも、トレンチ５の側面は基板の主面に垂直とする。
　図３（ａ）に示すように、基板１の主面の法線方向から見て円形状を有するトレンチ５では、基板の主面に垂直であり、かつ、任意の方向に沿った断面（例えば方向ｕ１～ｕ３に沿った断面）におけるトレンチ５の最大幅は、断面を切る方向によらず等しくなる。また、図３（ｂ）に示すように、上方から見て正多角形状（ここでは正六角形）を有するトレンチ５でも、基板の主面に垂直であり、かつ、任意の方向に沿った断面（例えば方向ｕ４～ｕ６に沿った断面）におけるトレンチ５の最大幅は、断面を切る方向によらず略等しくなる。このような場合、前述した式ｂ＞ａ×ｔａｎθ＞ｄ（ただし、ａ：トレンチ幅、ｂ：トレンチ５の深さ、ｄ：ボディ領域とドリフト領域との界面の深さ）を満たすスパッタ角θは、図中の破線で示すどの断面（方向ｕ１～ｕ３、あるいは方向ｕ４～ｕ６に沿った断面）においても略等しい。従って、ウエハを回転させながら、トレンチ５の側面全体に所定のスパッタ方向からスパッタリングを行うことにより、トレンチ５の底部に所望の厚さの空隙を形成することが可能になる。
　一方、図３（ｃ）に示すように、ストライプ形状のトレンチ５では、長軸方向（ストライプ形状の延びている方向）ｕ７に沿ったトレンチ５の幅は、長軸方向ｕ７に垂直な短軸方向ｕ８に沿ったトレンチ５の幅ａ’よりも大きい（例えば１０倍以上）。従って、この例では、短軸方向ｕ８に沿ったトレンチ５の幅ａ’を上記式に入力して角度をスパッタ角θとして、短軸方向に沿った２方向ｖ１、ｖ２から斜めスパッタリングを行うことが好ましい。これにより、トレンチ５の底部に所望の空隙を形成することが可能になる。
　図２を参照しながら前述した方法では、基板１に垂直な側面を有するトレンチ５を形成しているが、トレンチ５はテーパー形状を有していてもよい。図示する例では、トレンチ５の側面と底面とが垂直に交わって角部（コーナー部）が形成されているが、トレンチ５が順テーパー形状または逆テーパー形状を有する場合には、側面と底面とは垂直に交わらなくてもよい。また、角部がエッチングもしくはエッチング以外の工程で丸みを帯びていても、上記と同様の効果を得ることができる。なお、トレンチ５がテーパー形状を有する場合でも、テーパー角を幾何学的に考慮して前述の式ｂ＞ａ×ｔａｎθ＞ｄを変形し、スパッタ角θを算出することにより、トレンチ５の底部に所定の厚さの空隙を形成できる。
　上記方法によると、トレンチ５の底面とゲート電極７との間に、ゲート絶縁膜６および空隙１０が形成され、これらの両方の層が絶縁領域（絶縁層）１１として機能する。従って、トレンチ５の底面における絶縁領域１１の厚さを例えば４００ｎｍ以上まで大きくすることが可能となり、トレンチ５の底部近傍にかかる電界強度を４ＭＶ／ｃｍ以下まで抑制できる。一方、トレンチ５の側面に露出したボディ領域３の表面領域（チャネル部分）における絶縁領域１１の厚さは、ゲート絶縁膜６の厚さによって規定され、例えば７０ｎｍである。
　このように、トレンチ５の底部に選択的に空隙１０を配置することによって、トレンチ５の底面における絶縁領域１１の厚さを、トレンチ５の側面における絶縁領域１１の厚さよりも大きくできる。例えばトレンチ５の側面における厚さの３倍以上、好ましくは５倍以上にできる。また、トレンチ５側面およびトレンチ５底部における絶縁領域１１の厚さを、互いに独立して、任意に制御することができる。従って、トランジスタ特性を低下させることなく、トレンチ５の底部において絶縁領域１１に生じる電界強度を低減でき、絶縁破壊を抑制することが可能となる。
　また、トレンチ５の底部の炭化珪素を酸化して厚い熱酸化膜を形成することがないので、酸化に伴う基板１へのストレスが発生しにくく、炭化珪素層２への欠陥の導入が抑制される。その結果、長期信頼性を確保することが容易となる。
　本実施形態におけるトレンチ５の形状は図示する例に限定されない。トレンチ５の側面全体が略一定の傾斜角度を有する逆テーパー形状を有していてもよい。あるいは、トレンチは、例えば、中央付近で上部および底部よりも幅の狭い（開口の小さい）、くびれのある形状を有していてもよい。
　本発明の半導体装置の構成および製造方法は、上述した実施形態で説明した構成および製造方法に限定されない。例えば本発明におけるトレンチ５の深さは、ドリフト領域２ｄに達し、且つトレンチ５の底面に所望の絶縁領域１１を形成できる深さであればよく、上記実施形態で例示した深さに限定されない。また、ドリフト領域２ｄの厚さおよび不純物濃度も、所望される耐圧により決定されるものであり、上述した数値に限定されるものではない。上述した製造方法では、ゲート絶縁膜６として炭化珪素を熱酸化して熱酸化膜を形成したが、トレンチ５の形成後、ＣＶＤ法などを用いてゲート絶縁膜６を形成しても同様の効果を得ることができる。
　上記では、各実施形態の半導体装置の構成をｎチャネル型のＭＩＳＦＥＴを例に説明したが、本発明の半導体装置はｐチャネル型のＭＩＳＦＥＴであってもよい。ｐチャネル型のＭＩＳＦＥＴでは、ＳｉＣ基板１、ドリフト領域２ｄ、ソース領域４の導電型はｐ型、ボディ領域３の導電型はｎ型となる。
　また、上述した実施形態では、基板１として４Ｈ－ＳｉＣ基板を用いたが、他の結晶面や他のポリタイプのＳｉＣ基板を用いてもよい。また、４Ｈ－ＳｉＣ基板を用いる場合、そのＳｉ面に炭化珪素層２を形成し、Ｃ面にドレイン電極９を形成してもよいし、Ｃ面に炭化珪素層２、Ｓｉ面にドレイン電極９を形成してもよい。また、基板１としてＳｉＣ基板以外の半導体基板を用いてもよい。
　さらに、上述した実施形態の半導体装置１００では、炭化珪素層２はボディ領域３、ソース領域４およびドリフト領域２ｄを有するが、さらに他の構成要素を有していてもよい。例えば、ドリフト領域２ｄのうちトレンチ５の底面近傍に位置する部分に、電界緩和のための第２導電型の不純物層を有していてもよい。
　上述した実施形態の半導体装置は、何れも反転チャネル構造を有するＭＩＳＦＥＴであるが、本発明はボディ領域と導電型が異なるチャネル層を有するＭＩＳＦＥＴにも適用され、上記と同様の効果が得られる。
　図４は、ボディ領域と導電型が異なるチャネル層を有するＭＩＳＦＥＴを例示する断面図である。簡単のため、図１と同様の構成要素には、同じ参照符号を付し、説明を省略する。
　図４に示す半導体装置のユニットセルでは、トレンチ５の底面および側面上に、炭化珪素によって構成されるチャネル層１８が形成されている。チャネル層１８は、例えばエピタキシャル成長によって形成された第１導電型の炭化珪素層である。本実施形態におけるチャネル層１８は、本発明における第２半導体層に相当する。
　図４に示す半導体装置の製造方法は、半導体装置１００の製造方法と同様であってもよい。ただし、ゲート絶縁膜６を形成する前に、炭化珪素層２上およびトレンチ５の側面および底面上に、エピタキシャル成長によりチャネル層１８を形成する。その後、チャネル層１８の上にゲート絶縁膜６を形成する。ゲート絶縁膜６として、チャネル層１８の表面部分を酸化させて熱酸化膜を形成してもよい。
　さらに、本発明は縦型ＭＩＳＦＥＴに限定されず、炭化珪素層上に絶縁膜を介して電極が配置された構造を有する種々の半導体装置に適用され得る。例えば上記実施形態では、炭化珪素層（ドリフト領域）と同じ導電型の炭化珪素基板を用いてＭＩＳＦＥＴを製造しているが、炭化珪素層（ドリフト領域）と異なる導電型の炭化珪素基板を用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。ＩＧＢＴの場合、以上に説明したソース電極８、ドレイン電極９、ソース領域４は、順に、それぞれエミッタ電極、コレクタ電極、エミッタ領域（不純物領域）と呼ばれる。
　従って、以上に説明した半導体装置１００について、ドリフト領域、及びエミッタ領域の導電型をｎ型とし、基板及びボディ領域の導電型をｐ型とすると、ｎ型のＩＧＢＴを得ることができる。このとき、ｐ型基板とｎ型ドリフト層との間に、ｎ型のバッファ層を配置してもよい。また、ドリフト領域、及びエミッタ領域の導電型をｐ型とし、基板及びボディ領域の導電型をｎ型とすると、ｐ型のＩＧＢＴを得ることができる。このとき、ｎ型基板とｐ型ドリフト層との間に、ｐ型のバッファ層を配置してもよい。
　また、上記実施形態では、炭化珪素（ＳｉＣ）を用いた半導体装置を説明したが、その他のワイドバンドギャップ半導体、例えばＧａＮ、ＡｌＮ、ダイヤモンド等を用いた半導体装置にも適用でき、同様の効果が得られる。
　本発明は、ワイドバンドギャップ半導体を用いたＭＩＳＦＥＴなどの半導体装置、およびそれを備えた種々の制御装置や駆動装置に広く適用できる。本発明の半導体装置は、パワーデバイス、及びそれを用いたインテリジェントパワーモジュール、様々なパワーエレクトロニクス分野の製品に好適に適用され得る。
　１　　基板
　２　　炭化珪素層
　２ｄ　ドリフト領域
　３　　ボディ領域
　４　　ソース領域
　５　　トレンチ
　６　　ゲート絶縁膜
　７　　ゲート電極
　８　　ソース電極
　９　　ドレイン電極
　１０　空隙
　１１　絶縁領域
　１３　レジスト
　１８　チャネル層
　１００Ｕ　ユニットセル
　１００　半導体装置

Claims (17)

  1. 　基板と、
    　前記基板の主面上に配置された、ワイドバンドギャップ半導体によって構成された半導体層と、
    　前記半導体層に配置された、底面および側面を有するトレンチと、
    　前記トレンチの前記底面および前記側面上に配置された絶縁領域と、
    　前記トレンチ内に配置され、前記絶縁領域によって前記半導体層と絶縁された導電層とを備え、
    　前記絶縁領域は、前記トレンチの前記底面および前記側面上に配置されたゲート絶縁膜と、前記トレンチの底部において前記ゲート絶縁膜と前記導電層との間に配置された空隙とを含んでおり、
    　前記ゲート絶縁膜は、前記トレンチの前記側面の一部上で前記導電層と接し、前記トレンチの前記底面上で前記導電層と接しておらず、
    　前記トレンチの前記底面から前記導電層の下面までの前記絶縁領域の厚さは、前記トレンチの中央部で、前記トレンチの前記側面の近傍よりも大きい半導体装置。
  2. 　前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域と、前記ボディ領域上に配置された第１導電型の不純物領域とを含み、
    　前記トレンチは、前記不純物領域および前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有しており、
    　前記導電層の下面のうち前記トレンチの前記側面の近傍に位置する部分は、前記ボディ領域と前記ドリフト領域との界面よりも深い請求項１に記載の半導体装置。
  3. 　前記導電層の下面のうち前記トレンチの前記中央部に位置する部分は、前記ボディ領域と前記ドリフト領域との界面よりも浅い請求項２に記載の半導体装置。
  4. 　前記空隙は、前記トレンチの中央部で、前記トレンチの前記側面の近傍よりも厚い請求項１から３のいずれかに記載の半導体装置。
  5. 　前記トレンチの前記底面は、前記トレンチの前記中央部で前記トレンチの前記側面の近傍よりも深い請求項１から４のいずれかに記載の半導体装置。
  6. 　前記空隙は、前記トレンチの前記底面上、および、前記トレンチの前記底面と前記側面とによって構成されるコーナー部に配置されている請求項１から５のいずれかに記載の半導体装置。
  7. 　前記トレンチの前記底面から前記導電層の下面までの前記絶縁領域の厚さの最小値は、前記トレンチの前記側面における前記絶縁領域の厚さの５倍以上である請求項１から６のいずれかに記載の半導体装置。
  8. 　前記トレンチの前記側面に露出した前記ボディ領域と、前記ゲート絶縁膜との間に配置された、第１導電型の第２半導体層をさらに備える請求項２に記載の半導体装置。
  9. 　前記ワイドバンドギャップ半導体は炭化珪素である請求項１から８のいずれかに記載の半導体装置。
  10. 　前記ゲート絶縁膜はシリコン酸化膜であり、前記トレンチの前記底面上における前記ゲート絶縁膜の厚さは、前記トレンチの前記側面上における前記ゲート絶縁膜の厚さよりも小さい請求項９に記載の半導体装置。
  11. 　前記トレンチの前記底面における電界強度は４ＭＶ／ｃｍ未満である請求項１から１０のいずれかに記載の半導体装置。
  12. 　（Ａ）ワイドバンドギャップ半導体によって構成された半導体層が主面上に形成された基板を用意する工程と、
    　（Ｂ）前記半導体層に、底面および側面を有するトレンチを形成する工程と、
    　（Ｃ）前記トレンチの前記底面および前記側面上にゲート絶縁膜を形成する工程と、
    　（Ｄ）前記トレンチ内に、前記トレンチの前記側面の一部上において前記ゲート絶縁膜と接し、かつ、前記トレンチの前記底面上で前記ゲート絶縁膜と接しないように導電層を形成し、前記導電層と前記ゲート絶縁膜との間に空隙を画定することにより、前記空隙および前記ゲート絶縁膜によって構成される絶縁領域を得る工程であって、前記トレンチの前記底面から前記導電層の下面までの前記絶縁領域の厚さは、前記トレンチの中央部で、前記トレンチの前記側面の近傍よりも大きい、工程と
    を包含する半導体装置の製造方法。
  13. 　前記工程（Ａ）において、前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に配置された第２導電型のボディ領域と、前記ボディ領域上に配置された第１導電型の不純物領域とを含んでおり、
    　前記工程（Ｂ）において、前記トレンチは、前記不純物領域および前記ボディ領域を貫通し、前記ドリフト領域の内部に前記底面を有するように形成され、
    　前記工程（Ｄ）において、前記導電層の下面のうち前記トレンチの前記側面の近傍に位置する部分は、前記ボディ領域と前記ドリフト領域との界面よりも深い位置になるように、前記導電層を形成する、請求項１２に記載の半導体装置の製造方法。
  14. 　前記空隙は、前記トレンチの中央部で、前記トレンチの前記側面の近傍よりも厚い請求項１２または１３に記載の半導体装置の製造方法。
  15. 　前記工程（Ｄ）は、スパッタリング法により、前記導電層を構成する材料を、前記基板の前記主面の法線に対して傾斜した第１の方向から前記トレンチの前記側面上に堆積させる工程（Ｄ１）を含む請求項１３に記載の半導体装置の製造方法。
  16. 　前記工程（Ｄ１）は、前記基板の前記主面と平行な面内で前記基板を回転させながら、前記第１の方向から前記導電層を構成する材料を堆積させる工程であり、
    　前記第１の方向と前記基板の前記主面との間の角度θは、前記トレンチの幅をａ、前記トレンチの前記半導体層の表面からの深さをｂ、前記ボディ領域と前記ドリフト領域との界面の前記半導体層の表面からの深さをｄとすると、ｂ＞ａ×ｔａｎθ＞ｄであり、かつ、ｂ－ａ×ｔａｎθ＞３５０（ｎｍ）を満たすように設定される請求項１５に記載の半導体装置の製造方法。
  17. 　前記工程（Ｄ１）は、少なくとも前記第１の方向および前記第１の方向と対向する第２の方向から前記導電層を構成する材料を堆積させる工程であり、
    　前記第１の方向と前記基板の前記主面との間の角度θは、前記第１の方向を含む断面における前記トレンチの幅をａ’、前記トレンチの前記半導体層の表面からの深さをｂ、前記ボディ領域と前記ドリフト領域との界面の前記半導体層の表面からの深さをｄとすると、ｂ＞ａ’×ｔａｎθ＞ｄであり、かつ、ｂ－ａ’×ｔａｎθ＞３５０（ｎｍ）を満たすように設定される請求項１５に記載の半導体装置の製造方法。
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