JP2005079277A - 電界効果トランジスタ - Google Patents

Abstract

【課題】 チャネル部の改良によって、ソース・ドレインのショットキー障壁を低くして駆動力の向上をはかる。
【解決手段】 絶縁層１１上に格子緩和ＳｉＧｅ層１２と歪みＳｉ層１３を積層した半導体層と、歪みＳｉ層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、絶縁層１１上に半導体層のゲート電極直下のチャネル領域を挟むように形成されたソース・ドレイン１６，１７とを備えた電界効果トランジスタであって、ソース・ドレイン１６，１７は、半導体層のゲート直下の部分から絶縁層１１に至る部分まで、半導体層に対してショットキー接合を成している。
【選択図】 図１

Description

本発明は、半導体集積回路を構成する電界効果トランジスタに係わり、特にソース・ドレインにショットキー接合を利用した電界効果トランジスタに関する。

シリコン超集積回路の高機能化には、その構成要素である電界効果トランジスタの高性能化が必須である。素子の高性能化に対する指導原理はスケーリングであり、これまで微細化により素子性能の向上を進めてきた。ところが、今後は微細化の限界が指摘されており、特に浅い接合形成は深刻で、国際半導体ロードマップによると６５ｎｍ世代の１０〜２０ｎｍ接合（ドレイン・エクステンション部）の解は見えていない状況である。

近年、従来のｐｎ接合の代わりに、ソース・ドレインをショットキー接合にするＭＯＳＦＥＴが提案されている（例えば非特許文献１参照）。この文献１では、金属でソース・ドレイン部の電極を形成するので、不純物の拡散は利用せず、極めて浅い接合が可能となる。また、金属自体の抵抗は極めて低いので寄生抵抗の低減が達成できる、イオン注入プロセスを省略できプロセスが簡便となる、など種々の利点があり、次世代の電界効果トランジスタとして期待されている。
しかしながら、この種の電界効果トランジスタにあっては次のような問題があった。即ち、ショットキー接合をソース・ドレインに有するＭＯＳＦＥＴは、ソース端部に比較的大きなショットキー障壁が存在するため、電流駆動力の点で従来のＭＯＳＦＥＴに劣っているのが現状である。電流駆動力の向上にはショットキー障壁の低減が必須であるが、最適なメタル材料は見つかっておらず、特にｎ型ＭＯＳＦＥＴに関してこの問題は顕著である。
J. R. Tucker et al, Appl. Phys. Lett., vol. 65, no. 5, August 1994, pp. 618-620.

このように従来、ショットキー接合をソース・ドレインに有するＭＯＳＦＥＴは、浅い接合の限界を打破する非常に有望なトランジスタ構造であるが、ソース端部にショットキー障壁が存在するため、電流駆動力の点で従来ＭＯＳＦＥＴよりも劣ってしまう問題がある。

本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース・ドレインのショットキー接合を用いながら電流駆動力の向上をはかり得る電界効果トランジスタを提供することにある。

上記課題を解決するために本発明は、次のような構成を採用している。

即ち本発明は、絶縁層上に形成された、少なくとも表面部に格子歪みを有する半導体層と、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層のゲート電極直下のチャネル領域を挟むように前記絶縁層上に形成されたソース・ドレインとを具備した電界効果トランジスタであって、前記ソース・ドレインの少なくとも一方は、前記半導体層の前記ゲート直下の部分から前記絶縁層に至る部分まで、前記半導体層に対してショットキー接合を成していることを特徴とする。

ここで、本発明の望ましい実施態様としては次のものがあげられる。

(1) 半導体層は、格子緩和ＳｉＧｅ層上に歪みＳｉが形成されたものであること。

(2) ソース・ドレインの少なくとも一方は、金属若しくは金属シリサイド、又は金属とＳｉとＧｅの化合物であること。

(3) 絶縁層は、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された応力性の堆積膜であり、該堆積膜上に形成される半導体層に格子歪みを与えるものであること。

(4) ゲート絶縁膜は、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された応力性の堆積膜であり、該堆積膜上に形成される半導体層に格子歪みを与えるものであること。

(5) 半導体層は、ｐ型不純物が添加されたもので、ｎＭＯＳ形成基板であること。

(6) ソース・ドレインの上面は、半導体層の上面と同じ高さに形成されていること。

(7) ショットキー接合は、ゲート電極直下においてゲート電極の端部より僅かにゲート電極の内側に入り込んでいること。

(8) ショットキー接合面は、絶縁層側に対し表面側がゲート電極側に傾いていること。

また本発明は、ショットキー接合を利用した電界効果トランジスタにおいて、絶縁層上に形成された、格子緩和ＳｉＧｅ層上に歪みＳｉ層を形成してなるｎＭＯＳ形成用の第１の半導体層と、前記絶縁層上に前記第１の半導体層と離間して形成された、Ｇｅを含む材料からなるｐＭＯＳ形成用の第２の半導体層と、前記第１の半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、前記絶縁層上に前記第１の半導体層のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第１のソース・ドレインと、前記絶縁層上に前記第２の半導体層のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第２のソース・ドレインと、を具備してなることを特徴とする。

ここで、第２の半導体層はＳｉＧｅ又はＧｅであり、第１のソース・ドレインはＥｒシリサイド、又はＥｒとＳｉとＧｅの化合物であり、前記第２のソース・ドレインはＰｔとＳｉとＧｅの化合物、又はジャーマナイドであることが望ましい。

本発明によれば、チャネル部の半導体層に歪みを内包させることにより、従来のショットキーＭＯＳＦＥＴに比べて、同じ金属材料を用いても低いショットキー障壁が実現可能となり、駆動力の向上をはかることができる。従って、次世代の浅接合素子として、ソース・ドレインにショットキー接合を有する高速の微細ＣＭＯＳトランジスタを実現することが可能となる。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜１１が埋め込まれ、Ｓｉ酸化膜１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。ｎＭＯＳのチャネルとなる半導体層は、格子歪みが緩和されたシリコン・ゲルマニウム（ＳｉＧｅ）層１２と、その上に形成されたＳｉ層１３で構成され、厳密にはＳｉ層１３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層１３は格子歪みを内包している。歪みＳｉ層１３の上には、ゲート絶縁層１４を介してゲート電極１５が形成されている。一方、半導体層の両端にはソース・ドレイン１６，１７となる金属層が形成されている。ソース・ドレイン１６，１７になる金属層とチャネルになる歪みＳｉ層１３との界面には、金属／半導体接合、即ちショットキー接合が形成されている。

ソース・ドレイン１６，１７となる金属層は、Ａｇ，Ａｌ，Ａｕ，Ｃｒ，Ｃｕ，Ｈｆ，Ｍｇ，Ｍｏ，Ｎｉ，Ｐｂ，Ｐｄ，Ｐｔ，Ｔｉ，Ｗといった単体金属でも良いし、ＣｏＳｉ，ＣｒＳｉ，ＨｆＳｉ，ＩｒＳｉ，ＭｎＳｉ，ＭｏＳｉ，ＮｉＳｉ，ＰｄＳｉ，ＰｔＳｉ，ＲｈＳｉ，ＴａＳｉ，ＴｉＳｉ，ＷＳｉ，ＺｒＳｉ，ＥｒＳｉ等のＳｉ金属化合物（シリサイド）でも構わない。さらに、金属とＳｉとＧｅの化合物であっても構わない。シリサイドの成分比を含め、必要に応じて適宜、最良の材料を選択することができる。

ゲート電極１５は、多結晶Ｓｉの他、金属ゲートでも構わない。トランジスタのしきい値設計等を考慮し、最良の材料を選択することができる。ゲート絶縁層１４は、Ｓｉ酸化膜の他、高誘電率の絶縁層でも構わない。例えば、Ｓｉ₃Ｎ₄ ，Ａｌ₂Ｏ₃ ，Ｔａ₂Ｏ₅ ，ＴｉＯ₂ ，Ｌａ₂Ｏ₅ ，ＣｅＯ₂ ，ＺｒＯ₂ ，ＨｆＯ₂ ，ＳｒＴｉＯ₃ ，Ｐｒ₂Ｏ₃ 等がある。また、ＺｒシリケートやＨｆシリケートのように、Ｓｉ酸化物に金属イオンを混ぜた材料も有効である。トランジスタの世代を考慮し、最良の材料を選択することができる。

図２は、図１に示す電界効果トランジスタの効果を説明するための概念図であり、（ａ）は通常のＳｉと歪みＳｉにおけるバンド構造を示し、（ｂ）（ｃ）はショットキー障壁を示している。

良く知られているように、Ｓｉはバンド構造を有しており、図では価電子帯の端をＥｖ、伝導帯の端をＥｃと表記している。バンド構造は歪みにより変調を受ける。ＳｉＧｅ上に成長されたＳｉ層では、格子歪みを内包する場合、価電子帯，伝導帯ともエネルギー的に低くなるが、低下量は伝導帯の方が顕著である。真空準位と伝導帯Ｅｃのエネルギー差を半導体の電子親和力と定義するので、歪みによりＳｉの電子親和力が増加することと同義となる。

一方、ショットキー障壁は金属の仕事関数と半導体の電子親和力の差で定義される。通常のＳｉの場合、図ではショットキー障壁をφｂと表記している。一方、歪みＳｉの場合、伝導帯がΔＥｃだけ低下するので、電子親和力がΔＥｃだけ増加する。その結果、同じ金属を用いた場合でも、歪みＳｉでのショットキー障壁ψｂはφｂ−ΔＥｃとなり、ΔＥｃ分だけ減少する。このことは電子に対するショットキー障壁が低くなることを意味し、その分だけ電流駆動力の増大が期待できる。歪みＳｉの歪み量は、下地のＳｉＧｅ層のＧｅ濃度で決まる。Ｇｅ濃度を３０％にすることで、伝導帯は約０．２ｅＶ下がる。これは、電子に対してショットキー障壁を０．２ｅＶ下げることに相当する。Ｇｅ濃度を適宜調整することにより、ショットキー障壁を所望の値にチューニングすることができる。

図３は、図１に示す電界効果トランジスタの効果を説明するためのシミュレーション計算結果である。

ソース・ドレイン部の金属をＥｒシリサイドとし、φｂ＝０．３ｅＶとした。一方、下地ＳｉＧｅのＧｅ濃度を３０％とした歪みＳｉでは、ψｂ＝φｂ−ΔＥｃ＝０．１ｅＶとなる。図３は、ゲート長を０．１ミクロンとして、従来技術（通常のＳｉ）と本実施形態（歪みＳｉ）のゲート電圧−ドレイン電流特性をシミュレーション計算し、比較したものである。本実施形態では、ゲート電圧１Ｖにおいて、従来技術よりも１桁高いドレイン電流が得られており、高駆動電流の実現に向けて本実施形態が極めて有効であることが示された。

図４は、本実施形態における電界効果トランジスタの製造方法を説明するための工程断面図である。

まず、図４（ａ）に示すように、ｐ型Ｓｉ基板（図示せず）上にＳｉ酸化膜（埋め込み絶縁層）１１が埋め込まれ、その上に厚さ５ｎｍのＳｉＧｅ層１２を結晶化したＳＯＩ基板を準備する。ここで、ＳｉＧｅ層１２は格子歪みが十分に緩和されている。このような基板は、ｐ型Ｓｉ基板にＳｉＧｅ層１２をエピタキシャル成長で堆積した後に、酸素イオン注入とアニールで基板とＳｉＧｅ層間にＳｉ酸化膜１１を形成する、いわゆるＳＩＭＯＸ法を使って実現することができる。また、表面を酸化した基板と、表面にＳｉＧｅ層をエピタキシャル成長で堆積した基板を貼り合わせることでも実現できる。

次いで、図４（ｂ）に示すように、ＳｉＧｅ層１２上にエピタキシャル成長で厚さ５ｎｍのＳｉ層１３を堆積させる。エピタキシャル温度や成長膜厚を適宜調整することにより、Ｓｉ層１３に格子歪みを内包させることができる。

次いで、図４（ｃ）に示すように、歪みＳｉ層１３を酸化してゲート絶縁層１４を形成し、その上にゲート電極１５となる多結晶Ｓｉを堆積する。必要に応じて、砒素或いはボロンのドーピングを行った後、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンにゲート電極１５を加工する。ここで、ゲート長方向の長さは１０〜２０ｎｍとした。

次いで、ゲート電極１５の両側の歪みＳｉ層１３上にエルビウム（Ｅｒ）膜を堆積する。そして、このＥｒ膜を下地のＳｉと反応させることで、図４（ｄ）に示すように、ソース・ドレイン１６，１７となる領域にシリサイドを形成する。ここで、ゲート部とソース・ドレイン部のシリサイドが電気的に短絡しないよう必要に応じて、シリサイド加工前に側壁残し法等を用いてゲート側部に薄い絶縁層を形成することも可能である。

このように本実施形態によれば、ソース・ドレインをショットキー接合にしたｎＭＯＳＦＥＴにおいて、チャネルとなるＳｉ層１３に歪みを持たせることにより、ショットキー障壁を低くして電流駆動力の劣化を解消することができる。

これは、次のように説明される。即ち、格子緩和したＳｉＧｅ層１２上に形成された歪みＳｉチャネルの場合、伝導帯は下がり電子親和力は大きくなる。このため、金属部の仕事関数とＳｉ部の電子親和力の差で決まるショットキー障壁は、Ｓｉに歪みを内包させることで小さくすることができる。例えば、ＳｉＧｅ層１２のＧｅ濃度を３０％にすると、歪みＳｉチャネル伝導帯の低下分はおよそ０．２ｅＶに達する。従って、金属の材料を変えることなく、チャネルのエンジニアリングによってショットキー障壁を容易に低減でき、ショットキー接合をソース／ドレインに有するＭＯＳＦＥＴで高駆動電流が達成可能となる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第１の実施形態と異なるのは、ソース・ドレイン１６，１７のショットキー接合部分のみである。即ち本実施形態では、ゲート直下の半導体層表面から絶縁層１１に至るショットキー接合が、垂直に形成されるのではなく斜めに形成され、これによりチャネル領域がゲート電極１５側で狭く絶縁層１１側で広くなっている。

このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、ショットキー接合面を傾斜させているので、ゲート直下のチャネル表面に電界を集中させることができ、これにより電流駆動力のより一層の向上をはかることができる。

（第３の実施形態）
図６は、本発明の第３の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

ｐ型Ｓｉ基板（図示せず）中に応力性の絶縁層２１が埋め込まれ、この絶縁層２１の上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。チャネルとなる半導体層はＳｉ層１３のみで構成される。Ｓｉ層１３の上には、ゲート絶縁層１４を介してゲート電極１５が形成されている。

ここで、応力性の絶縁層２１としては、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された絶縁性の堆積膜が適切であり、詳細な技術は特開２００３−４５９９６号公報に開示されている。本実施形態では、ＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ₂Ｈ₅）₄）と酸素の気相反応にて、６５０℃，１Torrの条件で応力性の絶縁層２１を形成した。このような条件で形成された絶縁層２１は、堆積時に結合が疎な状態にあり、成膜後に厚さ方向に収縮するため、僅かにウェハーが上に反り凹状態になる。このため、Ｓｉ層１３の表面に引っ張り応力を与えると考えられる。

一方、歪みＳｉ層１３の両端にはソース・ドレイン１６，１７となる金属層が形成されている。ソース・ドレイン１６，１７となる金属層と、チャネルとなる歪みＳｉ層１３との界面には金属／半導体接合、即ちショットキー接合が形成されている。

このように本実施形態においては、応力性の絶縁層２１の存在によりＳｉ層１３は歪みを内包するため、Ｓｉ層１３はバンド変調を受ける。従って、第１の実施形態と同様に、ショットキー障壁を下げる効果があり、電流駆動力の向上をはかることができる。

（第４の実施形態）
図７は、本発明の第４の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。チャネルとなる半導体層はＳｉ層１３のみで構成される。Ｓｉ層１３の上には、応力性のゲート絶縁層２４を介してゲート電極１５が形成されている。

応力性のゲート絶縁層２４としては、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された絶縁性の堆積膜が適切である。本実施形態では、例えばＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ₂Ｈ₅）₄ ）と酸素の気相反応にて６５０℃，１Torrの条件で応力性のゲート絶縁膜２４を形成した。このような条件で形成された堆積膜は、堆積時に結合が疎な状態にあり、成膜後に厚さ方向に収縮するため、Ｓｉ層１３に歪みを与えると考えられる。

一方、歪みＳｉ層１３の両端にはソース・ドレイン１６，１７となる金属層が形成されている。ソース・ドレイン１６，１７となる金属層と、チャネルとなる歪みＳｉ層１３との界面は金属／半導体接合、即ちショットキー接合が形成されている。

このように本実施形態においても、応力性のゲート絶縁層２４の存在によりＳｉ層１３は歪みを内包させることができる。従って、第１の実施形態と同様に、ショットキー障壁を下げることができ、電流駆動力の向上をはかることができる。

なお、第３及び第４の実施形態を組み合わせ、Ｓｉ層１３の上下の絶縁膜を共に応力性の堆積膜とすることにより、Ｓｉ層１３により大きな歪みを与えることが可能となる。この場合、ショットキー障壁を更に下げることができ、電流駆動力の更なる向上をはかることが可能となる。

（第５の実施形態）
図８は、本発明の第５の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成された、いわゆるＣＭＯＳ構造となっている。

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。チャネルとなる半導体層は、格子歪みが緩和されたＳｉＧｅ層１２（３２，４２）とその上に形成されたＳｉ層１３（３３，４３）で構成され、厳密にはＳｉ層１３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層１３は格子歪みを内包している。

ここで、ｎＭＯＳを形成すべき歪みＳｉ層１３にはｐ型不純物が添加され、ｐＭＯＳを形成すべき歪みＳｉ層１３にはｎ型不純物が添加されている。以下、ｐ型不純物添加のＳｉ層１３を第１の歪みＳｉ層３３と記し、ｎ型不純物添加のＳｉ層１３を第２の歪みＳｉ層４３と記す。

第１の歪みＳｉ層３３上には、ゲート絶縁層３４を介してゲート電極３５が形成されている。一方、ＳｉＧｅ層３２，Ｓｉ層３３からなる半導体層の両端には、ソース・ドレイン３６，３７となる金属層が形成されている。また、第２の歪みＳｉ層４３上には、ゲート絶縁層４４を介してゲート電極４５が形成されている。一方、ＳｉＧｅ層４２，Ｓｉ層４３からなる半導体層の両端には、ソース・ドレイン４６，４７となる金属層が形成されている。

ここで、ソース・ドレインとして用いる金属層としては、ｎＭＯＳ部とｐＭＯＳ部では異なる材料を用いる。即ち、ｎＭＯＳ部には電子に対するショットキー障壁が低い材料、例えばＥｒＳｉ、又はＥｒＳｉＧｅを用いる。ｐＭＯＳ部には正孔に対するショットキー障壁が低い材料、例えばＰｔＳｉ、又はＥｒＳｉＧｅを用いる。なお、金属化合物の成分比は適宜調整するものとし、以後も構成元素のみを記述する。

このような構成であれば、チャネルとなるＳｉ層１３（３３，４３）に歪みを内包させることにより、第１の実施形態で詳述したとおり、各トランジスタの電流駆動力が大幅に改善され、その結果、高速なＣＭＯＳ動作が実現可能になる。

（第６の実施形態）
図９は、本発明の第６の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成された、いわゆるＣＭＯＳ構造となっている。

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。

ｎＭＯＳ部では、チャネルとなる半導体層は格子歪みが緩和されたＳｉＧｅ層３２と、その上に形成されたＳｉ層３３で構成され、厳密にはＳｉ層３３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層３３は格子歪みを内包している。歪みＳｉ層３３の上には、ゲート絶縁層３４を介してゲート電極３５が形成されている。一方、半導体層の両端にはソース・ドレイン３６，３７となる金属層が形成されている。金属層としては、電子に対するショットキー障壁が低い材料、例えばＥｒＳｉ又はＥｒＳｉＧｅを用いる。このように、チャネルとなるＳｉ層３３に歪みを内包させることにより、第１の実施形態で詳述したとおり、ｎＭＯＳトランジスタの電流駆動力が大幅に改善される。

ｐＭＯＳ部では、チャネルとなる半導体層はＳｉＧｅ層４２のみで構成される。ＳｉＧｅ層４２の上には、ゲート絶縁層４４を介してゲート電極４５が形成されている。一方、ＳｉＧｅ層４２の両端にはソース・ドレイン４６，４７となる金属層が形成されている。金属層としては、正孔に対するショットキー障壁が低い材料、例えばＰｔＳｉＧｅを用いる。

本実施形態では、ｎＭＯＳ部に関しては第１の実施形態と同様であるが、ｐＭＯＳ部に関しては、チャネルに歪みＳｉ層ではなくＳｉＧｅ層４２を用いる。正孔に対するショットキー障壁では、半導体部の価電子帯Ｅｖの位置が重要となる。第１の実施形態と同様の議論により、ショットキー障壁を下げるには、Ｅｖがエネルギー的に上昇することが好ましい。Ｓｉに比べＳｉＧｅの価電子帯はエネルギー的に高いので、ｐＭＯＳ動作としてはより高速性が実現できる。なお、ＳｉＧｅに歪みを与えるとＥｖはエネルギー的に下がることになるので、ＳｉＧｅに関してはむしろ歪みを与えない方が望ましい。

このように本実施形態によれば、ソース・ドレインをショットキー接合にしたＣＭＯＳＦＥＴにおいて、ｎＭＯＳに関しては歪みＳｉ層３３を用い、ｐＭＯＳに関しては格子緩和ＳｉＧｅ層４２を用いることにより、ｎＭＯＳ，ｐＭＯＳ共に電流駆動力の向上をはかることができ、先の第５の実施形態よりも高速なＣＭＯＳ動作が実現可能になる。

図１０は、図９で示した電界効果トランジスタの製造方法を示す断面図である。

まず、図１０（ａ）に示すように、ｐ型Ｓｉ基板（図示せず）上にＳｉ酸化膜からなる絶縁膜１１が埋め込まれ、その上にＳｉＧｅ層１２を結晶化した基板を準備する。続いて、ＳｉＧｅ層１２上にエピタキシャル成長でＳｉ層１３を堆積させる。エピタキシャル温度や成長膜厚を適宜調整することにより、Ｓｉ層１３に格子歪みを内包させることができる。

次いで、図１０（ｂ）に示すように、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンに半導体層を加工し、ＳｉＧｅ層１２，Ｓｉ層１３を、ｎＭＯＳ側のＳｉＧｅ層３２，Ｓｉ層３３と、ｐＭＯＳ側のＳｉＧｅ層４２，Ｓｉ層４３に分離する。さらに、ｐＭＯＳ部では、リソグラフィ技術とエッチング技術を組み合わせて、表面のＳｉ層４３も除去する。

次いで、図１０（ｃ）に示すように、ｎＭＯＳ側では歪みＳｉ層３３上にゲート絶縁膜を介してゲート電極３５を形成し、ｐＭＯＳ側ではＳｉＧｅ層４２上にゲート絶縁膜４４を介してゲート電極４５を形成する。具体的には、半導体層の表面にゲート絶縁層とゲート電極１５となる多結晶Ｓｉを堆積し、必要に応じて砒素或いはボロンのドーピングを行った後、リソグラフィ技術とエッチング技術を組み合わせて、所望のパターンにゲート電極を加工する。

次いで、図１０（ｄ）に示すように、ｎＭＯＳ部のみを開口し、エルビウム（Ｅｒ）を堆積した後にＳｉ又はＳｉＧｅと反応させることで、ソース・ドレイン３６，３７にＥｒＳｉ層又はＥｒＳｉＧｅ層を形成する。同様に、ｐＭＯＳ部のみを開口し、プラチナ（Ｐｔ）を堆積し、ＳｉＧｅと反応させることで、ソース・ドレイン３６，３７にＰｔＳｉＧｅ層を形成する。ここで、ゲート部とソース・ドレイン部のシリサイドが電気的に短絡しないよう、必要に応じてシリサイド加工前に、側壁残し法等を用いて、ゲート側部に薄い絶縁層を形成することも可能である。

（第７の実施形態）
図１１は、本発明の第７の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成された、いわゆるＣＭＯＳ構造となっている。

ｐ型Ｓｉ基板（図示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。

ｎＭＯＳ部では、チャネルとなる半導体層はＳｉＧｅ層３２と、その上に形成されたＳｉ層３３で構成され、厳密にはＳｉ層３３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層３３は格子歪みを内包している。歪みＳｉ層３３の上には、ゲート絶縁層３４を介してゲート電極３５が形成されている。一方、半導体層の両端にはソース・ドレイン３６，３７となる金属層が形成されている。この金属層としては、電子に対するショットキー障壁が低い材料、例えばＥｒＳｉ又はＥｒＳｉＧｅを用いる。このように、チャネルとなるＳｉ層３３に歪みを内包させることにより、第１の実施形態で詳述したとおり、ｎＭＯＳトランジスタの電流駆動力が大幅に改善される。

ｐＭＯＳ部では、チャネルとなる半導体層はＳｉ層４３のみで構成される。Ｓｉ層４３の上には、ゲート絶縁層４４を介してゲート電極４５が形成されている。一方、Ｓｉ層４３の両端にはソース・ドレイン４６，４７となる金属層が形成されている。この金属層としては、正孔に対するショットキー障壁が低い材料、例えばＰｔシリサイドを用いる。

本実施形態では、ｎＭＯＳ部に関しては第１の実施形態と同様であるが、ｐＭＯＳ部に関してはＳｉ層４３は歪みを内包していない。ｐＭＯＳ部に関しては、歪みを内包するより、価電子帯は僅かにエネルギー的に高いので、ｐＭＯＳ動作としてはより高速性が実現できる。

（第８の実施形態）
図１２は、本発明の第８の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。この実施形態は、同一基板上にｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成された、いわゆるＣＭＯＳ構造となっている。

ｐ型Ｓｉ基板（明示せず）中にＳｉ酸化膜からなる絶縁層１１が埋め込まれ、この絶縁層１１上にトランジスタのチャネルとなる半導体層が形成された、いわゆるＳＯＩ構造となっている。

ｎＭＯＳ部では、チャネルとなる半導体層はＳｉＧｅ層３２と、その上に形成されたＳｉ層３３で構成され、厳密にはＳｉ層３３がトランジスタのチャネルとして働く。さらに、格子整合によりＳｉ層３３は格子歪みを内包している。歪みＳｉ層３３の上には、ゲート絶縁層３４を介してゲート電極３５が形成されている。一方、半導体層の両端にはソース・ドレイン３６，３７となる金属層が形成されている。この金属層としては、電子に対するショットキー障壁が低い材料、例えばＥｒＳｉ又はＥｒＳｉＧｅを用いる。このように、チャネルとなるＳｉ層３３に歪みを内包させることにより、第１の実施形態で詳述したとおり、ｎＭＯＳトランジスタの電流駆動力が大幅に改善される。

ｐＭＯＳ部では、チャネルとなる半導体層はゲルマニウム（Ｇｅ）層５３のみで構成される。Ｇｅ層５３の上には、ゲート絶縁層４４を介してゲート電極４５が形成されている。一方、Ｇｅ層５３の両端にはソース・ドレイン４６，４７となる金属層が形成されている。この金属層としては、正孔に対するショットキー障壁が低い材料、例えばＰｔＧｅ（Ｐｔジャーマナイド）を用いる。

本実施形態では、ｎＭＯＳ部に関しては第１の実施形態と同様であるが、ｐＭＯＳ部に関しては、ｐＭＯＳ部に関してはチャネルに歪みＳｉ層ではなくＧｅ層５３を用いる。Ｓｉ，ＳｉＧｅに比べてＧｅの価電子帯はエネルギー的に高いので、ｐＭＯＳ動作としてはより高速性が実現できる。さらに、第６の実施形態でも説明したように、Ｇｅ層５３には歪みを与えないので、Ｅｖがエネルギー的に下がることによる電流駆動力の低下もない。

従って本実施形態によれば、ソース・ドレインをショットキー接合にしたＣＭＯＳＦＥＴにおいて、ｎＭＯＳに関しては歪みＳｉ層３３を用い、ｐＭＯＳに関しては格子緩和Ｇｅ層４２を用いることにより、ｎＭＯＳ，ｐＭＯＳ共に電流駆動力の向上をはかることができ、先の第６の実施形態よりも高速なＣＭＯＳ動作が実現可能になる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、チャネル部を構成する半導体として歪みＳｉを用いたが、歪みＳｉに限らず他の半導体を用いることも可能である。さらに、半導体層としてＳＯＩ構造を採用しているが、通常のバルクＳｉをベースにすることも可能である。また、ソース・ドレインの両方に金属（純金属，シリサイド，金属とＳｉとＧｅの化合物を含む）を使っているが、必要に応じて、一方を金属、他方を不純物拡散層とするトランジスタ構造も可能である。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

第１の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 図１に示す電界効果トランジスタの効果を説明するための概念図。 図１に示す電界効果トランジスタの効果を説明するためのシミュレーション計算結果を示す図。 図１の電界効果トランジスタの製造方法を説明するための工程断面図。 第２の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 第３の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 第４の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 第５の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 第６の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 図９の電界効果トランジスタの製造方法を説明するための工程断面図。 第７の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 第８の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。

符号の説明

１１…埋め込み絶縁層
１２，３２，４２…格子緩和ＳｉＧｅ層
１３，３３…歪みＳｉ層
１４，３４，４４…ゲート絶縁膜
１５，３５，４５…ゲート電極
１６，３６，４６…ソース
１７，３７，４７…ドレイン
２１…応力性の埋め込み絶縁層
２４…応力性のゲート絶縁膜
４３…格子緩和Ｓｉ層
５３…Ｇｅ層

Claims (6)

1. 絶縁層上に形成された、少なくとも表面部に格子歪みを有する半導体層と、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体層のゲート電極直下のチャネル領域を挟むように前記絶縁層上に形成されたソース・ドレインとを具備した電界効果トランジスタであって、
   前記ソース・ドレインの少なくとも一方は、前記半導体層の前記ゲート直下の部分から前記絶縁層に至る部分まで、前記半導体層に対してショットキー接合を成していることを特徴とする電界効果トランジスタ。
2. 前記半導体層は、格子緩和ＳｉＧｅ層上に歪みＳｉが形成されたものであることを特徴とする請求項１記載の電界効果トランジスタ。
3. 前記ソース・ドレインの少なくとも一方は、金属若しくは金属シリサイド、又は金属とＳｉとＧｅの化合物であることを特徴とする請求項１又は２記載の電界効果トランジスタ。
4. 前記絶縁層は、金属又は半導体を含む化合物と、酸素又は酸素を含む化合物との気相反応で形成された堆積膜であり、該堆積膜上に形成される前記半導体層に格子歪みを与えるものであることを特徴とする請求項１記載の電界効果トランジスタ。
5. 絶縁層上に形成された、格子緩和ＳｉＧｅ層上に歪みＳｉ層を形成してなるｎＭＯＳ形成用の第１の半導体層と、
   前記絶縁層上に前記第１の半導体層と離間して形成された、Ｇｅを含む材料からなるｐＭＯＳ形成用の第２の半導体層と、
   前記第１の半導体層上にゲート絶縁膜を介して形成された第１のゲート電極と、
   前記第２の半導体層上にゲート絶縁膜を介して形成された第２のゲート電極と、
   前記絶縁層上に前記第１のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第１のソース・ドレインと、
   前記絶縁層上に前記第２のゲート電極直下のチャネル領域を挟むように形成され、かつ該半導体層とショットキー接合を成すように形成された第２のソース・ドレインと、
   を具備してなることを特徴とする電界効果トランジスタ。
6. 前記第２の半導体層はＳｉＧｅ又はＧｅであり、前記第１のソース・ドレインはＥｒシリサイド、又はＥｒとＳｉとＧｅの化合物であり、前記第２のソース・ドレインはＰｔとＳｉとＧｅの化合物、又はジャーマナイドであることを特徴とする請求項５記載の電界効果トランジスタ。

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