JP2003037206A - 電子部品実装基板及びその製造方法 - Google Patents
電子部品実装基板及びその製造方法Info
- Publication number
- JP2003037206A JP2003037206A JP2001223377A JP2001223377A JP2003037206A JP 2003037206 A JP2003037206 A JP 2003037206A JP 2001223377 A JP2001223377 A JP 2001223377A JP 2001223377 A JP2001223377 A JP 2001223377A JP 2003037206 A JP2003037206 A JP 2003037206A
- Authority
- JP
- Japan
- Prior art keywords
- plating
- electrode layer
- electronic component
- electrode
- plated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/141—Analog devices
- H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electroplating Methods And Accessories (AREA)
- Other Surface Treatments For Metallic Materials (AREA)
Abstract
(57)【要約】
【課題】 電子部品実装用の基板に設ける電極構造を工
夫して、ＧＨｚ帯等の高周波対応電子部品のワイヤボン
ディングに最適な電極を構成できるようにする。 【解決手段】 電子部品を実装するための基板１１と、
この基板１１に設けられた電極１２とを備え、この電極
１２は基板１１の銅箔をパターニングして形成されたメ
ッキ下地電極層１２Ａと、このメッキ下地電極層１２Ａ
上に導電部材をメッキ積層されたメッキ中間電極層１２
Ｂと、これらのメッキ下地電極層１２Ａ及びメッキ中間
電極層１２Ｂを他の導電部材で被覆し全体を包み込んだ
メッキ被覆電極層１２Ｃとを有するものである。この構
成によって、当該メッキ下地電極層１２Ａとメッキ中間
電極層１２Ｂを芯材とし、これら電極層を他の導電部材
から成るメッキ被覆電極層１２Ｃで被覆し全体を包み込
んだ複合電極構造の配線電極や端子電極を提供すること
ができる。
夫して、ＧＨｚ帯等の高周波対応電子部品のワイヤボン
ディングに最適な電極を構成できるようにする。 【解決手段】 電子部品を実装するための基板１１と、
この基板１１に設けられた電極１２とを備え、この電極
１２は基板１１の銅箔をパターニングして形成されたメ
ッキ下地電極層１２Ａと、このメッキ下地電極層１２Ａ
上に導電部材をメッキ積層されたメッキ中間電極層１２
Ｂと、これらのメッキ下地電極層１２Ａ及びメッキ中間
電極層１２Ｂを他の導電部材で被覆し全体を包み込んだ
メッキ被覆電極層１２Ｃとを有するものである。この構
成によって、当該メッキ下地電極層１２Ａとメッキ中間
電極層１２Ｂを芯材とし、これら電極層を他の導電部材
から成るメッキ被覆電極層１２Ｃで被覆し全体を包み込
んだ複合電極構造の配線電極や端子電極を提供すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧＨｚ帯等の超高
周波用のＭＭＩＣ（Ｍicrowave Ｍonolithic ＩＣ）に
適用して好適な電子部品実装基板及びその製造方法に関
するものである。詳しくは、電子部品実装用の基板に複
合電極を備え、メッキ下地電極層とメッキ中間電極層を
芯材とし、これら電極層を他の導電部材から成るメッキ
被覆電極層で被覆し全体を包み込んで複合電極を構成し
て、ＧＨｚ帯等の高周波対応の電子部品のワイヤボンデ
ィングに最適な配線電極等を構成できるようにしたもの
である。
周波用のＭＭＩＣ（Ｍicrowave Ｍonolithic ＩＣ）に
適用して好適な電子部品実装基板及びその製造方法に関
するものである。詳しくは、電子部品実装用の基板に複
合電極を備え、メッキ下地電極層とメッキ中間電極層を
芯材とし、これら電極層を他の導電部材から成るメッキ
被覆電極層で被覆し全体を包み込んで複合電極を構成し
て、ＧＨｚ帯等の高周波対応の電子部品のワイヤボンデ
ィングに最適な配線電極等を構成できるようにしたもの
である。
【０００２】
【従来の技術】近年、半導体装置の製造技術の発展に伴
い、ＧＨｚ帯等の超高周波用の半導体集積回路装置を製
造するに至っている。この種の半導体集積回路装置は携
帯電話機等に組み込む場合を想定している。高周波対応
の半導体装置では、動作周波数の低い半導体装置に比べ
て、半導体素子と配線電極とを接続する場合を一つに例
を取っても、高周波信号による高周波抵抗を考慮する必
要がある。これは高周波抵抗が増加すると高周波増幅利
得が低下してしまい、受信感度等に悪影響を与える。こ
の原因を除くために高周波抵抗を低くする。
い、ＧＨｚ帯等の超高周波用の半導体集積回路装置を製
造するに至っている。この種の半導体集積回路装置は携
帯電話機等に組み込む場合を想定している。高周波対応
の半導体装置では、動作周波数の低い半導体装置に比べ
て、半導体素子と配線電極とを接続する場合を一つに例
を取っても、高周波信号による高周波抵抗を考慮する必
要がある。これは高周波抵抗が増加すると高周波増幅利
得が低下してしまい、受信感度等に悪影響を与える。こ
の原因を除くために高周波抵抗を低くする。
【０００３】図７は従来例に係る電子部品実装基板１０
の配線電極２の構造例を示す断面図である。図７に示す
電子部品実装基板１０は動作周波数が低い電子部品を実
装するための基板１を有している。この基板１には少な
くとも片面金属箔を有した有機基板等が使用され、電子
部品をワイヤボンディング法により接続するための配線
電極２が設けられている。
の配線電極２の構造例を示す断面図である。図７に示す
電子部品実装基板１０は動作周波数が低い電子部品を実
装するための基板１を有している。この基板１には少な
くとも片面金属箔を有した有機基板等が使用され、電子
部品をワイヤボンディング法により接続するための配線
電極２が設けられている。
【０００４】この配線電極２は銅箔をパターニングして
形成された銅層２Ａを芯材にして、順次、ニッケルメッ
キ及び金メッキを施して形成されるものである。つま
り、配線電極２は芯材の銅層２Ａをニッケル層３及び金
層４が包括する形状になっている。ニッケル層３はワイ
ヤボンディング時にキャピラリの衝撃を受け止めるため
に設けられる。キャピラリとは金線等によりワイヤボン
ディングする際に使用される治具をいい、金属又はセラ
ミックスで構成された治具先端で金線を強力に配線電極
２等に加圧するようになされる。
形成された銅層２Ａを芯材にして、順次、ニッケルメッ
キ及び金メッキを施して形成されるものである。つま
り、配線電極２は芯材の銅層２Ａをニッケル層３及び金
層４が包括する形状になっている。ニッケル層３はワイ
ヤボンディング時にキャピラリの衝撃を受け止めるため
に設けられる。キャピラリとは金線等によりワイヤボン
ディングする際に使用される治具をいい、金属又はセラ
ミックスで構成された治具先端で金線を強力に配線電極
２等に加圧するようになされる。
【０００５】
【発明が解決しようとする課題】ところで、ＧＨｚ帯等
の超高周波用の半導体集積回路装置の製造に、通常の配
線電極２の構造をそのまま適用すると、以下のような問
題がある。 この構造によれば、ニッケル層３及び金層４が芯材
の銅層２Ａを包括する形状になっているので、ＧＨｚ帯
等の高周波信号を配線電極２に通電したとき、配線電極
２の表面に高周波電流が流れ、高周波抵抗が一段と大き
くなる。ニッケルの欠点は電気抵抗が銅や金に比べて３
倍以上大きいことである。 この高周波抵抗が増加すると高周波増幅利得等が低
下して受信感度や送信出力等を低下させる原因となる。
金層４は価格的にも厚くできないので、通常数μｍ以下
になされ、高周波使用時にニッケル層３の影響が出る。
特に、１ＧＨｚ以上で使用される高周波パッケージでこ
のニッケル層３の影響が著しい。 因みにワイヤボンディング法において、配線電極２
からニッケル層３を省略すると、金層４の下部の銅層２
Ａが軟弱なことから、キャピラリの熱圧着力が金層４及
び銅層２Ａに吸収されて接続不良の原因となる。
の超高周波用の半導体集積回路装置の製造に、通常の配
線電極２の構造をそのまま適用すると、以下のような問
題がある。 この構造によれば、ニッケル層３及び金層４が芯材
の銅層２Ａを包括する形状になっているので、ＧＨｚ帯
等の高周波信号を配線電極２に通電したとき、配線電極
２の表面に高周波電流が流れ、高周波抵抗が一段と大き
くなる。ニッケルの欠点は電気抵抗が銅や金に比べて３
倍以上大きいことである。 この高周波抵抗が増加すると高周波増幅利得等が低
下して受信感度や送信出力等を低下させる原因となる。
金層４は価格的にも厚くできないので、通常数μｍ以下
になされ、高周波使用時にニッケル層３の影響が出る。
特に、１ＧＨｚ以上で使用される高周波パッケージでこ
のニッケル層３の影響が著しい。 因みにワイヤボンディング法において、配線電極２
からニッケル層３を省略すると、金層４の下部の銅層２
Ａが軟弱なことから、キャピラリの熱圧着力が金層４及
び銅層２Ａに吸収されて接続不良の原因となる。
【０００６】そこで、この発明はこのような従来の課題
を解決したものであって、電子部品実装用の基板に設け
る電極構造を工夫して、ＧＨｚ帯等の高周波対応電子部
品のワイヤボンディングに最適な配線電極等を構成でき
るようにした電子部品実装基板及びその製造方法を提供
することを目的とする。
を解決したものであって、電子部品実装用の基板に設け
る電極構造を工夫して、ＧＨｚ帯等の高周波対応電子部
品のワイヤボンディングに最適な配線電極等を構成でき
るようにした電子部品実装基板及びその製造方法を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上述した課題は、電子部
品を実装するための金属箔を有した基板と、この基板に
設けられた電極とを備え、この電極は基板の金属箔をパ
ターニングして形成されたメッキ下地電極層と、このメ
ッキ下地電極層上に導電部材をメッキ積層されたメッキ
中間電極層と、これらのメッキ下地電極層及びメッキ中
間電極層を他の導電部材で被覆し全体を包み込んだメッ
キ被覆電極層とを有することを特徴とする電子部品実装
基板によって解決される。
品を実装するための金属箔を有した基板と、この基板に
設けられた電極とを備え、この電極は基板の金属箔をパ
ターニングして形成されたメッキ下地電極層と、このメ
ッキ下地電極層上に導電部材をメッキ積層されたメッキ
中間電極層と、これらのメッキ下地電極層及びメッキ中
間電極層を他の導電部材で被覆し全体を包み込んだメッ
キ被覆電極層とを有することを特徴とする電子部品実装
基板によって解決される。
【０００８】本発明に係る電子部品実装基板によれば、
当該メッキ下地電極層とメッキ中間電極層を芯材とし、
これら電極層を他の導電部材から成るメッキ被覆電極層
で被覆し全体を包み込んだ構造の複合電極を形成するこ
とができる。しかも、メッキ下地電極層及びメッキ被覆
電極層に抵抗の小さい銅や金等の導電部材を使用し、メ
ッキ中間電極層に比較的硬いニッケル等の導電部材を使
用することにより、ＧＨｚ帯等の高周波対応の電子部品
のワイヤボンディングに最適な電極構造を提供すること
ができる。
当該メッキ下地電極層とメッキ中間電極層を芯材とし、
これら電極層を他の導電部材から成るメッキ被覆電極層
で被覆し全体を包み込んだ構造の複合電極を形成するこ
とができる。しかも、メッキ下地電極層及びメッキ被覆
電極層に抵抗の小さい銅や金等の導電部材を使用し、メ
ッキ中間電極層に比較的硬いニッケル等の導電部材を使
用することにより、ＧＨｚ帯等の高周波対応の電子部品
のワイヤボンディングに最適な電極構造を提供すること
ができる。
【０００９】本発明に係る電子部品実装基板の製造方法
は少なくとも一方の面に金属箔を有した絶縁性の基板に
電極を製造する方法であって、基板の金属箔をパターニ
ングしてメッキ下地電極層を形成する工程と、メッキ下
地電極を取り囲むように、かつ、該メッキ下地電極層の
厚さよりも高くなるようにマスク部材を形成する工程
と、このマスク部材を型枠にしてメッキ下地電極層に所
望の導電部材をメッキする工程とを含むことを特徴とす
るものである。
は少なくとも一方の面に金属箔を有した絶縁性の基板に
電極を製造する方法であって、基板の金属箔をパターニ
ングしてメッキ下地電極層を形成する工程と、メッキ下
地電極を取り囲むように、かつ、該メッキ下地電極層の
厚さよりも高くなるようにマスク部材を形成する工程
と、このマスク部材を型枠にしてメッキ下地電極層に所
望の導電部材をメッキする工程とを含むことを特徴とす
るものである。
【００１０】本発明に係る電子部品実装基板の製造方法
によれば、少なくとも一方の面に金属箔を有した絶縁性
の基板に電極を形成する場合、マスク部材の高さをｈと
し、メッキ下地電極の厚みをｔとすると、メッキ下地電
極上に、サイドエッジが垂直に切り立った所望の導電部
材から成る（ｈ−ｔ）の厚みのメッキ中間電極を積み上
げることができる。しかも、メッキ下地電極層上のみに
導電部材が積層され、メッキ下地電極層の側面にはメッ
キされない。
によれば、少なくとも一方の面に金属箔を有した絶縁性
の基板に電極を形成する場合、マスク部材の高さをｈと
し、メッキ下地電極の厚みをｔとすると、メッキ下地電
極上に、サイドエッジが垂直に切り立った所望の導電部
材から成る（ｈ−ｔ）の厚みのメッキ中間電極を積み上
げることができる。しかも、メッキ下地電極層上のみに
導電部材が積層され、メッキ下地電極層の側面にはメッ
キされない。
【００１１】従って、マスク部材を除去した後に、この
メッキ下地電極の側面、メッキ中間電極の側面及び該メ
ッキ中間電極の上面を覆うように更に、他の導電部材を
メッキすることにより、当該メッキ下地電極とメッキ中
間電極を芯材とし、これら電極を他の導電部材で被覆し
た複合電極構造を実現することができる。
メッキ下地電極の側面、メッキ中間電極の側面及び該メ
ッキ中間電極の上面を覆うように更に、他の導電部材を
メッキすることにより、当該メッキ下地電極とメッキ中
間電極を芯材とし、これら電極を他の導電部材で被覆し
た複合電極構造を実現することができる。
【００１２】本来、電気抵抗の低い銅層等を有効に使用
した複合電極構造の配線電極や端子電極を形成するこ
と、及び、その複合電極形状を制御することにより、イ
ンピーダンス制御を配慮した高周波用の電子部品実装基
板を提供することができるようになる。
した複合電極構造の配線電極や端子電極を形成するこ
と、及び、その複合電極形状を制御することにより、イ
ンピーダンス制御を配慮した高周波用の電子部品実装基
板を提供することができるようになる。
【００１３】
【発明の実施の形態】続いて、この発明に係る電子部品
実装基板及びその製造方法の一実施の形態について、図
面を参照しながら説明をする。 （１）実施形態 図１は本発明に係る実施形態としての電子部品実装基板
１００の電極構造例を示す断面図である。この実施形態
では電子部品実装用の基板に複合電極構造の電極を備
え、メッキ下地電極層とメッキ中間電極層を芯材とし、
これら電極層を他の導電部材から成るメッキ被覆電極層
で被覆し全体を包み込んで、ＧＨｚ帯等の高周波対応の
電子部品のワイヤボンディングに最適な電極構造を提供
できるようにしたものである。
実装基板及びその製造方法の一実施の形態について、図
面を参照しながら説明をする。 （１）実施形態 図１は本発明に係る実施形態としての電子部品実装基板
１００の電極構造例を示す断面図である。この実施形態
では電子部品実装用の基板に複合電極構造の電極を備
え、メッキ下地電極層とメッキ中間電極層を芯材とし、
これら電極層を他の導電部材から成るメッキ被覆電極層
で被覆し全体を包み込んで、ＧＨｚ帯等の高周波対応の
電子部品のワイヤボンディングに最適な電極構造を提供
できるようにしたものである。
【００１４】図１に示す電子部品実装基板１００は電子
部品を実装するための基板１１を有している。この基板
１１には少なくとも片面金属箔を有した有機基板等が使
用され、電子部品を接続するための電極１２が設けられ
ている。この電極１２は金属箔の一例となる銅箔をパタ
ーニングして形成されたメッキ下地電極層１２Ａを有し
ている。このメッキ下地電極層１２Ａ上にはメッキ中間
電極層１２Ｂが設けられ、導電部材の一例となるニッケ
ルをメッキして積層されたものである。
部品を実装するための基板１１を有している。この基板
１１には少なくとも片面金属箔を有した有機基板等が使
用され、電子部品を接続するための電極１２が設けられ
ている。この電極１２は金属箔の一例となる銅箔をパタ
ーニングして形成されたメッキ下地電極層１２Ａを有し
ている。このメッキ下地電極層１２Ａ上にはメッキ中間
電極層１２Ｂが設けられ、導電部材の一例となるニッケ
ルをメッキして積層されたものである。
【００１５】これらのメッキ下地電極層１２Ａ及びメッ
キ中間電極層１２Ｂはメッキ被覆電極層１２Ｃによって
被覆され全体を包み込むようになされる。メッキ被覆電
極層１２Ｃは他の導電部材の一例となる金メッキによっ
て構成される。
キ中間電極層１２Ｂはメッキ被覆電極層１２Ｃによって
被覆され全体を包み込むようになされる。メッキ被覆電
極層１２Ｃは他の導電部材の一例となる金メッキによっ
て構成される。
【００１６】次に、電子部品実装基板１００の形成方法
について説明をする。図２Ａ〜Ｄは電子部品実装基板１
００の形成例を示す断面図である。この実施形態では少
なくとも一方の面に絶縁性の基板の一例となる銅箔１１
Ａを有した有機基板１１に電極１２を製造する場合を前
提とする。これを製造条件にして、図２Ａに示す片面銅
箔付き有機基板１１上にレジスト膜１８を選択的に形成
する。レジスト膜１８は例えば以下のように形成する。
有機基板１１の銅箔１１Ａの全面に図示しないレジスト
を塗布する。その後、電極パターンを焼き付けたレチク
ルをマスクにしてレジストを露光する。その後、レジス
トを現像する。これにより、レジスト膜１８が形成され
る。
について説明をする。図２Ａ〜Ｄは電子部品実装基板１
００の形成例を示す断面図である。この実施形態では少
なくとも一方の面に絶縁性の基板の一例となる銅箔１１
Ａを有した有機基板１１に電極１２を製造する場合を前
提とする。これを製造条件にして、図２Ａに示す片面銅
箔付き有機基板１１上にレジスト膜１８を選択的に形成
する。レジスト膜１８は例えば以下のように形成する。
有機基板１１の銅箔１１Ａの全面に図示しないレジスト
を塗布する。その後、電極パターンを焼き付けたレチク
ルをマスクにしてレジストを露光する。その後、レジス
トを現像する。これにより、レジスト膜１８が形成され
る。
【００１７】そして、図２Ａに示したレジスト膜１８を
マスクにして余分な銅箔１１Ａを選択的にエッチングし
て除去する。これにより、図２Ｂに示す有機基板１１の
一方の面にメッキ下地電極層１２Ａを形成することがで
きる。その後、図２Ｃに示すメッキ下地電極層１２Ａを
取り囲むように、かつ、このメッキ下地電極層１２Ａの
厚さよりも高くなるようにマスク部材１９を形成する。
このマスク部材１９は例えば以下のように形成する。
マスクにして余分な銅箔１１Ａを選択的にエッチングし
て除去する。これにより、図２Ｂに示す有機基板１１の
一方の面にメッキ下地電極層１２Ａを形成することがで
きる。その後、図２Ｃに示すメッキ下地電極層１２Ａを
取り囲むように、かつ、このメッキ下地電極層１２Ａの
厚さよりも高くなるようにマスク部材１９を形成する。
このマスク部材１９は例えば以下のように形成する。
【００１８】まず、メッキ下地電極層１２Ａを有した有
機基板１１の全面にフォトレジストを形成する。フォト
レジストにはメッキ下地電極層１２Ａの厚さよりも厚い
ドライフィルムが使用される。その後、電極パターンを
焼き付けたレチクルをマスクにしてドライフィルムを露
光する。その後、ドライフィルムを現像する。これによ
り、メッキ下地電極層１２Ａを取り囲み、このメッキ下
地電極層１２Ａの厚さよりも高くなったマスク部材１９
を形成することができる。
機基板１１の全面にフォトレジストを形成する。フォト
レジストにはメッキ下地電極層１２Ａの厚さよりも厚い
ドライフィルムが使用される。その後、電極パターンを
焼き付けたレチクルをマスクにしてドライフィルムを露
光する。その後、ドライフィルムを現像する。これによ
り、メッキ下地電極層１２Ａを取り囲み、このメッキ下
地電極層１２Ａの厚さよりも高くなったマスク部材１９
を形成することができる。
【００１９】その後、図２Ｃに示したマスク部材１９を
型枠にしてメッキ下地電極上に所望の導電部材を無電解
メッキする。このとき、無電解メッキ液にはニッケルメ
ッキ液が使用される。厚いフォトレジストを使用してメ
ッキを行うので、断面形状が安定したメッキ中間電極層
１２Ｂが得られる。
型枠にしてメッキ下地電極上に所望の導電部材を無電解
メッキする。このとき、無電解メッキ液にはニッケルメ
ッキ液が使用される。厚いフォトレジストを使用してメ
ッキを行うので、断面形状が安定したメッキ中間電極層
１２Ｂが得られる。
【００２０】これにより、図２Ｄに示すメッキ下地電極
層１２Ａ上にメッキ中間電極層１２Ｂを形成することが
できる。その後、ドライフィルムを除去し、これらのメ
ッキ下地電極層１２Ａ及びメッキ中間電極層１２Ｂを無
電解メッキする。このとき、無電解メッキ液には無電解
金メッキ液が使用される。このメッキによってメッキ下
地電極層１２Ａ及びメッキ中間電極層１２Ｂがメッキ被
覆電極層１２Ｃによって被覆され全体を包み込むように
なされる。
層１２Ａ上にメッキ中間電極層１２Ｂを形成することが
できる。その後、ドライフィルムを除去し、これらのメ
ッキ下地電極層１２Ａ及びメッキ中間電極層１２Ｂを無
電解メッキする。このとき、無電解メッキ液には無電解
金メッキ液が使用される。このメッキによってメッキ下
地電極層１２Ａ及びメッキ中間電極層１２Ｂがメッキ被
覆電極層１２Ｃによって被覆され全体を包み込むように
なされる。
【００２１】この結果、電極断面の外周面の金層がニッ
ケル層を介さずに直接銅箔面に接続された構造となり、
図１に示したメッキ被覆電極層１２Ｃにより覆われた電
極１２が完成する。この電極１２を形成した基板１１に
は電子部品が実装される。例えば、電子部品にはワイヤ
ーボンディング可能な半導体チップである。
ケル層を介さずに直接銅箔面に接続された構造となり、
図１に示したメッキ被覆電極層１２Ｃにより覆われた電
極１２が完成する。この電極１２を形成した基板１１に
は電子部品が実装される。例えば、電子部品にはワイヤ
ーボンディング可能な半導体チップである。
【００２２】このように、本発明に係る実施形態として
の電子部品実装基板１００によれば、当該メッキ下地電
極層１２Ａとメッキ中間電極層１２Ｂを芯材とし、これ
ら電極層を他の導電部材から成るメッキ被覆電極層１２
Ｃで被覆し全体を包み込んだ複合電極構造の配線電極や
端子電極を形成することができる。
の電子部品実装基板１００によれば、当該メッキ下地電
極層１２Ａとメッキ中間電極層１２Ｂを芯材とし、これ
ら電極層を他の導電部材から成るメッキ被覆電極層１２
Ｃで被覆し全体を包み込んだ複合電極構造の配線電極や
端子電極を形成することができる。
【００２３】しかも、メッキ下地電極層１２Ａ及びメッ
キ被覆電極層１２Ｃに抵抗の小さい銅や金等の導電部材
を使用し、メッキ中間電極層１２Ｂに比較的硬いニッケ
ル等の導電部材を使用することにより、ＧＨｚ帯等の高
周波対応の電子部品のワイヤボンディングに最適な電子
部品実装基板１００を提供することができる。
キ被覆電極層１２Ｃに抵抗の小さい銅や金等の導電部材
を使用し、メッキ中間電極層１２Ｂに比較的硬いニッケ
ル等の導電部材を使用することにより、ＧＨｚ帯等の高
周波対応の電子部品のワイヤボンディングに最適な電子
部品実装基板１００を提供することができる。
【００２４】（２）実施例
図３は本発明に係る実施例としての半導体素子実装基板
２００の構成例を示す断面図である。この実施例では電
子部品実装基板の一例となる半導体素子実装基板２００
を構成し、この基板２００に複合電極構造の配線電極を
備え、ワイヤボンディング時の衝撃をメッキ中間電極層
１２Ｂで阻止できるようにすると共に、従来方式の配線
電極よりも高周波抵抗を低減できるようにしたものであ
る。
２００の構成例を示す断面図である。この実施例では電
子部品実装基板の一例となる半導体素子実装基板２００
を構成し、この基板２００に複合電極構造の配線電極を
備え、ワイヤボンディング時の衝撃をメッキ中間電極層
１２Ｂで阻止できるようにすると共に、従来方式の配線
電極よりも高周波抵抗を低減できるようにしたものであ
る。
【００２５】図３に示す半導体素子実装基板２００は絶
縁性の基板の一例となる有機基板２１を使用したワイヤ
ボンディング方法によるＰＢＧＡ（プラスティック・ボ
ール・グリッドアレイ）である。有機基板２１にはプリ
プレグや、両面銅箔基板等を加工したものが使用され
る。有機基板２１の一方の面には配線電極２２Ａ，２２
Ｃ、ダイパッド２２Ｂ等が設けられ、その裏面には複数
の端子電極２３が設けられる。配線電極２２Ａ，２２Ｃ
と端子電極２３とは基板２１中のコンタクトホール２４
を介在して電気的に接続されている。
縁性の基板の一例となる有機基板２１を使用したワイヤ
ボンディング方法によるＰＢＧＡ（プラスティック・ボ
ール・グリッドアレイ）である。有機基板２１にはプリ
プレグや、両面銅箔基板等を加工したものが使用され
る。有機基板２１の一方の面には配線電極２２Ａ，２２
Ｃ、ダイパッド２２Ｂ等が設けられ、その裏面には複数
の端子電極２３が設けられる。配線電極２２Ａ，２２Ｃ
と端子電極２３とは基板２１中のコンタクトホール２４
を介在して電気的に接続されている。
【００２６】配線電極２２Ａ，２２Ｃ及びダイパッド２
２Ｂは、銅箔及び銅メッキから成るメッキ下地電極層１
２Ａとニッケルメッキから成るメッキ中間電極層１２Ｂ
を芯材とし、これら電極層を金メッキから成るメッキ被
覆電極層１２Ｃで被覆し全体を包み込んだ複合電極構造
を有している。
２Ｂは、銅箔及び銅メッキから成るメッキ下地電極層１
２Ａとニッケルメッキから成るメッキ中間電極層１２Ｂ
を芯材とし、これら電極層を金メッキから成るメッキ被
覆電極層１２Ｃで被覆し全体を包み込んだ複合電極構造
を有している。
【００２７】配線電極２２Ａ等の総膜厚は銅箔を含む銅
層が２０〜３０μｍ、ニッケル層が５〜７μｍ、金層が
０．１〜５μｍ程度である。表皮効果を受けやすい配線
電極表面、例えば、５μｍは金や銅といった電気抵抗の
低い金属層で構成する必要があるためである。ニッケル
層は厚く（５μｍ以上）メッキしないと応力受容効果が
少ないためである。
層が２０〜３０μｍ、ニッケル層が５〜７μｍ、金層が
０．１〜５μｍ程度である。表皮効果を受けやすい配線
電極表面、例えば、５μｍは金や銅といった電気抵抗の
低い金属層で構成する必要があるためである。ニッケル
層は厚く（５μｍ以上）メッキしないと応力受容効果が
少ないためである。
【００２８】端子電極２３は銅箔及び銅メッキから成る
メッキ下地電極層１２Ａを、金メッキから成るメッキ被
覆電極層１２Ｃで被覆し全体を包み込んだ複合電極構造
を有している。端子電極２３の総膜厚は銅箔を含む銅層
が２０〜３０μｍ、金層が０．１〜０．５μｍ程度であ
る。
メッキ下地電極層１２Ａを、金メッキから成るメッキ被
覆電極層１２Ｃで被覆し全体を包み込んだ複合電極構造
を有している。端子電極２３の総膜厚は銅箔を含む銅層
が２０〜３０μｍ、金層が０．１〜０．５μｍ程度であ
る。
【００２９】このダイパッド２２Ｂには半導体素子２５
が接着剤１７等により接合（ダイボンド）されている。
半導体素子２５には例えば、ＧＨｚ帯の高周波信号を取
り扱う高周波トランジスタ回路等が内蔵されている。こ
のダイパッド２２Ｂの表面の周囲又は一辺に沿って配線
電極２２Ａ，２２Ｃが設けられ、このダイパッド２２Ｂ
の裏面には複数の端子電極２３が設けられる。
が接着剤１７等により接合（ダイボンド）されている。
半導体素子２５には例えば、ＧＨｚ帯の高周波信号を取
り扱う高周波トランジスタ回路等が内蔵されている。こ
のダイパッド２２Ｂの表面の周囲又は一辺に沿って配線
電極２２Ａ，２２Ｃが設けられ、このダイパッド２２Ｂ
の裏面には複数の端子電極２３が設けられる。
【００３０】この有機基板２１の表面に端子電極２３を
設け、裏面に一部の配線電極２２Ａ，２２Ｃを設ける場
合もある。端子電極２３の各々には半田ボール（バンプ
電極）２７が形成されている。この半田ボール２７はプ
リント配線基板等に対して当該半導体素子実装基板２０
０をフェイス・ツウ・フェイス接合するために設けられ
る。
設け、裏面に一部の配線電極２２Ａ，２２Ｃを設ける場
合もある。端子電極２３の各々には半田ボール（バンプ
電極）２７が形成されている。この半田ボール２７はプ
リント配線基板等に対して当該半導体素子実装基板２０
０をフェイス・ツウ・フェイス接合するために設けられ
る。
【００３１】このダイパッド２２Ｂに接合され支持され
た半導体素子２５と、ダイパッド２２Ｂの周囲又は一辺
に沿って設けられた配線電極２２Ａ，２２Ｃと端子電極
２３等との間がボンディングワイヤ２０及びコンタクト
ホール２４を介在して電気的に接続される。この例では
ダイパッド２２Ｂ上の半導体素子２５とその周囲の配線
電極２２Ａ，２２Ｃとの間がボンディングワイヤ２０に
よって接続される。
た半導体素子２５と、ダイパッド２２Ｂの周囲又は一辺
に沿って設けられた配線電極２２Ａ，２２Ｃと端子電極
２３等との間がボンディングワイヤ２０及びコンタクト
ホール２４を介在して電気的に接続される。この例では
ダイパッド２２Ｂ上の半導体素子２５とその周囲の配線
電極２２Ａ，２２Ｃとの間がボンディングワイヤ２０に
よって接続される。
【００３２】このワイヤボンディング時に、複合電極構
造におけるニッケル組成のメッキ中間電極層１２Ｂが衝
撃を受け止めるようになされる。ボンディング後の半導
体素子２５や、ボンディングワイヤ２０及び配線電極２
２Ａ，２２Ｃ，半導体素子実装基板２００はモールド樹
脂２６によって封止される。ボンディングワイヤ２０の
材質は金であり、合金線の場合は金にＳｉ、Ｃａ又はＰ
ｄの金属を微量添加したものである。
造におけるニッケル組成のメッキ中間電極層１２Ｂが衝
撃を受け止めるようになされる。ボンディング後の半導
体素子２５や、ボンディングワイヤ２０及び配線電極２
２Ａ，２２Ｃ，半導体素子実装基板２００はモールド樹
脂２６によって封止される。ボンディングワイヤ２０の
材質は金であり、合金線の場合は金にＳｉ、Ｃａ又はＰ
ｄの金属を微量添加したものである。
【００３３】続いて、半導体素子実装基板２００の製造
方法について説明をする。図４〜図６は半導体素子実装
基板２００の形成例（その１〜３）を示す断面図であ
る。この実施例では両面に銅箔１１Ａ，１１Ｂを有した
有機基板２１の一方の面に配線電極２２Ａ，２２Ｃを形
成し、他方の面に端子電極２３を形成し、その後、半導
体素子２５を実装する場合を想定する。その際の配線電
極２２Ａ，２２Ｃは銅箔及び銅メッキから成るメッキ下
地電極層１２Ａとニッケルメッキから成るメッキ中間電
極層１２Ｂを芯材とし、これら電極層を金メッキから成
るメッキ被覆電極層１２Ｃで被覆し全体を包み込んだ複
合電極構造とする。
方法について説明をする。図４〜図６は半導体素子実装
基板２００の形成例（その１〜３）を示す断面図であ
る。この実施例では両面に銅箔１１Ａ，１１Ｂを有した
有機基板２１の一方の面に配線電極２２Ａ，２２Ｃを形
成し、他方の面に端子電極２３を形成し、その後、半導
体素子２５を実装する場合を想定する。その際の配線電
極２２Ａ，２２Ｃは銅箔及び銅メッキから成るメッキ下
地電極層１２Ａとニッケルメッキから成るメッキ中間電
極層１２Ｂを芯材とし、これら電極層を金メッキから成
るメッキ被覆電極層１２Ｃで被覆し全体を包み込んだ複
合電極構造とする。
【００３４】端子電極２３は銅箔及び銅メッキから成る
メッキ下地電極層１２Ａを、金メッキから成るメッキ被
覆電極層１２Ｃで被覆し全体を包み込んだ複合電極構造
とすることを前提とする。これを製造条件にして、ま
ず、図４Ａに示す両面銅箔を有した有機基板（銅貼り積
層基板）２１を準備する。この有機基板２１には中間配
線層を有したプリプレグを含む場合もある。この有機基
板２１は０．１ｍｍ〜２ｍｍのエポキシやＢＴレジンの
ような樹脂に３μｍ〜１２μｍの銅箔が両面に接着され
ているものである。
メッキ下地電極層１２Ａを、金メッキから成るメッキ被
覆電極層１２Ｃで被覆し全体を包み込んだ複合電極構造
とすることを前提とする。これを製造条件にして、ま
ず、図４Ａに示す両面銅箔を有した有機基板（銅貼り積
層基板）２１を準備する。この有機基板２１には中間配
線層を有したプリプレグを含む場合もある。この有機基
板２１は０．１ｍｍ〜２ｍｍのエポキシやＢＴレジンの
ような樹脂に３μｍ〜１２μｍの銅箔が両面に接着され
ているものである。
【００３５】図４Ｂで有機基板２１にコンタクトホール
２４を形成する。コンタクトホール２４は有機基板２１
の一方の面に形成される配線電極２２Ａ，２２Ｃとその
裏面に形成される端子電極２３とを電気的に接続するた
めである。このとき、ドリル又はレーザー光を使用して
有機基板２１にスルーホールを開孔し、スルーホールメ
ッキと呼ばれている銅メッキ（無電解メッキ＋電解）に
よりスルーホールを銅で満たす。
２４を形成する。コンタクトホール２４は有機基板２１
の一方の面に形成される配線電極２２Ａ，２２Ｃとその
裏面に形成される端子電極２３とを電気的に接続するた
めである。このとき、ドリル又はレーザー光を使用して
有機基板２１にスルーホールを開孔し、スルーホールメ
ッキと呼ばれている銅メッキ（無電解メッキ＋電解）に
よりスルーホールを銅で満たす。
【００３６】このとき、両面銅箔にも厚み２０μｍ〜３
０μｍ程度の銅メッキが積層される。銅メッキは硫酸銅
系無電解銅メッキ液をメッキ浴漕で７０℃に加温し、そ
の中に有機基板２１を３０分間程度浸漬するようになさ
れる。このメッキ条件により、１μｍ程度の銅メッキを
形成することができる。この方法で両面の銅箔を接続導
通可能な銅充填スルーホールによりコンタクトホール２
４を形成することができる。なお、メッキ液中への浸漬
時間が短いと薄く、長いと厚くメッキされる。
０μｍ程度の銅メッキが積層される。銅メッキは硫酸銅
系無電解銅メッキ液をメッキ浴漕で７０℃に加温し、そ
の中に有機基板２１を３０分間程度浸漬するようになさ
れる。このメッキ条件により、１μｍ程度の銅メッキを
形成することができる。この方法で両面の銅箔を接続導
通可能な銅充填スルーホールによりコンタクトホール２
４を形成することができる。なお、メッキ液中への浸漬
時間が短いと薄く、長いと厚くメッキされる。
【００３７】図４Ｃにおいて、有機基板２１の表裏の銅
箔１１Ａ，１１Ｂをパターニングしてメッキ下地電極層
１２Ａを形成する。このとき、有機基板２１の表裏に図
示しないレジスト膜を選択的に形成する。レジスト膜は
例えば次のように形成する。有機基板２１の銅箔１１
Ａ，１１Ｂの全面にレジストを塗布する。その後、配線
電極パターンや端子電極パターンを焼き付けたレチクル
をマスクにしてレジストを露光する。その後、レジスト
を現像する。これにより、有機基板２１の表裏にレジス
ト膜を形成することができる。
箔１１Ａ，１１Ｂをパターニングしてメッキ下地電極層
１２Ａを形成する。このとき、有機基板２１の表裏に図
示しないレジスト膜を選択的に形成する。レジスト膜は
例えば次のように形成する。有機基板２１の銅箔１１
Ａ，１１Ｂの全面にレジストを塗布する。その後、配線
電極パターンや端子電極パターンを焼き付けたレチクル
をマスクにしてレジストを露光する。その後、レジスト
を現像する。これにより、有機基板２１の表裏にレジス
ト膜を形成することができる。
【００３８】そして、レジスト膜をマスクにして余分な
銅箔１１Ａ，１１Ｂを選択的にエッチングして除去す
る。これにより、図４Ｃに示す有機基板２１の一方の面
には配線電極２２Ａ，２２Ｃの一部となるメッキ下地電
極層１２Ａを形成すること、及び、他方の面には端子電
極２３の一部となるメッキ下地電極層１２Ａを形成する
ことができる。このとき、ダイパッド２２も同様に下地
層が形成される。
銅箔１１Ａ，１１Ｂを選択的にエッチングして除去す
る。これにより、図４Ｃに示す有機基板２１の一方の面
には配線電極２２Ａ，２２Ｃの一部となるメッキ下地電
極層１２Ａを形成すること、及び、他方の面には端子電
極２３の一部となるメッキ下地電極層１２Ａを形成する
ことができる。このとき、ダイパッド２２も同様に下地
層が形成される。
【００３９】その後、図５Ａにおいて、有機基板２１で
配線電極２２Ａ，２２Ｃを形成する側のメッキ下地電極
層１２Ａを取り囲むように、かつ、該メッキ下地電極層
１２Ａの厚さよりも高くなるようにマスク部材２９を形
成する。このマスク部材２９は例えば以下のように形成
する。このとき、ダイパッド２２も同様にマスク部材２
９が形成される。
配線電極２２Ａ，２２Ｃを形成する側のメッキ下地電極
層１２Ａを取り囲むように、かつ、該メッキ下地電極層
１２Ａの厚さよりも高くなるようにマスク部材２９を形
成する。このマスク部材２９は例えば以下のように形成
する。このとき、ダイパッド２２も同様にマスク部材２
９が形成される。
【００４０】まず、有機基板２１の裏面にはレジストを
全面に塗布してニッケルメッキ阻止用のレジスト膜２８
を形成する。その後、ドライフィルムを現像する。メッ
キ下地電極層１２Ａを有した有機基板２１の全面にフォ
トレジストの壁を形成する。フォトレジストにはメッキ
下地電極層１２Ａの厚さよりも厚いドライフィルムを使
用する。ドライフィルムの厚みは３５μｍ〜４０μｍ程
度である。
全面に塗布してニッケルメッキ阻止用のレジスト膜２８
を形成する。その後、ドライフィルムを現像する。メッ
キ下地電極層１２Ａを有した有機基板２１の全面にフォ
トレジストの壁を形成する。フォトレジストにはメッキ
下地電極層１２Ａの厚さよりも厚いドライフィルムを使
用する。ドライフィルムの厚みは３５μｍ〜４０μｍ程
度である。
【００４１】その後、配線電極パターンやダイパッドパ
ターンを焼き付けたレチクルをマスクにしてドライフィ
ルムを露光する。このときの配線電極パターンの幅はメ
ッキ下地電極層１２Ａの幅よりも３５μｍ程度広めに設
計しておくとよい。メッキ下地電極層１２Ａの両脇に銅
メッキが及ぶからである。これにより、メッキ下地電極
層１２Ａを取り囲み、このメッキ下地電極層１２Ａの厚
さよりも高くなったマスク部材２９を形成することがで
きる。マスク部材２９の壁の高さは３５μｍ〜４０μｍ
である。
ターンを焼き付けたレチクルをマスクにしてドライフィ
ルムを露光する。このときの配線電極パターンの幅はメ
ッキ下地電極層１２Ａの幅よりも３５μｍ程度広めに設
計しておくとよい。メッキ下地電極層１２Ａの両脇に銅
メッキが及ぶからである。これにより、メッキ下地電極
層１２Ａを取り囲み、このメッキ下地電極層１２Ａの厚
さよりも高くなったマスク部材２９を形成することがで
きる。マスク部材２９の壁の高さは３５μｍ〜４０μｍ
である。
【００４２】ここでマスク部材２９の高さをｈとし、メ
ッキ下地電極層１２Ａの厚みをｔとすると、メッキ下地
電極層１２Ａ上に、サイドエッジが垂直に切り立ったニ
ッケルメッキから成る、最大で（ｈ−ｔ）の厚みのメッ
キ中間電極層１２Ｂを積み上げることができる。
ッキ下地電極層１２Ａの厚みをｔとすると、メッキ下地
電極層１２Ａ上に、サイドエッジが垂直に切り立ったニ
ッケルメッキから成る、最大で（ｈ−ｔ）の厚みのメッ
キ中間電極層１２Ｂを積み上げることができる。
【００４３】その後、図５Ａに示したマスク部材２９を
型枠にしてメッキ下地電極層１２Ａに所望の導電部材を
メッキする。ここでは、無電解メッキ液に関して導電部
材の一例となる銅メッキ液及びニッケルメッキ液が使用
される。銅メッキについては上述した通りである。
型枠にしてメッキ下地電極層１２Ａに所望の導電部材を
メッキする。ここでは、無電解メッキ液に関して導電部
材の一例となる銅メッキ液及びニッケルメッキ液が使用
される。銅メッキについては上述した通りである。
【００４４】ニッケルメッキは無電解ニッケルメッキ液
（ワールドメタル社製：商品名トップケミカルアロイ６
６）等をメッキ浴漕で６５℃に加温し、その中に有機基
板２１を３０分間程度浸漬するようになされる。これに
より、５μｍ程度のニッケルメッキを形成することがで
きる。このとき、ダイパッド２２も同様にニッケルメッ
キが施される。
（ワールドメタル社製：商品名トップケミカルアロイ６
６）等をメッキ浴漕で６５℃に加温し、その中に有機基
板２１を３０分間程度浸漬するようになされる。これに
より、５μｍ程度のニッケルメッキを形成することがで
きる。このとき、ダイパッド２２も同様にニッケルメッ
キが施される。
【００４５】厚いフォトレジストを使用して順に銅メッ
キ及びニッケルメッキを行うので、断面形状が安定した
メッキ中間電極層１２Ｂが得られる。これにより、図５
Ｂに示す銅箔及び銅メッキから成るメッキ下地電極層１
２Ａ上にニッケルメッキから成るメッキ中間電極層１２
Ｂを形成することができる。その後、ドライフィルムを
アルカリの水溶液を使用して除去する。有機基板２１の
裏面のレジスト膜２８も全面除去する。この例ではメッ
キ側面がドライフィルム（レジスト膜）の効果により幅
が規制されてシャープに切れているのが特徴である。
キ及びニッケルメッキを行うので、断面形状が安定した
メッキ中間電極層１２Ｂが得られる。これにより、図５
Ｂに示す銅箔及び銅メッキから成るメッキ下地電極層１
２Ａ上にニッケルメッキから成るメッキ中間電極層１２
Ｂを形成することができる。その後、ドライフィルムを
アルカリの水溶液を使用して除去する。有機基板２１の
裏面のレジスト膜２８も全面除去する。この例ではメッ
キ側面がドライフィルム（レジスト膜）の効果により幅
が規制されてシャープに切れているのが特徴である。
【００４６】そして、図５Ｃにおいて、これらのメッキ
下地電極層１２Ａ及びメッキ中間電極層１２Ｂを無電解
メッキする。このとき、メッキ液には他の導電部材の一
例となる無電解金メッキ液が使用される。金メッキは無
電解金メッキ液（日立化成製：商品名ＨＧＳ−２００
０）等をメッキ浴漕で６５℃に加温し、その中に有機基
板２１を２０分間程度浸漬するようになされる。
下地電極層１２Ａ及びメッキ中間電極層１２Ｂを無電解
メッキする。このとき、メッキ液には他の導電部材の一
例となる無電解金メッキ液が使用される。金メッキは無
電解金メッキ液（日立化成製：商品名ＨＧＳ−２００
０）等をメッキ浴漕で６５℃に加温し、その中に有機基
板２１を２０分間程度浸漬するようになされる。
【００４７】これにより、０．３μｍ程度の金メッキを
形成することができる。この金メッキによってメッキ下
地電極層１２Ａ及びメッキ中間電極層１２Ｂが、厚み
０．１μｍ〜０．５μｍ程度のメッキ被覆電極層１２Ｃ
によって被覆され、全体を包み込むようになされる。こ
れにより、メッキ被覆電極層１２Ｃにより覆われた複合
電極構造の配線電極２２Ａ，２２Ｃや端子電極２３が形
成される。この複合電極構造では金と銅箔とが電極側面
でニッケルを介さずに直接接続するようになる（図１参
照）。
形成することができる。この金メッキによってメッキ下
地電極層１２Ａ及びメッキ中間電極層１２Ｂが、厚み
０．１μｍ〜０．５μｍ程度のメッキ被覆電極層１２Ｃ
によって被覆され、全体を包み込むようになされる。こ
れにより、メッキ被覆電極層１２Ｃにより覆われた複合
電極構造の配線電極２２Ａ，２２Ｃや端子電極２３が形
成される。この複合電極構造では金と銅箔とが電極側面
でニッケルを介さずに直接接続するようになる（図１参
照）。
【００４８】その後、図６Ａに示すダイパッド２２Ｂ上
に半導体素子２５（ＬＳＩチップ）を接合する。半導体
素子２５は接着剤１７等によりダイパッド２２Ｂに接合
（ダイボンド）される。そして、ダイパッド２２Ｂに接
合された半導体素子２５と配線電極２２Ａ，２２Ｃを図
示しないキャピラリによって自動接合される。キャピラ
リは熱圧着式又は超音波熱圧着式の自動ボンダに取り付
けられ、ボンディングワイヤ２０を半導体素子２５のパ
ッド電極や、有機基板２１上の配線電極２２Ａ，２２Ｃ
に対して熱圧着又は超音波熱圧着するようになされる。
に半導体素子２５（ＬＳＩチップ）を接合する。半導体
素子２５は接着剤１７等によりダイパッド２２Ｂに接合
（ダイボンド）される。そして、ダイパッド２２Ｂに接
合された半導体素子２５と配線電極２２Ａ，２２Ｃを図
示しないキャピラリによって自動接合される。キャピラ
リは熱圧着式又は超音波熱圧着式の自動ボンダに取り付
けられ、ボンディングワイヤ２０を半導体素子２５のパ
ッド電極や、有機基板２１上の配線電極２２Ａ，２２Ｃ
に対して熱圧着又は超音波熱圧着するようになされる。
【００４９】そして、図６Ｂに示す有機基板２１の表面
のボンディングワイヤ２０、配線電極２２Ａ，２２Ｃの
一部又は全部、ダイパッド２２Ｂ及び半導体素子２５を
エポキシ樹脂などのモールド樹脂２６によって封止す
る。このとき、モールド樹脂射出整形装置に半導体素子
２５を接合した有機基板２１等をセットし、所定の形状
の金型を使用して樹脂封止をする。そして、有機基板２
１の裏面の複数の端子電極２３に半田ボール２７を形成
する。半田ボール２７はプリント基板１１に接続するた
めのものである。その後、電気的な測定検査をした後
に、図３に示した半導体素子実装基板２００が完成す
る。
のボンディングワイヤ２０、配線電極２２Ａ，２２Ｃの
一部又は全部、ダイパッド２２Ｂ及び半導体素子２５を
エポキシ樹脂などのモールド樹脂２６によって封止す
る。このとき、モールド樹脂射出整形装置に半導体素子
２５を接合した有機基板２１等をセットし、所定の形状
の金型を使用して樹脂封止をする。そして、有機基板２
１の裏面の複数の端子電極２３に半田ボール２７を形成
する。半田ボール２７はプリント基板１１に接続するた
めのものである。その後、電気的な測定検査をした後
に、図３に示した半導体素子実装基板２００が完成す
る。
【００５０】このように、本発明に係る電子部品実装基
板及びその製造方法によれば、両面に銅箔を有した有機
基板２１に配線電極２２Ａ，２２Ｃや端子電極２３を形
成する場合、メッキ下地電極層１２Ａ上にサイドエッジ
が垂直に切り立ったニッケルメッキから成るメッキ中間
電極層１２Ｂを積み上げることができる。しかも、メッ
キ下地電極層１２Ａ上のみにニッケルメッキが積層さ
れ、このメッキ下地電極層１２Ａの側面には銅メッキが
なされるが、その側面にはニッケルメッキがなされな
い。
板及びその製造方法によれば、両面に銅箔を有した有機
基板２１に配線電極２２Ａ，２２Ｃや端子電極２３を形
成する場合、メッキ下地電極層１２Ａ上にサイドエッジ
が垂直に切り立ったニッケルメッキから成るメッキ中間
電極層１２Ｂを積み上げることができる。しかも、メッ
キ下地電極層１２Ａ上のみにニッケルメッキが積層さ
れ、このメッキ下地電極層１２Ａの側面には銅メッキが
なされるが、その側面にはニッケルメッキがなされな
い。
【００５１】従って、マスク部材２９を除去した後に、
このメッキ下地電極層１２Ａの側面、メッキ中間電極層
１２Ｂの側面及び該メッキ中間電極層１２Ｂの上面を覆
うように更に、無電解金メッキを施すことにより、当該
メッキ下地電極層１２Ａとメッキ中間電極層１２を芯材
とする、これら積層電極を金メッキで被覆した複合電極
構造の配線電極２２Ａ，２２Ｃを再現性良く形成するこ
とができる。
このメッキ下地電極層１２Ａの側面、メッキ中間電極層
１２Ｂの側面及び該メッキ中間電極層１２Ｂの上面を覆
うように更に、無電解金メッキを施すことにより、当該
メッキ下地電極層１２Ａとメッキ中間電極層１２を芯材
とする、これら積層電極を金メッキで被覆した複合電極
構造の配線電極２２Ａ，２２Ｃを再現性良く形成するこ
とができる。
【００５２】この複合電極構造の配線電極２２Ａ，２２
Ｃは銅箔を核にして単純にニッケルメッキ及び金メッキ
を施す場合に比べて、ニッケルメッキがメッキ下地電極
層１２Ａ上のみに積層され、メッキ下地電極層１２Ａの
側面には施されないので、高周波電流は電気抵抗の高い
ニッケルメッキ層には流れずに、銅箔であるメッキ下地
電極層１２Ａ及び金メッキ層から成るメッキ被覆電極層
１２Ｃに流れるようになる（表皮効果）。
Ｃは銅箔を核にして単純にニッケルメッキ及び金メッキ
を施す場合に比べて、ニッケルメッキがメッキ下地電極
層１２Ａ上のみに積層され、メッキ下地電極層１２Ａの
側面には施されないので、高周波電流は電気抵抗の高い
ニッケルメッキ層には流れずに、銅箔であるメッキ下地
電極層１２Ａ及び金メッキ層から成るメッキ被覆電極層
１２Ｃに流れるようになる（表皮効果）。
【００５３】また、ニッケルメッキによるメッキ中間電
極層１２Ｂはワイヤボンディング時に上面からの応力に
対してメッキ下地電極層１２Ａ等の所定の形状を維持す
るようになされる。これにより、電気抵抗の高いニッケ
ル層の影響を受け難く、ＧＨｚ帯等の高周波特性を向上
させた高周波対応の半導体素子実装基板２００を提供す
ることができる。特に、高周波回路形成において、配線
電極２２Ａ，２２Ｃのインピーダンス特性が優れている
ので、安定したインダクタ（コイル素子）を形成するこ
とができる。
極層１２Ｂはワイヤボンディング時に上面からの応力に
対してメッキ下地電極層１２Ａ等の所定の形状を維持す
るようになされる。これにより、電気抵抗の高いニッケ
ル層の影響を受け難く、ＧＨｚ帯等の高周波特性を向上
させた高周波対応の半導体素子実装基板２００を提供す
ることができる。特に、高周波回路形成において、配線
電極２２Ａ，２２Ｃのインピーダンス特性が優れている
ので、安定したインダクタ（コイル素子）を形成するこ
とができる。
【００５４】
【発明の効果】以上説明したように、本発明に係る電子
部品実装基板によれば、電子部品実装用の基板に設けら
れた電極は、この基板の金属箔をパターニングして形成
されたメッキ下地電極層と、このメッキ下地電極層上に
導電部材をメッキ積層されたメッキ中間電極層と、この
メッキ下地電極層及びメッキ中間電極層を他の導電部材
で被覆し全体を包み込んだメッキ被覆電極層とを有する
ものである。
部品実装基板によれば、電子部品実装用の基板に設けら
れた電極は、この基板の金属箔をパターニングして形成
されたメッキ下地電極層と、このメッキ下地電極層上に
導電部材をメッキ積層されたメッキ中間電極層と、この
メッキ下地電極層及びメッキ中間電極層を他の導電部材
で被覆し全体を包み込んだメッキ被覆電極層とを有する
ものである。
【００５５】この構成によって、当該メッキ下地電極層
とメッキ中間電極層を芯材とし、これら電極層を他の導
電部材から成るメッキ被覆電極層で被覆し全体を包み込
んだ構造の複合電極を形成することができる。しかも、
メッキ下地電極層及びメッキ被覆電極層に抵抗の小さい
銅や金等の導電部材を使用し、メッキ中間電極層に比較
的硬いニッケル等の導電部材を使用することにより、Ｇ
Ｈｚ帯等の高周波対応の電子部品のワイヤボンディング
に最適な電極構造を提供することができる。
とメッキ中間電極層を芯材とし、これら電極層を他の導
電部材から成るメッキ被覆電極層で被覆し全体を包み込
んだ構造の複合電極を形成することができる。しかも、
メッキ下地電極層及びメッキ被覆電極層に抵抗の小さい
銅や金等の導電部材を使用し、メッキ中間電極層に比較
的硬いニッケル等の導電部材を使用することにより、Ｇ
Ｈｚ帯等の高周波対応の電子部品のワイヤボンディング
に最適な電極構造を提供することができる。
【００５６】本発明に係る電子部品実装基板の製造方法
によれば、少なくとも一方の面に金属箔を有した絶縁性
の基板に電極を形成する際に、この基板の金属箔をパタ
ーニングしてメッキ下地電極を形成し、その後、このメ
ッキ下地電極層を取り囲むように、かつ、このメッキ下
地電極の厚さよりも高くなるようにマスク部材を形成
し、更に、このマスク部材を型枠にしてメッキ下地電極
層に所望の導電部材をメッキするようになされる。
によれば、少なくとも一方の面に金属箔を有した絶縁性
の基板に電極を形成する際に、この基板の金属箔をパタ
ーニングしてメッキ下地電極を形成し、その後、このメ
ッキ下地電極層を取り囲むように、かつ、このメッキ下
地電極の厚さよりも高くなるようにマスク部材を形成
し、更に、このマスク部材を型枠にしてメッキ下地電極
層に所望の導電部材をメッキするようになされる。
【００５７】この構成によって、メッキ下地電極層上の
みに一方の導電部材が積層され、メッキ下地電極層の側
面にはそれがメッキされないので、サイドエッジが垂直
に切り立った所望の導電部材から成る所定の厚みのメッ
キ中間電極層をメッキ下地電極層上に積み上げることが
できる。従って、当該メッキ下地電極層とメッキ中間電
極層を芯材とし、これら電極層を他の導電部材で被覆し
全体を包み込んだ構造の電極を製造することができる。
この発明はＧＨｚ帯等の超高周波用のＭＭＩＣに適用し
て極めて好適である。
みに一方の導電部材が積層され、メッキ下地電極層の側
面にはそれがメッキされないので、サイドエッジが垂直
に切り立った所望の導電部材から成る所定の厚みのメッ
キ中間電極層をメッキ下地電極層上に積み上げることが
できる。従って、当該メッキ下地電極層とメッキ中間電
極層を芯材とし、これら電極層を他の導電部材で被覆し
全体を包み込んだ構造の電極を製造することができる。
この発明はＧＨｚ帯等の超高周波用のＭＭＩＣに適用し
て極めて好適である。
【図１】本発明に係る実施形態としての電子部品実装基
板１００の電極構造例を示す断面図である。
板１００の電極構造例を示す断面図である。
【図２】Ａ〜Ｄは電子部品実装基板１００の形成例を示
す断面図である。
す断面図である。
【図３】本発明に係る実施例としての半導体素子実装基
板２００の構成例を示す断面図である。
板２００の構成例を示す断面図である。
【図４】Ａ〜Ｃは半導体素子実装基板２００の形成例
（その１）を示す断面図である。
（その１）を示す断面図である。
【図５】Ａ〜Ｃは半導体素子実装基板２００の形成例
（その２）を示す断面図である。
（その２）を示す断面図である。
【図６】Ａ及びＢは半導体素子実装基板２００の形成例
（その３）を示す断面図である。
（その３）を示す断面図である。
【図７】従来例に係る電子部品実装基板１０の配線電極
２の構造例を示す断面図である。
２の構造例を示す断面図である。
１１，２１・・・有機基板（基板）、１２・・・電極、
１２Ａ・・・メッキ下地電極層、１２Ｂ・・・メッキ中
間電極層、１２Ｃ・・・メッキ被覆電極層、２２Ａ，２
２Ｃ・・・配線電極、２２Ｂ・・・ダイパッド、２３・
・・端子電極、２４・・・コンタクトホール、２５・・
・半導体素子、２６・・・モールド樹脂、２７・・・半
田ボール、１００・・・電子部品実装基板、２００・・
・半導体素子実装基板
１２Ａ・・・メッキ下地電極層、１２Ｂ・・・メッキ中
間電極層、１２Ｃ・・・メッキ被覆電極層、２２Ａ，２
２Ｃ・・・配線電極、２２Ｂ・・・ダイパッド、２３・
・・端子電極、２４・・・コンタクトホール、２５・・
・半導体素子、２６・・・モールド樹脂、２７・・・半
田ボール、１００・・・電子部品実装基板、２００・・
・半導体素子実装基板
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 草野 英俊
東京都品川区北品川６丁目７番35号 ソニ
ー株式会社内
Ｆターム(参考） 4K024 AA09 AA11 AB03 BA15 BB12
FA05
4K044 AA13 BA08 BB04 BC14 CA04
CA15 CA18
Claims (10)
- 【請求項１】 電子部品を実装するための金属箔を有し
た基板と、 前記基板に設けられた電極とを備え、 前記電極は、 前記基板の金属箔をパターニングして形成されたメッキ
下地電極層と、 前記メッキ下地電極層上に導電部材をメッキ積層された
メッキ中間電極層と、 前記メッキ下地電極層及びメッキ中間電極層を他の導電
部材で被覆し全体を包み込んだメッキ被覆電極層とを有
することを特徴とする電子部品実装基板。 - 【請求項２】 前記メッキ中間電極層は、 前記メッキ下地電極層を取り囲むように、かつ、該メッ
キ下地電極層の厚さよりも高くなるようにマスク部材を
形成し、その後、前記マスク部材を型枠にして前記メッ
キ下地電極に所望の導電部材をメッキして成ることを特
徴とする請求項１に記載の電子部品実装基板。 - 【請求項３】 前記メッキ下地電極層が銅箔であり、 前記メッキ下地電極層上の導電部材がニッケルメッキで
あり、 前記メッキ被覆電極層が金メッキであることを特徴とす
る請求項１に記載の電子部品実装基板。 - 【請求項４】 前記電極を形成した基板に電子部品が実
装されて成ることを特徴とする請求項１に記載の電子部
品実装基板。 - 【請求項５】 前記電子部品はワイヤーボンディング可
能な半導体チップであることを特徴とする請求項４に記
載の電子部品実装基板。 - 【請求項６】 少なくとも一方の面に金属箔を有した絶
縁性の基板に電極を形成する方法であって、 前記基板の金属箔をパターニングしてメッキ下地電極層
を形成する工程と、 前記メッキ下地電極を取り囲むように、かつ、該メッキ
下地電極層の厚さよりも高くなるようにマスク部材を形
成する工程と、 前記マスク部材を型枠にして前記メッキ下地電極層に所
望の導電部材をメッキする工程とを含むことを特徴とす
る電子部品実装基板の製造方法。 - 【請求項７】 前記マスク部材を除去した後に、 前記メッキ下地電極の側面、メッキ積層導電部材の側面
及び該メッキ積層導電部材の上面を覆うように他の導電
部材をメッキすることを特徴とする請求項６に記載の電
子部品実装基板の製造方法。 - 【請求項８】 前記メッキ下地電極が銅箔であり、 前記メッキ下地電極上の導電部材が無電解ニッケルメッ
キ液であり、 前記他の導電部材が無電解金メッキ液であることを特徴
とする請求項６に記載の電子部品実装基板の製造方法。 - 【請求項９】 前記電極が形成された絶縁性の基板に電
子部品を実装することを特徴とする請求項６に記載の電
子部品実装基板の製造方法。 - 【請求項１０】 前記電子部品はワイヤーボンディング
可能な半導体チップであることを特徴とする請求項９に
記載の電子部品実装基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001223377A JP4622181B2 (ja) | 2001-07-24 | 2001-07-24 | 電子部品実装基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001223377A JP4622181B2 (ja) | 2001-07-24 | 2001-07-24 | 電子部品実装基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003037206A true JP2003037206A (ja) | 2003-02-07 |
| JP4622181B2 JP4622181B2 (ja) | 2011-02-02 |
Family
ID=19056726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001223377A Expired - Fee Related JP4622181B2 (ja) | 2001-07-24 | 2001-07-24 | 電子部品実装基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4622181B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071066A (ja) * | 2007-09-13 | 2009-04-02 | Sumitomo Metal Mining Package Materials Co Ltd | Ｃｏｆ配線基板及びその製造方法 |
| JP2014045149A (ja) * | 2012-08-28 | 2014-03-13 | Toshiba Lighting & Technology Corp | 配線基板、発光装置、および配線基板の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232538A (ja) * | 1992-12-29 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 耐腐食性多層金属構造を形成する方法 |
| JPH10135607A (ja) * | 1996-10-31 | 1998-05-22 | Hitachi Ltd | 配線基板及びその製造方法 |
| JP2001068828A (ja) * | 1999-08-27 | 2001-03-16 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
| JP2003023236A (ja) * | 2001-07-06 | 2003-01-24 | Matsushita Electric Ind Co Ltd | 配線板およびその製造方法 |
-
2001
- 2001-07-24 JP JP2001223377A patent/JP4622181B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232538A (ja) * | 1992-12-29 | 1994-08-19 | Internatl Business Mach Corp <Ibm> | 耐腐食性多層金属構造を形成する方法 |
| JPH10135607A (ja) * | 1996-10-31 | 1998-05-22 | Hitachi Ltd | 配線基板及びその製造方法 |
| JP2001068828A (ja) * | 1999-08-27 | 2001-03-16 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
| JP2003023236A (ja) * | 2001-07-06 | 2003-01-24 | Matsushita Electric Ind Co Ltd | 配線板およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071066A (ja) * | 2007-09-13 | 2009-04-02 | Sumitomo Metal Mining Package Materials Co Ltd | Ｃｏｆ配線基板及びその製造方法 |
| JP2014045149A (ja) * | 2012-08-28 | 2014-03-13 | Toshiba Lighting & Technology Corp | 配線基板、発光装置、および配線基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4622181B2 (ja) | 2011-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4400802B2 (ja) | リードフレーム及びその製造方法並びに半導体装置 | |
| JP3189703B2 (ja) | 半導体装置及びその製造方法 | |
| US6779783B2 (en) | Method and structure for tape ball grid array package | |
| TW201041105A (en) | Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package | |
| JPH08306820A (ja) | 半導体装置、半導体装置用パッケージ及びその製造方法 | |
| JP2009224379A (ja) | 半導体装置およびその製造方法 | |
| JP2002343899A (ja) | 半導体パッケージ用基板、半導体パッケージ | |
| US6020626A (en) | Semiconductor device | |
| JP2001250876A (ja) | 半導体装置及びその製造方法 | |
| JPH11163024A (ja) | 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法 | |
| JP2000299423A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
| JP4622181B2 (ja) | 電子部品実装基板の製造方法 | |
| JP3513983B2 (ja) | チップキャリアの製造方法 | |
| JP3912445B2 (ja) | 半導体装置 | |
| JP3634709B2 (ja) | 半導体モジュール | |
| JP3574025B2 (ja) | 回路装置およびその製造方法 | |
| JP3668090B2 (ja) | 実装基板およびそれを用いた回路モジュール | |
| JP2003224228A (ja) | 半導体装置用パッケージ並びに半導体装置及びその製造方法 | |
| JPH10125721A (ja) | 半導体装置 | |
| JP3576228B2 (ja) | 表面実装型半導体装置 | |
| JP2004014568A (ja) | 半導体装置 | |
| JP3932771B2 (ja) | 半導体チップ搭載用基板の製造方法及び半導体装置の製造方法 | |
| JPH09246416A (ja) | 半導体装置 | |
| JPH0358455A (ja) | 半導体パッケージ | |
| JP2003046055A (ja) | 板状体、リードフレームおよび半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060601 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080502 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090904 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091030 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101005 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101018 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |