JP2002124466A

JP2002124466A - 半導体装置の製造方法及び半導体装置

Info

Publication number: JP2002124466A
Application number: JP2000312705A
Authority: JP
Inventors: Masahito Goto; 政仁後藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-10-12
Filing date: 2000-10-12
Publication date: 2002-04-26

Abstract

(57)【要約】【課題】結晶核が発生する位置を制御することによ
り、特性を均一化した半導体装置の製造方法及び半導体
装置を提供する。【解決手段】基板１１の表面に凸部１２を形成する工
程と、基板１１の表面全体にわたってａ−Ｓｉ膜１３を
成膜する工程と、基板１１全体を２時間程度にわたって
加熱処理することにより、段差１３ａ及び１３ａ’に微
小な結晶核１３ｂを発生させる工程と、基板１１表面全
体に触媒金属を添加して、ＣＧＳ膜１４形成のための加
熱処理を行う工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、アクティ
ブマトリックス型の液晶表示装置において、液晶を駆動
するために使用される薄膜トランジスタ等の半導体装置
の製造方法及び半導体装置に関する。

【０００２】

【従来の技術】消費電力が低く、薄型に形成されるとい
う特性を有する液晶表示装置において、液晶を駆動する
駆動素子として薄膜トランジスタ（以下、ＴＦＴと略
す）を用いると、コントラストが高い、応答速度が速い
等の特性がさらに加わる。このため、ＴＦＴを備えた液
晶表示装置は、パソコンの表示部、携帯用のＴＶ等に使
用され、近年、その市場規模が大きく伸びている。

【０００３】このような用途に使用されるＴＦＴのなか
で、そのチャンネル部分の半導体にＣｏｎｔｉｎｕｏｕ
ｓＧｒａｉｎＳｉｌｉｃｏｎ（以下ＣＧＳと略す）
膜を用いたものが知られている。

【０００４】ＣＧＳ膜とは、特開平６−２４４１０３号
公報に記載されているように、ａ−Ｓｉ膜の表面にＮｉ
等の金属元素を微量に堆積させ、その後に加熱すること
により得られる結晶性に優れたＳｉ膜のことである。

【０００５】このＣＧＳ膜を用いたＴＦＴは、従来の非
晶質Ｓｉ膜(アモルファスシリコン：以下ａ−Ｓｉ膜と
略す）及び多結晶シリコン膜（以下ｐ−Ｓｉ膜と略す）
を用いたＴＦＴに比べて消費電力が低く、応答も高速で
ある。このような高移動度のＣＧＳ膜を用いたＴＦＴ
は、今後、シートコンピューターに使用されることが見
込まれ、次世代の液晶表示装置に搭載されるＴＦＴとし
て有望視されている。

【０００６】ＣＧＳ膜の形成方法としては、縦成長と呼
ばれる方法と、横成長と呼ばれる方法とがある。縦成長
とは、ａ−Ｓｉ膜の表面全面に、金属元素を直接添加し
て加熱し、結晶を成長させる方法である。横成長とは、
ａ−Ｓｉ膜に、例えばＳｉＯ ₂膜を形成してフォトパタ
ーンを行うことにより、一部にａ−Ｓｉ膜が露出するよ
うにし、その露出部分に金属元素を添加して加熱する事
によって結晶を成長させる方法である。

【０００７】このＣＧＳ膜形成における、縦成長の様子
を、図１３を用いて、経時的に説明する。

【０００８】まず、触媒金属元素を添加する時点では、
図１３（ａ）に示すように、石英基板表面の全面にわた
ってａ−Ｓｉ膜５１が形成された状態となっている。

【０００９】このような状態の石英基板を６００℃程度
の温度で、１時間程度にわたって、固相成長を促すと、
図１３（ｂ）に示すように、核となるＳｉ結晶核５２が
基板上の任意の位置に形成される。形成されたＳｉ結晶
核５２の発生密度は、ａ−Ｓｉ膜５１の膜質、添加した
金属元素の濃度などに影響される。

【００１０】さらに固相成長を続けると、図１３（ｃ）
に示すように、各Ｓｉ結晶核５２を中心として、放射状
にＣＧＳ結晶５３が成長する。この１つの結晶核を中心
に成長したＣＧＳ結晶の領域は、ドメインとも呼ばれ
る。各ＣＧＳ結晶５３間では、方位が連続しておらず多
結晶の状態となっているが、ＣＧＳ結晶５３内では、各
結晶同士の方位は連続しており（Ｃｏｎｔｉｎｕｏｕｓ
Ｇｒａｉｎ）、いわば準単結晶状態となっている。

【００１１】さらに、長時間の固相成長を続けると、最
終的には、図１３（ｄ）に示すように、成長した各ＣＧ
Ｓ結晶５３同士がぶつかり合い、各ＣＧＳ膜５３がぶつ
かり合った部分であるドメイン境界５４が形成され、基
板表面が全面にわたって、ＣＧＳ膜５３となって結晶成
長が終了する。これら各ＳＧＳ結晶５３のサイズは、Ｃ
ＧＳ膜形成の作製条件によって異なるが、大きいもので
は、直径２００μｍを超す場合もある。

【００１２】最後に、ＣＧＳ膜５３を形成した後、Ｓｉ
膜中に導入された金属元素は、特開平１０−２２３５３
３号公報に記載されているように、形成されたＣＧＳ膜
の一部にＶ族元素であるリンを高濃度にドーピングした
後、加熱処理することにより、リンをドーピングした領
域に金属元素をゲッタリングして、ＴＦＴのチャンネル
部分となる領域から取り除かれる。

【００１３】

【発明が解決しようとする課題】上記の縦成長によっ
て、ＣＧＳ結晶膜５４を形成する場合には、基板表面の
任意の位置に結晶核が形成され、各結晶核が成長するこ
とによってＣＧＳ結晶が形成されるので、基板表面にド
メイン境界５４が形成されることは避けられない。その
ため、縦成長によって形成されたＣＧＳ膜によりＴＦＴ
を作成した場合、チャンネル領域にドメイン境界を含ま
ず、内部の結晶が連続した領域のみで形成されたＴＦＴ
と、チャンネル境界にドメイン領域を含み、内部の結晶
に非連続な領域が形成されたＴＦＴとの２種のＴＦＴが
形成されることになる。

【００１４】ドメイン境界５４において相互に隣接する
ドメインでは、互いに成長した結晶の方位が連続してお
らず、その部分がいわば多結晶の状態と同じと考えられ
るために、チャンネル領域にドメイン境界を含まないＴ
ＦＴと、チャンネル領域にドメイン境界を含んだＴＦＴ
とは、特性に差異が生じる。

【００１５】このようなＴＦＴの特性の差は、液晶パネ
ルにおいて、ドライバー部よりもむしろ表示部において
問題となる。

【００１６】すなわち、液晶パネルの表示部の各画素Ｔ
ＦＴは、各画素に対応してそれぞれ設けられた各ＴＦＴ
によってそれぞれ表示を担当しているため、各ＴＦＴの
特性の違いが、それぞれの画素電極にかかる電位の違い
となり、この電位の相違が液晶の透過率の違いに直接反
映される。その結果、縦成長によって形成されたＣＧＳ
膜を用いたＴＦＴパネルでは、それぞれのＴＦＴがチャ
ンネル領域にドメイン境界を有するかによって各画素毎
に透過率の差が生じ、それが表示ムラとなって現われる
おそれある。

【００１７】本発明は、上記問題点に鑑みてなされたも
のであり、縦成長によるＣＧＳ膜の形成において、その
結晶核が発生する位置を制御することにより、ＴＦＴ特
性を均一にすることのできる半導体装置の製造方法及び
該方法により製造される半導体装置を提供することを目
的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の請求項１の半導体装置の製造方法は、平坦
な基板表面上に直線状に延びる凸部を形成する工程と、
前記基板表面の全体に非晶質シリコン膜を形成する工程
と、前記非晶質シリコン膜に加熱処理を施し、前記凸部
に沿って形成される前記基板上の段差部分に形成された
非晶質シリコン膜に結晶核を形成する工程と、シリコン
の結晶化を助長する触媒金属元素を前記基板表面上に添
加して加熱することにより、前記結晶核を結晶成長さ
せ、前記非晶質シリコン膜の全体を結晶性シリコン膜に
結晶化する工程とを含むことを特徴とするものである。

【００１９】請求項２の半導体装置の製造方法は、請求
項１に記載の半導体装置の製造方法において、前記凸部
は、前記基板表面に凸部形成用の膜を形成した後、該凸
部形成用の膜を所定形状にパターニングされて形成され
ているものである。

【００２０】請求項３の半導体装置の製造方法は、請求
項２に記載の半導体装置の製造方法において、前記凸部
形成用の膜は、金属膜もしくは金属元素を成分中に含有
した膜であるものである。

【００２１】請求項４の半導体装置の製造方法は、請求
項１に記載の半導体装置の製造方法において、前記凸部
は、前記基板表面を所定形状に直接パターニングするこ
とにより形成されているものである。

【００２２】請求項５の半導体装置の製造方法は、請求
項１に記載の半導体装置の製造方法において、前記非晶
質シリコン膜の加熱処理は、５００℃〜７００℃の温度
範囲内で行うものである。

【００２３】請求項６の半導体装置は、シリコン膜内に
複数のチャンネル部分を有する半導体装置であって、各
チャンネル部分に対応する部分のシリコン膜が、ドメイ
ン境界を含まず、内部の結晶の方位が連続した領域のみ
で形成された結晶性シリコン膜であることを特徴とする
ものである。

【００２４】請求項７の半導体装置は、シリコン膜内に
複数のチャンネル部分を有する半導体装置であって、各
チャンネル部分に対応する部分のシリコン膜が、予め特
定した位置にドメイン境界を含むことを特徴とするもの
である。

【００２５】

【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１に係る半導体装置の製造方法を図面に基づ
いて説明する。

【００２６】図１は、本発明に係る半導体装置の製造方
法を説明する平面図であり、図２は、図１のＢ−Ｂ’線
に沿う断面図である。

【００２７】本発明の半導体装置の製造方法において
は、図１（ａ）及び図２（ａ）に示すように、ａ−ｓｉ
膜の下地層である平坦な基板６１の表面に段差６４が形
成されるように、直線状に延びる帯状の段差形成層（凸
部）６２を形成する。この段差形成層６２は、基板６１
に直接エッチングを行うことにより形成するか、また
は、基板６１上にＰｏｌｙ−Ｓｉ、Ｔａ、ＷＳｉ、Ｔｉ
などの元素から形成される形成膜を成膜した後、エッチ
ングを行うことにより形成される。段差形成層６２は、
基板６１の表面全面にわたって、複数が等しい間隔で平
行に形成される。

【００２８】基板６１上に段差形成層６２を形成した
後、段差形成層６２によって段差が形成された基板６１
の表面全体にわたってａ−Ｓｉ膜６３を成膜する。これ
により、段差形成層６２もａ−Ｓｉ膜６３にて覆われた
状態になり、このａ−Ｓｉ膜６３の段差形成層６２の両
側に段差部分６３ａが形成される。

【００２９】このような状態になると、６００℃の温度
条件により、基板６１及び段差形成層６２の全体を２時
間程度にわたって加熱処理する。

【００３０】この加熱条件により基板６１及び段差形成
層６２を加熱すると、ａ−Ｓｉ膜６３の段差部分６３ａ
に１μｍ程度の微小な結晶核６５が発生する。このよう
な結晶核６５の発生密度は、温度、あるいはａ−Ｓｉ膜
６３の膜質などにより変化するが、結晶核６５の発生
は、ａ−Ｓｉ膜６３の段差部分６３ａのひずみによるス
トレスのためにＳｉ結晶が発生しやすくなるという現象
により起こるために、ａ−Ｓｉ膜６３の段差部分６３ａ
でない平坦な部分では、このようなひずみが小さく、Ｓ
ｉ結晶は発生しない。

【００３１】この結果、図１（ｂ）及び図２（ｂ）に示
すように、結晶核６５は、ａ−Ｓｉ膜６３の段差部分６
３ａで固相成長し、段差６４が延びる方向に沿って帯状
に連なったＳｉ膜が形成される。

【００３２】次に、基板表面全体に触媒金属を添加し
て、ＣＧＳ膜形成のための加熱処理を行うと、図１
（ｃ）及び図２（ｃ）に示すように、ａ−Ｓｉ膜６３の
段差部分６３ａに形成された微小なＳｉ結晶６５をドメ
イン成長の核として、段差６４の部分からドメインが成
長する。この場合、段差６４が延びる方向（図１（ｂ）
において、矢印Ｘで示す）には、すでに固相成長が終了
しているので、この方向に結晶は成長しない。これに対
して、段差６４に対して垂直な方向（図１（ｃ）におい
て、矢印Ｙで示す）には他の結晶核が存在しないため、
十分な成長領域が残っており、ドメインは段差６４に対
して直交する方向に成長する。したがって、ドメイン
は、段差６４に沿って形成されたＳｉ結晶を中心とし
て、段差６４に直交する両方向にドメインが成長する。

【００３３】ドメインの成長が進むと、図１（ｄ）及び
図２（ｄ）に示すように、段差形成膜６２上において、
段差形成層６２の各側面の段差６４からそれぞれ成長し
たドメイン同士が相互にぶつかり合って、段差形成層６
２上にドメイン境界６６が形成され、ドメインの成長が
停止する。

【００３４】ドメインは、ａ−Ｓｉ膜６３の両側の段差
部分６３ａから同速度で成長するので、ドメイン境界６
６は、段差形成層６２の両側に形成された各段差６４の
ほぼ中間地点に、すなわち、段差形成層６２の幅方向の
ほぼ中央及び隣接する段差形成層６２間のほぼ中央に発
生する。したがって、ドメイン境界６６の発生する場所
は、この位置に特定される。

【００３５】このように、基板６１上に段差形成層６２
を設けて、段差形成層６２の両側に段差６４をそれぞれ
形成し、基板６１全体にａ−Ｓｉ膜６３を成膜した後、
加熱処理を行うことによって、ａ−Ｓｉ膜６３の各段差
部分６３ａに沿って結晶核６５をそれぞれ形成して、各
段差部分６３ａからそれぞれ結晶を成長させるために、
ドメイン境界６６の発生場所を、予め、各段差６４の中
間に特定することができる。したがって、その後に形成
されるＴＦＴチャンネル部において、ドメイン境界６６
を含むか否かを容易に制御することができる。

【００３６】この結果、基板６１上に特性が均一な複数
のＴＦＴ素子を形成することが可能となり、ＴＦＴ素子
の特性のばらつきを押さえることができる。したがっ
て、ＴＦＴ素子が形成された基板を使用した液晶パネル
では、表示ムラの発生を防ぐことができる。

【００３７】次に、上記の製造方法によって実際に製造
される半導体装置について図面に基づいて説明する。

【００３８】図３〜図６は、この実施の形態１の半導体
装置であるＴＦＴの製造工程を経時的に示す側方断面図
であり、図３から図６にかけて製造工程が順次進行す
る。また、図７は、図３〜図６の製造工程により製造し
たＴＦＴ１の平面図であり、図６（ｃ）は、図７のＩ−
Ｉ’断面図となっている。

【００３９】ＴＦＴ１は、以下のような工程によって製
造される。

【００４０】（１）まず、図３（ａ）に示すように、石
英基板１１上に一般的なフォトリソグラフィとドライエ
ッチングを用いることによって、石英基板１１に直接エ
ッチングを行い、石英基板１１上に直線状に延びる帯状
の凸部１２を形成する。各凸部１２は、５０ｎｍ〜３０
０ｎｍ程度の厚さであれば良い。

【００４１】（２）次に、図３（ｂ）に示すように、凸
部１２を形成した石英基板１１上に、ＬＰＣＶ（Ｌｏｗ
ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、ａ−Ｓｉ膜１３を７
０ｎｍの膜厚に堆積する。このａ−Ｓｉ膜１３を形成す
るための条件は、原料ガスとしてジシランガス（Ｓｉ ₂
Ｈ₆）を用い、５０Ｐａの圧力下に４５０℃の温度とし
た。

【００４２】石英基板１１上に形成されるａ−Ｓｉ膜１
３には、石英基板１１上に凸部１２が形成されているこ
とにより、凸部１２の両側に段差１３ａ及び１３ａ’が
形成される。

【００４３】（３）次に、石英基板１１に加熱処理を行
い、図３（ｃ）に示すように、ａ−Ｓｉ膜１３の各段差
１３ａ及び１３ａ’に沿って結晶核１３ｂをそれぞれ形
成する。この場合の加熱は、窒素雰囲気中、５００℃〜
７００℃の温度範囲内で行う。各段差１３ａ、１３ａ’
にそれぞれ形成された結晶核１３ｂが、ＣＧＳ膜のドメ
イン成長の中心となる。このとき、段差１３及び１３
ａ’以外の部分には、ひずみによるストレスがかからな
いので、結晶核は発生しない。

【００４４】（４）次に、ａ−Ｓｉ膜１３上の全面にＮ
ｉ（ＣＨ₃ＣＯＯＨ）₂（酢酸ニッケル）を１０ｐｐｍの
濃度に溶かした水溶液をスピン塗布することにより、図
３（ｄ）に示すように、Ｓｉの結晶化を助長する触媒金
属元素であるＮｉをａ−Ｓｉ膜１３表面全体に、Ｎｉ濃
度が、１×１０¹³ａｔｍ／ｃｍ²程度となるように塗布
する。

【００４５】なお、Ｎｉをａ−Ｓｉ膜１３表面に添加す
る方法としては、スパッタ法、ＣＶＤ法、プラズマ処理
法、蒸着法等、他の方法を用いてもよい。

【００４６】（５）次に、窒素雰囲気中、６００℃の温
度、１２時間の反応時間にて石英基板１１を加熱処理し
て、ａ−Ｓｉ膜１３を結晶化し、図４（ａ）に示すよう
に、ＣＧＳ膜１４を形成する。このＣＧＳ膜１４は、段
差部分１３ａ及び１３ａ’を起点として成長が始まり、
段差１３ａ及び１３ａ’に垂直に成長を続け、段差１３
と１３ａ’との中間地点において、段差１３ａ及び１３
ａ’の両側から成長してくるドメイイン同士がぶつかる
ことにより、凸部１２のほぼ幅方向の中間地点にドメイ
ン境界１４ａが形成される。

【００４７】（６）次に、図４（ｂ）に示すように、Ｎ
ｉを含むＣＧＳ膜１４上に、常圧ＣＶＤ法などにより第
１のＳｉＯ₂膜１５を２００ｎｍの膜厚に積層し、さら
に一般的なフォトリソグラフィとドライエッチングを用
いて、第１のＳｉＯ₂膜１５をパターニングし、ＣＧＳ
膜１４の一部を露出させる。

【００４８】（７）次に、図４（ｃ）に示すように、基
板全面に２×１０¹⁵ａｔｍ／ｃｍ²程度の濃度のリンイ
オンを注入する。このとき、第１のＳｉＯ₂膜１５は、
注入マスクとして働き、第１のＳｉＯ₂膜１５に覆われ
ていない部分のＣＧＳ膜１４中にリンイオンが注入さ
れ、リンを高濃度に含んだＣＧＳ膜１４ｂが形成され
る。

【００４９】（８）次に、図４（ｄ）に示すように、石
英基板１１を、６００℃の温度、２４時間の反応時間に
よる条件にて加熱し、ＣＧＳ膜１４中のＮｉ元素を、リ
ンを高濃度に含んだＣＧＳ膜１４ｂ中にゲッタリングさ
せる。

【００５０】（９）次に、図５（ａ）に示すように、ド
ライエッチング法を用いてリンを高濃度に含んだＣＧＳ
膜１４ｂを全面除去し、さらに、バッファード沸酸を用
いて、第１のＳｉＯ₂膜１５を全面除去する。残ったＣ
ＧＳ膜１４は、リンを高濃度に含んだＣＧＳ膜１４ｂの
ゲッタリング効果によりＮｉ元素をほとんど含まない。

【００５１】（１０）次に、図５（ｂ）に示すように、
ＣＧＳ膜１４を酸素雰囲気中にて、９５０℃の温度条件
で３０ｎｍの膜厚に酸化することにより、表面に第２の
酸化膜１６を形成する。この工程は第２のゲッタリング
と呼ばれ、前述のゲッタリングにより減少した金属元素
（Ｎｉ）をさらに除去するために行われる。この第２の
ゲッタリングは、ＨＣｌ、ＨＦ、ＨＢｒ、Ｃｌ₂、Ｆ₂、
Ｂｒ₂等の少なくとも一種類のハロゲン元素を含んだ酸
化性雰囲気中にて加熱処理することによってゲッタリン
グ効果が高くなる。温度範囲は、７００〜１１５０℃の
範囲であることが望ましいが、温度が高い程、酸化膜中
での金属元素の拡散が促進され、ゲッタリング効果が高
くなる。

【００５２】（１１）次に、第２の酸化膜１６をバッフ
ァード沸酸を用いて除去したのち、図５（ｃ）に示すよ
うに、一般的なフォトリソグラフィとドライエッチング
を用いてパターニングを行い、ＣＧＳ膜１７を形成す
る。

【００５３】（１２）上記のようにパターニングされた
ＣＧＳ膜１７上に、図５（ｄ）に示すように、ＣＶＤ法
でゲート絶縁膜としての第３の酸化膜１８を８０ｎｍの
膜厚に形成した後、さらにＣＶＤ法により、ｐ−Ｓｉ膜
を３００ｎｍの膜厚に堆積し、ｐ−Ｓｉ膜を一般的なフ
ォトリソグラフィとドライエッチングを用いてパターニ
ングして、凸部１２上に、凸部１２に沿ってゲート電極
１９を形成する。このゲート電極１９の下のＣＧＳ膜１
７の部分が、ＴＦＴ活性領域１７ａとなる。

【００５４】ここで、前述のようにドメイン境界１４ａ
が形成される場所は、凸部１２の幅方向のほぼ中間位置
に特定されるので、ゲート電極１９を形成する領域を選
択することにより、ＴＦＴの活性領域１７ａにドメイン
境界１４ａを含ませることも、含ませないことも可能で
ある。ここでは、ＴＦＴ活性領域１７ａにドメイン境界
１４ａを含ませないように、ゲート電極１９をドメイン
境界１４ａに隣接した凸部１２の一方の側部上に位置す
るように、パターニングを行うものとする。

【００５５】（１３）次に、図６（ａ）に示すように、
ゲート電極１９をマスクとして用いて、ＣＧＳ膜１７中
に２×１０¹⁵ａｔｍ／ｃｍ²程度の濃度のリンイオンを
注入してゲート電極１９に対してドメイン境界１４ａを
含まない側方のＣＧＳ膜１７にソース領域２０ａを形成
するとともに、ドメイン境界１４ａを含むゲート電極１
９の他方の側方のＣＧＳ膜１７にドレイン領域２０ｂを
形成し、さらに、ゲート電極１９の下方に、リンイオン
が注入されないＴＦＴ活性領域１７ａを形成する。

【００５６】（１４）次に、上記第３の酸化膜１８及び
ゲート電極１９の全面に、図６（ｂ）に示すように、Ｃ
ＶＤ法を用いて層間絶縁膜としての第４の酸化膜２１を
６００ｎｍの膜厚に形成し、上記ソース領域２０ａ、ド
レイン領域２０ｂ中に注入したリンイオンの活性化のた
めに、窒素雰囲気中において、９５０℃の温度で、３０
分間の反応時間にて熱処理を施したのち、一般的なフォ
トリソグラフィとドライエッチングを用いて、第３及び
第４の酸化膜１８及び２１にソース領域２０ａに達する
ソースコンタクトホール２６及びドレイン領域２０ｂに
達するドレインコンタクトホール２７を形成する。

【００５７】（１５）最後に、４００ｎｍの膜厚のＡｌ
Ｓｉを堆積して、フォトリソグラフィ、ドライエッチン
グを繰り返し行うことにより、図６（ｃ）に示すソース
配線２２およびドレイン電極２３を形成する。その後、
４００ｎｍの膜厚の窒化膜を堆積して、フォトリソグラ
フィ及びドライエッチングを順次行うことにより画素コ
ンタクトホール２８を有する保護膜２４を形成する。そ
して、８０ｎｍの膜厚の透明導電膜（ＩＴＯ）を堆積し
て、フォトリソグラフィ及びドライエッチングを順次行
うことにより、保護膜２４上に画素電極２５を形成す
る。画素電極２５は画素コンタクトホール２８を介して
ドレイン電極２３に接続されている。これにより、ＴＦ
Ｔ１が形成される。

【００５８】図７は、このＴＦＴ１の平面図である。な
お、図７では、理解容易のために、一部の膜を省略して
いる。ＴＦＴ１は、ソース配線２２がゲート電極１９と
は直交状態で設けられており、ゲート電極１９の側方に
設けられたソース領域２０ａがソースコンタクトホール
２０を介してソース電極２２ａとソース配線２２とに接
続されている。また、ドメイン境界１４ａを挟んでゲー
ト電極１９の側方に設けられたドレイン領域２０ｂがド
レインコンタクトホール２７を介して、ドレイン電極２
３に接続されており、ドレイン電極２３が画素コンタク
トホール２８を介して、画素電極２５に接続されてい
る。

【００５９】以上の説明から明らかなように、本実施の
形態１の製造方法により製造された半導体装置において
は、石英基板１１に直線状に延びる凸部１２を形成し、
この状態の石英基板１１上にａ−Ｓｉ膜１３を成膜し、
このａ−Ｓｉ膜１３に段差１３ａ及び１３ａ’を形成し
た後、加熱処理を施すことにより、段差１３ａ及び１３
ａ’の部分に結晶核１３ｂを形成した後、触媒金属元素
を添加して固相成長を行っているので、ドメイン境界１
４ａの位置を制御したＣＧＳ膜１４を形成することがで
きる。このため、ＴＦＴ１の活性領域１７ａにドメイン
境界１４を含ませることも、含ませないことも可能であ
り、ＴＦＴ特性のバラツキが低減され、均質な表示の液
晶パネルを作製することができる。

【００６０】これにより、高性能のアクティブマトリク
ス型液晶表示装置、装着型イメージ、３次元ＩＣ等を実
現することが可能となる。（実施の形態２）以下、本発明の実施の形態２に係る半
導体装置の製造方法を図面に基づいて説明する。

【００６１】図８〜図１１は、この実施の形態２の半導
体装置であるＴＦＴ２の製造工程を経時的に示す断面図
であり、図８から図１１へと製造工程が順次進行する。
また、図１２は、図８〜図１１に示す製造方法により製
造されたＴＦＴ２の上面図であり、図１１（ｃ）は、図
１２のＨ−Ｈ’断面図となっている。

【００６２】ＴＦＴ２は、以下の工程にて製造する。

【００６３】（１）まず、図８（ａ）に示すように、石
英基板３１上にＰｏｌｙ−Ｓｉ、Ｔａ、ＷＳｉ、Ｔｉな
どの元素から形成される形成膜３１ａを成膜した後、一
般的なフォトリソグラフィとドライエッチングとを用い
てエッチングを行うことにより、直線状に延びる帯状の
段差膜４９を形成する。この段差膜４９の両側面には、
段差３２及び３２’が形成される。さらに、この段差膜
４９を覆うように下地絶縁膜５０を成膜する。段差膜４
９の厚さは５０ｎｍ〜３００ｎｍ程度であれば良い。ま
た段差膜４９は、Ｔａ、Ｔｉ、ＷＳｉなどの金属膜によ
り形成した場合には、ＴＦＴ２への光の侵入を防ぐ遮光
膜としての役割を果たさせることも可能である。

【００６４】（２）次に、図８（ｂ）に示すように、下
地絶縁膜５０上にＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒ
ｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉ
ｏｎ）法により、ａ−Ｓｉ膜３３を７０ｎｍの膜厚に堆
積する。このａ−Ｓｉ膜３３を形成するための条件は、
原料ガスとしてジシランガス（Ｓｉ₂Ｈ₆）を用い、５０
Ｐａの圧力下に４５０℃の温度とした。

【００６５】段差膜４９上に形成されるａ−Ｓｉ膜３３
には、段差膜４９の両側面に段差３２及び３２’が形成
されていることにより、段差膜４９の両側に段差３３ａ
及び３３ａ’が形成される。

【００６６】（３）次に、石英基板３１に加熱処理を行
い、図８（ｃ）に示すように、ａ−Ｓｉ膜３３の段差３
３ａ及び３３ａ’の部分に結晶核３３ｂを形成する。こ
の場合の加熱は、窒素雰囲気中、５００℃〜７００℃の
温度範囲内で行う。各段差３３ａ、３３ａ’にそれぞれ
形成された結晶核３３ｂが、ＣＧＳ膜のドメイン成長の
中心となる。このとき、段差３３ａ及び３３ａ’以外の
部分には、ひずみによるストレスがかからないので、結
晶核は発生しない。

【００６７】（４）次に、ａ−Ｓｉ膜３３上の全面にわ
たって、Ｎｉ（ＣＨ₃ＣＯＯＨ）₂（酢酸ニッケル）を１
０ｐｐｍの濃度に溶かした水溶液をスピン塗布すること
により、図８（ｄ）に示すように、Ｓｉの結晶化を助長
する触媒金属元素であるＮｉをａ−Ｓｉ膜３３の表面全
体に、Ｎｉ濃度が、１×１０¹³ａｔｍ／ｃｍ²程度とな
るように塗布する。

【００６８】なお、Ｎｉをａ−Ｓｉ膜３３表面に添加す
る方法としては、スパッタ法、ＣＶＤ法、プラズマ処理
法、蒸着法等、他の方法を用いてもよい。

【００６９】（５）次に、窒素雰囲気中、６００℃の温
度、１２時間の反応時間の条件にて石英基板３１を加熱
処理して、ａ−Ｓｉ膜３３を結晶化し、図９（ａ）に示
すように、ＣＧＳ膜３４を形成する。このＣＧＳ膜３４
は、段差部分３３ａ及び３３ａ’を起点として成長が始
まり、段差部分３３ａ及び３３ａ’に垂直に成長を続
け、段差部分３３ａと３３ａ’との中間地点において、
各段差部分３３ａ、３３ａ’の両側から成長してくるド
メイン同士がぶつかることにより、形成膜３１ａのほぼ
幅方向の中間地点にドメイン境界３４ａが形成される。

【００７０】（６）次に、図９（ｂ）に示すように、Ｎ
ｉを含むＣＧＳ膜３４上に、常圧ＣＶＤ法などにより第
１のＳｉＯ₂膜３５を２００ｎｍの膜厚に堆積し、さら
に、一般的なフォトリソグラフィとドライエッチングを
用いて、第１のＳｉＯ₂膜３５をパターニングし、ＣＧ
Ｓ膜３４の一部を露出させる。

【００７１】（７）次に、図９（ｃ）に示すように、基
板全面に、２×１０¹⁵ａｔｍ／ｃｍ ²程度の濃度のリン
イオンを注入する。このとき、第１のＳｉＯ₂膜３５は
注入マスクとして働き、第１のＳｉＯ₂膜３５に覆われ
ていない部分のＣＧＳ膜３４中にリンイオンが注入さ
れ、リンを高濃度に含んだＣＧＳ膜３４ｂが形成され
る。

【００７２】（８）次に、図９（ｄ）に示すように、石
英基板３１を、６００℃の温度、２４時間の反応時間に
よる条件にて加熱し、ＣＧＳ膜３４中のＮｉ元素を、リ
ンを高濃度に含んだＣＧＳ膜３４ｂ中にゲッタリングさ
せる。

【００７３】（９）次に、図１０（ａ）に示すように、
ドライエッチング法を用いてリンを高濃度に含んだＣＧ
Ｓ膜３４ｂを全面除去し、さらに、バッファード沸酸を
用いて、第１のＳｉＯ₂膜３５を全面除去する。残った
ＣＧＳ膜３４は，リンを高濃度に含んだＣＧＳ膜３４ｂ
のゲッタリング効果によりＮｉ元素をほとんど含まな
い。

【００７４】（１０）次に、図１０（ｂ）に示すよう
に、ＣＧＳ膜３４を、酸素雰囲気中にて、９５０℃の温
度条件で３０ｎｍの膜厚に酸化することにより、表面に
第２の酸化膜３６を形成する。この工程は、第２のゲッ
タリングと呼ばれ、前述のゲッタリングにより減少した
金属元素（Ｎｉ）をさらに除去するために行われる。こ
の第２のゲッタリングは、ＨＣｌ、ＨＦ、ＨＢｒ、Ｃｌ
₂、Ｆ₂、Ｂｒ₂等の少なくとも一種類のハロゲン元素を
含んだ酸化性雰囲気中にて加熱処理することによってゲ
ッタリング効果が高くなる。温度範囲は、７００℃〜１
１５０℃の範囲であることが望まいが、温度が高い程、
酸化膜中での金属元素の拡散が促進され、ゲッタリング
効果が高くなる。

【００７５】（１１）次に、第２の酸化膜３６をバッフ
ァード沸酸を用いて除去したのち、図１０（ｃ）に示す
ように、一般的なフォトリソグラフィとドライエッチン
グとを用いてパターニングを行い、ＣＧＳ膜３７を形成
する。

【００７６】（１２）次に、上記のようにパターニング
されたＣＧＳ膜３７上に、図１０（ｄ）に示すように、
ＣＶＤ法でゲート絶縁膜としての第３の酸化膜３８を８
０ｎｍの膜厚に形成した後、さらにＣＶＤ法により、ｐ
−Ｓｉ膜を３００ｎｍの膜厚に堆積し、ｐ−Ｓｉ膜を一
般的なフォトリソグラフィとドライエッチングとを用い
てパターニングして、形成膜３１ａ上に、形成膜３１ａ
に沿ってゲート電極３９を形成する。このゲート電極３
９の下のＣＧＳ膜３７の部分が、ＴＦＴ活性領域３７ａ
となる。

【００７７】ここで、前述のようにドメイン境界３４ａ
が形成される場所は、形成膜３１ａの幅方向のほぼ中間
位置に特定されるので、ゲート電極３９を形成する領域
を選択することにより、ＴＦＴの活性領域３７ａにドメ
イン境界３４ａを含ませることも、含ませないことも可
能である。ここでは、ＴＦＴ活性領域３７ａにドメイン
境界３４ａを含ませないように、ゲート電極３９をドメ
イン境界３４ａに隣接した形成膜３１ａの一方の側部上
に位置するように、パターニングを行うものとする。

【００７８】（１３）次に、図１１（ａ）に示すよう
に、ゲート電極３９をマスクとして用いて、ＣＧＳ膜３
７中に２×１０¹⁵ａｔｍ／ｃｍ²程度の濃度のリンイオ
ンを注入して、ゲート電極３９に対してドメイン境界３
４ａを含まない側方のＣＧＳ膜３７にソース領域４０ａ
を形成するとともに、ドレイン領域４０ｂを形成し、さ
らに、ゲート電極３９の下方に、リンイオンが注入され
ないＴＦＴ活性領域３７ａを形成する。

【００７９】（１４）次に、上記第３の酸化膜３８及び
ゲート電極３９の全面に、図１１（ｂ）に示すように、
ＣＶＤ法を用いて層間絶縁膜としての第４の酸化膜４１
を６００ｎｍの膜厚に形成し、上記ソース領域４０ａ、
ドレイン領域４０ｂ中に注入したリンイオンの活性化の
ために、窒素雰囲気中において、９５０℃の温度で、３
０分間の反応時間にて熱処理を施したのち、一般的なフ
ォトリソグラフィとドライエッチングとを用いて、第３
及び第４の酸化膜３８及び４１にソース領域４０ａに達
するソースコンタクトホール４６及びドレイン領域４０
Ｂに達するドレインコンタクトホール４７を形成する。

【００８０】（１５）最後に、４００ｎｍの膜厚のＡｌ
Ｓｉを堆積して、フォトリソグラフィ、ドライエッチン
グを繰り返し行うことにより、図１１（ｃ）に示すソー
ス配線４２及びドレイン電極４３を形成する。その後、
４００ｎｍの膜厚の窒化膜を堆積して、フォトリソグラ
フィ及びドライエッチングを順次行うことにより画素コ
ンタクトホール４８を有する保護膜４４を形成する。そ
して、８０ｎｍの膜厚の透明導電膜（ＩＴＯ）を堆積し
て、フォトリソグラフィ及びドライエッチングを順次行
うことにより、保護膜４４上に画素電極４５を形成す
る。画素電極４５は画素コンタクトホール４８を介して
ドレイン電極４３に接続されている。これにより、ＴＦ
Ｔ２が形成される。

【００８１】図１２は、このＴＦＴ２の平面図である。
なお、図１２では、理解容易のために、一部の膜を省略
している。ＴＦＴ２は、ソース配線４２がゲート電極３
９とは直交状態で設けられており、ゲート電極３９の側
方に設けられたソース領域４０ａがソースコンタクトホ
ール４０を介してソース電極４２ａとソース配線４２と
に接続されている。

【００８２】このＴＦＴ２は、上方より見ると、実施の
形態１に示した図７のＴＦＴ１とほぼ同様な状態になっ
ている。

【００８３】以上の説明から明らかなように、本実施の
形態２の製造方法により製造された半導体装置において
は、石英基板３１上に直線上に延びる形成膜３１ａを形
成し、一般的なフォトリソグラフィとドライエッチング
とを用いてエッチングを行うことにより、直線状に延び
る帯状の段差膜４９を形成し、この状態の石英基板３１
上にａ−Ｓｉ膜３３を成膜し、このａ−Ｓｉ膜３３に段
差３３ａ及び３３ａ’を形成した後、加熱処理を施すこ
とにより、段差３３ａ及び３３ａ’の部分に結晶核３３
ｂを形成した後、触媒金属元素を添加して固相成長を行
っているので、ドメイン境界３４ａの位置を制御したＣ
ＧＳ膜３４を形成することができる。このため、ＴＦＴ
２の活性領域３７ａにドメイン境界３４を含ませること
も、含ませないことも可能であり、ＴＦＴ特性のバラツ
キが低減され、均質な表示の液晶パネルを作製すること
ができる。

【００８４】これにより、高性能のアクティブマトリク
ス型液晶表示装置、装着型イメージ、３次元ＩＣ等を実
現することが可能となる。

【００８５】なお、本実施の形態１及び２に示す製造方
法により製造されるＴＦＴは、本発明により製造される
半導体の一例であり、材料、膜厚、形成方法などは、上
記に限られない。

【００８６】

【発明の効果】以上より明らかなように、本発明の半導
体装置の製造方法は、凸部を形成した基板にａ−Ｓｉ膜
を成膜し、このａ−Ｓｉ膜に加熱処理を施すことによっ
て、凸部を有することにより形成される段差部分に結晶
核を形成させた後、触媒金属元素を添加することによ
り、段差部分に形成された結晶核をドメイン成長の中心
部分として固相成長を行い、ドメイン境界の位置を制御
したＣＧＳ膜を形成するので、ＴＦＴ特性のバラツキが
低減され、均質な表示の液晶パネルを作成することがで
きる。

【００８７】これにより、高機能のアクティブマトリク
ス型液晶表示装置、装着型イメージ、３次元ＩＣ等が実
現する半導体装置を製造することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、それぞれ本発明の半導体の
製造方法におけるＣＧＳ膜の成長を説明する平面図であ
る。

【図２】（ａ）〜（ｄ）は、それぞれ図１１のＢ−Ｂ’
線に沿う断面図である。

【図３】（ａ）〜（ｄ）は、それぞれ本発明の実施の形
態１の半導体装置であるＴＦＴの製造工程を示す断面図
である。

【図４】（ａ）〜（ｄ）は、それぞれそのＴＦＴの製造
工程に連続する製造工程を示す断面図である。

【図５】（ａ）〜（ｄ）は、それぞれそのＴＦＴの製造
工程に連続する製造工程を示す断面図である。

【図６】（ａ）〜（ｃ）は、それぞれそのＴＦＴの製造
工程に連続する製造工程を示す断面図である。

【図７】本発明の実施の形態１の半導体装置であるＴＦ
Ｔの平面図である。

【図８】（ａ）〜（ｄ）は、それぞれ本発明の実施の形
態２のＴＦＴの製造工程を示す断面図である。

【図９】（ａ）〜（ｄ）は、それぞれそのＴＦＴの製造
工程に連続する製造工程を示す断面図である。

【図１０】（ａ）〜（ｄ）は、それぞれそのＴＦＴの製
造工程に連続する製造工程を示す断面図である。

【図１１】（ａ）〜（ｃ）は、それぞれそのＴＦＴの製
造工程に連続する製造工程を示す断面図である。

【図１２】本発明の実施の形態２の半導体装置であるＴ
ＦＴの平面図である。

【図１３】（ａ）〜（ｄ）は、それぞれＣＧＳ膜の縦成
長を説明する平面図である。

【符号の説明】

１２凸部１３ａ‐Ｓｉ膜１３ａ、１３ａ’ 段差１４ａドメイン境界１８第３の酸化膜１９ゲート電極２０ａソース領域２０ｂドレイン領域２１第４の酸化膜２３ドレイン電極２４保護膜２５画素電極２８画素コンタクトホール

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H092 GA59 JA25 JA29 JA35 JA38 JA39 JA42 JA44 JA46 JB13 JB23 JB27 JB32 JB33 JB38 JB41 JB57 JB63 JB69 KA04 KA07 MA05 MA07 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA30 MA35 MA37 MA41 NA25 NA27 NA28 5F052 AA17 CA07 DA02 DB02 FA06 FA13 HA03 JA01 5F110 AA30 BB02 BB10 BB11 CC02 DD03 DD21 EE09 EE45 FF02 FF29 GG02 GG13 GG16 GG22 GG25 GG47 HJ01 HJ04 HJ13 HJ23 HL05 HL06 NN03 NN04 NN23 NN35 NN72 NN77 PP10 PP13 PP29 PP34 PP36 PP38 QQ28

Claims

【特許請求の範囲】

【請求項１】平坦な基板表面上に直線状に延びる凸部
を形成する工程と、前記基板表面の全体に非晶質シリコン膜を形成する工程
と、前記非晶質シリコン膜に加熱処理を施し、前記凸部に沿
って形成される前記基板上の段差部分に形成された非晶
質シリコン膜に結晶核を形成する工程と、シリコンの結晶化を助長する触媒金属元素を前記基板表
面上に添加して加熱することにより、前記結晶核を結晶
成長させ、前記非晶質シリコン膜の全体を結晶性シリコ
ン膜に結晶化する工程とを含むことを特徴とする半導体
装置の製造方法。
【請求項２】前記凸部は、前記基板表面に凸部形成用
の膜を形成した後、該凸部形成用の膜を所定形状にパタ
ーニングされて形成されている、請求項１に記載の半導
体装置の製造方法。
【請求項３】前記凸部形成用の膜は、金属膜もしくは
金属元素を成分中に含有した膜である、請求項２に記載
の半導体装置の製造方法。
【請求項４】前記凸部は、前記基板表面を所定形状に
直接パターニングすることにより形成されている、請求
項１に記載の半導体装置の製造方法。
【請求項５】前記非晶質シリコン膜の加熱処理は、５
００℃〜７００℃の温度範囲内で行う、請求項１に記載
の半導体装置の製造方法。
【請求項６】シリコン膜内に複数のチャンネル部分を
有する半導体装置であって、各チャンネル部分に対応する部分のシリコン膜が、ドメ
イン境界を含まず、内部の結晶の方位が連続した領域の
みで形成された結晶性シリコン膜であることを特徴とす
る半導体装置。
【請求項７】シリコン膜内に複数のチャンネル部分を
有する半導体装置であって、各チャンネル部分に対応する部分のシリコン膜が、予め
特定した位置にドメイン境界を含むことを特徴とする半
導体装置。