JP2001111056A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ構造の半導体装置において、パーシャ
ルＳＴＩ構造の分離酸化膜を介して隣接するトランジス
タ間に発生するリーク電流を抑制することによって、分
離特性および耐圧が向上した半導体装置およびその製造
方法を得ることを目的とする。 【解決手段】 半導体基板１、埋込酸化膜２および半導
体層３からなるＳＯＩ構造の半導体基板１が埋込酸化膜
２と接する表面に不純物層１２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＳＯＩ（Silico
n On Insulator）構造の半導体装置およびその製造方法
に関し、特に、その底面が埋込酸化膜まで到達しない分
離絶縁膜（以下パーシャルＳＴＩ（Partial Shallow Tr
ench Isolation）と称す）を有する半導体装置およびそ
の製造方法に関するものである。

【０００２】

【従来の技術】半導体基板、埋込酸化膜および半導体層
からなるＳＯＩ構造を有する半導体装置は、埋込酸化膜
と、その底面が埋込酸化膜まで到達する素子分離（以下
フルＳＴＩ（Full Shallow Trench Isolation）と称
す）によって、活性領域が取り囲まれているため、ＣＭ
ＯＳトランジスタを形成してもラッチアップが起こる心
配がなく、また、ソース・ドレイン領域が埋込酸化膜に
接しているため、半導体基板表面に直接トランジスタが
形成された半導体装置に比べて接合容量が小さく、高速
動作が可能であるとともに、スタンバイ時のリーク電流
も小さくなり、消費電力を抑制することができるという
利点を有している。しかし、埋込酸化膜表面上に形成さ
れた半導体層の膜厚が、例えば０．１５μｍ以上ある場
合には、衝突電離現象によって発生するキャリア（ｎＭ
ＯＳではホール、ｐＭＯＳでは電子）がチャネル形成領
域の下方の半導体層内に溜まり、これによりキンクが発
生したり、動作耐圧が劣化したり、また、チャネル領域
の電位が安定しないために遅延時間の周波数依存性が出
る等の基板浮遊効果により生ずる種々の問題点があるた
め、一般的にはチャネル形成領域の電位を固定してい
る。特開昭５８−１２４，２４３号公報には、このよう
に、チャネル形成領域の電位が固定された半導体装置が
開示されている。

【０００３】近年では、さらに各トランジスタ毎にチャ
ネル形成領域の電位を固定するのではなく、同一導電型
の複数のトランジスタのチャネル形成領域の電位を一括
して固定するために、パーシャルＳＴＩによって分離を
行って微細化を図っており、この構造は、IEEE Interna
tional SOI Conference,Oct.1997などに開示されてい
る。

【０００４】図２６は従来の半導体装置を示す上面図で
あり、図において、１０４は分離絶縁膜、１０６はゲー
ト電極、１０７および１０８はソース・ドレイン領域、
１０９は配線である。図に示したように、パーシャルＳ
ＴＩの場合、同一導電型の複数のトランジスタに対し
て、チャネル形成領域の電位を固定するための配線１０
９が形成されいる。図２７は従来の半導体装置を示す断
面図であり、図２６のＸ−Ｘ断面における断面図であ
る。図において、１０１は半導体基板、１０２は埋込酸
化膜、１０１０はチャネル形成領域、１０５はゲート絶
縁膜、１０３は半導体層、１０１１はチャネルカット層
である。図に示したように、隣接する二つのトランジス
タ間の分離絶縁膜１０４は埋込酸化膜１０２に到達して
おらず、分離絶縁膜１０４下には、チャネル形成領域１
０１０と同一導電型の高濃度の不純物を含むチャネルカ
ット層１０１１が形成されている。そして、二つのチャ
ネル形成領域１０１０が、チャネルカット層１０１１を
介してつながった状態となっており、これが配線１０９
と接続してチャネル形成領域１０１０の電位を固定して
いる。

【０００５】

【発明が解決しようとする課題】しかしながら、パーシ
ャルＳＴＩ構造では、素子間分離耐圧が低いため、隣接
するトランジスタのソース・ドレイン領域に接続するそ
れぞれの配線（図示せず）のいずれか一方にソース電
圧、他方にドレイン電圧が印加されるなど、チャネルカ
ット層を介して隣接するソース・ドレイン領域間に電位
差が発生する場合には、チャネルカット層に比較的大き
なリーク電流が流れることがあるため、素子間分離幅を
大きく取らなければならず、微細化を妨げてしまうとい
う問題点があった。

【０００６】図２８は従来の半導体装置を示す断面図で
あり、図２６のＹ−Ｙ断面における断面図である。この
図からもわかるように、隣接するトランジスタのソース
・ドレイン領域間は分離絶縁膜１０４が埋込酸化膜１０
２に達していないため、チャネルカット層１０１１を介
してリーク電流が流れることがある。

【０００７】本発明は、上記した課題を解決するために
なされたもので、複数のトランジスタのチャネル形成領
域の電圧を一括して固定することができるパーシャルＳ
ＴＩ構造の分離絶縁膜を備えた半導体装置において、こ
の分離絶縁膜下のチャネルカット層を介して流れるリー
ク電流を抑制し、分離特性および耐圧の向上した半導体
装置およびその製造方法を得ることを目的とするもので
ある。

【０００８】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、埋込酸化膜と、半導体層からなる
ＳＯＩ基板を備え、半導体層の主表面に配設された第１
および第２の活性領域を取り囲み、埋込酸化膜と所定の
距離を隔てて形成された分離絶縁膜と、第１の活性領域
に形成された第１の能動素子と、第２の活性領域に形成
された第２の能動素子と、埋込酸化膜との界面近傍の半
導体基板の一主面に形成された不純物層と、不純物層に
電気的に接続する配線とを備えたことを特徴とするもの
であり、不純物層が形成されているため、分離絶縁膜を
介して隣接するトランジスタ間に電位差が発生しても、
この部分でのリーク電流の発生を抑制することができる
とともに、耐圧を高くすることができる。

【０００９】さらに、不純物層および半導体層は第１の
導電型であり、第１の能動素子は、第１の活性領域の主
表面から埋込酸化膜に到達する第２導電型の第１のソー
ス領域およびドレイン領域を有するＭＯＳ型トランジス
タであり、第２の能動素子は、第２の活性領域の主表面
から埋込酸化膜に到達する第２導電型の第２のソース領
域およびドレイン領域を有するＭＯＳ型トランジスタで
あり、不純物層および分離絶縁膜下の半導体層の電位が
固定されていることを特徴とするもので、分離絶縁膜下
の半導体層の電位を固定するとともに、半導体基板表面
の不純物層をトランジスタと逆導電型で形成して電位固
定しているため、分離絶縁膜を介して隣接するトランジ
スタのソース・ドレイン領域間に電位差が発生しても、
この部分でのリーク電流の発生を抑制することができる
とともに、耐圧を高くすることができる。

【００１０】また、不純物層および半導体層は第１の導
電型であり、第１の能動素子は、第１の活性領域の主表
面から埋込酸化膜に到達する第２導電型の第１のソース
領域およびドレイン領域を有するＭＯＳ型トランジスタ
であり、第２の能動素子は、第２の活性領域の主表面か
ら埋込酸化膜に到達する第２導電型の第２のソース領域
およびドレイン領域を有するＭＯＳ型トランジスタであ
り、不純物層の電位が固定され、分離絶縁膜下の半導体
層の電位が固定されていないことを特徴とするもので、
分離絶縁膜下の半導体層の電位を固定せずに、隣接する
トランジスタのチャネル形成領域をフローティングにし
て共用することによって、互いのしきい値電圧を精度よ
くそろえることができるとともに、分離絶縁膜下の半導
体基板表面に、トランジスタと逆導電型の不純物層を形
成して電位固定しているため、分離絶縁膜を介して隣接
するトランジスタのソース・ドレイン領域間に電位差が
発生しても、この部分でのリーク電流の発生を抑制する
ことができるとともに、耐圧を高くすることができる。

【００１１】また、半導体層は第１の導電型で、不純物
層は第２の導電型であり、第１の能動素子は、第１の活
性領域の主表面から埋込酸化膜と所定の距離を隔てて形
成された第２導電型の第１のソース領域およびドレイン
領域を有するＭＯＳ型トランジスタであり、第２の能動
素子は、第２の活性領域の主表面から埋込酸化膜と所定
の距離を隔てて形成された第２導電型の第２のソース領
域およびドレイン領域を有するＭＯＳ型トランジスタで
あり、不純物層に印加される電圧は、半導体基板に対し
て逆バイアスであることを特徴とするもので、ソース・
ドレイン領域が埋込酸化膜まで達していない構造の場合
に、半導体基板に対して逆バイアスがかかる電圧を不純
物層に印加することによって、分離絶縁膜を介して隣接
するトランジスタのソース・ドレイン領域間に電位差が
発生しても、この部分でのリーク電流の発生を抑制する
ことができるとともに、耐圧を高くすることができる。

【００１２】また、分離絶縁膜下の半導体層表面から埋
込酸化膜に到達し、互いに隣接して逆バイアスとなる電
圧がそれぞれ印加される第１導電型の第１の不純物領域
および第２の導電型の第２の不純物領域をさらに備え、
第１の能動素子は、第１の活性領域の主表面から埋込酸
化膜に到達し、いずれか一方が第１の不純物領域と隣接
する第２導電型の第１のソース領域およびドレイン領域
を有するＭＯＳ型トランジスタであり、第２の能動素子
は、第２の活性領域の主表面から埋込酸化膜に到達し、
いずれか一方が第２の不純物領域と隣接する第１導電型
の第２のソース領域およびドレイン領域を有するＭＯＳ
型トランジスタであり、不純物層に印加される電圧は、
半導体基板に対して逆バイアスであることを特徴とする
もので、第１、第２の不純物領域および不純物層の電位
を固定しているため、分離絶縁膜を介して隣接するソー
ス・ドレイン領域間に電位差が発生しても、この部分で
のリーク電流の発生を抑制するとともに、耐圧を高くす
ることができる。

【００１３】また、分離絶縁膜下の半導体層表面から埋
込酸化膜に到達し、互いに隣接して逆バイアスとなる電
圧がそれぞれ印加される第１導電型の第１の不純物領域
および第２の導電型の第２の不純物領域をさらに備え、
第１の能動素子は、第１の不純物領域と隣接する第２導
電型の第３の不純物領域と、この第３の不純物領域に隣
接する第１導電型の第４の不純物領域を備えたダイオー
ドであり、第２の能動素子は、第２の不純物領域と隣接
する第１導電型の第５の不純物領域と、この第５の不純
物領域に隣接する第２導電型の第６の不純物領域を備え
たダイオードであり、不純物層に印加される電圧は、半
導体基板に対して逆バイアスであることを特徴とするも
ので、第１、第２の不純物領域および不純物層を形成し
て電位を固定しているため、分離絶縁膜を介して隣接す
るダイオードの逆導電型の不純物領域間に電位差が発生
しても、この部分でのリーク電流の発生を抑制するとと
もに、耐圧を高くすることができる。

【００１４】さらに、不純物層が活性領域の下まで延在
することを特徴とするものであり、半導体基板表面に形
成された不純物層によって、ソース・ドレイン領域形成
の際に注入された不純物が、埋込酸化膜を突き抜けて半
導体基板にまで達しても、不純物層に取り込まれて電位
固定されるため、回路誤動作の原因になる恐れがなく、
半導体装置の信頼性が向上するという効果を奏する。

【００１５】加えて、第１の能動素子および第２の能動
素子が形成された機能ブロックと異なる機能ブロックを
さらに備えたことを特徴とするものであり、機能ブロッ
クの中で、チャネル形成領域の電位を共通に固定する必
要が有る部分には、パーシャルＳＴＩで分離された第１
および第２の能動素子が、必要とされる機能に応じて形
成され、それに合わせた不純物層の導電型および印加す
る電圧を決定することができる。

【００１６】また、半導体基板表面上に埋込酸化膜を介
して形成された半導体層を有するＳＯＩ基板の半導体基
板表面に不純物層を形成する工程と、半導体層の主表面
に配設された第１および第２の活性領域を取り囲み、そ
の下に半導体層の一部が残る分離絶縁膜を形成する工程
と、第１の活性領域に、第１の能動素子を形成する工程
と、第２の活性領域に、第２の能動素子を形成する工程
と、不純物層に接続する配線を形成する工程とを備えた
ものであり、配線を介して不純物層の電位が固定できる
半導体装置を製造することができる。さらに、不純物層
を分離領域のみでなく、活性領域下にまで形成すること
ができるため、不純物領域形成の際にイオン注入された
不純物が、埋込酸化膜を突き抜けて半導体基板にまで達
しても、不純物層に取り込んでしまうため、回路誤動作
の原因になる恐れがなく、信頼性の向上した半導体装置
の製造方法を得ることができる。

【００１７】さらに、第１の能動素子と第２の能動素子
は、同一導電型を有するＭＯＳ型トランジスタであり、
分離絶縁膜を形成する工程は、半導体層の活性領域表面
上を覆うマスクを形成して半導体層主表面から底部を残
してエッチングし、活性領域を取り囲む溝を形成する工
程と、全面に絶縁膜を形成する工程と、マスク表面上の
絶縁膜を除去する工程と、マスクを除去する工程とを備
え、溝を形成する工程の後、絶縁膜を形成する工程の前
に、溝下の半導体層中に半導体層と同一導電型で高濃度
の不純物をイオン注入する工程をさらに備えたことを特
徴とするもので、分離絶縁膜下の半導体層に半導体層よ
りも高濃度の不純物をイオン注入してチャネルカット層
を形成しているため、分離特性がより一層向上した半導
体装置を得ることができる。

【００１８】また、第１の能動素子は第１の導電型を有
するＭＯＳ型トランジスタで、第２の能動素子は第２の
導電型を有するＭＯＳ型トランジスタであり、分離絶縁
膜を形成する工程の後、第１の能動素子を形成する工程
の前に、第１の能動素子の分離絶縁膜上に開口を有する
第１のマスクを形成する工程と、全面に第２の導電型を
有する不純物を全面にイオン注入して、第１の能動素子
の分離絶縁膜下の半導体層に第１の不純物領域を形成す
る工程と、第１のマスクを除去する工程と、第１の能動
素子の分離絶縁膜上に開口を有する第１のマスクを形成
する工程と、全面に第２の導電型を有する不純物を全面
にイオン注入して、第１の能動素子の分離絶縁膜下の半
導体層に第１の不純物領域を形成し、第１のマスクを除
去する工程と、第２の能動素子の分離絶縁膜上に開口を
有する第２のマスクを形成する工程と、全面に第１の導
電型を有する不純物を全面にイオン注入して、第２の能
動素子の分離絶縁膜下の半導体層に第２の不純物領域を
形成し、第２のマスクを除去する工程とを備えたことを
特徴とするもので、ｐＭＯＳトランジスタとｎＭＯＳト
ランジスタのソース・ドレイン領域の一方と、分離絶縁
膜下に形成された第１、第２の不純物領域がｐｎｐｎと
なるように配設された半導体装置を得ることができる。

【００１９】また、半導体基板表面上に埋込酸化膜を介
して形成された半導体層の主表面に配設された第１およ
び第２の活性領域表面上を覆うマスクを形成して半導体
層主表面から底部を残してエッチングし、第１および第
２の活性領域を取り囲む溝を形成する工程と、溝下の半
導体基板中に不純物をイオン注入して、半導体基板の表
面に不純物層を形成する工程と全面に絶縁膜を形成する
工程と、マスク表面上の絶縁膜を除去する工程と、マス
クを除去する工程と、第１の活性領域に、第１の能動素
子を形成する工程と、第２の活性領域に、第２の能動素
子を形成する工程と、不純物層に接続する配線を形成す
る工程とを備えたものであり、配線を介して不純物層の
電位が固定できる半導体装置を製造することができる。

【００２０】さらに、第１の能動素子と第２の能動素子
は、同一導電型を有するＭＯＳ型トランジスタであり、
溝を形成する工程の後、絶縁膜を形成する工程の前に、
溝下の半導体層中に半導体層と同一導電型で高濃度の不
純物をイオン注入する工程をさらに備えたことを特徴と
するもので、分離絶縁膜下の半導体層に半導体層よりも
高濃度の不純物をイオン注入してチャネルカット層を形
成しているため、分離特性がより一層向上した半導体装
置を得ることができる。

【００２１】

【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１に係る半導体装置の断面図であり、図１に
おいて、１はｐ型の半導体基板、２は埋込酸化膜、３は
半導体層、４は分離絶縁膜、５はゲート絶縁膜、６はゲ
ート電極、７、８、７１および８１はソース・ドレイン
領域、９および９１は配線、１０はチャネル形成領域、
１１はチャネルカット層、１２は不純物層、１３はサイ
ドウォール、１４および１４１は層間絶縁膜、１５およ
び１５１はコンタクトホールであり、ソース・ドレイン
領域７、８、７１、８１およびチャネルカット層１１は
半導体層３に不純物を注入して形成されている。半導体
基板１、埋込酸化膜２および半導体層３は、いわゆるＳ
ＯＩ基板を構成しており、その形成方法は、張り合わせ
法やＳＩＭＯＸ法など、いずれの方法でもかまわない。

【００２２】半導体層３の厚さが３０〜２００ｎｍ程
度、埋込酸化膜２の膜厚が０．０４〜０．４μｍ程度の
場合、チャネルカット層１１はボロンなどのｐ型不純物
を１×１０¹⁷〜１×１０¹⁸／ｃｍ³程度、不純物層１２
はボロンなどのｐ型の不純物を１×１０¹⁷〜１×１０¹⁹
／ｃｍ³程度、チャネル形成領域１０はボロンなどのｐ
型不純物を１×１０¹⁷〜１×１０¹⁸／ｃｍ³程度をそれ
ぞれ含んでいる。チャネルカット層１１の濃度は、チャ
ネル形成領域１０と同じにしてもよいが、濃度が高いほ
ど分離特性は向上する。また、ソース・ドレイン領域７
および８はヒ素などのｎ型不純物を１×１０¹⁹〜１×１
０²¹／ｃｍ³程度含み、ソース・ドレイン領域７１およ
び８１はリンやひ素などのｎ型不純物を１×１０¹⁷〜１
×１０²⁰／ｃｍ³程度含んで埋込酸化膜２まで延び、Ｌ
ＤＤ（Lightly Doped Drain）構造となっている。ゲー
ト電極６は、リンなどのｎ型不純物を２〜１５×１０²⁰
／ｃｍ³程度含んだポリシリコンで形成されているが、
これ以外にも、不純物を含んだポリシリコンとＷＳｉ_x
などの金属シリサイド層との積層構造でも、Ｗ、Ｍｏ、
Ｃｕ、Ａｌなどの金属でもよい。また、ゲート電極６お
よびソース・ドレイン領域７および８の表面にはコバル
トシリサイドが形成されていてもよい（図示せず）。

【００２３】半導体層３に形成されたチャネルカット層
１１とシリコン酸化膜などの分離絶縁膜４からなる部分
分離領域によって、トランジスタが１個または複数個形
成された活性領域が取り囲まれて互いに分離されてお
り、分離幅は２００ｎｍ〜５００ｎｍ程度である。ま
た、分離絶縁膜４の膜厚は、その下のチャネルカット層
１１の膜厚が１０〜１００ｎｍ程度となるように設定す
る。そして、分離絶縁膜４の上面は半導体層３の表面と
同一であることが微細加工上好ましいが、半導体層３が
薄い場合は、チャネルカット層１１の膜厚を十分に残そ
うとすると、素子分離に必要な膜厚を取ることが難しく
なるため、分離絶縁膜４の上面を半導体層３表面よりも
高く形成した方が素子分離性能が向上する。また、半導
体層３と分離絶縁膜４との間には、必要に応じて５〜３
０ｎｍ程度のシリコン酸化膜が形成されている（図示せ
ず）。ここでは、分離領域にシリコン酸化膜を用いてい
るが、シリコン窒化膜、シリコン酸化窒化膜やシリコン
酸化弗化膜（ＳｉＯＦ）など、他の絶縁膜でもかまわな
い。ゲート絶縁膜５としては、ＳｉＯ₂、ＳｉＯＮ、Ｓ
ｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂（ＯＮＯ）構造、Ｔａ
₂Ｏ₅、Ａｌ₂Ｏ ₃などがある。

【００２４】また、図２はこの発明の実施の形態１にか
かる半導体装置の上面図であり、図１は、図２に示した
Ａ−Ａ断面における断面図である。図２において、９２
ないし９４は配線、１１１は不純物領域である。配線９
２はゲート電極６に電気的に接続してゲート電圧を与
え、配線９３は不純物領域１１１に電気的に接続してい
る。図３は、この発明の実施の形態１に係る半導体装置
の断面図であり、図２に示したＢ−Ｂ断面における断面
図である。図において、１５２はコンタクトホールであ
る。図を参照して、不純物領域１１１には、配線９３を
通って電圧が印加され、チャネルカット層１１を介して
接続するチャネル形成領域１０の電位を固定する。不純
物領域１１１はチャネル形成領域１０と同一導電型の不
純物を含んでおり、その不純物濃度については、チャネ
ル形成領域と同程度でもよいが、さらに高濃度の方が、
低抵抗に抑えることができる。

【００２５】また、図４はこの発明の実施の形態１に係
る半導体装置の断面図であり、図２に示したＣ−Ｃ断面
における断面図である。図において、９５は配線、１５
３および１５４はコンタクトホールである。図を参照し
て、配線９４は層間絶縁膜１４および１４１に形成され
たコンタクトホール１５３内を埋め込んで形成されてお
り、半導体層３、埋込酸化膜２に形成されたコンタクト
ホール１５４内を埋め込んで形成された配線９５を介し
て、不純物層１２に接続し、不純物層１２の電位を固定
している。不純物層１２と、チャネル形成領域１０はそ
れぞれに制御されるため、この配線９５が形成されるた
めのコンタクトホール１５４が形成される半導体層３の
周囲を取り囲む分離絶縁膜４は、すべてフルＳＴＩであ
り、素子が形成された半導体層３とは完全に分離されて
いる。

【００２６】図５はこの発明の実施の形態１に係る半導
体装置に含まれる不純物の濃度分布を示すグラフであ
り、図１に示したＤ−Ｄ断面で半導体層３、埋込酸化膜
２および半導体基板１に含まれる不純物の濃度分布を示
している。不純物層１２を形成するために注入されたボ
ロンは、様々な工程の熱処理によって表面へと偏析する
ため、図に示したような分布を有している。

【００２７】次に動作について説明する。図１を参照し
て、例えばｎＭＯＳトランジスタの場合、各電極に印加
する電圧は、Ｖ_G＝０〜１．８Ｖ、Ｖ_D＝０〜１．８Ｖ、
Ｖ_S＝０Ｖ、Ｖ_B＝０〜−１Ｖ程度であり、ゲート電極５
下のチャネル形成領域１０表面にチャネルが形成され、
ソース・ドレイン領域７および７１、またはソース・ド
レイン領域８および８１の一方がソース領域、他方がド
レイン領域となり、回路として動作する。この時、チャ
ネル形成領域１０には０Ｖ、不純物層１２には１Ｖまた
は−１Ｖがそれぞれ印加されている。これらの電圧は一
例であり、ゲート絶縁膜厚やゲート長によって変動する
ものである。また、埋込酸化膜２の膜厚が厚くなると、
不純物層１２に印加する電圧の絶対値は大きくなり、埋
込酸化膜２の膜厚が薄くなると、不純物層１２に印加す
る電圧の絶対値は小さくなる。

【００２８】図６は、この発明の実施の形態１に係る半
導体装置のリーク電流を示すグラフであり、図１に示し
た半導体装置において、半導体層３の膜厚を０．１５μ
ｍ、埋込酸化膜２の厚さを４０ｎｍ、分離絶縁膜４の幅
を０．２μｍとしてシミュレーションしたものである。
このグラフにおいては、分離絶縁膜４を介して隣接する
トランジスタのソース・ドレイン領域７および７１と、
８および８１との間に発生する電位差を横軸、この間に
発生したリーク電流を縦軸に取ったものである。図中、
○は不純物層１２が形成されていない場合、■は不純物
層１２に−１Ｖを印加した場合、▲は不純物層１２に１
Ｖを印加した場合をそれぞれ表している。この図から、
不純物層１２を形成することによって、リーク電流が減
少し、耐圧も向上していることがわかる。

【００２９】この実施の形態においては、不純物層１２
が全面に形成された図によって説明を行ったが、不純物
層１２は、素子分離としてパーシャルＳＴＩが用いられ
ている部分の下部だけに形成されていれば、分離特性を
向上させることができる。また、ここでは、ｎＭＯＳト
ランジスタが隣接する部分の一例について説明を行った
が、ｐＭＯＳトランジスタが隣接する部分でも同様であ
り、同一導電型のソース・ドレイン領域７、７１および
８、８１がパーシャルＳＴＩを介して隣接している部分
で、回路配置によって電位差が生まれる部分にはすべて
適用できる。ｐＭＯＳトランジスタの場合は、半導体基
板１を除く各不純物領域の導電型が逆になり、印加する
電圧もそれぞれ、Ｖ_G＝０〜１．８Ｖ、Ｖ_D＝０〜１．８
Ｖ、Ｖ_S＝１．８Ｖ、Ｖ_B＝１．８Ｖ程度、チャネル形成
領域１０には１．８Ｖ、不純物層１２には±１Ｖとなる
が、ゲート電極６のポリシリコンに含まれる不純物につ
いてはｎ型の場合もある。さらに、この実施の形態にお
いては、配線９および９１〜９４の配置についての一例
を示しているが、回路の構成によって、トランジスタと
の間に形成される層間絶縁膜の層数、配置などは異なる
ものであり、また、一つの活性領域に一つのトランジス
タが形成された半導体装置を用いて説明を行っている
が、特にこれに限られるものではない。

【００３０】この半導体装置によれば、埋込酸化膜上に
形成され、同一導電型を有する複数のトランジスタを互
いに分離するパーシャルＳＴＩ構造の分離絶縁膜４下の
半導体基板表面に、トランジスタと逆導電型の不純物層
を形成して電位固定しているため、分離絶縁膜を介して
隣接するトランジスタのソース・ドレイン領域間に電位
差が発生しても、この部分でのリーク電流の発生を抑制
することができるとともに、耐圧を高くすることがで
き、微細化されても分離特性が向上した半導体装置を得
ることができる。また、不純物層１２が分離絶縁膜下の
みでなく、ソース・ドレイン領域７１および８１下まで
延びて形成されている場合は、ソース・ドレイン領域形
成の際に注入された不純物が、埋込酸化膜２を突き抜け
て半導体基板１にまで達しても、不純物層１２に取り込
まれて電位が固定されているため、回路誤動作の原因に
なる恐れがなく、半導体装置の信頼性が向上するという
効果を奏する。

【００３１】また、センスアンプ（交差結合型アンプ）
などとして使用されるトランジスタは高い感度が要求さ
れるので、隣接するトランジスタのチャネル形成領域を
フローティングにして共用することによって、互いのし
きい値電圧を精度よくそろえることができる。このよう
な場合は、他のトランジスタの影響を受けないようにす
るため、共用したいトランジスタ間の分離のみをパーシ
ャルＳＴＩとし、他の部分との分離はフルＳＴＩとす
る。よって、チャネル形成領域をフローティングにする
部分の断面図は図１に示したものと同様である。図７
は、この発明の実施の形態１に係る半導体装置のリーク
電流を示すグラフであり、図１に示した半導体装置にお
いて、半導体層３の膜厚を０．１５μｍ、埋込酸化膜２
の厚さを４０ｎｍ、分離絶縁膜４の幅を０．２μｍとし
てシミュレーションしたものであり、チャネル形成領域
１０には電圧が印加されていない、すなわち、ボディー
がフローティングの状態である。このグラフにおいて
は、分離絶縁膜４を介して隣接するトランジスタのソー
ス・ドレイン領域７および７１と、８および８１との間
に発生する電位差を横軸、この間に発生したリーク電流
を縦軸に取ったものである。図中、○は不純物層１２が
形成されていない場合、▲は不純物層１２に１Ｖを印加
した場合をそれぞれ表している。この図から、不純物層
１２を形成して１Ｖを印加することによって、耐圧が向
上していることがわかる。ここでは、チャネル形成領域
をフローティングにする例としてセンスアンプをあげて
いるが、センスアンプとして使用されるトランジスタで
あってもチャネル形成領域の電位を固定する場合がある
ことは言うまでもない。

【００３２】ここでは、ｎＭＯＳトランジスタが隣接す
る部分の一例について説明を行ったが、ｐＭＯＳトラン
ジスタが隣接する部分でも同様であり、同一導電型のソ
ース・ドレイン領域７、７１および８、８１がパーシャ
ルＳＴＩを介して隣接している部分で、回路配置によっ
て電位差が生まれる部分にはすべて適用できる。ｐＭＯ
Ｓトランジスタの場合は、各不純物領域の導電型が逆に
なり、印加する電圧もそれぞれ、Ｖ_G＝０〜１．８Ｖ、
Ｖ_D＝０〜１．８Ｖ、Ｖ_S＝１．８Ｖ、Ｖ_B＝１．８Ｖ程
度、不純物層１２には−１Ｖとなり、配線９３および不
純物領域１１１は形成されても、されなくてもよい。

【００３３】上記したように電圧が印加される半導体装
置においては、埋込酸化膜上に形成され、同一導電型を
有する複数のトランジスタを互いに分離するパーシャル
ＳＴＩ構造の分離絶縁膜を介して隣接するトランジスタ
のチャネル形成領域を、フローティングにして共用する
ことによって、互いのしきい値電圧を精度よくそろえる
ことができるとともに、分離絶縁膜下の半導体基板表面
に、トランジスタと逆導電型の不純物層を形成して電位
固定しているため、分離絶縁膜を介して隣接するトラン
ジスタのソース・ドレイン領域間に電位差が発生して
も、この部分でのリーク電流の発生を抑制することがで
きるとともに、耐圧を高くすることができ、微細化され
ても分離特性が向上した半導体装置を得ることができ
る。

【００３４】次にこの発明の実施の形態１に係る半導体
装置の製造方法について説明する。図８〜図１３は、実
施の形態１を示す半導体装置の製造方法の一工程を示す
断面図である。図を参照して、半導体基板１の表面上に
埋込酸化膜２および半導体層３を備えたＳＯＩ基板の表
面上からｎＭＯＳの場合はボロンなどのｐ型の不純物、
ｐＭＯＳの場合はリンなどのｎ型の不純物をイオン注入
して、半導体基板１が埋込酸化膜２に接する部分に不純
物層１２を形成する。図８はこの工程が終わった段階の
半導体装置を示す断面図である。この時の注入条件は埋
込酸化膜２の膜厚によって異なり、ボロンなどのｐ型不
純物は、埋込酸化膜厚が０．０４μｍ程度の場合は２０
０〜３００ｋｅＶ、１×１０¹³〜１×１０¹⁴／ｃｍ²程
度、埋込酸化膜厚が０．４μｍ程度の場合は５００〜６
００ｋｅＶ、１×１０¹³〜１×１０¹⁴／ｃｍ²程度であ
る。また、リンなどのｎ型不純物の注入条件は、埋込酸
化膜厚が０．０４μｍ程度の場合は２００〜３００ｋｅ
Ｖ、１×１０¹²〜１×１０¹⁴／ｃｍ²程度、埋込酸化膜
厚が０．４μｍ程度の場合は５００〜６００ｋｅＶ、１
×１０¹³〜１×１０¹⁴／ｃｍ²程度である。不純物層１
２の形成は、イオン注入法に限らず、プラズマドーピン
グ法やクラスタイオンビーム法などでもかまわない。

【００３５】図９において、３１はシリコン酸化膜、３
２はシリコン窒化膜、４１は溝である。図を参照して、
半導体層３の表面上に５〜３０ｎｍ程度の膜厚を有する
シリコン酸化膜３１と、１００〜３００ｎｍ程度の膜厚
を有するシリコン窒化膜３２を形成し、フォトレジスト
マスク（図示せず）を用いて分離領域上のシリコン窒化
膜３２およびシリコン酸化膜３１を異方性エッチングに
より選択的に除去する。そして、フォトレジストマスク
を除去した後にシリコン窒化膜３２をマスクとして半導
体基板１を異方性エッチングし半導体基板１の表面に、
深さ１００〜５００ｎｍ程度の溝４１を形成する。この
溝の幅は１００〜５００ｎｍ程度である。その後、ｎＭ
ＯＳの場合はボロンなどのｐ型不純物、ｐＭＯＳの場合
はリンやヒ素などのｎ型不純物を１０〜２０ＫｅＶ、５
×１０¹²〜１×１０¹³／ｃｍ²程度で全面にイオン注入
して、チャネルカット層１１を形成する。図９はこの工
程が終わった段階での半導体装置の素子を示す断面図で
ある。

【００３６】不純物層１２を分離領域のみに形成する場
合は、チャネルカット層１１の形成と同様、溝４１が形
成された段階で行えばよい。この時の注入条件は埋込酸
化膜２の膜厚によって異なり、ボロンなどのｐ型不純物
は、埋込酸化膜厚が０．０４μｍ程度の場合は１５０〜
２００ｋｅＶ、１×１０¹³〜１×１０¹⁴／ｃｍ²程度、
埋込酸化膜厚が０．４μｍ程度の場合は４５０〜５５０
ｋｅＶ、１×１０¹³〜１×１０¹⁴／ｃｍ²程度である。
また、リンなどのｎ型不純物の注入条件は、埋込酸化膜
厚が０．０４μｍ程度の場合は１５０〜２５０ｋｅＶ、
１×１０¹²〜１×１０¹⁴／ｃｍ²程度、埋込酸化膜厚が
０．４μｍ程度の場合は４５０〜５５０ｋｅＶ、１×１
０¹³〜１×１０¹⁴／ｃｍ²程度である。

【００３７】次に減圧ＣＶＤ法により全面にシリコン酸
化膜を３００ｎｍ〜８００ｎｍ程度の膜厚で形成してか
ら（図示せず）、シリコン窒化膜３２をストッパーとし
たＣＭＰ（Chemical Mechanical Polishing）法によっ
て、シリコン窒化膜３２表面上のシリコン酸化膜を除去
し、溝２とシリコン窒化膜３２からなる開口の内部のみ
にシリコン酸化膜を残す。その後、熱リン酸によるウェ
ットエッチングでシリコン窒化膜３２を除去した後、シ
リコン酸化膜３１を除去して、分離絶縁膜４が形成され
る。図１０はこの工程が終わった段階での断面図であ
る。チャネルカット層１１や不純物層１２については、
この段階でイオン注入して形成してもかまわない。図１
１はこの段階における半導体装置の素子に含まれる不純
物の濃度分布を示すグラフであり、図１０に示したＥ−
Ｅ断面における不純物濃度分布を示している。この段階
で、８００〜１１００℃程度で焼き締め工程を行うこと
によって、分離絶縁膜４がシリコン酸化膜で形成されて
いる場合は、膜質を緻密にすることができるとともに、
不純物層１２表面の不純物濃度が上がり、抵抗を下げる
ことができる。図１２はこの段階における半導体装置の
素子に含まれる不純物の濃度分布を示すグラフであり、
図１０に示したＥ−Ｅ断面における不純物濃度分布を示
している。そして、熱酸化によるシリコン酸化膜を全面
に形成してから（図示せず）、ｎＭＯＳの場合はボロン
や弗化ボロン、ｐＭＯＳの場合リンやヒ素などの不純物
を１０〜２０ＫｅＶ、１×１０¹²〜５×１０¹²／ｃｍ²
程度で全面にイオン注入して、チャネル形成領域１０に
しきい値を調整する不純物を導入する（図示せず）。シ
リコン酸化膜は、イオン注入の際のダメージから、半導
体基板表面を保護するためのものであり、イオン注入後
に除去する。

【００３８】次に、ゲート絶縁膜５として、例えば、シ
リコン酸化膜を７〜１０ｎｍ程度の膜厚で半導体基板１
表面全体に熱酸化によって形成してから、ゲート電極６
となるポリシリコン層を、ＣＶＤ法によって１５０〜３
００ｎｍ程度全面に形成した後、フォトレジストマスク
（図示せず）を用いた異方性エッチングによってパター
ニングすることで、ゲート電極となるポリシリコン層６
を形成する。そして、フォトレジストマスクを用いて、
ｎＭＯＳの場合にはリンやヒ素、ｐＭＯＳの場合にはボ
ロンやフッ化ボロンなどを２０〜４０ｋｅＶ、１×１０
¹³〜５×１０¹⁴／ｃｍ²程度でそれぞれイオン注入し
て、ソース・ドレイン領域７１および８１を形成する。
図１３はこの工程が終わった段階での半導体装置の素子
を示す断面図である。

【００３９】次に、ＣＶＤ法により全面にシリコン酸化
膜を３０〜１００ｎｍ程度の膜厚で堆積し、エッチバッ
クすることによって、サイドウォール１３を形成した
後、ｎＭＯＳの場合はヒ素など、ｐＭＯＳの場合はボロ
ンや弗化ボロンなどを１０ＫｅＶ、１〜５×１０¹⁵／ｃ
ｍ²程度でイオン注入してソース・ドレイン領域７およ
び８を形成しする。ソース・ドレイン領域は必要に応じ
てＬＤＤ構造とするため、場合によって、ソース・ドレ
イン領域７および８を形成しない場合もある。注入され
た不純物は８００〜９００℃程度で１０〜３０分程度ア
ニールすることで活性化される。また、１０５０℃、５
〜１０秒程度のＲＴＡ（Rapid Thermal Anneal）処理を
行うと、不純物の拡散を抑制しつつ、活性化率を上げる
ことができる。サイドウォール１３は、シリコン酸化膜
とシリコン窒化膜の積層膜でもよく、その場合は、シリ
コン酸化膜をＲＴＯ（Rapid Thermal Oxidation）で形
成してからシリコン窒化膜をＣＶＤ法で堆積し、エッチ
バックして形成する。ゲート電極６やソース・ドレイン
領域７および８表面に金属シリサイド層を形成する場合
は、この段階で、全面にコバルトを堆積してＲＴＡ処理
すると、シリコンが露出した部分で反応し、金属シリサ
イド層が形成される。その後、未反応のまま残ったコバ
ルトを除去する（図示せず）。

【００４０】そして、減圧ＣＶＤ法によって、層間絶縁
膜１４となるシリコン酸化膜を２００ｎｍ〜６００ｎｍ
程度堆積してから、ソース・ドレイン領域７および７１
に到達するコンタクトホール１５をドライエッチング法
で、０．１μｍ〜０．５μｍ径で開口し、その内部にＣ
ＶＤ法によって配線材料を埋め込んだ後にパターニング
し、配線９を形成する。同様にして、層間絶縁膜１４１
を形成し、ソース・ドレイン領域８および８１に到達す
るコンタクトホール１５１および配線９１を形成する。
このようにして図１に示した半導体装置が形成される。

【００４１】ここでは図示しないが、図３に示したコン
タクトホール１５２および配線９３や、図４に示したコ
ンタクトホール１５３および配線９４も同様にして形成
する。また、図４に示したコンタクトホール１５４およ
び配線９５も同様にして形成されるが、形成順序につい
ては、層間絶縁膜１４および１４１を形成した後、コン
タクトホール１５３および配線９４と同時に形成しても
よいし、分離絶縁膜４を形成した後やゲート電極６を形
成した後など様々な段階で形成することが可能である。
さらに、それぞれのコンタクトホールおよび配線の形成
は、必要に応じて別の工程で行ってもよく、その形成順
序も必要に応じて変更可能である。また、さらに異なる
層間絶縁膜と配線が上層に形成され、多層配線となる場
合もある。配線材料としては、不純物が導入されたポリ
シリコンや金属などがあるが、金属が使われる場合は、
各コンタクトホールの内壁に、ＴｉＮなどのバリアメタ
ルを形成して、半導体層３へ金属が拡散するのを防止す
る。

【００４２】この実施の形態１に示した半導体装置の製
造方法によれば、半導体基板１、埋込酸化膜２および半
導体層３からなるＳＯＩ構造の半導体装置の半導体基板
１表面に不純物層１２を形成することができるため、こ
の不純物層１２の電位を固定することによって、パーシ
ャルＳＴＩ構造の分離絶縁膜を介して半導体層３表面に
形成された同一導電型を有するトランジスタのソース・
ドレイン領域間で電位差が発生しても、この部分でのリ
ーク電流の発生を抑制することができるとともに、耐圧
を高くすることができ、微細化されても分離特性が向上
した半導体装置の製造方法を得ることができる。また、
不純物層１２を分離領域のみでなく、活性領域下にまで
形成することができるため、ソース・ドレイン領域形成
の際にイオン注入された不純物が、埋込酸化膜２を突き
抜けて半導体基板１にまで達しても、不純物層１２に取
り込んで、回路誤動作の原因になる恐れがなく、信頼性
の向上した半導体装置の製造方法を得ることができる。

【００４３】実施の形態２．図１4はこの発明の実施の
形態２に係る半導体装置の断面図であり、図２に示した
Ａ−Ａ断面における断面図である。図において１２１は
不純物層である。図を参照して、ソース・ドレイン領域
７１および８１は、埋込酸化膜２に到達しておらず、不
純物層１２１は、ソース・ドレイン領域と同一導電型の
不純物によって形成されている。すなわち、半導体層３
表面にｎＭＯＳトランジスタが隣接して形成されている
場合、不純物層１２１は、リンなどのｎ型の不純物を１
×１０ ¹⁷〜１×１０²⁰／ｃｍ²程度含み、ｐＭＯＳトラ
ンジスタが隣接して形成されている場合、不純物層１２
１は、ボロンなどのｐ型の不純物を１×１０¹⁷〜１×１
０²⁰／ｃｍ³程度含んでいる。これ以外の膜厚および不
純物濃度・不純物種については、実施の形態１に示した
半導体装置と同様である。この実施の形態においては、
実施の形態１と比較して、ソース・ドレイン領域７１お
よび８１とチャネル形成領域１０の接合部分の面積が増
加するため、接合容量が増加してしまうが、チャネル形
成領域１０とチャネルカット層１１の接合面の面積が増
加するため、チャネル形成領域１０の電位固定がより確
実になるという利点を有する。

【００４４】次に動作について説明する。図１4を参照
して、例えばｎＭＯＳトランジスタの場合、各電極に印
加する電圧は、Ｖ_G＝０〜１．８Ｖ、Ｖ_D＝０〜１．８
Ｖ、Ｖ _S＝０Ｖ程度であり、ゲート電極５下のチャネル
形成領域１０表面にチャネルが形成され、ソース・ドレ
イン領域７および７１、またはソース・ドレイン領域８
および８１の一方がソース領域、他方がドレイン領域と
なり、回路として動作する。この時、チャネル形成領域
１０には０Ｖが印加されており、半導体基板１に印加さ
れる電圧Ｖ_Bは、不純物層１２１と半導体基板１の間に
逆バイアスがかかる条件であればよい。これらの電圧は
一例であり、ゲート絶縁膜厚やゲート長によって変動す
るものである。

【００４５】図１5は、この発明の実施の形態２に係る
半導体装置のリーク電流を示すグラフであり、図１4に
示した半導体装置において、半導体層３の膜厚を０．１
５μｍ、埋込酸化膜２の厚さを４０ｎｍ、分離絶縁膜４
の幅を０．２μｍとしてシミュレーションしたものであ
る。このグラフにおいては、分離絶縁膜４を介して隣接
するトランジスタのソース・ドレイン領域７および７１
と、８および８１との間に発生する電位差を横軸、この
間に発生したリーク電流を縦軸に取ったものである。図
中、○は不純物層１２１が形成されていない場合、□は
不純物層１２１に−１Ｖを印加した場合、△は不純物層
１２１に１Ｖを印加した場合をそれぞれ表している。こ
の図から、不純物層１２１を形成することによって、リ
ーク電流が著しく減少していることがわかる。

【００４６】この実施の形態においては、不純物層１２
１が全面に形成された図によって説明を行ったが、不純
物層１２１は、素子分離としてパーシャルＳＴＩが用い
られている部分の下部だけに形成されていれば、分離特
性を向上させることができる。さらに、配線の配置、ト
ランジスタとの間に形成される層間絶縁膜の層数、一つ
の活性領域に形成されるトランジスタの個数などは一例
であり、これに限られるものではない。

【００４７】また、図１6は、この発明の実施の形態２
に係る半導体装置のリーク電流を示すグラフであり、ｐ
ＭＯＳトランジスタが隣接する部分でのリーク電流を示
すものである。ｐＭＯＳの場合もｎＭＯＳの場合と同様
であり、ｐ型のソース・ドレイン領域７、７１および
８、８１がパーシャルＳＴＩを介して隣接している部分
で、回路配置によって電位差が生まれる部分にはすべて
適用できる。ｐＭＯＳトランジスタの場合は、半導体基
板１を除く各不純物領域の導電型がｎＭＯＳの場合と逆
になり、印加する電圧もそれぞれ、Ｖ_G＝０〜１．８
Ｖ、Ｖ_D＝０〜１．８Ｖ、Ｖ_S＝１．８Ｖ、チャネル形成
領域１０には１．８Ｖ程度となるが、ゲート電極６のポ
リシリコンに含まれる不純物についてはｎ型の場合もあ
る。ここでは、図１4に示した半導体装置において、半
導体層３の膜厚を０．１５μｍ、埋込酸化膜２の厚さを
４０ｎｍ、分離絶縁膜４の幅を０．２μｍとしてシミュ
レーションしたものである。このグラフにおいては、分
離絶縁膜４を介して隣接するトランジスタのソース・ド
レイン領域７および７１と、８および８１との間に発生
する電位差を横軸、この間に発生したリーク電流を縦軸
に取ったものである。図中、○は不純物層１２１が形成
されていない場合、□は不純物層１２１に０．３Ｖを印
加した場合、△は不純物層１２１に−０．３Ｖを印加し
た場合をそれぞれ表している。この図から、不純物層１
２１を形成することによって、リーク電流が著しく減少
し、耐圧も向上していることがわかる。

【００４８】この実施の形態２に係る半導体装置によれ
ば、埋込酸化膜上に形成され、同一導電型を有する複数
のトランジスタのソース・ドレイン領域が埋込酸化膜ま
で到達していない構造において、トランジスタを互いに
分離するパーシャルＳＴＩ構造の分離絶縁膜下の半導体
基板表面に、トランジスタと同一導電型の不純物層を形
成して電位固定しているため、分離絶縁膜を介して隣接
するトランジスタのソース・ドレイン領域間に電位差が
発生しても、この部分でのリーク電流の発生を抑制する
ことができるとともに、耐圧を高くすることができ、微
細化されても分離特性が向上した半導体装置を得ること
ができる。さらに不純物層１２１に電圧を印加すること
によって、ソース・ドレイン領域７１および８１とその
下の半導体層３との間の電界が緩和されるため、ＢＴＢ
Ｔ（Band to Band Tunneling）やトラップアシステッド
ドンネリング（Trap Assisted Tunneling:TAT）、ＳＲ
Ｈ（Shockley-Read-Hall）過程、インパクトイオン化等
によるリーク電流が減少し、消費電力を低減させること
ができる。また、不純物層１２１が分離絶縁膜下のみで
なく、ソース・ドレイン領域７１および８１下まで延び
て形成されている場合は、ソース・ドレイン領域形成の
際に注入された不純物が、埋込酸化膜２を突き抜けて半
導体基板１にまで達しても、不純物層１２１に取り込ま
れてしまうため、回路誤動作の原因になる恐れがなく、
半導体装置の信頼性が向上するという効果を奏する。

【００４９】また、センスアンプ（交差結合型アンプ）
などとして使用されるトランジスタの場合は、実施の形
態１と同様に、隣接するトランジスタのチャネル形成領
域をフローティングにして共用してもよい。図１7は、
この発明の実施の形態２に係る半導体装置のリーク電流
を示すグラフであり、図１4に示した半導体装置におい
て、ｎＭＯＳトランジスタが隣接している場合に、半導
体層３の膜厚を０．１５μｍ、埋込酸化膜２の厚さを４
０ｎｍ、分離絶縁膜４の幅を０．２μｍとしてシミュレ
ーションしたものであり、チャネル形成領域１０には電
圧が印加されていない。このグラフにおいては、分離絶
縁膜４を介して隣接するトランジスタのソース・ドレイ
ン領域７および７１と、８および８１との間に発生する
電位差を横軸、この間に発生したリーク電流を縦軸に取
ったものである。図中、○は不純物層１２１が形成され
ていない場合、△は不純物層１２１に１Ｖを印加した場
合、□は不純物層１２１に−１Ｖを印加した場合をそれ
ぞれ表している。この図から、不純物層１２１を形成し
て半導体基板と逆バイアスになる電圧を印加することに
よって、リーク電流が著しく減少し、耐圧も向上してい
ることがわかる。

【００５０】上記したように、埋込酸化膜上に形成さ
れ、同一導電型を有する複数のトランジスタを互いに分
離するパーシャルＳＴＩ構造の分離絶縁膜を介して隣接
するトランジスタのソース・ドレイン領域が埋込酸化膜
まで到達していない構造で、チャネル形成領域をフロー
ティングにして共用することによって、互いのしきい値
電圧を精度よくそろえることができるとともに、分離絶
縁膜下の半導体基板表面に、トランジスタと同一導電型
の不純物層を形成して電位固定しているため、分離絶縁
膜を介して隣接するトランジスタのソース・ドレイン領
域間に電位差が発生しても、この部分でのリーク電流の
発生を抑制することができるとともに、耐圧を高くする
ことができ、微細化されても分離特性が向上した半導体
装置を得ることができる。

【００５１】次にこの発明の実施の形態２に係る半導体
装置の製造方法について説明する。図１8は、この発明
の実施の形態２に係る半導体装置の製造方法の一工程を
示す断面図である。まず、半導体基板１の表面上に埋込
酸化膜２および半導体層３を備えたＳＯＩ基板の表面上
から、ｎＭＯＳを形成する場合はリンなどのｎ型の不純
物、ｐＭＯＳを形成する場合はボロンなどのｐ型の不純
物を注入して、半導体基板１が埋込酸化膜２に接する部
分に不純物層１２１を形成する。図１8はこの工程が終
わった段階の半導体装置を示す断面図である。この時の
注入条件は埋込酸化膜２の膜厚によって異なり、ボロン
などのｐ型不純物は、埋込酸化膜厚が０．０４μｍ程度
の場合は２００〜３００ｋｅＶ、１×１０¹³〜１×１０
¹⁴／ｃｍ²程度、埋込酸化膜厚が０．４μｍ程度の場合
は５００〜６００ｋｅＶ、１×１０¹³〜１×１０¹⁴／ｃ
ｍ²程度である。また、リンなどのｎ型不純物の注入条
件は、埋込酸化膜厚が０．０４μｍ程度の場合は２００
〜３００ｋｅＶ、１×１０¹²〜１×１０ ¹⁴／ｃｍ²程
度、埋込酸化膜厚が０．４μｍ程度の場合は５００〜６
００ｋｅＶ、１×１０¹³〜１×１０¹⁴／ｃｍ²程度であ
る。

【００５２】次に、実施の形態１と同様にして、チャネ
ルカット層１１、分離絶縁膜４を形成し、チャネル形成
領域１０にしきい値を調整する不純物（図示せず）を導
入する。そして、実施の形態１と同様にして、ゲート絶
縁膜５、ゲート電極６を形成してから、必要に応じて、
ｎＭＯＳの場合にはリンやヒ素、ｐＭＯＳの場合にはボ
ロンやフッ化ボロンなどを１０〜３０ｋｅＶ、１×１０
¹³〜５×１０¹⁴／ｃｍ²程度でそれぞれイオン注入し
て、ソース・ドレイン領域７１および８１を形成する。
さらにソース・ドレイン領域を取り囲む逆導電型の不純
物領域(ポケット層、図示せず)を形成する場合は、ここ
で、ｎＭＯＳの場合はボロン、ｐＭＯＳの場合はリンな
どの不純物を１０ＫｅＶ、１×１０¹²〜１×１０¹³／ｃ
ｍ²程度でイオン注入する(図示せず)。その後、サイド
ウォール１３を形成してから、ｎＭＯＳの場合はヒ素な
ど、ｐＭＯＳの場合はボロンや弗化ボロンなどを１０Ｋ
ｅＶ、１〜５×１０¹⁵／ｃｍ²程度でイオン注入してソ
ース・ドレイン領域７および８を形成する。そして、実
施の形態１と同様にして、層間絶縁膜１４および１４
１、コンタクトホール１５および１５１〜１５４、配線
９および９１〜９５を形成する。

【００５３】この実施の形態２に示した半導体装置の製
造方法によれば、半導体基板１、埋込酸化膜２および半
導体層３からなるＳＯＩ構造の半導体装置の半導体基板
１表面に不純物層１２１を形成することができ、さらに
半導体層３の表面に不純物層１２１と同一導電型のソー
ス・ドレイン領域を有するトランジスタを形成すること
ができるので、この不純物層１２１の電位を固定するこ
とによって、パーシャルＳＴＩ構造の分離絶縁膜を介し
て隣接するトランジスタのソース・ドレイン領域間で電
位差が発生しても、この部分でのリーク電流の発生を抑
制することができるとともに、耐圧を高くすることがで
き、微細化されても分離特性が向上した半導体装置の製
造方法を得ることができる。また、不純物層１２１を分
離領域のみでなく、活性領域下にまで形成することがで
きるため、ソース・ドレイン領域形成の際にイオン注入
された不純物が、埋込酸化膜２を突き抜けて半導体基板
１にまで達しても、不純物層１２１に取り込んで、回路
誤動作の原因になる恐れがなく、信頼性の向上した半導
体装置の製造方法を得ることができる。

【００５４】実施の形態３．図１９はこの発明の実施の
形態３を示す半導体装置の断面図であり、図において７
２〜７５および８２〜８５はソース・ドレイン領域、１
２０および１３０はチャネル形成領域、１１３および１
１４はチャネルカット層、１２２は不純物層である。こ
の実施の形態は、分離絶縁膜４（パーシャルＳＴＩ）を
介して隣接するトランジスタの一方がｎＭＯＳ、他方が
ｐＭＯＳの場合を示すものである。また、埋込酸化膜厚
が０．０４μｍ〜０．４μｍ程度の場合、不純物層１２
２の膜厚は実施の形態１、２と同様で、リンなどのｎ型
不純物を５×１０¹⁷〜１×１０ ²⁰／ｃｍ³程度含んでお
り、チャネルカット層１１３はリンなどのｎ型不純物を
１×１０¹⁷〜１×１０²⁰／ｃｍ³程度含み、チャネルカ
ット層１１４は、ボロンなどのｐ型不純物を１×１０¹⁷
〜１×１０¹⁸／ｃｍ³程度含んでいる。また、チャネル
形成領域１２０はリンなどのｎ型不純物を５×１０¹⁷〜
２×１０¹⁸／ｃｍ ³程度含み、チャネル形成領域１３０
はボロンなどのｐ型不純物を５×１０¹⁷〜１×１０¹⁸／
ｃｍ³程度含んでいる。ソース・ドレイン領域およびゲ
ート電極は、それぞれ実施の形態１と同様である。

【００５５】図２０はこの発明の実施の形態３を示す半
導体装置の上面図であり、図１９は図２０に示したＦ−
Ｆ断面における断面図である。図２０を参照して、チャ
ネルカット層１１３は、ｐＭＯＳ領域の分離絶縁膜４下
に形成され、チャネルカット層１１４は、ｎＭＯＳ領域
の分離絶縁膜４下に形成される。そして、不純物層１２
２の電位を固定するための配線９４は、ｐＭＯＳ領域と
ｎＭＯＳ領域共通で少なくとも一つ形成されていればよ
い。また、チャネル形成領域１２０および１３０は、図
３に示した実施の形態１の構造と同様にして、それぞれ
チャネルカット層１１３および１１４を介して、それぞ
れの導電型の不純物領域１１１に接続する配線を通し
て、電位が固定されている。

【００５６】次に動作について説明する。図１９を参照
して、各電極に印加する電圧は、例えば、ｎＭＯＳで
は、Ｖ_G＝１．８Ｖ、Ｖ_D＝１．８Ｖ、Ｖ_S＝０Ｖ、チャ
ネル形成領域１３０は０Ｖ程度の電圧が印加されること
によって、チャネルが形成されて動作する。また、ｐＭ
ＯＳでは、Ｖ_G＝０〜１．８Ｖ、Ｖ_D＝０〜１．８Ｖ、Ｖ
_S＝１．８Ｖ、チャネル形成領域１２０には１．８Ｖ程
度の電圧が印加されることによってチャネルが形成され
て電流が流れる。また、チャネルカット層１１３には
１．８Ｖ、チャネルカット層１１４には０Ｖ、不純物層
１２２には４Ｖ程度がそれぞれ印加されている。これら
の電圧については、必要に応じて、昇圧または降圧され
たものであってもよい。これらの電圧は一例であり、ゲ
ート絶縁膜厚やゲート長によって変動するものである。

【００５７】図２１は、この発明の実施の形態３に係る
半導体装置のリーク電流を示すグラフであり、図１９に
示した半導体装置において、半導体層３の膜厚を０．１
５μｍ、埋込酸化膜２の厚さを０．４μｍ、分離絶縁膜
４の幅を０．２μｍとしてシミュレーションしたもので
ある。このグラフにおいては、分離絶縁膜４を介して隣
接するトランジスタのソース・ドレイン領域７４および
７５と、８２および８３との間に発生する電位差を横
軸、この間に発生したリーク電流を縦軸に取ったもので
ある。図中、○は不純物層１２２が形成されていない場
合、△は不純物層１２２に４Ｖを印加した場合をそれぞ
れ表している。この図から、不純物層１２２を形成する
ことによって、リーク電流が著しく減少し、耐圧も向上
していることがわかる。

【００５８】この実施の形態においては、不純物層１２
２が全面に形成された図によって説明を行ったが、不純
物層１２２は、素子分離としてパーシャルＳＴＩが用い
られている部分の下部だけに形成されていれば、分離特
性を向上させることができる。また、ここでは、ｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタが隣接する部分
の一例について説明を行ったが、例えば、ダイオードな
どでも同様であり、二つのトランジスタの逆導電型の不
純物領域がパーシャルＳＴＩ構造の分離絶縁膜を介して
隣接している部分で、回路配置によって電位差が生まれ
る部分にはすべて適用できる。図２２はこの発明の実施
の形態３に係る別の半導体装置を示す断面図であり、図
において、７６はｎ型不純物領域、８６はｐ型不純物領
域、５１は絶縁膜、５２はバリアメタル、９６および９
７は配線である。図を参照して、ダイオードが隣接して
形成されている場合は、チャネルカット層１１３に隣接
してｐ型不純物領域８４が形成され、チャネルカット層
１１４に隣接してｎ型不純物領域７４が形成され、それ
ぞれの不純物領域がバリアメタル５２を介して接続する
配線９６および９７によって制御される。さらに、実施
の形態１と同様、配線については、回路の構成によっ
て、トランジスタとの間に形成される層間絶縁膜の層
数、配置などは異なるものであり、また、一つの活性領
域に一つのトランジスタが形成された半導体装置を用い
て説明を行っているが、特にこれに限られるものではな
い。

【００５９】この実施の形態３に示した半導体装置によ
れば、ＳＯＩ構造において、パーシャルＳＴＩ構造の分
離絶縁膜を介してｐＭＯＳトランジスタとｎＭＯＳトラ
ンジスタが複数個ずつ形成されて、それぞれの領域でチ
ャネル形成領域１０の電位が共通に固定されている場合
に、埋込酸化膜下の半導体基板表面に、半導体基板と逆
導電型の不純物層を形成するとともに、ｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタが隣接する部分では、分
離絶縁膜の下にｐ型およびｎ型のチャネルカット層を、
トランジスタの不純物領域との関係がｐｎｐｎとなるよ
うに配置して、電位を固定しているため、パーシャルＳ
ＴＩ構造の分離絶縁膜を介して隣接するトランジスタの
逆導電型の不純物領域間に電位差が発生しても、この部
分でのリーク電流の発生を抑制するとともに、耐圧を高
くすることができ、微細化されても分離特性が向上した
半導体装置を得ることができる。さらに、ｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタが隣接して形成されて
いる場合、不純物層１２２が分離絶縁膜下のみでなく、
ソース・ドレイン領域７３、７４、８３および８４下ま
で延びて形成されている場合は、ソース・ドレイン領域
形成の際に注入された不純物が、埋込酸化膜２を突き抜
けて半導体基板１にまで達しても、不純物層１２２に取
り込まれてしまうため、回路誤動作の原因になる恐れが
なく、半導体装置の信頼性が向上するという効果を奏す
る。

【００６０】次にこの発明の実施の形態３に係る半導体
装置の製造方法について説明する。図２３および図２４
は、実施の形態３を示す半導体装置の製造方法の一工程
を示す断面図であり、図２３において、３０１はフォト
レジストマスクである。まず、実施の形態１と同様にし
て、半導体基板１の表面上に埋込酸化膜２および半導体
層３を備えたＳＯＩ基板の表面上からリンなどのｎ型の
不純物をイオン注入して、半導体基板１が埋込酸化膜２
に接する部分に不純物層１２２を形成する。次に実施の
形態１と同様にして、分離領域に分離絶縁膜４を形成し
てから、ｐＭＯＳ領域の分離絶縁膜上に開口を有するフ
ォトレジストマスク３０１を形成し、リンなどのｎ型不
純物を１１０〜１３０ＫｅＶ、１×１０¹³〜５×１０¹³
／ｃｍ²程度で全面にイオン注入して、チャネルカット
層１１３を形成する。図２３はこの工程が終わった段階
での半導体装置の素子を示す断面図である。

【００６１】図２４は、実施の形態３を示す半導体装置
の製造方法の一工程を示す断面図であり、図において、
３０２はフォトレジストマスクである。図を参照して、
フォトレジストマスク３０１を除去してから、ｎＭＯＳ
領域の分離絶縁膜上に開口を有するフォトレジストマス
ク３０２を形成し、ボロンなどのｐ型不純物を３０〜５
０ＫｅＶ、５×１０¹²〜１×１０¹³／ｃｍ²程度で全面
にイオン注入して、チャネルカット層１１４を形成す
る。図２４はこの工程が終わった段階での半導体装置の
素子を示す断面図である。実施の形態１においては、分
離絶縁膜４の形成に先立ってチャネルカット層１１の形
成を行ったが、この実施の形態３においては、分離絶縁
膜４を形成してからチャネルカット層を形成する。

【００６２】そして、実施の形態１と同様にして、熱酸
化によるシリコン酸化膜を全面に形成してから（図示せ
ず）、ｐＭＯＳ領域に開口を有するフォトレジストマス
クを形成して（図示せず）、リンやヒ素などのｎ型不純
物を１０〜２０ＫｅＶ、１×１０¹²〜５×１０¹²／ｃｍ
²程度で全面にイオン注入して、チャネル形成領域１２
０にしきい値電圧を調整する不純物を導入し、このフォ
トレジストマスクを除去する（図示せず）。その後、ｎ
ＭＯＳ領域に開口を有するフォトレジストマスクを形成
して（図示せず）、ボロンや弗化ボロンなどのｐ型不純
物を１０〜２０ＫｅＶ、１×１０¹²〜５×１０¹²／ｃｍ
²程度で全面にイオン注入して、チャネル形成領域１３
０にしきい値を調整する不純物を導入し、このフォトレ
ジストマスクを除去する（図示せず）。

【００６３】次に実施の形態１と同様にして、ゲート絶
縁膜５、ゲート電極６、ｐＭＯＳ領域のソース・ドレイ
ン領域７２、７３、８２および８３、ｎＭＯＳ領域のソ
ース・ドレイン領域７４、７５、８４および８５、サイ
ドウォール１３、層間絶縁膜１４および１４１、コンタ
クトホール１５および１５１、配線９および９１を形成
する。このようにして図１９に示した半導体装置が形成
される。この図に示していないコンタクトホールや配線
も含めて、それぞれのコンタクトホールおよび配線は、
実施の形態１と同様、形成順序を必要に応じて変更する
ことが可能であり、さらに異なる層間絶縁膜と配線が上
層に形成され、多層配線となる場合もある。

【００６４】この実施の形態３に示した半導体装置の製
造方法によれば、半導体基板１、埋込酸化膜２および半
導体層３からなるＳＯＩ構造の半導体装置の半導体基板
１表面に不純物層１２２を形成することができるととも
に、複数個形成されたｐＭＯＳトランジスタ同士を分離
する分離絶縁膜下にはｎ型のチャネルカット層を形成す
ることができ、ｐＭＯＳトランジスタ同士を分離する分
離絶縁膜下にはｎ型のチャルカット層を形成することが
でき、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを
分離する分離絶縁膜下には、ｐ型およびｎ型のチャネル
カット層を、トランジスタの不純物領域との関係がｐｎ
ｐｎとなるように形成することができる。そして、この
不純物層１２２およびｐ型、ｎ型のチャネルカット層の
電位をそれぞれ固定することによって、ｐＭＯＳトラン
ジスタおよびｎＭＯＳトランジスタのチャネル形成領域
１０の電位をそれぞれに共通で固定しつつ、パーシャル
ＳＴＩ構造の分離絶縁膜を介して隣接するｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタのソース・ドレイン領
域間に電位差が発生しても、この部分でのリーク電流の
発生を抑制するとともに、耐圧を高くすることができ、
微細化されても分離特性が向上した半導体装置の製造方
法を得ることができる。さらに、ｐＭＯＳトランジスタ
とｎＭＯＳトランジスタが隣接して形成されている場
合、不純物層１２２を分離領域のみでなく、活性領域下
にまで形成することができるため、ソース・ドレイン領
域形成の際にイオン注入された不純物が、埋込酸化膜２
を突き抜けて半導体基板１にまで達しても、不純物層１
２２に取り込んで電圧を印加しているため、回路誤動作
の原因になる恐れがなく、信頼性の向上した半導体装置
の製造方法を得ることができる。

【００６５】実施の形態４．図２５はこの発明の実施の
形態４に係る半導体装置の平面図である。図を参照し
て、この実施の形態４に係る半導体装置においては、一
つの半導体チップ上に異なる複数種の機能ブロックが形
成されて、高集積化および高速化が図られている。そし
て、このようにＤＲＡＭとマイクロプロセッサ（Micro
Processor）などの制御回路が形成されているものは特
に、混載ＤＲＡＭと呼ばれている。次にそれぞれの機能
ブロックの働きについて説明する。入出力部（Ｉ／Ｏ）
部を介して外部から取り込まれたデータは、マイクロプ
ロセッサ部によって制御され、ＤＳＰ（Digital Signal
Processing）部で、高速処理が行われたり、ＤＲＡＭ
部で記憶またはされＤＲＡＭ部から読み出されたりす
る。この時、第１キャッシュアレイ（First Cache Arra
y）部は、ＤＲＡＭ部から取り出したデジタルデータを
マイクロプロセッサ部へ同期させて渡したり、マイクロ
プロセッサ部で処理を終えたデータをＤＲＡＭ部へ同期
させて渡す働きをする。そして、第２キャッシュアレイ
（Second Cache Array）部は、ＤＳＰ部、第１キャッシ
ュアレイ部、マイクロプロセッサ部、入出力部間のデー
タのやりとりを各ブロックに同期させて仲介している。

【００６６】それぞれの機能ブロックで、チャネル形成
領域の電位を共通に固定する必要が有る部分には、機能
に応じて実施の形態１ないし３に記載したトランジスタ
と、それに応じた不純物層を備えており、ソース・ドレ
イン領域の構造や不純物層の導電型および印加される電
圧については、同一である必要はない。ここでは、機能
ブロックの一例を示したが、この組み合わせだけに限ら
れるものではなく、また、記載した機能ブロックの中の
一つだけあるいは、一部だけに、実施の形態１ないし３
に示したトランジスタと、それに応じた不純物層を備え
ている場合もあるし、機能ブロックのすべてについて、
実施の形態１ないし３に示したトランジスタと、それに
応じた不純物層を備えている場合もある。

【００６７】この実施の形態４に係る半導体装置によれ
ば、複数の機能ブロックが形成された半導体装置におい
て、機能ブロックの中で、チャネル形成領域の電位を共
通に固定する必要が有る部分には、パーシャルＳＴＩで
分離された第１および第２の能動素子が、必要とされる
機能に応じて形成され、それに合わせた不純物層の導電
型および印加する電圧を決定することができるため、微
細化を図るとともに、リーク電流が抑制され、分離耐圧
が向上した機能ブロックを備えた半導体装置を得ること
ができる。

【００６８】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、分
離構造としてパーシャルＳＴＩ構造を有するＳＯＩ構造
の半導体装置において、半導体基板表面に不純物層を形
成しているため、分離絶縁膜を介して隣接するトランジ
スタ間に電位差が発生しても、この部分でのリーク電流
の発生を抑制することができるとともに、耐圧を高くす
ることができ、微細化されても分離特性が向上した半導
体装置を得ることができるという効果を奏する。

【００６９】さらに、パーシャルＳＴＩ構造の分離絶縁
膜を介して隣接するＭＯＳ型トランジスタが同一導電型
を有し、そのソース・ドレイン領域が埋込酸化膜まで到
達するように形成されている場合には、分離絶縁膜下の
チャネルカット層の電位を固定するとともに、半導体基
板表面の不純物層をトランジスタと逆導電型で形成して
電位固定しているため、分離絶縁膜を介して隣接するト
ランジスタのソース・ドレイン領域間に電位差が発生し
ても、この部分でのリーク電流の発生を抑制することが
できるとともに、耐圧を高くすることができ、微細化さ
れても分離特性が向上した半導体装置を得ることができ
る。

【００７０】また、パーシャルＳＴＩ構造の分離絶縁膜
を介して隣接するソース・ドレイン領域が埋込酸化膜ま
で到達するように形成された同一導電型のＭＯＳ型トラ
ンジスタにおいて、分離絶縁膜下のチャネルカット層の
電位を固定せずに、隣接するトランジスタのチャネル形
成領域をフローティングにして共用することによって、
互いのしきい値電圧を精度よくそろえることができると
ともに、分離絶縁膜下の半導体基板表面に、トランジス
タと逆導電型の不純物層を形成して電位固定しているた
め、分離絶縁膜を介して隣接するトランジスタのソース
・ドレイン領域間に電位差が発生しても、この部分での
リーク電流の発生を抑制することができるとともに、耐
圧を高くすることができ、微細化されても分離特性が向
上した半導体装置を得ることができる。

【００７１】また、パーシャルＳＴＩ構造の分離絶縁膜
を介して隣接するＭＯＳ型トランジスタが同一導電型を
有し、そのソース・ドレイン領域が埋込酸化膜まで到達
しないように形成されている場合には、半導体基板表面
の不純物層をトランジスタのソース・ドレイン領域と同
一導電型で形成し、半導体基板に対して逆バイアスであ
る電圧を印加することによって、分離絶縁膜を介して隣
接するトランジスタのソース・ドレイン領域間に電位差
が発生しても、この部分でのリーク電流の発生を抑制す
ることができるとともに、耐圧を高くすることができ、
微細化されても分離特性が向上した半導体装置を得るこ
とができる。

【００７２】また、ＳＯＩ構造において、パーシャルＳ
ＴＩ構造の分離絶縁膜を介して形成されたトランジスタ
の不純物領域が逆導電型の場合に、埋込酸化膜下の半導
体基板表面に、半導体基板と逆導電型の不純物層を形成
するとともに、分離絶縁膜の下にｐ型およびｎ型のチャ
ネルカット層を、トランジスタの不純物領域との関係が
ｐｎｐｎとなるように配置して、電位を固定しているた
め、分離絶縁膜を介して隣接するトランジスタの逆導電
型の不純物領域間に電位差が発生しても、この部分での
リーク電流の発生を抑制するとともに、耐圧を高くする
ことができ、微細化されても分離特性が向上した半導体
装置を得ることができる。

【００７３】また、ＳＯＩ構造において、パーシャルＳ
ＴＩ構造の分離絶縁膜を介してダイオードが形成され
て、分離絶縁膜を介して隣接する不純物領域が逆導電型
の場合に、埋込酸化膜下の半導体基板表面に、半導体基
板と逆導電型の不純物層を形成するとともに、分離絶縁
膜の下にｐ型およびｎ型のチャネルカット層を、ダイオ
ードの不純物領域との関係がｐｎｐｎとなるように配置
して、電位を固定しているため、分離絶縁膜を介して隣
接するダイオードの逆導電型の不純物領域間に電位差が
発生しても、この部分でのリーク電流の発生を抑制する
とともに、耐圧を高くすることができ、微細化されても
分離特性が向上した半導体装置を得ることができる。

【００７４】さらに、不純物層が活性領域の下まで延び
ていることを特徴とするものであり、半導体基板表面に
形成された不純物層によって、ソース・ドレイン領域形
成の際に注入された不純物が、埋込酸化膜を突き抜けて
半導体基板にまで達しても、不純物層に取り込まれて電
位固定されるため、回路誤動作の原因になる恐れがな
く、半導体装置の信頼性が向上するという効果を奏す
る。

【００７５】加えて、複数の機能ブロックが形成された
半導体装置において、機能ブロックの中で、チャネル形
成領域の電位を共通に固定する必要が有る部分には、パ
ーシャルＳＴＩで分離されたトランジスタが、必要とさ
れる機能に応じて形成され、それに合わせた不純物層の
導電型および印加する電圧を決定することができるた
め、微細化を図るとともに、リーク電流が抑制され、分
離耐圧の向上した機能ブロックを備えた半導体装置を得
ることができる。

【００７６】また、ＳＯＩ構造の半導体装置の半導体基
板表面に不純物層を形成し、この不純物層の電位を固定
する配線を形成しているため、パーシャルＳＴＩ構造の
分離絶縁膜を介して半導体層表面に形成されたトランジ
スタの不純物領域間で電位差が発生しても、この部分で
のリーク電流の発生を抑制することができるとともに、
耐圧を高くすることができ、微細化されても分離特性が
向上した半導体装置の製造方法を得ることができる。さ
らに、不純物層を分離領域のみでなく、活性領域下にま
で形成することができるため、不純物領域形成の際にイ
オン注入された不純物が、埋込酸化膜を突き抜けて半導
体基板にまで達しても、不純物層に取り込んでしまうた
め、回路誤動作の原因になる恐れがなく、信頼性の向上
した半導体装置の製造方法を得ることができる。

【００７７】さらに、分離絶縁膜下の半導体層に半導体
層よりも高濃度の不純物をイオン注入してチャネルカッ
ト層を形成しているため、分離特性がより一層向上した
半導体装置を得ることができる。

【００７８】また、ｐＭＯＳトランジスタとｎＭＯＳト
ランジスタがＳＴＩ構造の分離絶縁膜を介して隣接して
いる場合には、それぞれのソース・ドレイン領域の一方
と、分離絶縁膜下に形成されたチャネルカット層がｐｎ
ｐｎとなるように配設することができ、この不純物層お
よびｐ型、ｎ型のチャネルカット層の電位をそれぞれ固
定することによって、分離絶縁膜を介して隣接するトラ
ンジスタのソース・ドレイン領域間に電位差が発生して
も、この部分でのリーク電流の発生を抑制するととも
に、耐圧を高くすることができ、微細化されても分離特
性が向上した半導体装置の製造方法を得ることができ
る。

【００７９】また、ＳＯＩ構造の半導体装置の半導体基
板表面に不純物層を形成し、この不純物層の電位を固定
する配線を形成しているため、パーシャルＳＴＩ構造の
分離絶縁膜を介して半導体層表面に形成されたトランジ
スタの不純物領域間で電位差が発生しても、この部分で
のリーク電流の発生を抑制することができるとともに、
耐圧を高くすることができ、微細化されても分離特性が
向上した半導体装置の製造方法を得ることができる。

【００８０】さらに、分離絶縁膜下の半導体層に半導体
層よりも高濃度の不純物をイオン注入してチャネルカッ
ト層を形成しているため、分離特性がより一層向上した
半導体装置を得ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係る半導体装置を示
す断面図である。

【図２】 本発明の実施の形態１に係る半導体装置を示
す上面図である。

【図３】 本発明の実施の形態１に係る半導体装置を示
す断面図である。

【図４】 本発明の実施の形態１に係る半導体装置を示
す断面図である。

【図５】 本発明の実施の形態１に係る半導体装置に含
まれる不純物の濃度分布を示すグラフである。

【図６】 本発明の実施の形態１に係る半導体装置のリ
ーク電流を示すグラフである。

【図７】 本発明の実施の形態１に係る半導体装置のリ
ーク電流を示すグラフである。

【図８】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。

【図９】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。

【図１０】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す断面図である。

【図１１】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程における半導体装置の素子に含まれる
不純物の濃度分布を示すグラフである。

【図１２】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程における半導体装置の素子に含まれる
不純物の濃度分布を示すグラフである。

【図１３】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。

【図１４】 本発明の実施の形態２に係る半導体装置を
示す断面図である。

【図１５】 本発明の実施の形態２に係る半導体装置の
リーク電流を示すグラフである。

【図１６】 本発明の実施の形態２に係る半導体装置の
リーク電流を示すグラフである。

【図１７】 本発明の実施の形態２に係る半導体装置の
リーク電流を示すグラフである。

【図１８】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。

【図１９】 本発明の実施の形態３に係る半導体装置を
示す断面図である。

【図２０】 本発明の実施の形態３に係る半導体装置を
示す上面図である。

【図２１】 本発明の実施の形態３に係る半導体装置の
リーク電流を示すグラフである。

【図２２】 本発明の実施の形態３に係る別の半導体装
置を示す断面図である。

【図２３】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す断面図である。

【図２４】 本発明の実施の形態３に係る半導体装置の
製造方法の一工程を示す断面図である。

【図２５】 本発明の実施の形態４に係る半導体装置を
示す平面図である。

【図２６】 従来の半導体装置を示す上面図である。

【図２７】 従来の半導体装置を示す断面図である。

【図２８】 従来の半導体装置を示す断面図である。

【符号の説明】

２ 埋込酸化膜、 ３ 半導体層、 ４ 分離絶縁膜、
１０ チャネル形成領域、 １１、１１３、１１４
チャネルカット層、 １２、１２１、１２２不純物層

フロントページの続き Ｆターム(参考） 5F032 AA09 AA28 AA32 AA35 AA44 AA64 CA17 DA02 DA43 5F048 AA04 AA05 AA07 AC01 AC04 BA01 BA16 BB06 BB07 BB08 BB09 BC06 BC11 BE08 BE09 BG01 BG07 BG14 BG15 5F110 AA06 AA11 AA15 BB04 CC02 DD05 DD22 DD24 EE02 EE03 EE04 EE05 EE09 EE14 EE32 EE45 FF01 FF02 FF03 FF04 FF10 FF23 GG02 GG12 GG32 GG34 GG52 GG60 HJ01 HJ04 HJ13 HJ23 HK05 HK40 HL01 HL02 HL08 HL11 HM15 NN04 NN23 NN35 NN61 QQ17

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、埋込酸化膜と、半導体層
   からなるＳＯＩ基板を備え、 前記半導体層の主表面に配設された第１および第２の活
   性領域を取り囲み、前記埋込酸化膜と所定の距離を隔て
   て形成された分離絶縁膜と、 前記第１の活性領域に形成された第１の能動素子と、 前記第２の活性領域に形成された第２の能動素子と、 前記埋込酸化膜との界面近傍の前記半導体基板の一主面
   に形成された不純物層と、 前記不純物層に電気的に接続する配線とを備えたことを
   特徴とする半導体装置。
2. 【請求項２】 不純物層および半導体層は第１の導電型
   であり、 第１の能動素子は、第１の活性領域の主表面から埋込酸
   化膜に到達する第２導電型の第１のソース領域およびド
   レイン領域を有するＭＯＳ型トランジスタであり、 第２の能動素子は、第２の活性領域の主表面から前記埋
   込酸化膜に到達する第２導電型の第２のソース領域およ
   びドレイン領域を有するＭＯＳ型トランジスタであり、 前記不純物層および分離絶縁膜下の前記半導体層の電位
   が固定されていることを特徴とする請求項１記載の半導
   体装置。
3. 【請求項３】 不純物層および半導体層は第１の導電型
   であり、 第１の能動素子は、第１の活性領域の主表面から埋込酸
   化膜に到達する第２導電型の第１のソース領域およびド
   レイン領域を有するＭＯＳ型トランジスタであり、 第２の能動素子は、第２の活性領域の主表面から前記埋
   込酸化膜に到達する第２導電型の第２のソース領域およ
   びドレイン領域を有するＭＯＳ型トランジスタであり、 前記不純物層の電位が固定され、分離絶縁膜下の前記半
   導体層の電位が固定されていないことを特徴とする請求
   項１記載の半導体装置。
4. 【請求項４】 半導体層は第１の導電型で、不純物層は
   第２の導電型であり、 第１の能動素子は、第１の活性領域の主表面から埋込酸
   化膜と所定の距離を隔てて形成された第２導電型の第１
   のソース領域およびドレイン領域を有するＭＯＳ型トラ
   ンジスタであり、 第２の能動素子は、第２の活性領域の主表面から前記埋
   込酸化膜と所定の距離を隔てて形成された第２導電型の
   第２のソース領域およびドレイン領域を有するＭＯＳ型
   トランジスタであり、 前記不純物層に印加される電圧は、半導体基板に対して
   逆バイアスであることを特徴とする請求項１記載の半導
   体装置。
5. 【請求項５】 分離絶縁膜下の半導体層表面から埋込酸
   化膜に到達し、互いに隣接して逆バイアスとなる電圧が
   それぞれ印加される第１導電型の第１の不純物領域およ
   び第２の導電型の第２の不純物領域をさらに備え、 第１の能動素子は、第１の活性領域の主表面から埋込酸
   化膜に到達し、いずれか一方が前記第１の不純物領域と
   隣接する第２導電型の第１のソース領域およびドレイン
   領域を有するＭＯＳ型トランジスタであり、 第２の能動素子は、第２の活性領域の主表面から前記埋
   込酸化膜に到達し、いずれか一方が前記第２の不純物領
   域と隣接する第１導電型の第２のソース領域およびドレ
   イン領域を有するＭＯＳ型トランジスタであり、 不純物層に印加される電圧は、半導体基板に対して逆バ
   イアスであることを特徴とする請求項１記載の半導体装
   置。
6. 【請求項６】 分離絶縁膜下の半導体層表面から埋込酸
   化膜に到達し、互いに隣接して逆バイアスとなる電圧が
   それぞれ印加される第１導電型の第１の不純物領域およ
   び第２の導電型の第２の不純物領域をさらに備え、 第１の能動素子は、前記第１の不純物領域と隣接する第
   ２導電型の第３の不純物領域と、この第３の不純物領域
   に隣接する第１導電型の第４の不純物領域を備えたダイ
   オードであり、 第２の能動素子は、前記第２の不純物領域と隣接する第
   １導電型の第５の不純物領域と、この第５の不純物領域
   に隣接する第２導電型の第６の不純物領域を備えたダイ
   オードであり、 不純物層に印加される電圧は、半導体基板に対して逆バ
   イアスであることを特徴とする請求項１記載の半導体装
   置。
7. 【請求項７】 不純物層が活性領域の下まで延在するこ
   とを特徴とする請求項１ないし請求項６のいずれか一項
   に記載の半導体装置。
8. 【請求項８】 第１の能動素子および第２の能動素子が
   形成された機能ブロックと異なる機能ブロックをさらに
   備えたことを特徴とする請求項１ないし請求項７のいず
   れか一項に記載の半導体装置。
9. 【請求項９】 半導体基板表面上に埋込酸化膜を介して
   形成された半導体層を有するＳＯＩ基板の前記半導体基
   板表面に不純物層を形成する工程と、 前記半導体層の主表面に配設された第１および第２の活
   性領域を取り囲み、その下に前記半導体層の一部が残る
   分離絶縁膜を形成する工程と、 前記第１の活性領域に、第１の能動素子を形成する工程
   と、 前記第２の活性領域に、第２の能動素子を形成する工程
   と、 前記不純物層に接続する配線を形成する工程とを備えた
   半導体装置の製造方法。
10. 【請求項１０】 第１の能動素子と第２の能動素子は、
    同一導電型を有するＭＯＳ型トランジスタであり、 分離絶縁膜を形成する工程は、半導体層の活性領域表面
    上を覆うマスクを形成して前記半導体層主表面から底部
    を残してエッチングし、活性領域を取り囲む溝を形成す
    る工程と、 全面に絶縁膜を形成する工程と、 前記マスク表面上の前記絶縁膜を除去する工程と、 前記マスクを除去する工程とを備え、 前記溝を形成する工程の後、前記絶縁膜を形成する工程
    の前に、前記溝下の前記半導体層中に前記半導体層と同
    一導電型で高濃度の不純物をイオン注入する工程をさら
    に備えたことを特徴とする請求項９記載の半導体装置の
    製造方法。
11. 【請求項１１】 第１の能動素子は第１の導電型を有す
    るＭＯＳ型トランジスタで、第２の能動素子は第２の導
    電型を有するＭＯＳ型トランジスタであり、 分離絶縁膜を形成する工程の後、第１の能動素子を形成
    する工程の前に、 前記第１の能動素子の前記分離絶縁膜上に開口を有する
    第１のマスクを形成する工程と、 全面に第２の導電型を有する不純物を全面にイオン注入
    して、前記第１の能動素子の前記分離絶縁膜下の半導体
    層に第１の不純物領域を形成する工程と、 前記第１のマスクを除去する工程と、 前記第１の能動素子の前記分離絶縁膜上に開口を有する
    第１のマスクを形成する工程と、 全面に第２の導電型を有する不純物を全面にイオン注入
    して、前記第１の能動素子の前記分離絶縁膜下の半導体
    層に第１の不純物領域を形成し、前記第１のマスクを除
    去する工程と、 前記第２の能動素子の前記分離絶縁膜上に開口を有する
    第２のマスクを形成する工程と、 全面に第１の導電型を有する不純物を全面にイオン注入
    して、前記第２の能動素子の前記分離絶縁膜下の半導体
    層に第２の不純物領域を形成し、前記第２のマスクを除
    去する工程とを備えたことを特徴とする請求項１０記載
    の半導体装置の製造方法。
12. 【請求項１２】 半導体基板表面上に埋込酸化膜を介し
    て形成された半導体層の主表面に配設された第１および
    第２の活性領域表面上を覆うマスクを形成して前記半導
    体層主表面から底部を残してエッチングし、前記第１お
    よび第２の活性領域を取り囲む溝を形成する工程と、 前記溝下の前記半導体基板中に不純物をイオン注入し
    て、前記半導体基板の表面に不純物層を形成する工程と 全面に絶縁膜を形成する工程と、 前記マスク表面上の前記絶縁膜を除去する工程と、 前記マスクを除去する工程と、 前記第１の活性領域に、第１の能動素子を形成する工程
    と、 前記第２の活性領域に、第２の能動素子を形成する工程
    と、 前記不純物層に接続する配線を形成する工程とを備えた
    半導体装置の製造方法。
13. 【請求項１３】 第１の能動素子と第２の能動素子は、
    同一導電型を有するＭＯＳ型トランジスタであり、 溝を形成する工程の後、絶縁膜を形成する工程の前に、
    溝下の半導体層中に前記半導体層と同一導電型で高濃度
    の不純物をイオン注入する工程をさらに備えたことを特
    徴とする請求項１２記載の半導体装置の製造方法。