JP2002343964A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 寄生トランジスタが作動することを抑制する
ことができる半導体装置及びその製造方法を提供する。 【解決手段】 基板１の表層部をＳＴＩ技術により形成
したトレンチ２とトレンチ２内に充填した素子分離絶縁
膜４とにより絶縁分離して素子形成領域を形成する。素
子形成領域における基板１の表面に形成されたゲート酸
化膜１０が素子分離絶縁膜４の表面における角部が除去
された部位まで延設され、ゲート酸化膜１０上にゲート
電極１１を形成することで、トレンチ２の側壁の上部に
もゲート電極１１が配置されてトレンチ２の上部におい
て寄生トランジスタが形成される。そして、寄生トラン
ジスタのチャネル領域９に寄生Ｔｒ調節用イオン注入層
１４を形成することで、寄生トランジスタのしきい値電
圧を調節する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＴＩ(Shallow T
rench Isolation)技術を用いて素子分離を行う半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】半導体装置における集積回路にはメモリ
トランジスタやＬｏｇｉｃに使用されるトランジスタ等
が形成されている。図１３はこの様な種々のトランジス
タのうち、Ｌｏｇｉｃに使用されるトランジスタの従来
の構成を示す概略断面図である。図１３に示すように、
トランジスタがＳＴＩ技術により絶縁分離される場合、
半導体基板２０１の表層部にトレンチ２０２が形成され
てトレンチ２０２の側壁に酸化膜２０３が形成され、こ
のトレンチ２０２に素子分離絶縁膜２０４が埋め込まれ
る。そして、絶縁分離された領域にトランジスタが形成
される。

【０００３】このトランジスタでは、絶縁分離された半
導体基板２０１の表層部にソース領域とドレイン領域が
形成され、半導体基板２０１のうちソース領域とドレイ
ン領域の間の部位上における半導体基板２０１の表面に
ゲート絶縁膜２０５が形成され、ゲート絶縁膜２０５上
にゲート電極２０６が形成されている。

【０００４】また、半導体基板２０１上には複数個のト
ランジスタが形成され、その各々のトランジスタには製
品の要求仕様により様々な電圧がゲート電極に印加され
るため、各々のトランジスタでは印加電圧に応じた膜厚
のゲート絶縁膜とされている。

【０００５】そして、例えば、ゲート絶縁膜の膜厚が異
なる２つのトランジスタ（以下、第１及び第２のトラン
ジスタといい、図１３に示すトランジスタを第２のトラ
ンジスタとする）を形成する場合、まず、半導体基板を
ＳＴＩ技術により素子分離する。そして、第１のトラン
ジスタのゲート絶縁膜（第１のゲート絶縁膜）を形成す
る際に、第２のトランジスタのゲート絶縁膜（第２のゲ
ート絶縁膜）２０５を形成する領域においても、第１の
ゲート絶縁膜と同じ膜厚の絶縁膜が形成される。

【０００６】そのため、第２のゲート絶縁膜２０５を形
成する際は、第２のトランジスタにおける第１のゲート
絶縁膜と同じ膜厚の絶縁膜をエッチングして除去した
後、第２のゲート絶縁膜２０５を所望の膜厚で形成す
る。

【０００７】

【発明が解決しようとする課題】しかしながら、第２の
ゲート絶縁膜２０５を形成する際、第１のゲート絶縁膜
と同じ膜厚の絶縁膜の除去と同時に素子分離絶縁膜もエ
ッチングされてしまう。特にウェットエッチングにより
絶縁膜を除去すると、ウェットエッチングは等方的に進
行するため、素子分離絶縁膜２０４の角部においてエッ
チング量が大きくなる。そして、図１３に示すように、
半導体基板のうちトレンチ２０２の上部の側壁が素子分
離絶縁膜２０４から露出してしまう。

【０００８】そして、この状態で熱酸化等により第２の
ゲート絶縁膜２０５を形成することで、この露出したト
レンチ２０２の側壁まで第２のゲート絶縁膜２０５が延
設される。また、ゲート電極２０６がトレンチ２０２上
部の側壁付近まで形成されるため、トレンチ２０２の上
部においてもトランジスタが形成されてしまう。以下、
このトレンチ２０２の上部に形成されるトランジスタを
寄生トランジスタという。

【０００９】この寄生トランジスタでは、第２のゲート
絶縁膜２０５のうち半導体基板２０１の表面に形成され
た部位を用いた本来の第２のトランジスタと比較して、
ゲート絶縁膜の膜厚が薄くなっており、ゲートにおける
しきい値電圧を調節するために半導体基板２０１の表層
部に形成されているイオン注入層２０７のイオン濃度が
低くなっている。

【００１０】このうち、ゲート絶縁膜の膜厚が薄いの
は、半導体基板２０１の面方位によって絶縁膜の形成さ
れ易さが異なり、半導体基板の表面よりもトレンチの側
壁の方が絶縁膜が形成され難いためであると思われる。
また、イオン注入層２０７はトランジスタ部のしきい値
電圧を調節するために、半導体基板２０１の表面近傍の
イオン濃度を調節することを目的として形成されてい
る。そのため、半導体基板２０１の表面から遠ざかるに
連れてこのイオン濃度は低くなっている。

【００１１】この様に、寄生トランジスタでは、ゲート
絶縁膜の膜厚が薄く、イオン濃度が低くなっているた
め、しきい値電圧が低くなっている。そのため、ゲート
電極２０６に電圧を印加した際に寄生トランジスタが作
動してトランジスタにキンク特性が生じたり、サブスレ
ッショルドリークが発生したりする。

【００１２】本発明は、上記問題点に鑑み、寄生トラン
ジスタが作動することを抑制することができる半導体装
置及びその製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板（１）と、
該半導体基板に形成されたトレンチ（２）と、該トレン
チ内に埋め込まれた素子分離絶縁膜（４）とを有して形
成されるＳＴＩ領域と、半導体基板のうちＳＴＩ領域に
より絶縁分離された領域である素子形成領域と、素子形
成領域の表層部に形成されたソース領域（７）及びドレ
イン領域（８）と、ソース領域及びドレイン領域の間に
おける半導体基板の表面に形成されたゲート絶縁膜（１
０、１００）と、ゲート絶縁膜上に形成されたゲート電
極（１１、１１０）とを有してなるトランジスタ部を備
えた半導体装置において、素子分離絶縁膜はトレンチの
上部において角部が除去されており、この角部が除去さ
れた領域までゲート絶縁膜が延設されていると共に、ト
レンチの内表面のうち、ゲート絶縁膜が延設された部位
と対向する部位にイオン注入層（１４）が形成され、ゲ
ート絶縁膜を挟んでイオン注入層の反対側にはゲート電
極が延設されていることを特徴としている。

【００１４】これにより、イオン注入層のイオン濃度を
調節することでトレンチの側壁に形成される寄生トラン
ジスタのしきい値電圧を調節することができる。従っ
て、寄生トランジスタが作動することを抑制することが
できる半導体装置を提供することができる。

【００１５】この場合、請求項２に記載の発明では、ト
ランジスタ部におけるしきい値電圧の値が、トレンチの
側壁の上部において延設されたゲート絶縁膜を含んで形
成される寄生トランジスタにおけるしきい値電圧の値よ
りも小さいことを特徴としている。

【００１６】これにより、トレンチの側壁に形成される
寄生トランジスタが作動することを好適に抑制すること
ができる。

【００１７】また、請求項３に記載の発明では、半導体
基板（１）にトレンチ（２）を形成するトレンチ形成工
程と、少なくともトレンチの側壁の内表面にイオンを注
入するイオン注入工程と、トレンチに素子分離絶縁膜
（４）を埋め込み半導体基板を絶縁分離するＳＴＩ領域
を形成する絶縁分離工程と、トレンチの側壁のうちの上
部を含み、半導体基板のうちのＳＴＩ領域により絶縁さ
れた素子形成領域の表面にゲート絶縁膜（１０、１０
０）を形成する工程と、トレンチの側壁の上部及び素子
形成領域の表面におけるゲート絶縁膜上に、ゲート電極
（１１、１１０）を形成する工程とを有することを特徴
としている。

【００１８】これにより、請求項１に記載の半導体装置
を適切に製造することができる。

【００１９】この場合、具体的には、請求項４に記載の
発明の様に、イオン注入工程をトレンチ形成工程と絶縁
分離工程の間に行い、トレンチの側壁からイオン注入を
行うと良い。

【００２０】また、請求項５に記載の発明の様に、請求
項３の発明において、イオン注入工程を絶縁分離工程の
後に行い、半導体基板の表面から該表面に略平行な層状
にイオンを注入しても良い。

【００２１】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００２２】

【発明の実施の形態】（第１実施形態）以下、図に示す
実施形態について説明する。本実施形態は、同一の半導
体基板上に、少なくともゲート絶縁膜の膜厚が異なる２
種類のＬｏｇｉｃに使用されるトランジスタ（以下、単
にトランジスタという）とメモリトランジスタとが形成
された半導体装置に本発明を適用したものとして説明す
る。まず、本実施形態の半導体装置に形成された１つの
トランジスタを挙げて、図１〜３を用いて、トランジス
タ部の構成について説明する。図１は本実施形態のトラ
ンジスタのレイアウトを示す上面図であり、図２は図１
におけるＡ−Ａ断面を模式的に示す図であって、図３は
図１におけるＢ−Ｂ断面を模式的に示す図である。

【００２３】Ｓｉ等からなる半導体基板（以下、単に基
板という）１の表層部にはトレンチ２が形成され、トレ
ンチ２内に素子分離絶縁膜４が埋め込まれてＳＴＩ領域
が形成されている。そして、ＳＴＩ領域により基板１が
絶縁分離されて素子形成領域が形成されている。

【００２４】詳しくは、このＳＴＩ領域では基板１の表
面から基板１の途中までトレンチ２が形成され、このト
レンチ２の側壁に酸化膜（以下、側壁酸化膜という）３
が形成され、トレンチ２の内部が素子分離絶縁膜４によ
って充填されている。

【００２５】また、素子形成領域における基板１の表層
部には、ソース領域７とドレイン領域８が形成されてい
る。そして、ソース領域７とドレイン領域８の間におけ
る基板１の表面にゲート絶縁膜としてのゲート酸化膜１
０が形成されている。なお、以下、基板１のうちソース
領域７とドレイン領域８との間の部位をチャネル領域９
という。

【００２６】また、ゲート酸化膜１０の上にはゲート電
極１１が形成されている。この様に、ゲート酸化膜１０
を介してチャネル領域９とゲート電極１１とが対向配置
され、トランジスタ部が形成されている。

【００２７】また、トレンチ２内に埋め込まれた素子分
離絶縁膜４はトレンチ２の上部において角部が除去され
ており、この角部が除去された領域において側壁酸化膜
３も除去されている。そして、この角部が除去された領
域、つまりトレンチ２の側壁の上部までゲート酸化膜１
０が延設されている。以下、ゲート酸化膜１０のうちト
レンチ２の側壁の上部の部位を側壁ゲート酸化膜１０ａ
という。

【００２８】また、ゲート電極１１は、図１に示すよう
に、チャネル領域９の電流の流れ方向に直交する方向に
おいて、素子分離絶縁膜４上まで延設されている。そし
て、素子分離絶縁膜４において角部が除去されている部
位にもゲート電極１１が延設されている。

【００２９】換言すれば、ゲート電極１１下のトレンチ
２の側壁のうち、素子分離絶縁膜４の角部が除去された
部位において、側壁ゲート酸化膜１０ａを介してトレン
チ２の側壁とゲート電極１１とが対向配置された状態と
なる。つまり、トレンチ２の側壁に寄生トランジスタが
形成されている。

【００３０】また、チャネル領域９にはイオンが注入さ
れており、トランジスタ部におけるゲート電極１１と基
板１とのしきい値の調節を行っている。また、トレンチ
２の内表面のうち少なくとも側壁ゲート酸化膜１０ａと
対向する部位、つまり寄生トランジスタにおけるチャネ
ル領域（以下、寄生チャネル領域という）１３にイオン
注入層１４が形成されている。従って、側壁ゲート酸化
膜１０ａを挟んでイオン注入層１４の反対側にゲート電
極１１が配置されている。

【００３１】このイオン注入層１４は寄生トランジスタ
のしきい値電圧を調節するために形成されており、以
下、寄生Ｔｒ調節用イオン注入層という。なお、本実施
形態では、図２に示すように、寄生Ｔｒ調節用イオン注
入層１４は、寄生チャネル領域１３のみではなく、寄生
チャネル領域１３からトレンチ２の内表面に沿ってトレ
ンチ２の深さまで形成されている。

【００３２】そして、トランジスタ部におけるゲート電
圧のしきい値が、寄生トランジスタのゲート電圧のしき
い値よりも小さくなるように、ゲート酸化膜１０の厚み
や、各々のチャネル濃度等を調節している。これらの具
体的な数値等については、後述の製造方法において示
す。

【００３３】また、素子形成領域における基板１の表層
部にはウェル領域５が形成されており、トレンチ２の直
下の深さにレトログレードウェル６が形成されている。
また、チャネル領域９の下方には、パンチスルー防止用
のイオン注入層１２が形成されている。

【００３４】また、ゲート電極１１上には絶縁膜１５が
形成され、この絶縁膜上にこの絶縁膜１５と成分の異な
る層間絶縁膜１６が形成され、層間絶縁膜１６上にＡｌ
等からなる配線（図示せず）が形成され、層間絶縁膜１
６にコンタクトホール１６ａが形成され、このコンタク
トホール１６ａに配線部材１７ａが充填されて配線とソ
ース領域７及びドレイン領域８が各々電気的に接続され
ている。また配線上に保護膜１８が形成されている。こ
の様にして、トランジスタが形成された半導体装置が構
成されている。

【００３５】次に、この様な構成の半導体装置の製造方
法をゲート酸化膜１０の膜厚が異なる２種類のトランジ
スタとメモリトランジスタとが同一基板１上に形成され
た例で説明する。図４〜図１１は半導体装置の製造方法
を各トランジスタの断面構成にて示す工程図である。な
お、図４〜図１１において、左の領域がメモリトランジ
スタを形成するメモリ形成領域Ａであり、中央の領域が
Ｎチャネルのトランジスタを形成するＮｃｈＴｒ形成領
域Ｂであり、右の領域がＰチャネルのトランジスタを形
成するＰｃｈＴｒ形成領域Ｃである。また、上記図１〜
図３において示したトランジスタはＰチャネルのトラン
ジスタに相当するものとする。

【００３６】［図４（ａ）に示す工程］ まず、基板１
を用意して基板１の表面に酸化膜２１を形成し、酸化膜
２１上に窒化膜２２を形成する。そして、トレンチ２を
形成する予定の部位が開口するようにレジスト２３を形
成する。

【００３７】［図４（ｂ）に示す工程］ レジスト２３
をマスクとして酸化膜２２と窒化膜２３をパターニング
し、トレンチ２を形成する予定の部位において基板１の
表面を露出させる。そして、窒化膜２３をマスクとして
エッチング等を行うことで基板１にトレンチ２を形成す
る。以上、図４（ａ）、（ｂ）に示す工程がトレンチ形
成工程である。

【００３８】［図５（ａ）に示す工程］ トレンチ２の
側壁に側壁酸化膜３を形成した後、トレンチ２の内表面
に斜めにイオンを注入することで寄生Ｔｒ調節用イオン
注入層１４を形成する（イオン注入工程）。この寄生Ｔ
ｒ調節用イオン注入層１４は、必ずしもトレンチ２の内
表面の全面に形成しなくても、少なくとも寄生チャネル
領域１３に形成すれば良い。具体的には、素子分離絶縁
膜４の角部が除去される深さにもよるが、トレンチ２の
内表面のうち基板１の表面から５００ｎｍ程度の深さの
部位までイオンを注入する。

【００３９】また、この寄生チャネル領域１３のキャリ
ア濃度はトランジスタ部におけるチャネル領域９のキャ
リア濃度と同等以上にする。また、このイオンは注入さ
れた領域の導電型をＮ型にするものであり、例えばリン
を用いることができる。

【００４０】［図５（ｂ）に示す工程］ 次に、メモリ
形成領域ＡとＮｃｈＴｒ形成領域Ｂの基板１上にレジス
ト２４を形成する。そして、ＰｃｈＴｒ形成領域Ｃにお
いて、上記図５（ａ）に示す工程と同様に、トレンチ２
の内表面にイオンを注入して寄生Ｔｒ調節用イオン注入
層１４を形成する（イオン注入工程）。このイオンは注
入された領域の導電型をＰ型にするものであり、例えば
ホウ素を用いることができる。

【００４１】［図６（ａ）に示す工程］ トレンチ２に
素子分離絶縁膜４を埋め込み、窒化膜２２をストッパと
して素子分離絶縁膜４を平坦化して、基板１を絶縁分離
するＳＴＩ領域を形成する（絶縁分離工程）。

【００４２】［図６（ｂ）に示す工程］ 窒化膜２２を
除去した後、まず、ＰｃｈＴｒ形成領域Ｃ上をレジスト
で覆い、メモリ形成領域ＡとＮｃｈＴｒ形成領域Ｂにお
いてＰ型のウェル領域５とレトログレードウェル６を形
成する。次に、メモリ形成領域ＡとＮｃｈＴｒ形成領域
Ｂの上をレジスト２５で覆い、ＰｃｈＴｒ形成領域Ｃに
おいてＮ型のウェル領域５とレトログレードウェル６を
形成する。これらのウェル領域５のキャリア濃度は、ト
ランジスタ部のチャネル領域９のキャリア濃度よりも１
桁以上薄くなっている。

【００４３】［図７（ａ）に示す工程］ ＮｃｈＴｒ形
成領域ＢとＰｃｈＴｒ形成領域Ｃの上をレジスト２６で
覆い、メモリ形成領域Ａにおいてパンチスルー防止用の
イオン注入層１２を形成する。また、基板１の表層部の
メモリ用のチャネル領域９にイオン注入を行う。

【００４４】［図７（ｂ）に示す工程］ レジスト２６
を除去した後、熱酸化等によりメモリ用のゲート酸化膜
（以下、メモリゲート酸化膜という）１００を形成す
る。この際、ＮｃｈＴｒ形成領域ＢとＰｃｈＴｒ形成領
域Ｃにおいてもメモリゲート酸化膜１００と同じ膜厚の
酸化膜２７が形成される。

【００４５】そして、メモリゲート酸化膜１００上にポ
リシリコン等によりフローティングゲート１１０を形成
し、フローティングゲート１１０上にＯＮＯ膜等の絶縁
膜１６０を形成する。この際、ＮｃｈＴｒ形成領域Ｂと
ＰｃｈＴｒ形成領域Ｃにおいてもフローティングゲート
１１０と絶縁膜１６０が形成される。

【００４６】［図８（ａ）に示す工程］ メモリ形成領
域Ａにおける絶縁膜１６０上にレジスト２８を形成し、
ＮｃｈＴｒ形成領域ＢとＰｃｈＴｒ形成領域Ｃにおける
絶縁膜１６０とフローティングゲート１１０を除去す
る。そして、メモリゲート酸化膜１００を形成する際に
形成された酸化膜２７を除去する。

【００４７】この酸化膜２７の除去はウェットエッチン
グにより行う。この際、ウェットエッチングはエッチン
グが等方的に進行するため、素子分離絶縁膜４の角部で
は特にエッチング量が大きくなりこの角部が除去され
る。また、この角部が除去された部位において側壁酸化
膜３も除去され、基板１が露出する。

【００４８】その後、トレンチ２の側壁のうちの上部を
含み、基板１のうちのＳＴＩ領域により絶縁された素子
形成領域の表面にゲート酸化膜２９を形成する（ゲート
酸化膜を形成する工程）。つまり、このゲート酸化膜を
形成する工程は、トレンチ２の側壁の上部において基板
１が露出した状態で行うため、トレンチ２の側壁の上部
までゲート酸化膜が延設され、側壁ゲート酸化膜が形成
される。

【００４９】このゲート酸化膜２９は、Ｎｃｈトランジ
スタに合わせた膜厚で熱酸化等により形成する。但し、
Ｎｃｈトランジスタでは、後述の［図９（ａ）に示す工
程］において、Ｐｃｈトランジスタにおけるゲート酸化
膜を形成する際に、更にゲート酸化膜の膜厚が厚くなる
ため、半導体装置が完成した際の所望の膜厚からＰｃｈ
トランジスタのゲート酸化膜１０を形成する際に形成さ
れる酸化膜の膜厚を差し引いた厚さでこのゲート酸化膜
２９を形成する。また、ＮｃｈＴｒ形成領域Ｂのみでな
く、ＰｃｈＴｒ形成領域Ｃにおいても、Ｎｃｈトランジ
スタに合わせた膜厚の酸化膜３０が形成される。

【００５０】次に、Ｎｃｈトランジスタ及びＰｃｈトラ
ンジスタの各々に合わせたキャリア濃度で、各々の領域
Ｂ、Ｃにおいて、パンチスルー防止用イオン注入層１２
を形成し、しきい値電圧を調整するためにチャネル領域
９にイオンを注入する。これらのチャネル領域９のキャ
リア濃度は１×１０¹⁶〜５×１０¹⁷／ｃｍ³程度になっ
ている。また、これらのチャネル領域９は、例えば基板
１の表面から１００ｎｍ程度の深さまで形成されてい
る。

【００５１】［図８（ｂ）に示す工程］ メモリ形成領
域ＡとＮｃｈＴｒ形成領域Ｂ上にレジスト３１を形成
し、ＰｃｈＴｒ形成領域Ｃにおいて、上記Ｎｃｈトラン
ジスタに合わせて形成された酸化膜３０を除去する。こ
れにより、ＰｃｈＴｒ形成領域Ｃにおけるトレンチ２の
側壁の上部において、上記図８（ａ）に示す工程と同様
に基板１が露出する。

【００５２】［図９（ａ）に示す工程］ レジスト３１
を除去した後、Ｐｃｈトランジスタのゲート酸化膜１０
を熱酸化等により形成する（ゲート酸化膜を形成する工
程）。これにより、Ｐｃｈトランジスタにおいても、図
８（ａ）に示す工程と同様に側壁ゲート酸化膜１０ａが
形成される。

【００５３】また、Ｎｃｈトランジスタのゲート酸化膜
２９上にも酸化膜が形成されて、Ｎｃｈトランジスタの
ゲート酸化膜が上述の［図８（ａ）に示す工程］で形成
された厚みよりも厚くなり、所望の厚みのゲート酸化膜
１０となる。その結果、例えば、Ｎｃｈトランジスタの
ゲート酸化膜１０は厚みが１０〜４０ｎｍ程度となり、
Ｐｃｈトランジスタのゲート酸化膜１０は厚みが３〜１
０ｎｍとなる。

【００５４】これにより、完成した半導体装置では、Ｎ
ｃｈＴｒ形成領域Ｂ及びＰｃｈＴｒ形成領域Ｃにおける
トランジスタ部のしきい値電圧は０．４〜１．０Ｖ程度
となり、ＮｃｈＴｒ形成領域Ｂ及びＰｃｈＴｒ形成領域
Ｃにおける寄生トランジスタのしきい値電圧はトランジ
スタ部のしきい値電圧と同等以上となる。

【００５５】［図９（ｂ）に示す工程］ メモリ形成領
域Ａにおける絶縁膜１６０上、及びＮｃｈＴｒ形成領域
Ｂ及びＰｃｈＭＯＳＦＥＴ形成領域Ｃ上におけるゲート
酸化膜１０上にポリシリコン層を形成し、ポリシリコン
層をパターニングすることでゲート電極１１を形成する
（ゲート電極を形成する工程）。これにより、トレンチ
２の側壁の上部及び素子形成領域の表面におけるゲート
酸化膜１０上にゲート電極１１が形成される。

【００５６】［図１０（ａ）に示す工程］ ゲート電極
１１上に絶縁膜１５を形成し、更にこの絶縁膜１５とは
成分の異なる層間絶縁膜１６を形成する。

【００５７】［図１０（ｂ）に示す工程］ 層間絶縁膜
１６上にＡｌ等の導体膜を形成し、この導体膜をパター
ニングすることにより配線１７を形成する。

【００５８】［図１１に示す工程］ 配線１７を含む層
間絶縁膜１６上に保護膜１８を形成する。この様にし
て、本実施形態の半導体装置が完成する。

【００５９】この様に、ＳＴＩ技術を用いてトランジス
タを形成する場合、素子形成領域の表面に形成された酸
化膜を除去する際に素子分離絶縁膜４の角部が除去され
ることでトレンチ２の側壁に寄生トランジスタが形成さ
れるが、この寄生トランジスタの寄生チャネル領域１３
にイオンを注入し、このイオン濃度を調節することで寄
生トランジスタのゲート電圧のしきい値を調節すること
ができる。従って、ゲート電極１１に電圧を印加した際
に、寄生トランジスタが作動することを抑制し、トラン
ジスタにおいてキンク特性やサブスレッショルドリーク
が発生することを抑制することができる。

【００６０】特に、本実施形態では、寄生トランジスタ
のゲート電圧のしきい値をトランジスタ部のゲート電圧
のしきい値以上にしているため、寄生トランジスタが作
動することを好適に抑制することができる。

【００６１】但し、寄生チャネル領域１３におけるキャ
リア濃度を大きくし過ぎるとアバランシェ耐圧が低下す
る恐れがある。従って、必ずしも寄生トランジスタのゲ
ート電圧のしきい値をトランジスタ部のゲート電圧のし
きい値以上にしなくても、アバランシェ耐圧の低下を抑
制しつつ寄生トランジスタが作動することを抑制して、
キンク特性やサブスレッショルドリークが発生すること
を抑制することができるように、寄生チャネル領域１３
のキャリア濃度を調節すれば良い。

【００６２】また、寄生トランジスタのしきい値を調節
するために、トレンチ２の側壁の内表面のみにイオンを
注入するようにしているため、このイオンが拡散するな
どしてトランジスタ部のチャネル領域９に対して影響を
及ぼすことを抑制することができる。

【００６３】なお、メモリトランジスタは他のトランジ
スタよりも先に形成されており、酸化膜の除去を何回も
行う必要がないため、メモリトランジスタを素子分離し
ている素子分離絶縁膜４における角部の除去量は少なく
なっている。そのため、トレンチ２の側壁までフローテ
ィングゲート１１０が配置される可能性は少ない。しか
しながら、本実施形態の様にメモリ形成領域Ａにおいて
もトレンチ２の側壁の内表面に寄生Ｔｒ調節用イオン注
入層１４を形成することにより、仮に、素子分離絶縁膜
４の除去量が大きくなったとしても、メモリトランジス
タにおいても寄生トランジスタが作動することを抑制す
ることができる。

【００６４】（第２実施形態）図１２は本実施形態に係
る半導体装置のうちトランジスタが形成されている部位
の概略断面図である。本実施形態は第１実施形態と比較
して、寄生Ｔｒ調節用イオン注入層１４の配置が異な
る。以下、主として第１実施形態と異なる部分について
述べ、図１２中、図２と同一部分は同一符号を付して説
明を省略する。

【００６５】本実施形態では、寄生チャネル領域１３の
イオン濃度を調節するために、トランジスタ部のチャネ
ル領域９の直下において、基板１の表面に略平行な層状
に寄生Ｔｒ調節用イオン注入層１４が形成されている。
この寄生Ｔｒ調節用イオン注入層１４は、寄生チャネル
領域１３に寄生Ｔｒ調節用イオン注入層１４の端部が配
置されるような深さに形成されている。

【００６６】これにより、寄生チャネル領域１３のキャ
リア濃度を調節することで、寄生トランジスタのしきい
値を調節して寄生トランジスタが作動することを抑制す
ることができる。

【００６７】この様に、チャネル領域９に対して層状に
寄生Ｔｒ調節用イオン注入層１４を形成する場合は、ト
レンチ形成工程の後に絶縁分離工程を行い、その後チャ
ネル領域９にイオンを注入する工程と同じ工程で基板１
の表面からイオンを注入することで寄生Ｔｒ調節用イオ
ン注入層１４を形成すれば良い。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るトランジスタの部
分上面図である。

【図２】図１におけるＡ−Ａ断面を模式的に示す図であ
る。

【図３】図１におけるＢ−Ｂ断面を模式的に示す図であ
る。

【図４】本発明の第１実施形態に係るトランジスタの製
造方法を概略断面にて示す工程図である。

【図５】図４に続く製造工程を示す工程図である。

【図６】図５に続く製造工程を示す工程図である。

【図７】図６に続く製造工程を示す工程図である。

【図８】図７に続く製造工程を示す工程図である。

【図９】図８に続く製造工程を示す工程図である。

【図１０】図９に続く製造工程を示す工程図である。

【図１１】図１０に続く製造工程を示す概略断面図であ
る。

【図１２】本発明の第２実施形態に係るトランジスタの
概略断面図である。

【図１３】従来のトランジスタの概略断面図である。

【符号の説明】

１…基板（半導体基板）、２…トレンチ、４…素子分離
絶縁膜、７…ソース領域、８…ドレイン領域、１０…ゲ
ート絶縁膜、１１…ゲート電極、１４…寄生Ｔｒ調節用
イオン注入層、１００…メモリゲート酸化膜、１１０…
フローティングゲート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/08 ３２１Ｃ 29/788 29/792 Ｆターム(参考） 5F032 AA35 AA44 AA45 BA01 CA17 DA24 DA43 DA53 5F048 AB01 AC03 BA01 BB05 BB16 BC06 BD04 BE03 BG01 BG13 BH07 DA25 5F083 EP02 EP23 EP49 NA01 NA08 PR37 5F101 BA01 BA29 BB05 BD14 BD36 5F140 AA16 AB03 AC32 BA01 BB13 BC06 BC07 BE07 BF01 BF04 BF42 BG08 CB04 CB10

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板（１）と、 該半導体基板に形成されたトレンチ（２）と、該トレン
   チ内に埋め込まれた素子分離絶縁膜（４）とを有して形
   成されるＳＴＩ領域と、 前記半導体基板のうち前記ＳＴＩ領域により絶縁分離さ
   れた領域である素子形成領域と、 前記素子形成領域の表層部に形成されたソース領域
   （７）及びドレイン領域（８）と、 前記ソース領域及びドレイン領域の間における前記半導
   体基板の表面に形成されたゲート絶縁膜（１０、１０
   ０）と、 前記ゲート絶縁膜上に形成されたゲート電極（１１、１
   １０）とを有してなるトランジスタ部を備えた半導体装
   置において、 前記素子分離絶縁膜は前記トレンチの上部において角部
   が除去されており、この角部が除去された領域まで前記
   ゲート絶縁膜が延設されていると共に、前記トレンチの
   内表面のうち、前記ゲート絶縁膜が延設された部位と対
   向する部位にイオン注入層（１４）が形成され、前記ゲ
   ート絶縁膜を挟んで前記イオン注入層の反対側には前記
   ゲート電極が延設されていることを特徴とする半導体装
   置。
2. 【請求項２】 前記トランジスタ部におけるしきい値電
   圧の値が、前記トレンチの側壁の上部において前記延設
   されたゲート絶縁膜を含んで形成される寄生トランジス
   タにおけるしきい値電圧の値よりも小さいことを特徴と
   する請求項１に記載の半導体装置。
3. 【請求項３】 半導体基板（１）にトレンチ（２）を形
   成するトレンチ形成工程と、 少なくとも前記トレンチの側壁の内表面にイオンを注入
   するイオン注入工程と、 前記トレンチに素子分離絶縁膜（４）を埋め込み前記半
   導体基板を絶縁分離するＳＴＩ領域を形成する絶縁分離
   工程と、 前記トレンチの側壁のうちの上部を含み、前記半導体基
   板のうちの前記ＳＴＩ領域により絶縁された素子形成領
   域の表面にゲート絶縁膜（１０、１００）を形成する工
   程と、 前記トレンチの側壁の上部及び前記素子形成領域の表面
   における前記ゲート絶縁膜上に、ゲート電極（１１、１
   １０）を形成する工程とを有することを特徴とする半導
   体装置の製造方法。
4. 【請求項４】 前記イオン注入工程を前記トレンチ形成
   工程と前記絶縁分離工程の間に行い、前記トレンチの側
   壁からイオン注入を行うことを特徴とする請求項３に記
   載の半導体装置の製造方法。
5. 【請求項５】 前記イオン注入工程を前記絶縁分離工程
   の後に行い、前記半導体基板の表面から該表面に略平行
   な層状に前記イオンを注入することを特徴とする請求項
   ３に記載の半導体装置の製造方法。