JP2002289698A

JP2002289698A - 半導体装置及びその製造方法と携帯電子機器

Info

Publication number: JP2002289698A
Application number: JP2001092168A
Authority: JP
Inventors: Hiroshi Iwata; 浩岩田; Akihide Shibata; 晃秀柴田; Seizo Kakimoto; 誠三柿本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2002-10-04

Abstract

(57)【要約】【課題】結晶欠陥に起因するリーク電流が少なく、か
つ、ウェル領域の境界に要するマージンが小さい、ＤＴ
ＭＯＳ及び基板バイアス可変トランジスタを備えた半導
体装置を提供すること。【解決手段】一部の素子分離領域１６の底部近傍に形
成したＰ型の底部分離領域１８によって、素子分離領域
１６の両側のＮ型の浅いウェル領域１４，１４が分離さ
れるから、互いに独立したＮ型の浅いウェル領域１４，
１４を容易に複数形成することができる。一方、Ｐ型の
底部分離領域１８を底部近傍にもたない他の一部の素子
分離領域１６は、両側のＮ型の浅いウェル領域１４を分
断していない。これにより、１つの基板に、２層のウェ
ル構造を用いて、複数の基板バイアス可変トランジスタ
２８からなる複数の回路ブロックとＤＴＭＯＳ３１を設
けることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＭＯＳＦＥ
Ｔ（Metal Oxide Semiconductor Field Effect Transis
tor）等の電界効果トランジスタと素子分離領域とを備
えた半導体装置と携帯電子機器に関する。より詳しく
は、電界効果トランジスタのウェル領域の電位が変化す
る半導体装置と、この半導体装置を備えた携帯電子機器
に関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴを用いたＣＭＯＳ回路（相
補型ＭＯＳ回路）において消費電力を減少させるため、
バルク基板を用いたダイナミック閾値動作トランジスタ
（以下、動的閾値トランジスタ（ＤＴＭＯＳ）と言
う。）が提案されている（特開平１０−２２４６２号公
報、Novel Bulk Threshold Voltage MOSFET(B-DTMOS) w
ithAdvanced Isolation(SITOS) and Gate to Shallow W
ell Contact(SSS-C) Processes for Ultra Low Power D
ual Gate CMOS, H.Kotaki et al., IEDM Tech. Dig., p
459, 1996）。上記ＤＴＭＯＳは、オン時に実効的な閾
値が低下するため、低電源電圧で高駆動電流が得られる
という特徴を持つ。ＤＴＭＯＳの実効的な閾値が、オン
時に低下するのは、ゲート電極とウェル領域が電気的に
短絡されているからである。このため、ゲート電極の電
位が変化すると、ウェルの電位も同様に変化する。した
がって、各ＤＴＭＯＳのウェル領域は、隣接するＭＯＳ
ＦＥＴのウェル領域と互いに電気的に分離されていなけ
ればならない。そのため、ウェル領域は、互いに極性の
異なる浅いウェル領域と深いウェル領域とからなる。な
おかつ、各ＤＴＭＯＳの浅いウェル領域は、素子分離領
域により互いに電気的に分離されている。

【０００３】低電圧駆動でオフリークを抑え、かつ高駆
動電流を得るための従来の方法としては、スタンバイ時
とアクティブ時でウェルバイアスを変化させる方法もあ
る（特開平６−２１６３４６号公報、特開平１０−３４
０９９８号公報）。ウェルバイアスは、バイアス発生回
路から与えられる。ウェルバイアスを変化させることに
より、回路がアクティブ状態にあるときはＭＯＳＦＥＴ
の閾値を下げ（駆動電流が増加する）、回路がスタンド
バイ状態にある時はＭＯＳＦＥＴの閾値を上げる（オフ
リークが減少する）。

【０００４】ウェルバイアスを変化させるＭＯＳＦＥＴ
（以下、基板バイアス可変トランジスタと言う。）の概
略断面図を図９に示す。図９では、Ｐ型の基板バイアス
可変トランジスタのみを示す。図９中、２１１はＰ型基
板、２１２はＮ型のウェル領域、２１３は素子分離領
域、２１４はＰ型のソース領域、２１５はＰ型のドレイ
ン領域、２１６はゲート絶縁膜、２１７はゲート電極、
２１８はＮ型のウェル領域２１２にコンタクトをとるた
めのＮ⁺拡散層、２１９はＰ型の基板バイアス可変トラ
ンジスタ、２２０、２２１はバイアス発生回路をそれぞ
れ示している。

【０００５】通常、基板バイアス可変トランジスタを用
いた回路では、回路ブロック毎にアクティブ状態かスタ
ンドバイ状態かが選択される。これは、各素子毎にバイ
アス発生回路を設けた場合、素子数と回路面積が著しく
増大するためである。以上の理由から、回路ブロック内
では、Ｐ型ＭＯＳＦＥＴのＮ型のウェル領域は共通であ
る（Ｎ型ＭＯＳＦＥＴのＰ型のウェル領域も同様であ
る）。図９の例では、Ｐ型の基板バイアス可変トランジ
スタ２１９，２１９，・・・・の回路ブロックが２つあり、
各回路ブロックのＮ型のウェル領域２１２，２１２に、
バイアス発生回路２２０，２２１から独立したバイアス
が与えられる。

【０００６】上記ＤＴＭＯＳと上記基板バイアス可変ト
ランジスタを組み合わせて、それぞれの長所を生かす技
術が開示されている（特開平１０−３４０９９８号公
報）。

【０００７】この技術で作成された半導体装置の断面図
を図１０に示す。図１０中、３１１はＰ型の半導体基
板、３１２はＮ型の深いウェル領域、３１３はＰ型の深
いウェル領域、３１４はＮ型の浅いウェル領域、３１５
はＰ型の浅いウェル領域、３１６は素子分離領域、３１
７はＮ型ＭＯＳＦＥＴのソース領域、３１８はＮ型ＭＯ
ＳＦＥＴのドレイン領域、３１９はＰ型ＭＯＳＦＥＴの
ソース領域、３２０はＰ型ＭＯＳＦＥＴのドレイン領
域、３２１はＮ型の浅いウェル領域３１４にコンタクト
をとるためのＮ⁺拡散層、３２２はＰ型の浅いウェル領
域３１５にコンタクトをとるためのＰ⁺拡散層、３２３
はゲート絶縁膜、３２４はゲート電極、３２５はＰ型の
基板バイアス可変トランジスタ、３２６はＮ型の基板バ
イアス可変トランジスタ、３２７はＮ型のＤＴＭＯＳ、
３２８はＰ型のＤＴＭＯＳ、３２９はＰ型の基板バイア
ス可変トランジスタ３２５へのウェルバイアス入力端
子、３３０はＮ型の基板バイアス可変トランジスタ３２
６へのウェルバイアス入力端子、３３１はＰ型の深いウ
ェル領域３１３の固定バイアス入力端子をそれぞれ示し
ている。なお、図示してはいないが、Ｎ型のＤＴＭＯＳ
３２７ではゲート電極３２４とＰ型の浅いウェル領域３
１５が、Ｐ型のＤＴＭＯＳ３２８ではゲート電極３２４
とＮ型の浅いウェル領域３１４が、それぞれ電気的に短
絡されている。

【０００８】ＤＴＭＯＳ３２７及び３２８においては、
浅いウェル領域３１４及び３１５の電位がゲート電極３
２４の電位に応じて変動する。浅いウェル領域３１４，
３１５の電位の変動が他の素子の浅いウェル領域３１
４，３１５に影響を与えるのを防ぐため、浅いウェル領
域３１４，３１５の下には、浅いウェル領域３１４，３
１５とは反対導電型の深いウェル領域３１３，３１２を
形成する。かつ、素子分離領域３１６を互いに隣接する
素子の浅いウェル領域３１４，３１５を電気的に分離す
るに足る深さで形成する。これにより、浅いウェル領域
３１４，３１５は、隣接する素子の浅いウェル領域３１
４，３１５と電気的に分離される。一方、１つの回路ブ
ロック内にある基板バイアス可変トランジスタ３２５，
３２６の浅いウェル領域３１４，３１５は共通でなくて
はならない。そのため、図１０中、Ｎ型基板バイアス可
変トランジスタ３２６のＰ型の浅いウェル領域３１５の
下部には、Ｐ型の深いウェル領域３１３が形成されてお
り、Ｐ型の浅いウェル領域３１５と一体となって共通の
ウェル領域を構成している。このＰ型の共通ウェル領域
にはＮ型の基板バイアス可変トランジスタ３２６へのウ
ェルバイアス入力端子３３０を介してアクティブ時とス
タンドバイ時で異なる電位が与えられる。他の回路ブロ
ックもしくはＤＴＭＯＳ部の素子に影響を与えないため
に、更に基板深くにＮ型の深いウェル領域３１２を形成
している。これにより、Ｐ型の深いウェル領域３１３を
電気的に分離している。図１０中、Ｐ型基板バイアス可
変トランジスタ３２５のＮ型の浅いウェル領域３１４の
下部にはＮ型の深いウェル領域３１２が形成されてお
り、Ｎ型の浅いウェル領域３１４と一体となって共通の
ウェル領域を構成している。このＮ型の共通ウェル領域
にはＰ型の基板バイアス可変トランジスタ３２５へのウ
ェルバイアス入力端子３２９を介してアクティブ時とス
タンドバイ時で異なる電位が与えられる。

【０００９】このようにして、基板バイアス可変トラン
ジスタ３２５，３２６とＤＴＭＯＳ３２７，３２８を同
一基板３１１上に形成し、それぞれの長所を生かした回
路を実現することができる。

【００１０】

【発明が解決しようとする課題】図９に示すように、上
記Ｐ型の基板バイアス可変トランジスタ２１９，２１
９，・・・・からなる１つの回路ブロック内では、Ｎ型のウ
ェル領域２１２は共通である。しかし、異なる回路ブロ
ックのウェル領域は、互いに電気的に分離する必要があ
る。そのため、図９の従来例では、異なる回路ブロック
のＮ型のウエル領域２１２，２１２をＰ型の基板２１２
の上に分離して設けているので、大きなマージンが必要
であった。このため、回路ブロックの境界が大きな面積
を占め、高集積化を阻害していた。

【００１１】一方、図１０に示すＤＴＭＯＳ３２７，３
２８と基板バイアス可変トランジスタ３２５，３２６を
組み合わせた従来例では、Ｐ型のＤＴＭＯＳ３２８部で
３層のウェル構造（Ｎ型の浅いウェル領域／Ｐ型の深い
ウェル領域／Ｎ型の深いウェル領域）になっている。そ
のため、ウェル領域３１２は非常に深くにまで及ぶ。こ
のような非常に深いウェル領域３１２の形成には、非常
に高エネルギーの注入が必須であり、結果として結晶欠
陥が増大する。そのため、結晶欠陥を起因とするリーク
電流の増大を招く。更には、結晶欠陥を回復するための
高温のアニールが必要となり、不純物の拡散距離が著し
く長くなる。このため、ウェル領域の境界にまつわるマ
ージンが増大し、高集積化を阻害していた。

【００１２】本発明は、上記問題を解決するべくなされ
たものであり、その目的は、回路ブロックの境界の面積
が小さくて高集積化が可能な、基板バイアス可変トラン
ジスタを有する半導体装置を提供することにある。

【００１３】また、本発明の他の目的は、２層のウエル
構造にすることができて、結晶欠陥に起因するリーク電
流が少なく、かつ、ウェル領域の境界に要するマージン
が小さい、ＤＴＭＯＳ及び基板バイアス可変トランジス
タを有する半導体装置を提供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するた
め、この発明の半導体装置は、半導体基板と、上記半導
体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成された第２導
電型の浅いウェル領域と、上記第２導電型の浅いウェル
領域上に形成された複数の第１導電型の電界効果トラン
ジスタと、上記第２導電型の浅いウェル領域内に設けら
れて、上記第２導電型の浅いウェル領域と上記第１導電
型の深いウェル領域との接合の深さよりも浅い素子分離
領域と、上記素子分離領域の一部の底部付近に形成さ
れ、上記素子分離領域の両側の第２導電型の浅いウェル
領域を分離するための第１導電型の底部分離領域と、上
記第２導電型の浅いウェル領域上に形成され、上記第２
導電型の浅いウェル領域の電位を変化させるための端子
とを備えることを特徴としている。

【００１５】本明細書において、第１導電型とは、Ｐ型
又はＮ型を意味する。また、第２導電型とは、第１導電
型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。

【００１６】上記構成によれば、上記複数の電界効果ト
ランジスタが第２導電型の浅いウェル領域上に形成され
ている。また、上記第２導電型の浅いウェル領域を分離
するための第１導電型の底部分離領域をもたない素子分
離領域は、上記第２導電型の浅いウェル領域を分断しな
いので、素子分離領域の両側の第２導電型の浅いウェル
領域が共通化されている。したがって、上記複数の電界
効果トランジスタは、回路ブロック内で第２導電型の浅
いウェル領域を共通にすることができる。一方、上記第
２導電型の浅いウェル領域を分離するための第１導電型
の底部分離領域をもつ素子分離領域によって、第２導電
型の浅いウェル領域が分断されているから、互いに独立
した第２導電型の浅いウェル領域を容易に複数形成する
ことができる。したがって、上記第２導電型の浅いウェ
ル領域に、上記端子を介して、夫々異なるウェルバイア
スを印加して、上記電界効果トランジスタを基板バイア
ス可変トランジスタとすることができる。これにより、
１つの基板に、夫々複数の基板バイアス可変トランジス
タからなる複数の回路ブロックを設けることができる。
そのため、アクティブ状態の回路ブロックとスタンドバ
イ状態の回路ブロックを適切に分けることができ、電界
効果トランジスタの高速動作を保ちつつ無駄な消費電力
を最小限に抑えることができる。更に、回路ブロックと
別の回路ブロックとの間のマージンは素子分離領域の幅
で足るから、従来の技術に比べて大幅に小さくすること
ができる。これにより、高集積化な半導体装置が実現さ
れる。

【００１７】なお、上記素子分離領域の数は、単数また
は複数である。例えば、断面図では素子分離領域は複数
あるように見えるが、通常素子分離領域は素子の周りを
囲んでいる（あるいは、素子分離領域内に素子領域が島
状に存在する）ため、極端な場合、素子分離領域が全部
つながっていて１つしかないという場合もありえる。

【００１８】また、１実施の形態の半導体装置は、更
に、上記半導体基板内に形成された第２導電型の深いウ
ェル領域と、上記第２導電型の深いウェル領域内に形成
された第１導電型の浅いウェル領域と、上記第１導電型
の浅いウェル領域上に形成された複数の第２導電型の電
界効果トランジスタと、上記第１導電型の浅いウェル領
域内に設けられて、上記第１導電型の浅いウェル領域と
上記第２導電型の深いウェル領域との接合の深さよりも
浅い素子分離領域と、上記素子分離領域の一部の底部付
近に形成され、上記素子分離領域の両側の第１導電型の
浅いウェル領域を分離するための第２導電型の底部分離
領域と、上記第１導電型の浅いウェル領域上に形成さ
れ、上記第１導電型の浅いウェル領域の電位を変化させ
るための端子とを備える。

【００１９】この実施の形態の半導体装置は、上記発明
の半導体装置において、両導電型の素子が組み合わされ
たものであり、上記発明の半導体装置と同じ作用効果を
奏する。その上、相補型の回路を組むことが可能とな
る。

【００２０】１実施の形態では、上記第１導電型の電界
効果トランジスタと上記第２導電型の電界効果トランジ
スタとで相補型回路を構成している。

【００２１】上記実施の形態では、上記相補型回路を構
成しているので、電界効果トランジスタに対称出力特性
を持たせることができて、更に、低消費電力化が可能と
なる。

【００２２】また、１実施の形態の半導体装置は、更
に、上記第２導電型の浅いウェル領域上に形成され、ゲ
ート電極と上記第２導電型の浅いウェル領域が短絡され
た第１導電型の動的閾値トランジスタを備え、上記動的
閾値トランジスタは、上記素子分離領域と上記底部分離
領域とによって、他の素子と分離されている。

【００２３】上記実施の形態によれば、上記第２導電型
の浅いウェル領域を分離するための第１導電型の底部分
離領域をもつ素子分離領域によって、動的閾値トランジ
スタの素子分離が容易になされる。したがって、従来例
のように３層のウェル構造を用いる必要がなく、１つの
基板上に基板バイアス可変トランジスタとＤＴＭＯＳを
混在させるのが非常に容易である。

【００２４】更にまた、上記半導体装置によれば、３層
のウェル構造を用いる必要がないから、深いウェル領域
の形成時のイオン注入エネルギーを大幅に低減すること
ができる。そのため、イオン注入による結晶欠陥に起因
するリーク電流を減少することができる。更に、結晶欠
陥を回復するための高温のアニールが必要でなくなるた
め、不純物の拡散が抑制され、ウェル領域の境界にまつ
わるマージンを減少することができる。したがって、高
集積化が可能となる。

【００２５】また、１実施の形態の半導体装置は、上記
第１導電型の浅いウェル領域上に形成され、ゲート電極
と上記第１導電型の浅いウェル領域が短絡された第２導
電型の動的閾値トランジスタと、上記第２導電型の浅い
ウェル領域上に形成され、ゲート電極と上記第２導電型
の浅いウェル領域が短絡された第１導電型の動的閾値ト
ランジスタとを備え、上記第１導電型の動的閾値トラン
ジスタ及び第２導電型の動的閾値トランジスタは上記素
子分離領域及び底部分離領域により他の素子と分離され
ている。

【００２６】上記実施の形態の半導体装置は、両導電型
の動的閾値トランジスタを備えたものであるから、先の
実施の形態の半導体装置と同じ作用効果を奏する上に、
相補型の回路を組むことが可能となる。

【００２７】１実施の形態では、上記第１導電型の電界
効果トランジスタと上記第２導電型の電界効果トランジ
スタ、上記第１導電型の電界効果トランジスタと上記第
２導電型の動的閾値トランジスタ、上記第１導電型の動
的閾値トランジスタと上記第２導電型の電界効果トラン
ジスタ、もしくは上記第１導電型の動的閾値トランジス
タと上記第２導電型の動的閾値トランジスタとで相補型
回路を構成している。

【００２８】上記実施の形態は、先の実施の形態の半導
体装置において、相補型の回路を組んだもので、電界効
果トランジスタに対称出力特性を持たせることができ
る。更に、低電圧駆動で高駆動電流が得られるＤＴＭＯ
Ｓの利点と、オフリーク電流を非常に小さくできる基板
バイアス可変トランジスタの利点とを適切に組み合わせ
ることにより、低消費電力かつ高速なＣＭＯＳ回路を実
現することができる。

【００２９】１実施の形態では、上記複数の素子分離領
域のうち、一方の側にある浅いウェル領域と他方の側に
ある浅いウェル領域の導電型が異なり、または、一方の
側にある深いウェル領域と他方の側にある深いウェル領
域の導電型が異なる場合の素子分離領域の幅をＡとし、
一方の側にある浅いウェル領域と他方の側にある浅いウ
ェル領域の導電型が同一であり、かつ、一方の側にある
深いウェル領域と他方の側にある深いウェル領域の導電
型が同一である場合の素子分離領域の幅をＢとすると
き、Ａ＞Ｂである。

【００３０】上記実施の形態では、上記素子分離領域の
一方の側にある浅いウェル領域と他方の側にある浅いウ
ェル領域の導電型が異なり、または上記素子分離領域の
一方の側にある深いウェル領域と他方の側にある深いウ
ェル領域の導電型が異なる場合は、素子分離領域の幅を
広くしている。このため、ウェル領域間のパンチスルー
と、トランジスタの閾値の変化とを抑制することができ
る。

【００３１】また、１実施の形態では、上記複数の素子
分離領域のうち、一方の側にある浅いウェル領域と他方
の側にある浅いウェル領域の導電型が異なり、または、
一方の側にある深いウェル領域と他方の側にある深いウ
ェル領域の導電型が異なる場合の素子分離領域の幅をＡ
とするとき、０．１８μｍ＜Ａ＜０．７μｍである。

【００３２】上記実施形態では、一方の側にある浅いウ
ェル領域と他方の側にある浅いウェル領域の導電型が異
なり、または、一方の側にある深いウェル領域と他方の
側にある深いウェル領域の導電型が異なる場合の素子分
離領域の幅Ａを０．１８μｍから０．７μｍの間として
いる。このため、素子分離マージンを小さくたもちつ
つ、ウェル領域間のパンチスルーと、トランジスタの閾
値の変化とを抑制することができる。

【００３３】１実施の形態では、上記素子分離領域はＳ
ＴＩからなる。

【００３４】上記実施の形態によれば、素子分離領域が
ＳＴＩからなるから、さまざまな幅の素子分離領域を同
時に形成するのが容易である。したがって、ウェル構造
にあわせて素子分離領域の幅を変えた構造を容易に形成
できる。

【００３５】また、この発明の半導体装置の製造方法
は、上述の半導体装置の製造方法であって、半導体基板
上に第１の膜を形成する工程と、上記第１の膜に第１の
開口窓を形成する工程と、上記第１の膜をマスクとして
上記半導体基板を部分的にエッチングして分離溝を形成
する工程と、上記第１の膜及び上記分離溝の上に第２の
膜を形成する工程と、上記第２の膜に第２の開口窓を形
成する工程と、上記第１の膜及び第２の膜をマスクとし
て第１導電型の不純物注入を行う工程と、上記半導体基
板内に第１導電型の深いウェル領域を形成する工程と、
上記第１導電型の深いウェル領域上に第２導電型の浅い
ウェル領域を形成する工程とを備えることを特徴として
いる。

【００３６】この発明の半導体装置の製造方法によれ
ば、上記第１の膜は、上記分離溝を形成するためのマス
クと、分離溝の底部に不純物を注入するためのマスクを
兼ねている。そのため、工程が簡略化される。また、不
純物は溝の底部に自己整合的に注入され、半導体基板の
表面付近への注入を防ぐことができる。しがたって、不
純物がチャネル領域に達して素子の特性が変化するのを
防ぐことができる。

【００３７】１実施形態では、上記第１の膜はシリコン
酸化膜とシリコン窒化膜との積層膜であり、上記第２の
膜はフォトレジストである。

【００３８】上記実施の形態では、マスクとしての機能
を２回果たす必要のある第１の膜を、灰化処理や弗化水
素酸処理に耐性のある積層膜とし、マスクとしての機能
を１回のみ果たせばよい第２の膜を、灰化処理で容易に
除去できるフォトレジストとしている。したがって、上
記半導体装置の製造方法を簡略化することができる。

【００３９】また、１実施形態では、上記第１の膜及び
上記分離溝の上に第３の膜を形成する工程と、上記第３
の膜を選択的にエッチングバックして上記分離溝の側壁
にサイドウォールを形成する工程とを、上記分離溝を形
成した後であって、上記第２の膜を形成する前に行う。

【００４０】上記実施の形態では、上記分離溝の側壁に
サイドウォールを形成した後に、不純物の注入を行うの
で、不純物が分離溝の側壁に注入されるのを防ぐことが
できる。したがって、不純物がチャネル領域に達して素
子の特性が変化するのを防ぐことができる。

【００４１】この発明の携帯電子機器は、上記のいずれ
かの半導体装置を具備している。

【００４２】上記発明によれば、高速かつ低消費電力化
が可能な半導体装置を携帯電子機器に用いているから、
携帯電子機器の機能と動作速度を保ったままＬＳＩ部の
消費電力を大幅に下げることが可能になる。これによ
り、電池寿命を大幅にのばすことが可能になる。

【００４３】

【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。

【００４４】本発明に使用することができる半導体基板
としては、特に限定されないが、シリコン基板が好まし
い。また、半導体基板は、Ｐ型またはＮ型の導電型を有
していても良い。なお、以下の実施例では、Ｐ型の半導
体基板を用いた場合を示している。Ｎ型の半導体基板を
用いた場合も、同様な工程により、同様な機能の半導体
装置を形成することができる。

【００４５】（実施の形態１）図１は、本発明の実施の
形態１の半導体装置の断面の模式図であり、図２は上記
実施の形態１の半導体装置の平面の模式図である。な
お、図１，２は、Ｐ型のシリコン基板を用いた場合であ
る。

【００４６】図１に示すように、本実施の形態１の半導
体装置においては、シリコン基板１１内にＰ型の深いウ
ェル領域１３とＮ型の深いウェル領域１２が形成されて
いる。なお、図１では、上記深いウェル領域１２，１３
へのコンタクトは省略されている。

【００４７】上記Ｐ型の深いウェル領域１３内にはＮ型
の浅いウェル領域１４が形成されている。このＮ型の浅
いウェル領域１４にはＰ型のソース領域２１及びＰ型の
ドレイン領域２２が形成されている。また、Ｐ型のソー
ス領域２１とＰ型のドレイン領域２２との間のチャネル
領域上には、ゲート絶縁膜２５を介してゲート電極２６
が形成され、Ｐ型の基板バイアス可変トランジスタ２８
を構成している。互いに隣接するＰ型の基板バイアス可
変トランジスタ２８，２８，・・・・間には夫々素子分離領
域１６が形成されている。この素子分離領域１６の深さ
は、Ｐ型のソース領域２１とＰ形のドレイン領域２２と
は電気的に分離されるが、Ｎ型の浅いウェル領域１４は
電気的に分離されないように設定されている。すなわ
ち、上記素子分離領域１６の底面の深さは、Ｐ型のソー
ス領域２１及びＰ形のドレイン領域２２とＮ型の浅いウ
ェル領域１４との接合深さよりも深く、かつ、Ｎ型の浅
いウェル領域１４とＰ型の深いウェル領域１３との接合
深さよりも浅い。さらに、一部の素子分離領域１６に
は、その素子分離領域１６の底部付近にＮ型の浅いウェ
ル領域を分離するためのＰ型の底部分離領域１８が形成
されている。したがって、Ｎ型の浅いウェル領域１４を
分離するためのＰ型の底部分離領域１８をもつ素子分離
領域１６の両側にあるＮ型の浅いウェル領域１４は、互
いに電気的に分離される。すなわち、この素子分離領域
１６と底部分離領域１８とによって回路ブロックは電気
的に分離されている。なお、一部の素子分離領域１６
は、Ｎ型の浅いウェル領域１４を分離するためのＰ型の
底部分離領域１８をもたない。Ｎ型の浅いウェル領域１
４を分離するためのＰ型の底部分離領域１８をもたない
素子分離領域１６の両側にあるＮ型の浅いウェル領域１
４は、互いに電気的に接続されたままである。すなわ
ち、複数のＰ型の基板バイアス可変トランジスタ２８，
２８，…はＮ型の浅いウェル領域１４を共有し、１つの
回路ブロックを構成する。

【００４８】一方、上記Ｎ型の深いウェル領域１２内に
はＰ型の浅いウェル領域１５が形成されている。Ｐ型の
浅いウェル領域１５にはＮ型のソース領域１９及びＮ型
のドレイン領域２０が形成されている。また、Ｎ型のソ
ース領域１９とＮ型のドレイン領域２０との間のチャネ
ル領域上には、ゲート絶縁膜２５を介してゲート電極２
６が形成され、Ｎ型の基板バイアス可変トランジスタ２
７を構成している。互いに隣接するＮ型の基板バイアス
可変トランジスタ２７，２７間には夫々素子分離領域１
６が形成されている。この素子分離領域１６の深さは、
Ｎ型のソース領域１９及びＮ形のドレイン領域２０は電
気的に分離するが、Ｐ型の浅いウェル領域１５は電気的
に分離されないように設定されている。すなわち、素子
分離領域１６の底面の深さは、Ｎ型のソース領域１９及
びＮ形のドレイン領域２０とＰ型の浅いウェル領域１５
との接合深さよりも深く、かつ、Ｐ型の浅いウェル領域
１５とＮ型の深いウェル領域１２との接合深さよりも浅
い。さらに、一部の素子分離領域１６には、その素子分
離領域１６底部付近にＰ型の浅いウェル領域１５を分離
するためのＮ型の底部分離領域１７が形成されている。
したがって、Ｐ型の浅いウェル領域１５を分離するため
のＮ型の底部分離領域１７をもつ素子分離領域１６の両
側にあるＰ型の浅いウェル領域１５は、互いに電気的に
分離される。すなわち、この素子分離領域１６と底部分
離領域１７とによって回路ブロックが電気的に分離され
ている。なお、一部の素子分離領域１６は、Ｐ型の浅い
ウェル領域を分離するためのＮ型領域１７をもたない。
Ｐ型の浅いウェル領域１５を分離するためのＮ型の底部
分離領域１７をもたない素子分離領域１６の両側にある
Ｐ型の浅いウェル領域１５は、互いに電気的に接続され
たままである。すなわち、複数のＮ型の基板バイアス可
変トランジスタ２７，２７，…はＰ型の浅いウェル領域
１５を共有し、１つの回路ブロックを構成する。

【００４９】上記Ｎ型の浅いウェル領域１４には、Ｎ型
の不純物濃度の濃い領域２３を介して、回路ブロック毎
にバイアス発生回路２９が接続されている。一方、上記
Ｐ型の浅いウェル領域１５には、Ｐ型の不純物濃度の濃
い領域２４を介して、回路ブロック毎にバイアス発生回
路２９が接続されている。各バイアス発生回路２９は、
それぞれ独立した電位を発生するので、回路ブロック毎
にアクティブ状態かスタンドバイ状態かを選択すること
ができる。

【００５０】次に、上記実施の形態１の半導体装置を、
図２を用いて説明する。なお、図２では回路を構成する
ための個々の配線やバイアス発生回路は省略している。
シリコン基板上には、Ｎ型の深いウェル領域が形成され
た領域４１と、Ｐ型の深いウェル領域が形成された領域
４２がある。Ｎ型の深いウェル領域が形成された領域４
１内には、Ｎ型の基板バイアス可変トランジスタからな
るブロック４３が形成されている。Ｐ型の深いウェル領
域が形成された領域４２内には、Ｐ型の基板バイアス可
変トランジスタからなるブロック４４が形成されてい
る。

【００５１】Ｎ型の基板バイアス可変トランジスタから
なるブロック４３は、基板バイアストランジスタの共通
の浅いウェル領域を結ぶ上部配線４５で、他のＮ型の基
板バイアス可変トランジスタからなるブロック４３と接
続されている。こうして互いに接続された、Ｎ型の基板
バイアス可変トランジスタからなるブロック４３，４３
は、Ｎ型の基板バイアス可変トランジスタからなる１つ
の回路ブロックとなる。この回路ブロックの共通の浅い
ウェル領域には、バイアス発生回路から、アクティブ時
には０Ｖまたは正の電圧が与えられ、スタンドバイ時に
は負の電圧が与えられる。

【００５２】Ｐ型の基板バイアス可変トランジスタから
なるブロック４４は、基板バイアストランジスタの共通
の浅いウェル領域を結ぶ上部配線４５で、他のＰ型の基
板バイアス可変トランジスタからなるブロック４４と接
続されている。こうして互いに接続されたＰ型の基板バ
イアス可変トランジスタからなるブロック４４，４４
は、Ｐ型の基板バイアス可変トランジスタからなる１つ
の回路ブロックとなる。この回路ブロックの共通の浅い
ウェル領域には、バイアス発生回路から、アクティブ時
には電源電圧または電源電圧より低い電圧が与えられ、
スタンドバイ時には電源電圧より高い電圧が与えられ
る。

【００５３】図１で示すウェル構造を用い、更に図２で
示すように配置することにより、基板バイアス可変トラ
ンジスタからなる回路において、容易に基板バイアス可
変トランジスタの回路ブロックを任意の数だけ形成する
ことができる。更に、同じ導電型の回路ブロック間の境
界に要するマージンは、通常の素子分離領域１６（図１
参照）の幅にまで小さくすることができる。ここで、通
常の素子分離領域１６の幅とは、同一のウェル構造をも
つ同導電型の素子間を分離するのに必要な素子分離領域
１６の幅のことである。

【００５４】次に、図１〜２に示す半導体装置の作成手
順を述べる。

【００５５】素子分離領域の形成からウェル領域の形成
までの手順を、図３及び図４を用いて説明する。素子分
離領域は、例えば、ＳＴＩ(Shallow Trench Isolation)
法を用いて形成することができる。素子分離領域の形成
方法はＳＴＩ法に限らないが、ＳＴＩ法を用いれば、さ
まざまな幅の素子分離領域を同時に形成するのが容易で
ある。

【００５６】まず、図３（ａ）に示すように、シリコン
基板１１上に、シリコン酸化膜３６を形成する。次い
で、ＳｉＮ（シリコン窒化）膜３７をＣＶＤ（化学気相
成長）法により堆積する。上記シリコン酸化膜３６は、
上記ＳｉＮ膜３７とシリコン基板１１が直接接しないた
めの緩衝膜となる役割と、上記ＳｉＮ膜３７をリン酸で
除去する際の保護膜としての役割を持っている。このシ
リコン酸化膜３６とＳｉＮ膜３７との積層膜が本発明に
おける第１の膜の一例である。次いで、フォトレジスト
で、素子分離領域に対応するパターニングを行う。フォ
トレジストをマスクとして、反応性イオンエッチング
（ＲＩＥ）によりＳｉＮ膜３７とシリコン酸化膜３６を
部分的に除去し、続いてフォトレジストを除去する。次
いで、ＳｉＮ膜３７をマスクとしてＲＩＥによりシリコ
ン基板１１を部分的に除去し、溝を形成する。

【００５７】次に、図３（ｂ）に示すように、熱酸化工
程を行うことにより、上記溝の側壁及び底部を酸化す
る。この熱酸化により形成された酸化膜３６は、続いて
行われる溝の底部への不純物イオン注入の際、注入保護
膜の働きをする。また、熱酸化により、素子分離領域の
絶縁体部とシリコン基板との界面を欠陥が少ないものと
することができ、素子の電気特性が向上する。この熱酸
化工程では、単に熱酸化工程を行うのではなく、熱酸
化、酸化膜除去、及び熱酸化の一連の工程を行うのが望
ましい。これにより、素子分離領域の形成時に発生した
結晶欠陥が多い部分を取り除くことができ、素子分離領
域の絶縁体部とシリコン基板との界面を、より欠陥が少
ないものとすることができ、素子の電気特性が向上す
る。

【００５８】次いで、図３（ｃ）に示すように、第２の
膜としてのフォトレジスト３８をマスクとして、Ｎ型の
不純物イオンを注入し、溝の底部にＰ型の浅いウェル領
域１５（図４（ｇ）参照）を分離するためのＮ型の底部
分離領域１７を形成する。次いで、フォトレジスト３８
を除去する。続いて、図３（ｄ）に示すように、フォト
レジスト３８を新たに形成してパターニングし、Ｐ型の
不純物イオンを注入し、溝の底部にＮ型の浅いウェル領
域１４（図４（ｇ）参照）を分離するためのＰ型の底部
分離領域１８を形成する。これら溝の底部への不純物イ
オンの注入に際して、不純物の注入エネルギーは、溝に
形成された酸化膜３６は突抜けるが基板表面上のＳｉＮ
膜３７は突抜けないように設定される。それにより、基
板表面近くの不純物濃度が影響を受けるのを防止するこ
とができる。

【００５９】次いで、フォトレジスト３８を除去する。
続いて、図４（ｅ）に示すように、ＣＶＤ法により、酸
化膜３６を堆積する。このとき、シリコン基板１１に形
成された溝も酸化膜３６で埋まる。次いで、公知のCMP
（化学機械研磨）法により酸化膜３６を研磨し、ＳｉＮ
膜３７を除去して素子分離領域１６，１６１が完成す
る。

【００６０】上記素子分離領域１６，１６１の形成方法
において、溝を埋める物質としては、シリコン酸化膜、
シリコン窒化膜の他に、ポリシリコンやアモルファスシ
リコンなどの導電性物質でもよい。ただし、ポリシリコ
ンやアモルファスシリコンなどの導電性物質を埋めこむ
場合は、素子分離領域１６，１６１の側壁をあらかじめ
酸化しておくなどするとともに、素子分離領域１６，１
６１の上面にキャップとなる絶縁物質を形成する必要が
ある。

【００６１】上記素子分離領域１６，１６１の深さは、
ソース領域１９，２１及びドレイン領域２０，２２は電
気的に分離するが、浅いウェル領域１４，１５は電気的
に分離しないように設定される。素子分離領域１６，１
６１の深さは、例えば、０．２〜１．３μｍとするのが
好ましい。

【００６２】図１に示す幅の広い素子分離領域１６１の
幅は、以下のように設定される。Ｎ型基板バイアス可変
トランジスタ２７とＰ型基板バイアス可変トランジスタ
２８との境界では、Ｎ型基板バイアス可変トランジスタ
２７側の深いウェル領域１２がＮ型、浅いウェル領域１
５がＰ型で、Ｐ型基板バイアス可変トランジスタ２８側
の深いウェル領域１３がＰ型、浅いウェル領域１４がＮ
型となる。すなわち、素子分離領域１６１の両側では、
浅いウェル領域１５，１４の導電型が互いに反対であ
り、かつ、深いウェル領域１２，１３の導電型も互いに
反対である。この場合、Ｎ型基板バイアス可変トランジ
スタ２７側のＰ型の浅いウェル領域１５と、Ｐ型基板バ
イアス可変トランジスタ２８側のＰ型の深いウェル領域
１３との間のパンチスルーが問題となる。更に、Ｎ型基
板バイアス可変トランジスタ２７側のＮ型の深いウェル
領域１２と、Ｐ型基板バイアス可変トランジスタ２８側
のＮ型の浅いウェル領域１４との間のパンチスルーも問
題となる。更に、例えば、Ｎ型基板バイアス可変トラン
ジスタ２７の浅いウェル領域１５の不純物が拡散し、Ｐ
型基板バイアス可変トランジスタ２８の閾値が変化する
可能性がある。

【００６３】別の例としては、例えば、図示していない
が、Ｎ型基板バイアス可変トランジスタ２７と、Ｐ型基
板バイアス可変トランジスタ２８の深いウェル領域１３
へのコンタクト部との境界が挙げられる。この場合、Ｎ
型基板バイアス可変トランジスタ２７側の深いウェル領
域１２がＮ型、浅いウェル領域１５がＰ型で、Ｐ型基板
バイアス可変トランジスタ２８側では、深いウェル領域
と浅いウェル領域はともにＰ型となる。すなわち、素子
分離領域の両側では、浅いウェル領域の導電型は同じで
あり、かつ、深いウェル領域の導電型は互いに反対であ
る。したがって、Ｎ型基板バイアス可変トランジスタ２
７側のＰ型の浅いウェル領域１５と、Ｐ型基板バイアス
可変トランジスタ２８側のＰ型の深いウェル領域１３と
の間のパンチスルー、及び、Ｎ型基板バイアス可変トラ
ンジスタ２７の閾値変化が問題となる。

【００６４】このため、素子分離領域１６１の両側で浅
いウェル領域１５，１４の導電型が反対である場合、ま
たは素子分離領域１６１の両側で深いウェル領域１２，
１３の導電型が反対である場合は、素子分離領域１６１
の幅は、上述のパンチスルー及び閾値の変化が起こらな
い程度に広い必要がある。例えば、深いウェル領域の不
純物注入飛程を、０．３μｍ程度と非常に浅くしたとし
ても、不純物は注入時に横方向も広がり、更にはその後
の熱拡散により、さらに横方向に拡散する。上記の注入
条件でも、素子分離領域１６１の幅が０．１８μｍ未満
の時は、閾値の変化を抑制することができなかった。ま
た、素子分離領域の幅が０．７μｍ以上では、素子分離
に要するマージンが無視できなくなる。したがって、上
述のパンチスルー及び閾値の変化が起こらないために
は、素子分離領域１６１の幅は、０．１８〜０．７μｍ
とするのが好ましい。一方、素子分離領域１６のよう
に、素子分離領域１６の両側で、浅いウェル領域の導電
型が同じであり、かつ深いウェル領域の導電型も同じ場
合（浅いウェル領域と深いウェル領域の導電型は異なっ
ていても良い）は、素子分離領域１６の幅は小さい方
が、マージンを小さくすることができる。したがって、
加工の限界の寸法に近くするのが普通である。この場
合、素子分離領域１６の幅は、例えば、０．０５〜０．
３５μｍとすることができる。

【００６５】次いで、図４（ｆ）に示すように、ウェル
領域１２，１３，１４，１５が形成される。フォトレジ
ストをパターニングして、注入マスクとしてウェル不純
物を注入する。この一連の工程を、Ｎ型の深いウェル領
域１２、Ｐ型の深いウェル領域１３、Ｎ型の浅いウェル
領域１４及びＰ型の浅いウェル領域１５について４回繰
り返す。なお、上記ウェル領域１２，１３，１４，１５
を形成するための不純物注入の順番は上記の限りではな
く、順番を入れ替えてもよい。

【００６６】次いで、図４（ｇ）に示すように、熱工程
により、Ｐ型の浅いウェル領域１５を分離するためのＮ
型の底部分離領域１７及びＮ型の浅いウェル領域１４を
分離するためのＰ型の底部分離領域１８を拡散させて、
浅いウェル領域１５，１４を分断する。なお、後に行わ
れるゲート酸化工程や不純物の活性化アニールなどが、
この熱工程を兼ねていても良い。

【００６７】上記の手順では、ＳｉＮ膜３７とシリコン
酸化膜３６は、素子分離領域１６，１６１を形成するた
めの溝を形成するためのマスクと、溝の底部の近傍に底
部分離領域１７，１８を形成するための不純物を注入す
るためのマスクを兼ねている。そのため、工程が簡略化
される。また、上記不純物は溝の底部に自己整合的に注
入され、半導体基板の表面付近への注入を防ぐことがで
きる。しがたって、簡単な工程で特性のばらつきの少な
い半導体装置を製造することができる。

【００６８】ところで、溝の底面に不純物を注入する際
に、不純物が溝の側壁にも注入される恐れがある。この
場合、溝の側壁の実効的な不純物濃度が減少し、ソース
領域及びドレイン領域と深いウェル領域との間でパンチ
スルーが起こる可能性が増す。また、溝の側壁に注入さ
れた不純物がチャネル領域にまで拡散し、素子の特性を
変化させる可能性も増す。上記素子分離領域１６，１６
１の形成過程において、図３（ｂ）に示す溝の熱酸化後
に、図５（ｂ）、（ｃ）、（ｄ）で示すＳｉＮサイドウ
ォール形成工程を追加することにより、溝の側壁に不純
物イオンが注入されるのを防ぐことができる。工程は、
以下の通りである。図５（ａ）に示す溝の熱酸化後、図
５（ｂ）に示すように、本発明における第３の膜の一例
としてのＳｉＮ膜３９をＣＶＤ法により堆積する。その
後、図５（ｃ）に示すように、異方性エッチングにより
溝の側壁にＳｉＮのサイドウォール３９を形成する。そ
の後、図５（ｄ）に示すように、パターニングしたフォ
トレジスト（図示しない）をマスクとして溝の底部への
不純物注入を行う。このとき、溝の側壁に形成されたＳ
ｉＮサイドウォール３９のために、溝の側壁から基板へ
不純物が注入されない。したがって、ソース領域及びド
レイン領域と深いウェル領域との間でパンチスルーが起
こるのを防止することができる。また、不純物がチャネ
ル領域に達して素子の特性が変化するのを防ぐことがで
きる。

【００６９】溝の底部へのイオン注入条件は以下の通り
である。Ｎ型を与える不純物イオンとしては³¹Ｐ⁺が挙
げられ、Ｐ型を与える不純物イオンとしては¹¹Ｂ⁺が挙
げられる。浅いウェル領域１４，１５を分離するための
底部分離領域１８，１７は、例えば、不純物イオンとし
て³¹Ｐ⁺を使用した場合、注入エネルギーとして５〜６
０ＫｅＶ、注入量として５×１０¹¹〜３×１０¹³ｃｍ^-2
の条件、又は不純物イオンとして¹¹Ｂ⁺イオンを使用し
た場合、注入エネルギーとして３〜３０ＫｅＶ、注入量
として５×１０¹¹〜３×１０¹³ｃｍ^-2の条件で形成する
ことができる。なお、浅いウェル領域１５，１４を分離
するための底部分離領域１８，１７を形成するための不
純物イオンとして¹¹Ｂ⁺イオンや³¹Ｐ⁺イオン以外にも、
⁷⁵Ａｓ⁺イオン、¹²²Ｓｂ⁺イオン、¹¹⁵Ｉｎ⁺イオン、⁴⁹
ＢＦ₂ ⁺イオン等も使用することができる。これら重いイ
オンを用いれば、不純物がチャネル領域に拡散して素子
の特性が変化するのを抑制することができる。

【００７０】深いウェル領域１２，１３を形成するため
のイオン注入条件は、以下の通りである。Ｎ型を与える
不純物イオンとしては³¹Ｐ⁺が挙げられ、Ｐ型を与える
不純物イオンとしては¹¹Ｂ⁺が挙げられる。深いウェル
領域１２，１３は、例えば、不純物イオンとして³¹Ｐ⁺
を使用した場合、注入エネルギーとして２４０〜１５０
０ＫｅＶ、注入量として５×１０¹¹〜１×１０¹⁴ｃｍ^-2
の条件、又は不純物イオンとして¹¹Ｂ⁺イオンを使用し
た場合、注入エネルギーとして１００〜１０００Ｋｅ
Ｖ、注入量として５×１０¹¹〜１×１０¹⁴ｃｍ^-2の条件
で形成することができる。

【００７１】浅いウェル領域１５，１４を形成するため
のイオン注入条件は、以下の通りである。Ｐ型を与える
不純物イオンとしては¹¹Ｂ⁺が挙げられ、Ｎ型を与える
不純物イオンとしては³¹Ｐ⁺が挙げられる。浅いウェル
領域１５，１４は、例えば、不純物イオンとして¹¹Ｂ⁺
を使用した場合、注入エネルギーとして６０〜５００Ｋ
ｅＶ、注入量として５×１０¹¹〜１×１０¹⁴ｃｍ^-2の条
件、又は不純物イオンとして³¹Ｐ⁺イオンを使用した場
合、注入エネルギーとして１３０〜９００ＫｅＶ、注入
量として５×１０¹¹〜１×１０¹⁴ｃｍ^-2の条件で形成す
ることができる。なお、浅いウェル領域１５，１４と深
いウェル領域１２，１３との接合の深さは、上記浅いウ
ェル領域１５，１４のイオン注入条件、深いウェル領域
１２，１３のイオン注入条件及びこれより後に行われる
熱工程により決定される。上記素子分離領域１６，１６
１の深さは隣接する素子の浅いウェル領域１５，１４が
電気的に分離されないように設定される。すなわち、深
いウェル領域１２，１３と浅いウェル領域１５，１４と
の接合よりも素子分離領域１６の下端が浅くなるように
する。ただし、素子分離領域１６の深さがあまりに浅い
と、浅いウェル領域１５，１４を分離しにくくなる。し
たがって、隣接する素子の浅いウェル領域間が電気的に
分離されない条件のもとで、なるべく素子分離領域１
６，１６１の深さを深くするのが好ましい。

【００７２】また、基板表面領域で不純物濃度が薄くな
り過ぎるのを防ぐために、浅いウェル領域１５，１４の
不純物イオンと同じ導電型の不純物イオンを、浅いウェ
ル領域１５，１４内にパンチスルーストッパー注入して
も良い。パンチスルーストッパー注入は、例えば、Ｐ型
の浅いウェル領域１５中に形成する場合は、不純物イオ
ンとして¹¹Ｂ⁺、注入エネルギーとして１０〜６０Ｋｅ
Ｖ、注入量として５×１０¹¹〜１×１０¹³ｃｍ^-2の条件
で、又はＮ型の浅いウェル領域１４中に形成する場合
は、不純物イオンとして³¹Ｐ⁺、注入エネルギーとして
３０〜１５０ＫｅＶ、注入量として５×１０¹¹〜１×１
０¹³ｃｍ^-2の条件で、それぞれ行うことができる。

【００７３】次に、ゲート絶縁膜２５とゲート電極２６
がこの順で形成される。

【００７４】上記ゲート絶縁膜２５としては、絶縁性を
有する限りその材質は特に限定されない。ここで、シリ
コン基板を使用した場合は、シリコン酸化膜、シリコン
窒化膜又はそれらの積層体を使用することができる。ま
た、酸化アルミニウム膜、酸化チタニウム膜、酸化タン
タル膜などの高誘電膜又はそれらの積層体を使用するこ
ともできる。ゲート絶縁膜２５として、シリコン酸化膜
を用いた場合、１〜１０ｎｍの厚さを有することが好ま
しい。ゲート絶縁膜２５は、ＣＶＤ法、スパッタ法、熱
酸化法等の方法で形成することができる。

【００７５】次に、上記ゲート電極２６としては、導電
性を有する限りその材質は特に限定されない。ここで、
シリコン基板を使用した場合は、ポリシリコン、単結晶
シリコン等のシリコン膜が挙げられる。また、上記以外
にも、アルミニウム、銅等の金属膜が挙げられる。ゲー
ト電極は、０．１〜０．４μｍの厚さを有することが好
ましい。ゲート電極は、ＣＶＤ法、蒸着法等の方法で形
成することができる。

【００７６】更に、ゲート電極２５の側壁に、サイドウ
ォールスペーサーを形成しても良い。このサイドウォー
ルスペーサーの材質は絶縁膜である限りは特に限定され
ず、酸化シリコン、窒化シリコン等が挙げられる。

【００７７】次に、上記浅いウェル領域１５，１４の表
面層には、浅いウェル領域１５，１４とは反対導電型の
ソース領域（ＮＭＯＳソース領域１９及びＰＭＯＳソー
ス領域２１）及びドレイン領域（ＮＭＯＳドレイン領域
２０及びＰＭＯＳドレイン領域２２）が形成される。

【００７８】上記ソース領域１９，２１及びドレイン領
域２０，２２の形成方法は、例えば、ゲート電極２６を
マスクとして浅いウェル領域１５，１４とは反対導電型
の不純物イオンを注入することにより自己整合的に形成
することができる。上記ソース領域１９，２１及びドレ
イン領域２０，２２は、例えば、不純物イオンとして ⁷⁵
Ａｓ⁺イオンを使用した場合、注入エネルギーとして３
〜１００ＫｅＶ、注入量として１×１０¹⁵〜１×１０¹⁶
ｃｍ^-2の条件、又は不純物イオンとして¹¹Ｂ⁺イオンを
使用した場合、注入エネルギーとして１〜２０ＫｅＶ、
注入量として１×１０¹⁵〜１×１０¹⁶ｃｍ^-2の条件で形
成することができる。なお、ゲート電極２６の下の浅い
ウェル領域１５，１４の表面層はチャネル領域として機
能する。

【００７９】更に、上記ソース領域１９，２１及びドレ
イン領域２０，２２は、ゲート電極２６側にＬＤＤ（Li
ghtly Doped Drain）領域を備えていてもよい。このＬ
ＤＤ領域の形成方法は、例えば、ゲート電極２６をマス
クとして浅いウェル領域１５，１４とは反対導電型の不
純物イオンを注入することにより自己整合的に形成する
ことができる。この場合、ソース領域１９，２１及びド
レイン領域２０，２２は、ＬＤＤ領域を形成した後、ゲ
ート電極２６の側壁にサイドウォールスペーサーを形成
し、ゲート電極２６とサイドウォールスペーサーをマス
クとしてイオン注入することにより自己整合的に形成す
ることができる。ＬＤＤ注入は、例えば、不純物イオン
として⁷⁵Ａｓ⁺イオンを使用した場合、注入エネルギー
として３〜１００ＫｅＶ、注入量として５×１０¹³〜１
×１０¹⁵ｃｍ^-2の条件、又は不純物イオンとして¹¹Ｂ⁺
イオンを使用した場合、注入エネルギーとして１〜２０
ＫｅＶ、注入量として１×１０¹³〜５×１０¹⁴ｃｍ^-2の
条件で形成することができる。

【００８０】なお、上記ソース領域１９，２１、ドレイ
ン領域２０，２２及びＬＤＤ領域の形成用の不純物イオ
ンとして上記¹¹Ｂ⁺イオンや⁷⁵Ａｓ⁺イオン以外にも、³¹
Ｐ⁺イオン、¹²²Ｓｂ⁺イオン、¹¹⁵Ｉｎ⁺イオン、⁴⁹ＢＦ₂
⁺イオン等も使用することができる。

【００８１】ところで、上記ソース領域１９，２１、ド
レイン領域２０，２２及びゲート電極２６は、それぞれ
の抵抗を下げ、それぞれと接続する配線との導電性を向
上させるために、その表面層がシリサイド化される。こ
のシリサイド化により、ゲート−基板接続領域において
ゲート電極２６と浅いウェル領域１４，１５が電気的に
接続される。シリサイドとしては、タングステンシリサ
イド、チタンシリサイド等が挙げられる。

【００８２】なお、ソース領域及びドレイン領域は積上
げ型にしてもよい（特開２０００−８２８１５号公報参
照）。この場合は、ソース領域及びドレイン領域の面積
を小さくでき、高集積化が可能となる。

【００８３】この後、不純物の活性化アニールを行う。
活性化アニールは、不純物が十分に活性化され、かつ不
純物が過度に拡散しないような条件で行う。例えば、Ｎ
型の不純物が⁷⁵Ａｓ⁺でＰ型の不純物が¹¹Ｂ⁺である場合
は、⁷⁵Ａｓ⁺を注入後に８００〜１０００℃で１０〜１
００分程度アニールし、その後¹¹Ｂ⁺を注入してから８
００〜１０００℃で１０〜１００秒アニールすることが
できる。なお、浅いウェル領域、及び深いウェル領域の
不純物プロファイルをなだらかにするために、ソース領
域及びドレイン領域の不純物を注入する前に別にアニー
ルをしてもよい。

【００８４】この後、公知の手法により、配線等を形成
することにより半導体装置を形成することができる。

【００８５】なお、上記では説明の便宜上、基板バイア
ス可変トランジスタのみを形成しているが、通常構造の
ＭＯＳＦＥＴが混在していても良い。この場合は、通常
のＭＯＳＦＥＴとすべき素子においては浅いウェル領域
の電位を固定すればよい。

【００８６】本実施の形態１の半導体装置においては、
素子分離領域１６の底部への不純物イオン注入を行った
場所では浅いウェル領域１５，１４が分離され、素子分
離領域１６の底部への不純物イオン注入を行わない場所
では、浅いウェル領域１５，１４が共通となる。したが
って、基板バイアス可変トランジスタ２７，２８の複数
の回路ブロックを形成するのが非常に容易である。その
ため、アクティブ状態の回路ブロックとスタンドバイ状
態の回路ブロックを適切に分けることができ、電界効果
トランジスタの高速動作を保ちつつ無駄な消費電力を最
小限に抑えることができる。更に、同導電型の回路ブロ
ックを、互いに電気的に分離するのに要するマージン
は、通常の素子分離領域１６の幅で足り、従来技術の場
合に比べて非常に小さい。したがって、高集積化が可能
となる。

【００８７】また、上記素子分離領域１６の深さは、浅
いウェル領域１４，１５と深いウェル領域１３，１２と
の接合の深さより浅くすることができる。そのため、素
子分離領域１６の形成時の絶縁膜埋め込みとその後のＣ
ＭＰ工程が容易になる。したがって、歩留りの向上が可
能となる。

【００８８】本実施の形態１の半導体装置を用いて、Ｃ
ＭＯＳ回路を組むこともできる。オフリーク電流を非常
に小さくできる基板バイアス可変トランジスタ２７，２
８を用いたＣＭＯＳ回路は、低消費電力かつ高速である
という特徴を持つ。更に、基板バイアス可変トランジス
タ２７，２８の回路ブロックを複数形成し、アクティブ
状態にすべき回路ブロック以外はスタンドバイ状態にす
れば、ＣＭＯＳ回路をより低消費電力化することができ
る。更に、回路ブロック間のマージンが小さいため高集
積化が可能であり、回路規模を大きくして高機能化が実
現され、又は歩留りを向上してコストの低減が実現され
る。

【００８９】（実施の形態２）図６は、本発明の実施の
形態２の半導体装置の断面模式図であり、図７は、上記
半導体装置の平面の模式図である。図６、７は、Ｐ型の
シリコン基板を用いた場合を示している。なお、図６に
おいて、図１に示す実施の形態１の構成部と同一構成部
には、図１の構成部の参照番号と同一参照番号を付し
て、詳しい説明は省略する。

【００９０】本発明の実施の形態２の半導体装置が、上
記実施の形態１の半導体装置と異なるのは、Ｎ型のＤＴ
ＭＯＳ３０とＰ型のＤＴＭＯＳ３１が加わって、基板バ
イアス可変トランジスタ２７，２８とＤＴＭＯＳ３０，
３１が１つの基板１１上に同時に形成されている点であ
る。図示していないが、各ＤＴＭＯＳ３０，３１は、ゲ
ート電極２６と浅いウェル領域１５，１４が電気的に接
続されている。したがって、他の素子との干渉防止のた
め、ＤＴＭＯＳ３０，３１の浅いウェル領域１５，１４
は、素子毎に電気的に分離されていなければならない。
そのため、ＤＴＭＯＳ３０，３１と他の素子（他のＤＴ
ＭＯＳを含む）とを分離する素子分離領域１６の底部に
は不純物を注入して、底部分離領域１７，１８を形成し
ている。

【００９１】上記素子分離領域１６は、両側の浅いウェ
ル領域１４，１５の導電型が同じであり、上記素子分離
領域１６２は両側の浅いウェル領域１４，１５の導電型
が異なる。この両側の浅いウェル領域１４，１５の導電
型が異なる素子分離領域１６２の幅は、両側の浅いウェ
ル領域１４，１５の導電型が同じである素子分離領域１
６の幅よりも大きくて、両側の浅いウェル領域１４，１
５の導電型が異なる場合でも、不純物の拡散によるトラ
ンジスタの閾値の変化が抑制されるようにしている。

【００９２】この実施の形態２が図１０の従来例と大き
く異なるのは、第１に、ウェル領域が３層構造（Ｎ型の
浅いウェル領域／Ｐ型の深いウェル領域／Ｎ型の深いウ
ェル領域）になっていない点である。このため、深いウ
ェル領域１２，１３を形成するためのイオン注入エネル
ギーを大幅に低減することができる。その結果、注入欠
陥に起因するリーク電流を低減することができる。ま
た、深いウェル領域１２，１３の広がりを抑えることが
でき、ウェル領域の境界にまつわるマージンを抑えるこ
とができる。

【００９３】実施の形態２が図１０の従来例と大きく異
なる点の第２は、同導電型の基板バイアス可変トランジ
スタ２７，２７，・・・・；２８，２８，・・・・とＤＴＭＯＳ
３０，３１との境界のマージンを、大幅に減少すること
ができることである。図１０の従来例では、例えば、Ｎ
型の基板バイアス可変トランジスタ３２６とＮ型のＤＴ
ＭＯＳ３２７とでは、深いウェル領域３１３，３１２の
構造が異なっている。そのため、従来例では、Ｎ型の基
板バイアス可変トランジスタ３２６とＮ型のＤＴＭＯＳ
３２７との境界において、Ｎ型基板バイアス可変トラン
ジスタ３２６のＰ型の深いウェル領域３１３と、Ｎ型Ｄ
ＴＭＯＳ３２７のＰ型の浅いウェル領域３１５間のパン
チスルーが問題となり、素子分離領域３１６の幅を広く
する必要があった。一方、本実施の形態２の半導体装置
においては、図６に示すように、Ｎ型基板バイアス可変
トランジスタ２７の深いウェル領域１２の構造と、Ｎ型
ＤＴＭＯＳ３０の深いウェル領域１２の構造は同じであ
る。したがって、従来例で問題となるパンチスルーは起
こり得ず、素子分離領域１６の幅を広くする必要がな
い。

【００９４】Ｎ型の深いウェル領域１２は、Ｎ型の浅い
ウェル領域１４及びＮ型の不純物濃度の濃い領域２３を
介して、Ｎ型の深いウェル領域１２のバイアスを固定す
るための端子３２と接続されている。同様に、Ｐ型の深
いウェル領域１３は、Ｐ型の浅いウェル領域１５及びＰ
型の不純物濃度の濃い領域２４を介して、Ｐ型の深いウ
ェル領域のバイアスを固定するための端子３３と接続さ
れている。

【００９５】次に、本実施の形態２の半導体装置を、図
７を用いて説明する。なお、図７では回路を構成するた
めの個々の配線やバイアス発生回路は省略している。上
記本発明の第１の形態である半導体装置（図２）と異な
るのは、Ｎ型の深いウェル領域が形成された領域４１
に、Ｎ型のＤＴＭＯＳからなるブロック４６が形成さ
れ、Ｐ型の深いウェル領域が形成された領域４２に、Ｐ
型のＤＴＭＯＳからなるブロック４７が形成されている
点である。

【００９６】次に、図６〜７に示す半導体装置の作成手
順を述べる。

【００９７】本実施の形態２の半導体装置を作成する手
順が、上記実施の形態１の半導体装置を作成する手順と
異なるのは、以下の工程である。

【００９８】図示しないが、ゲート電極が形成された
後、ＤＴＭＯＳとなるべき素子でゲート−基板接続領域
を形成する。ソース領域、ドレイン領域及びチャネル領
域以外の領域において、ゲート電極と浅いウェル領域を
電気的に接続するゲート−基板接続領域を形成するため
に、ゲート電極及びゲート酸化膜の一部を下地基板が露
出するまでエッチングする。この露出した領域には、不
純物濃度が濃い領域（ＮＭＯＳの場合はＰ型の不純物が
濃い領域、ＰＭＯＳの場合はＮ型の不純物が濃い領域）
が形成される。後に行うシリサイド化工程により、ゲー
ト−基板接続領域において、ゲート電極と浅いウェル領
域が電気的に接続される。

【００９９】なお、本実施の形態２の半導体装置におい
て、ソース領域及びドレイン領域を積上げ型にしてもよ
い。ソース領域及びドレイン領域を積上げ型にするに
は、例えば、特開２０００−８２８１５号公報で開示さ
れた方法を用いれば良い。これにより、ソース領域及び
ドレイン領域の面積を縮小することが可能になる。

【０１００】なお、上記では説明の便宜上、基板バイア
ス可変トランジスタ及びＤＴＭＯＳのみを形成している
が、通常構造のＭＯＳＦＥＴが混在していても良い。こ
の場合は、通常のＭＯＳＦＥＴとすべき素子において
は、ゲート電極と浅いウェル領域を電気的に接続せず、
かつ浅いウェル領域の電位を固定すればよい。

【０１０１】本実施の形態２の半導体装置においては、
素子分離領域１６の底部への不純物イオン注入を行って
底部分離領域１７，１８を設けた場所では、浅いウェル
領域１４，１５が分離され、一方、素子分離領域１６の
底部への不純物イオン注入を行わない場所では、浅いウ
ェル領域１４，１５が共通となる。したがって、従来例
のように３層のウェル構造を用いる必要がなく、１つの
基板上に基板バイアス可変トランジスタ２７，２８とＤ
ＴＭＯＳ３０，３１を混在させるのが非常に容易であ
る。更に、同導電型の基板バイアス可変トランジスタ２
７，２８とＤＴＭＯＳ３０，３１との境界に要するマー
ジンは、従来例の場合に比べて非常に小さい。したがっ
て、高集積化が可能となる。

【０１０２】更に、本実施の形態２の半導体装置におい
ては、深いウェル領域１２，１３の形成時におけるイオ
ン注入エネルギーを大幅に低減することができる。その
ため、イオン注入による結晶欠陥に起因するリーク電流
を減少することができる。更に、結晶欠陥を回復するた
めの高温のアニールが必要でなくなるため、不純物の拡
散が抑制され、ウェル領域の境界にまつわるマージンを
減少することができる。したがって、高集積化が可能と
なる。

【０１０３】本実施の形態２の半導体装置を用いて、Ｃ
ＭＯＳ回路を組むこともできる。低電圧駆動で高駆動電
流が得られるＤＴＭＯＳ３０，３１と、オフリーク電流
を非常に小さくできる基板バイアス可変トランジスタ２
７，２８との利点を適切に組み合わせることにより、低
消費電力かつ高速なＣＭＯＳ回路を実現することができ
る。更に、基板バイアス可変トランジスタ２７，２８の
回路ブロックを複数形成して、アクティブ状態にすべき
回路ブロック以外はスタンドバイ状態にすれば、ＣＭＯ
Ｓ回路をより低消費電力化することが可能となる。更
に、回路ブロック間のマージンが小さいため高集積化が
可能であり、回路規模を大きくして高機能化が実現さ
れ、又は歩留りを向上してコストの低減が実現される。

【０１０４】（実施の形態３）実施の形態１または２の
半導体装置は、電池駆動の携帯電子機器、例えば、携帯
情報端末に用いると、特に効果が大きい。携帯電子機器
としては、携帯情報端末、携帯電話、ゲーム機器などが
挙げられる。

【０１０５】図８は、携帯電話の例を示している。制御
回路１１１には、本発明の半導体装置が組み込まれてい
る。なお、制御回路１１１は、本発明の半導体装置から
なる論理回路とメモリとを混載したＬＳＩ（大規模集積
回路）から成っている。図８において、１１２は電池、
１１３はＲＦ（無線周波数）回路部、１１４は表示部、
１１５はアンテナ部、１１６は信号線、１１７は電源線
である。

【０１０６】本発明の半導体装置を携帯電子機器に用い
ることにより、携帯電子機器の機能と動作速度を保った
ままＬＳＩ部の消費電力を大幅に下げることができる。
これにより、電池寿命を大幅にのばすことができる。

【０１０７】

【発明の効果】以上より明らかなように、この発明の半
導体装置によれば、複数の電界効果トランジスタが第２
導電型の浅いウェル領域上に形成されている。また、上
記第２導電型の浅いウェル領域を分離するための第１導
電型の底部分離領域をもたない素子分離領域は上記第２
導電型の浅いウェル領域を分断しないので、素子分離領
域の両側第２導電型の浅いウェルが共通化されている。
したがって、上記複数の電界効果トランジスタは、回路
ブロック内で第２導電型の浅いウェル領域を共通にする
ことができる。一方、上記第２導電型の浅いウェル領域
を分離するための第１導電型の底部分離領域をもつ素子
分離領域によって、第２導電型の浅いウェルが分断され
ているから、互いに独立した第２導電型の浅いウェル領
域を容易に複数形成することができる。したがって、上
記第２導電型の浅いウェル領域に、上記端子を介して、
夫々異なるウェルバイアスを印加して、上記電界効果ト
ランジスタを基板バイアス可変トランジスタとすること
ができる。これにより、１つの基板に、夫々複数の基板
バイアス可変トランジスタからなる複数の回路ブロック
を設けることができる。そのため、アクティブ状態の回
路ブロックとスタンドバイ状態の回路ブロックを適切に
分けることができ、電界効果トランジスタの高速動作を
保ちつつ無駄な消費電力を最小限に抑えることができ
る。更に、回路ブロックと別の回路ブロックとの間のマ
ージンは素子分離領域の幅で足り、従来の技術に比べて
大幅に小さくすることができる。これにより、高集積化
な半導体装置が実現される。

【０１０８】したがって、この発明によれば、高速動
作、低消費電力動作かつ高集積化が可能な基板バイアス
可変トランジスタを用いた集積回路を提供できる。

【０１０９】また、１実施の形態によれば、１つの基板
に、両導電型について、上記基板バイアス可変トランジ
スタのブロックを構成しているので、相補型の回路を組
むことが可能となる。

【０１１０】１実施の形態によると、上記半導体装置に
おいて、相補型の回路を組んでいるので、電界効果トラ
ンジスタに対称出力特性を持たせることができ、かつ、
低消費電力化が可能となる。

【０１１１】また、１実施の形態によれば、互いに接す
る第１導電型の底部分離領域と一部の素子分離領域とに
よって、動的閾値トランジスタの素子分離を行っている
ので、従来例のように３層のウェル構造を用いる必要が
なくて、１つの基板上に基板バイアス可変トランジスタ
とＤＴＭＯＳを混在させるのが非常に容易である。

【０１１２】更にまた、上記実施の形態によれば、ウェ
ル構造が２層であるから、深いウェル領域形成時のイオ
ン注入エネルギーを大幅に低減することができる。その
ため、イオン注入による結晶欠陥に起因するリーク電流
を減少することができる。更に、結晶欠陥を回復するた
めの高温のアニールが必要でなくなるため、不純物の拡
散が抑制され、ウェル領域の境界にまつわるマージンを
減少することができる。したがって、高集積化が可能と
なる。

【０１１３】したがって、上記実施の形態によれば、高
速動作、低消費電力動作かつ高集積化が可能な基板バイ
アス可変トランジスタ及び動的閾値トランジスタを用い
た集積回路を提供できる。

【０１１４】また、１実施の形態は、上記基板バイアス
可変トランジスタ及び動的閾値トランジスタを備えた上
記半導体装置において、両導電型の基板バイアス可変ト
ランジスタ及び両導電型の動的閾値トランジスタを備え
るので、相補型の回路を組むことが可能となる。

【０１１５】１実施の形態によると、上記半導体装置に
おいて相補型の回路を組んだものであるから、電界効果
トランジスタに対称出力特性を持たせることができる。
更に、低電圧駆動で高駆動電流が得られる動的閾値トラ
ンジスタの利点と、オフリーク電流を非常に小さくでき
る基板バイアス可変トランジスタとの利点とを適切に組
み合わせることにより、低消費電力かつ高速なＣＭＯＳ
回路を実現することができる。

【０１１６】１実施の形態によると、一方の側にある浅
いウェル領域と他方の側にある浅いウェル領域の導電型
が異なり、または、一方の側にある深いウェル領域と他
方の側にある深いウェル領域の導電型が異なる場合の素
子分離領域の幅を、両側の浅いウェル領域の導電型の同
じである場合の素子分離領域の幅よりも広くしているの
で、ウェル領域間のパンチスルーと、トランジスタの閾
値の変化とを抑制することができる。

【０１１７】また、１実施の形態によると、一方の側に
ある浅いウェル領域と他方の側にある浅いウェル領域の
導電型が異なり、または、一方の側にある深いウェル領
域と他方の側にある深いウェル領域の導電型が異なる場
合の素子分離領域の幅を０．１８μｍから０．７μｍの
間としている。このため、素子分離マージンを小さくた
もちつつ、ウェル領域間のパンチスルーと、トランジス
タの閾値の変化とを抑制することができる。

【０１１８】１実施の形態によると、素子分離領域はＳ
ＴＩからなるから、さまざまな幅の素子分離領域を同時
に形成するのが容易である。したがって、ウェル構造に
あわせて素子分離領域の幅を変えた構造を容易に形成で
きる。

【０１１９】また、この発明の半導体装置の製造方法に
よれば、上記第１の膜は、上記分離溝を形成するための
マスクと、上記分離溝の底部に不純物を注入するための
マスクを兼ねている。そのため、工程が簡略化される。
また、上記不純物は溝の底部に自己整合的に注入され、
半導体基板の表面付近への注入を防ぐことができる。し
がたって、不純物がチャネル領域に達して素子の特性が
変化するのを防ぐことができる。

【０１２０】１実施形態によれば、マスクとしての機能
を２回果たす必要のある第１の膜を、灰化処理や弗化水
素酸処理に耐性のある積層膜とし、マスクとしての機能
を１回のみ果たせばよい第２の膜を、灰化処理で容易に
除去できるフォトレジストとしている。したがって、上
記半導体装置の製造方法を簡略化することができる。

【０１２１】また、１実施形態によれば、上記分離溝の
側壁にサイドウォールを形成した後に、不純物の注入を
行うので、不純物が分離溝の側壁に注入されるのを防ぐ
ことができる。したがって、不純物がチャネル領域に達
して素子の特性が変化するのを防ぐことができる。

【０１２２】この発明の携帯電子機器は、高速かつ低消
費電力化が可能な上記半導体装置を用いているから、携
帯電子機器の機能と動作速度を保ったままＬＳＩ部の消
費電力を大幅に下げることが可能になる。これにより、
電池寿命を大幅にのばすことが可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体装置の断面図
である。

【図２】本発明の実施の形態１の半導体装置の平面図
である。

【図３】本発明の実施の形態１の半導体装置の製造方
法を説明する図である。

【図４】本発明の実施の形態１の半導体装置の製造方
法を説明する図である。

【図５】本発明の実施の形態１の半導体装置の製造方
法を説明する図である。

【図６】本発明の実施の形態２の半導体装置の断面図
である。

【図７】本発明の実施の形態２の半導体装置の平面図
である。

【図８】本発明の実施の形態３の携帯情報機器の構成
図である。

【図９】従来の半導体装置の断面図である。

【図１０】従来の半導体装置の断面図である。

【符号の説明】

１１半導体基板１２Ｎ型の深いウェル領域１３Ｐ型の深いウェル領域１６、１６１，１６２素子分離領域１７Ｎ型の底部分離領域１８Ｐ型の底部分離領域２６ゲート電極２７Ｎ型の基板バイアス可変トランジスタ２８Ｐ型の基板バイアス可変トランジスタ２９バイアス発生回路３０Ｎ型の動的閾値トランジスタ３１Ｐ型の動的閾値トランジスタ３６酸化膜３７ＳｉＮ膜３８フォトレジスト３９ＳｉＮサイドウォール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/08 ３３１Ｈ０１Ｌ 27/04 Ｇ (72)発明者柿本誠三大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 5F032 AA35 AA44 AB03 AC01 BA02 BA05 BB01 CA03 CA07 CA17 DA02 DA06 DA07 DA25 DA43 DA53 5F038 BG09 CD04 5F048 AA01 AB03 AC01 AC03 BA01 BB05 BB11 BB15 BC06 BE02 BE03 BE04 BE05 BE09 BF06 BF16 BG14 BG15 BH01 DA25 DA27

Claims

【特許請求の範囲】

【請求項１】半導体基板と、上記半導体基板内に形成された第１導電型の深いウェル
領域と、上記第１導電型の深いウェル領域内に形成された第２導
電型の浅いウェル領域と、上記第２導電型の浅いウェル領域上に形成された複数の
第１導電型の電界効果トランジスタと、上記第２導電型の浅いウェル領域内に設けられて、上記
第２導電型の浅いウェル領域と上記第１導電型の深いウ
ェル領域との接合の深さよりも浅い素子分離領域と、上記素子分離領域の一部の底部付近に形成され、上記素
子分離領域の両側の第２導電型の浅いウェル領域を分離
するための第１導電型の底部分離領域と、上記第２導電型の浅いウェル領域上に形成され、上記第
２導電型の浅いウェル領域の電位を変化させるための端
子とを備えることを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、上記半導体基板内に形成された第２導電型の深いウェル
領域と、上記第２導電型の深いウェル領域内に形成された第１導
電型の浅いウェル領域と、上記第１導電型の浅いウェル領域上に形成された複数の
第２導電型の電界効果トランジスタと、上記第１導電型の浅いウェル領域内に設けられて、上記
第１導電型の浅いウェル領域と上記第２導電型の深いウ
ェル領域との接合の深さよりも浅い素子分離領域と、上記素子分離領域の一部の底部付近に形成され、上記素
子分離領域の両側の第１導電型の浅いウェル領域を分離
するための第２導電型の底部分離領域と、上記第１導電型の浅いウェル領域上に形成され、上記第
１導電型の浅いウェル領域の電位を変化させるための端
子とを備えることを特徴とする半導体装置。
【請求項３】請求項２に記載の半導体装置において、上記第１導電型の電界効果トランジスタと上記第２導電
型の電界効果トランジスタとで相補型回路を構成するこ
とを特徴とする半導体装置。
【請求項４】請求項１、２または３に記載の半導体装
置において、上記第２導電型の浅いウェル領域上に形成され、ゲート
電極と上記第２導電型の浅いウェル領域が短絡された第
１導電型の動的閾値トランジスタを備え、上記動的閾値トランジスタは、上記素子分離領域と上記
底部分離領域とによって、他の素子と分離されているこ
とを特徴とする半導体装置。
【請求項５】請求項２または３に記載の半導体装置に
おいて、上記第１導電型の浅いウェル領域上に形成され、ゲート
電極と上記第１導電型の浅いウェル領域が短絡された第
２導電型の動的閾値トランジスタと、上記第２導電型の浅いウェル領域上に形成され、ゲート
電極と上記第２導電型の浅いウェル領域が短絡された第
１導電型の動的閾値トランジスタとを備え、上記第１導電型の動的閾値トランジスタ及び第２導電型
の動的閾値トランジスタは上記素子分離領域及び底部分
離領域により他の素子と分離されていることを特徴とす
る半導体装置。
【請求項６】請求項５に記載の半導体装置において、上記第１導電型の電界効果トランジスタと上記第２導電
型の電界効果トランジスタ、上記第１導電型の電界効果
トランジスタと上記第２導電型の動的閾値トランジス
タ、上記第１導電型の動的閾値トランジスタと上記第２
導電型の電界効果トランジスタ、もしくは上記第１導電
型の動的閾値トランジスタと上記第２導電型の動的閾値
トランジスタとで相補型回路を構成することを特徴とす
る半導体装置。
【請求項７】請求項２乃至６のいずれか１つに記載の
半導体装置において、上記素子分離領域のうち、一方の側にある浅いウェル領
域と他方の側にある浅いウェル領域の導電型が異なり、
または、一方の側にある深いウェル領域と他方の側にあ
る深いウェル領域の導電型が異なる場合の素子分離領域
の幅をＡとし、一方の側にある浅いウェル領域と他方の
側にある浅いウェル領域の導電型が同一であり、かつ、
一方の側にある深いウェル領域と他方の側にある深いウ
ェル領域の導電型が同一である場合の素子分離領域の幅
をＢとするとき、Ａ＞Ｂであることを特徴とする半導体
装置。
【請求項８】請求項２乃至７のいずれか１つに記載の
半導体装置において、上記素子分離領域のうち、一方の側にある浅いウェル領
域と他方の側にある浅いウェル領域の導電型が異なり、
または、一方の側にある深いウェル領域と他方の側にあ
る深いウェル領域の導電型が異なる場合の素子分離領域
の幅をＡとするとき、０．１８μｍ＜Ａ＜０．７μｍで
あることを特徴とする半導体装置。
【請求項９】請求項１乃至８のいずれか１つに記載の
半導体装置において、上記素子分離領域はＳＴＩからなることを特徴とする半
導体装置。
【請求項１０】請求項１に記載の半導体装置の製造方
法であって、半導体基板上に第１の膜を形成する工程と、上記第１の膜に第１の開口窓を形成する工程と、上記第１の膜をマスクとして上記半導体基板を部分的に
エッチングして分離溝を形成する工程と、上記第１の膜及び上記分離溝の上に第２の膜を形成する
工程と、上記第２の膜に第２の開口窓を形成する工程と、上記第１の膜及び第２の膜をマスクとして第１導電型の
不純物注入を行う工程と、上記半導体基板内に第１導電型の深いウェル領域を形成
する工程と、上記第１導電型の深いウェル領域上に第２導電型の浅い
ウェル領域を形成する工程とを備えることを特徴とする
半導体装置の製造方法。
【請求項１１】請求項１０に記載の半導体装置の製造
方法において、上記第１の膜はシリコン酸化膜とシリコン窒化膜との積
層膜であり、上記第２の膜はフォトレジストであることを特徴とする
半導体装置の製造方法。
【請求項１２】請求項１０または１１に記載の半導体
装置の製造方法において、上記第１の膜及び上記分離溝の上に第３の膜を形成する
工程と、上記第３の膜を選択的にエッチングバックして上記分離
溝の側壁にサイドウォールを形成する工程とを、上記分離溝を形成した後であって、上記第２の膜を形成
する前に行うことを特徴とする半導体装置の製造方法。
【請求項１３】請求項１乃至９のいずれか１つに記載
の半導体装置を具備したことを特徴とする携帯電子機
器。