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JP2000156082A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000156082A
JP2000156082A JP10327916A JP32791698A JP2000156082A JP 2000156082 A JP2000156082 A JP 2000156082A JP 10327916 A JP10327916 A JP 10327916A JP 32791698 A JP32791698 A JP 32791698A JP 2000156082 A JP2000156082 A JP 2000156082A
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浩由 富田
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達哉 神田
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Abstract

(57)【要約】 【課題】 確実に動作保証をするとともに、消費電力の
低減を図る半導体記憶装置を提供することにある。 【解決手段】外部コマンドラッチ回路２３は外部コマン
ド入力バッファ２２から外部コマンドCOMをクロック信
号CLKZに同期してラッチする。コマンドデコーダ２４は
外部コマンドラッチ回路２３がラッチした外部コマンド
COMをデコードする。データ入力バッファ１１はライト
データDQを入力し第１及び第２データラッチ回路１３，
１４に出力する。データストローブ信号入力バッファ１
２はデータストローブ信号DQSをラッチ信号として第１
及び第２データラッチ回路１３，１４に出力する。ライ
トコマンド判定回路２６は外部コマンド入力バッファ２
２から入力した外部コマンドCOMがライトコマンドであ
るとき、データ入力及びクロック信号入力バッファ１
１，１２を活性化する第１のイネーブル信号DSZを生成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくはDDR SDRAMに好適な半導体記憶装置に関
するものである。
【０００２】近年、同期式DRAM（SDRAM）は高速化が進
み、従前のものより転送レイトが２倍となるDDR SDRAM
（Double Data Rate SDRAM）が提案されている。こ
のDDRSDRAMにおいても、他の高速動作する半導体集積回
路装置と同様に高速化に伴いさらに消費電力が増大す
る。従って、DDR SDRAMを構成する各内部回路につい
て、個々に消費電力を低減させる工夫が求められてい
る。
【０００３】
【従来の技術】近年、SDRAMにおいて、転送レートをさ
らに上げることができるDDR SDRAMが提案されている。
【０００４】従前のSDRAMはクロック信号に同期して外
部コマンドを取り込み、該外部コマンドが例えばライト
コマンドの場合には、該クロック信号の後に続くクロッ
ク信号がＬレベルからＨレベルに立ち上がる立ち上がり
エッジのみに同期してライトデータを入力する。
【０００５】これに対して、DDR SDRAMは、クロック信
号に同期してライトコマンドを取り込んだ場合には、前
記ライトコマンドが出力された後であって、該コマンド
を取り込んだクロック信号の後に続くクロック信号がＬ
レベルからＨレベルに立ち上がるタイミングに前後して
出力されるデータストローブ信号のＬレベルからＨレベ
ルに立ち上がる立ち上がりエッジ及びＨレベルからＬレ
ベルに立ち下がる立ち下がりエッジに同期してライトデ
ータを入力している。
【０００６】つまり、従前のSDRAMがクロック信号の立
ち上がりエッジのみに同期してライトデータを入力する
の対して、DDR SDRAMは新たにデータストローブ信号を
設け、同ストローブ信号の立ち上がりエッジ及び立ち下
がりエッジに同期してにライトデータを取り込む。従っ
て、DDR SDRAMは従前のSDRAMに比べて２倍の転送レイ
トでライトデータを取り込み処理することが可能にな
る。
【０００７】図６は、DDR SDRAMの入力回路部を説明す
るためのブロック回路を示す。外部コマンド入力バッフ
ァ５１は、外部装置から外部コマンドCOMを入力する
と、次段の外部コマンドラッチ回路５２に出力される。
外部コマンドラッチ回路５２は、クロック入力バッファ
５３を介して入力されるクロック信号CLKZの立ち上がり
信号に同期して、外部コマンドラッチ回路５２に入力さ
れた外部コマンドCOMをラッチする。
【０００８】外部コマンドラッチ回路５２でラッチされ
た外部コマンドCOMは、次段のコマンドデコーダ５４に
てデコードされ内部コマンドとして内部コマンドラッチ
回路５５にラッチされて内部回路に出力される。
【０００９】内部コマンドラッチ回路５５は、ラッチし
た内部コマンドがライトコマンドの場合には、データス
トローブ信号入力バッファ５６及びデータ入力バッファ
５７に対してイネーブル信号WRTZを出力する。データス
トローブ信号入力バッファ５６はイネーブル信号WRTZに
て活性化され、ＬレベルからＨレベルに立ち上がり再び
ＨレベルからＬレベルに立ち下がるデータストローブ信
号DQSを外部装置から入力し、該データストローブ信号D
QSを第１データラッチ回路５８と第２データラッチ回路
５９に出力する。
【００１０】一方、データ入力バッファ５７も同様に、
イネーブル信号WRTZにて活性化され、外部装置から前記
データストローブ信号DQSの立ち上がりと立ち下がりで
外部装置からそれぞれ出力されるライトデータDQ（D1，
D2）を順次入力し、第１データラッチ回路５８と第２デ
ータラッチ回路５９に出力する。第１データラッチ回路
５８は、データストローブ信号DQSの前記Ｌレベルから
Ｈレベルの立ち上がりに同期して、データ入力バッファ
５７から出力されるライトデータDQ（D1）をラッチす
る。第２ラッチ回路５９は、データストローブ信号DQS
の前記ＨレベルからＬレベルの立ち下がりに同期して、
データ入力バッファ５７から出力されるライトデータDQ
（D2）をラッチする。
【００１１】第１データラッチ回路５８にラッチされた
ライトデータD1及び第２データラッチ回路５９にラッチ
されたライトデータD2は、それぞれのDRAMコア回路部に
出力されて、所定のアドレスのメモリセルに書き込まれ
る。
【００１２】図７は、ライトコマンドにおけるクロック
信号CLKZとデータストローブ信号DQSのタイミングを示
すタイミングチャートである。図７に示すように、外部
コマンドCOMがクロック信号CLKZでラッチされると、デ
ータストローブ信号DQSは、該外部コマンドCOMをラッチ
したクロック信号CLKZの次に出力されるクロック信号CL
KZを基準として、該クロック信号CLKZの１周期tCLKのプ
ラスマイナス２５％の範囲内で最初のＬレベルからＨレ
ベルに立ち上がることが規定されている。
【００１３】つまり、データストローブ信号DQSが外部
コマンドCOMをラッチしたクロック信号CLKZから最も早
くＬレベルからＨレベルに立ち上がる時間（最小時間）
tDQSSminは、クロック信号CLKZの１周期をtCLKとする
と、 tDQSSmin＝０．７５・tCLK（ナノ秒） となる。
【００１４】又、データストローブ信号DQSが外部コマ
ンドCOMをラッチしたクロック信号CLKZから最も遅くＬ
レベルからＨレベルに立ち上がる時間（最大時間）tDQS
Smaxは、クロック信号CLKZの１周期をtCLKとすると、 tDQSSmax＝１．２５・tCLK（ナノ秒） となる。
【００１５】因みに、クロック信号CLKZの１周期tCLKが
１０ナノ秒（クロック信号CLKZの周波数が１００メガヘ
ルツ）のとき、 tDQSSmin＝０．７５・tCLK＝７．５（ナノ秒） tDQSSmax＝１．２５・tCLK＝１２．５（ナノ秒） となる。
【００１６】従って、データストローブ信号DQSが、最
小時間tDQSSminでＬレベルからＨレベルに立ち上がるこ
とを想定してストローブ信号入力バッファ５６及びデー
タ入力バッファ５７は活性化させる必要がある。
【００１７】ところで、データストローブ信号入力バッ
ファ５６は、最小時間tDQSSmin（＝０．７５・tCLK）後
にはデータストローブ信号DQSのＬレベルからＨレベル
に立ち上がる前のＬレベルの判定を終了していなければ
ならない。さらに、データストローブ信号入力バッファ
５６は、一般にカレントミラー回路にて構成されてい
て、非活性状態から活性状態になるのに時間を要する。
【００１８】従って、データストローブ信号入力バッフ
ァ５６がＬレベルの判定に要する時間をT11、データス
トローブ信号入力バッファ５６が非活性状態から活性状
態になるのに要する時間をT12とすると、データストロ
ーブ信号入力バッファ５６は、データストローブ信号DQ
SがＬレベルからＨレベルに立ち上がるより、少なくと
もT11＋T12だけ前に、イネーブル信号WRTZが入力される
必要がある。
【００１９】つまり、イネーブル信号WRTZがライトコマ
ンドをラッチした時のクロック信号CLKの立ち上がりか
ら出力されるのに要する時間（第１保証時間）Taは、少
なくとも、 Ta=０．７５・tCLK−（T11＋T12） （ナノ秒） となる時間を確保する必要がある。
【００２０】因みに、クロック信号CLKZの１周期tCLKが
１０ナノ秒のとき、 Ta=７．５−（T11＋T12） （ナノ秒） となる。
【００２１】一方、データ入力バッファ５７は、次段の
第１及び第２データラッチ回路５８，５９のセットアッ
プ時間だけ前記データストローブ信号DQSのＬレベルか
らＨレベルの立ち上がりエッジの前に活性化させておく
必要がある。又、データ入力バッファ５７も同様に、一
般にカレントミラー回路にて構成されていて、非活性状
態から活性状態になるのに時間を要する。
【００２２】従って、第１及び第２データラッチ回路５
８，５９のセットアップ時間をT21、データ入力バッフ
ァ５７が非活性状態から活性状態になるのにようする時
間をT22とすると、データ入力バッファ５７は、データ
ストローブ信号DQSがＬレベルからＨレベルに立ち上が
るより、少なくともT21＋T22だけ前に、イネーブル信号
WRTZが入力される必要がある。
【００２３】つまり、イネーブル信号WRTZがライトコマ
ンドをラッチした時のクロック信号CLKの立ち上がりか
ら出力されるのに要する時間（第２保証時間）Tbは、少
なくとも、 Tb=０．７５・tCLK−（T21＋T22） （ナノ秒） となる時間を確保する必要がある。
【００２４】因みに、クロック信号CLKZの１周期tCLKが
１０ナノ秒のとき、 Tb=７．５−（T21＋T22） （ナノ秒） ところで、イネーブル信号WRTZがライトコマンドを取り
込んだ時のクロック信号CLKの立ち上がりから出力され
るまでに要した時間（累積遅延時間）Tcは、外部コマン
ド及びクロック信号入力バッフア５１，５３の遅延時間
T31、外部コマンドラッチ回路５２のラッチ時間T32、コ
マンドデコーダ５４のデコード時間T33、及び、内部コ
マンドラッチ回路５５のラッチ時間T34にて決定され
る。
【００２５】つまり、時間（累積遅延時間）Tcは Tc＝T31＋T32＋T33＋T34 （秒） となる。
【００２６】しかしながら、今、クロック信号CLKZの周
期tCLKを１０ナノ秒（周波数１００メガヘルツ）とする
とき、T11が０．５ナノ秒、T12が１．５ナノ秒とする
と、前記第１保証時間Taは Ta=７．５−（０．５＋１．５）＝５．５ （ナノ秒） 又、T21が０．５ナノ秒、T22が１．５ナノ秒とすると、
前記第２保証時間Tbは Tb=７．５−（０．５＋１．５）＝５．５ （ナノ秒） さらに、T31〜T33がそれぞれ２ナノ秒、及び、T34が１
ナノ秒とすると、前記累積遅延時間Tcは Tc＝２＋２＋２＋１＝７ （ナノ秒） となる。
【００２７】従って、Tc＞Ta、Tc＞Tbとなる。つまり、
イネーブル信号WRTZが第１及び第２保証時間Ta，Tb
（５．５ナノ秒）より１．５ナノ秒遅れてデータストロ
ーブ信号入力バッファ５６及びデータ入力バッファ５７
に出力されることになる。その結果、データストローブ
信号DQSのＬレベルからＨレベルの立ち上がりに応答し
て最初のライトデータD1を取り込むことができなくなる
不具合が生じる。
【００２８】そこで、動作を保証するために、第１及び
第２保証時間Ta，Tbより前に各入力バッファ５６，５７
と各データラッチ回路５８，５９を活性化させていた。
詳述すると、ライトコマンドが出力される前に外部装置
から出力されるアクティブコマンドに基づいて入力バッ
ファ５６，５７及びデータラッチ回路５８，５９を活性
化させていた。アクティブコマンドはライトコマンドに
先だって数クロック前に出力されることから、各入力バ
ッファ５６，５７と各データラッチ回路５８，５９は余
裕をもって活性化でき動作が保証されていた。
【００２９】
【発明が解決しようとする課題】しかしながら、各入力
バッファ５６，５７と各データラッチ回路５８，５９
は、ライトコマンドが出力される数クロック前から活性
状態となっていると、その間、各入力バッファ５６，５
７とデータラッチ回路５８，５９には無駄な消費電流が
流れるといった問題があった。又、ライトコマンドが出
力されなくてもアクティブコマンドが出力されれば常に
各入力バッファ５６，５７と各データラッチ回路５８，
５９が活性化されることから、無駄な電流が消費され続
けるといた問題があった。
【００３０】本発明の目的は、確実に動作保証をするこ
とができるとともに、消費電力の低減を図ることができ
る半導体記憶装置を提供することにある。
【００３１】
【課題を解決するための手段】請求項１に記載の発明に
よれば、ライトコマンド判定回路はデコード前の外部コ
マンドを入力してデータ入力バッファを活性化させるた
めのイネーブル信号を生成する。従って、デコーダにて
デコードされたコマンドに基づいて生成するデータ入力
バッファを活性化させるためのイネーブル信号に比べて
より速くデータ入力バッファを活性化させることがてき
る。
【００３２】その結果、予め前もってデータ入力バッフ
ァを活性化させておく必要がなく、ライトコマンドの外
部コマンドが入力された後であってもデータ入力バッフ
ァを活性化させ動作保証することができるとともに、そ
の分だけ消費電力の低減を図ることができる。
【００３３】請求項２に記載の発明によれば、ライトイ
ネーブル信号生成回路は、デコーダがデコードしたデコ
ード後のコマンドを入力してデータ入力バッファを活性
化させるための第２のイネーブル信号を生成する。従っ
て、ライトイネーブル信号生成回路からの第２のイネー
ブル信号は、デコード後のコマンドに基づいて生成され
ることから、ライトコマンド判定回路からのイネーブル
信号に比べて遅く出力されて遅く消失することになる。
【００３４】その結果、外部コマンドがライトコマンド
以外にコマンドに移ってライトコマンド判定回路に基づ
くライトイネーブル信号が消失しても、第２のライトイ
ネーブル信号が出力されていることから、ライト動作が
完全に終了するまで確実にデータ入力バッファの動作を
保証することができる。
【００３５】請求項３に記載の発明によれば、クロック
信号入力バッファは第２のクロック信号を入力して同第
２のクロック信号をデータラッチ回路のラッチ信号とし
て出力する。そして、このクロック信号入力バッファは
イネーブル信号に基づいて活性化される。
【００３６】従って、クロック信号入力バッファは、デ
ータ入力バッファと同様に、消費電力の低減を図ること
ができる。又、クロック信号入力バッファは、ライト動
作が完全に終了するまで確実にその動作を保証される。
【００３７】請求項４及び５に記載の発明によれば、ラ
イトコマンド判定回路からのイネーブル信号は、ライト
コマンドである外部コマンドが入力された後、又は第１
のクロック信号にてラッチされた後に出力されるデータ
サンプリングクロック信号より前に出力される。
【００３８】従って、データサンプリングクロック信号
より前にデータ入力バッファ及びクロック信号入力バッ
ファを活性化させ動作保証することができるとともに、
消費電力の低減を図ることができる。
【００３９】請求項６に記載の発明によれば、データ入
力バッファ及びクロック信号入力バッファは、ライトコ
マンドの外部コマンドが出力された後であってデータサ
ンプリングクロック信号が出力される前に活性化され
る。そして、この活性化によって、第１データラッチ回
路はデータサンプリングクロック信号の立ち上がりに基
づいてデータ入力バッファからのライトデータをラッチ
し、第２データラッチ回路は前記データサンプリングク
ロック信号の立ち下がり基づいてデータ入力バッファか
らのライトデータをラッチする。
【００４０】従って、消費電力の低減を図ることができ
るとともに、ライトデータの高速処理を可能にすること
ができる。請求項７乃至９に記載の発明によれば、ライ
トコマンド判定回路は、コマンドデコーダにてデコード
される前の外部コマンドを入力し外部コマンドがライト
コマンドかどうか判定し、ライトコマンドであるとき、
クロック信号入力バッファ及びデータ入力バッファを活
性化するイネーブル信号を生成する。従って、コマンド
デコーダにてデコードされたコマンドに基づいて生成す
るデータ入力バッファを活性化させるためのイネーブル
信号に比べてより速くクロック信号入力バッファ及びデ
ータ入力バッファを活性化させることがてきる。
【００４１】その結果、予め前もってクロック信号入力
バッファ及びデータ入力バッファを活性化させておく必
要がなく、ライトコマンドの外部コマンドが入力された
後であってもクロック信号入力バッファ及びデータ入力
バッファを活性化させ動作保証することができるととも
に、その分だけ消費電力の低減を図ることができる。
【００４２】請求項１０に記載の発明によれば、内部コ
マンドラッチ回路は、コマンドデコーダがデコードした
デコード後の内部コマンドを入力してクロック信号入力
バッファ及びデータ入力バッファを活性化させるための
第２のイネーブル信号を生成する。従って、内部コマン
ドラッチ回路からの第２のイネーブル信号は、デコード
後の内部コマンドに基づいて生成されることから、ライ
トコマンド判定回路からのイネーブル信号に比べて遅く
出力されて遅く消失することになる。
【００４３】その結果、外部コマンドがライトコマンド
以外にコマンドに移ってライトコマンド判定回路に基づ
くライトイネーブル信号が消失しても第２のライトイネ
ーブル信号が出力されていることから、ライト動作が完
全に終了するまで確実にクロック信号入力バッファ及び
データ入力バッファの動作を保証することができる。
【００４４】請求項１１及び１２に記載の発明によれ
ば、ライトコマンド判定回路からのイネーブル信号は、
ライトコマンドである外部コマンドが入力された後、又
は第１のクロック信号にてラッチされた後に出力される
データサブリングクロック信号より前に出力される。
【００４５】従って、データサンプリングクロック信号
より前にデータ入力バッファ及びクロック信号入力バッ
ファを活性化させ動作保証することができるとともに、
消費電力の低減を図ることができる。
【００４６】請求項１３に記載の発明によれば、データ
入力バッファ及びクロック信号入力バッファは、ライト
コマンドの外部コマンドが出力された後であってデータ
サンプリングクロック信号が出力される前に活性化され
る。そして、この活性化によって、第１データラッチ回
路はデータサンプリングクロック信号の立ち上がりに基
づいてデータ入力バッファからのライトデータをラッチ
し、第２データラッチ回路は前記データサンプリングク
ロック信号の立ち下がりに基づいてデータ入力バッファ
からのライトデータをラッチする。
【００４７】従って、消費電力の低減を図ることができ
るとともに、ライトデータの高速処理を可能にすること
がてきる。請求項１４に記載の発明によれば、ライトコ
マンド判定回路をオア回路にて構成したので、簡単な回
路構成でより速いイネーブル信号を生成することができ
る。
【００４８】
【発明の実施の形態】以下本発明をDDR SDRAMに具体化
した一実施形態を図面に従って説明する。図１は、DDR
SDRAMの概略を説明するためのブロック図である。
【００４９】DDR SDRAMは、クロックバッファ回路部
１、コマンドデコーダ回路部２、アドレスバッファ回路
部３、入出力データ回路部４、コントロール信号ラッチ
回路部５、モードレジスタ回路部６、コラムアドレスカ
ウンタ回路部７、ＤＬＬ回路部８及びＤＲＡＭコア回路
部９を有する。
【００５０】クロックバッファ回路部１は、パワーダウ
ン信号CKE及び互いに位相が１８０度の位相差を有する
クロック信号CLKZ，CLKXを外部装置から入力する。クロ
ックバッファ回路部１は、パワーダウン信号CKE及びク
ロック信号CLKZ，CLKXをコマンドデコーダ回路部２に出
力するとともに、ＤＬＬ回路部８に出力する。尚、本実
施形態では、説明の便宜上、クロック信号CLKZの周期tC
LKを１０ナノ秒（周波数１００メガヘルツ）とする。
【００５１】コマンドデコーダ回路部２は、クロックバ
ッファ回路部１からのクロック信号CLKZに応答して、外
部装置から外部コマンドCOMを入力する。外部コマンドC
OMは、本実施形態では、コラムアドレスストローブ信号
CAS、ライトイネーブル信号WE、チップセレクト信号C
S、ロウアドレスストローブ信号RAS及びオートプリチャ
ージイネーブル信号APとから構成されている。そして、
コマンドデコーダ回路部２は、クロック信号CLKZに応答
して、その時に外部コマンドCOM、即ち、各信号CAS，W
E，CS，RAS，APの状態（Ｈレベル又はＬレベル）からラ
イトコマンド、リードコマンド等の各種のコマンドをデ
コードする。そして、コマンドデコーダ回路部２は外部
コマンドCOMからこれらデコードした各種コマンドを内
部コマンド及びイネーブル信号等としてアドレスバッフ
ァ回路部３、入出力データ回路部４、コントロール信号
ラッチ回路部５及びモードレジスタ回路部６に出力す
る。
【００５２】アドレスバッファ回路部３は、コマンドデ
コーダ回路部２からの内部コマンドに基づいて外部装置
からアドレス信号A0〜A11とバンクアドレス信号BA0，BA
1を入力する。アドレスバッファ回路部３は、入力した
アドレス信号A0〜A11及びバンクアドレス信号BA0，BA1
に基づくアドレスデータをコントロール信号ラッチ回路
部５、モードレジスタ回路部６及びコラムアドレスカウ
ンタ回路部７に出力する。又、アドレスバッファ回路部
３は、アドレス信号A0〜A11に基づくロウアドレスデー
タをＤＲＡＭコア回路部９に出力する。
【００５３】入出力データ回路部４は、コマンドデコー
ダ回路部２からのイネーブル信号に基づいて活性化さ
れ、外部装置から第２のクロック信号（データサンプリ
ングクロック信号）としてのデータストローブ信号DQ
S、ライトデータDQ0〜DQ7、データマスク信号DMを入力
する。入出力データ回路部４は、データストローブ信号
DQSの立ち上がりエッジ及び立ち下がりエッジに応答し
てライトデータDQ0〜DQ7を入力しラッチする。
【００５４】尚、データストローブ信号DQSは、本実施
形態では、前記従来技術で説明したデータストローブ信
号DQSと同じである。つまり、図７に示すように、外部
コマンドCOMがクロック信号CLKZでラッチされると、デ
ータストローブ信号DQSは、該外部コマンドCOMをラッチ
したクロック信号CLKZの次に出力されるクロック信号CL
KZを基準として、該クロック信号CLKZの１周期tCLKのプ
ラスマイナス２５％の範囲内で最初のＬレベルからＨレ
ベルに立ち上がることが規定されている。
【００５５】そして、ラッチしたライトデータDQ0〜DQ7
をＤＲＡＭコア回路部９に出力する。又、入出力データ
回路部４は、コマンドデコーダ回路部２からの内部コマ
ンドに基づいてＤＲＡＭコア回路部９からリードデータ
DQ0〜DQ7を出力するようになっている。
【００５６】コントロール信号ラッチ回路部５は、前記
コマンドデコーダ回路部２からの内部コマンド及びアド
レスバッファ回路部３からのアドレスデータを入力す
る。そして、コントロール信号ラッチ回路部５は、これ
ら内部コマンド及びアドレスデータに基づいてＤＲＡＭ
コア回路部９に対してライトデータの書き込み、リード
データの読み出し、リフレッシュ等の各種の処理動作の
ための制御信号を出力する。
【００５７】モードレジスタ回路部６は、コマンドデコ
ーダ回路部２からの内部コマンド及びアドレスバッファ
回路部３からのアドレスデータを入力する。そして、モ
ードレジスタ回路部６は、これら内部コマンド及びアド
レスデータに基づいてＤＲＡＭコア回路部９に対して行
う各種の処理動作のモードを保持するようになってい
る。
【００５８】コラムアドレスカウンタ回路部７は、アド
レスバッファ回路部３からアドレス信号A0〜A11に基づ
くコラムアドレスデータを入力する。そして、コラムア
ドレスカウンタ回路部７は、モードレジスタ回路部６の
モードに基づいてコラムアドレスデータをＤＲＡＭコア
回路部９に出力する。
【００５９】ＤＬＬ（Delay Locked Loop）回路部８
は、クロックバッファ回路部１からのクロック信号CLK
Z，CLKXを入力し、種々の周波数のクロックを生成し、
入出力データ回路部４等に出力するようになっている。
【００６０】ＤＲＡＭコア回路部９は、アドレスバッフ
ァ回路部３からのロウアドレスデータ、コントロール信
号ラッチ回路部５からの制御信号、コラムアドレスカウ
ンタ回路部７からコラムアドレスデータを入力する。Ｄ
ＲＡＭコア回路部９は、制御信号及びアドレスデータに
基づいて内蔵したメモリセルアレイに対してライトデー
タの書き込み、リードデータの読み出し、リフレッシュ
等の各種の処理動作を実行する。従って、ＤＲＡＭコア
回路部９は、入出力データ回路部４から入力されたライ
トデータDQ0〜DQ7を制御信号及びアドレスデータに基づ
いて所定のアドレスのメモリセルに書き込む。
【００６１】次に、前記入出力データ回路部４に設けた
ライトデータを外部装置から入力するライトデータ入力
回路部について説明する。尚、ライトデータ入力回路部
は８ビットのライトライトデータDQ0〜DQ7を入力するた
めに８個用意されていて、それぞれ同じ回路構成であ
る。従って、説明の便宜上、１つのライトデータ入力回
路について説明する。又、説明の便宜上、ライトライト
データDQ0〜DQ7を単にライトライトデータDQとする。
【００６２】図２は前記入出力データ回路部４中のライ
トデータ入力回路部を説明するための要部ブロック図を
示す。図２において、ライトデータ入力回路部はデータ
入力バッファ１１、クロック信号入力バッファとしての
データストローブ信号入力バッファ１２、第１データラ
ッチ回路１３及び第２データラッチ回路１４を有してい
る。
【００６３】データ入力バッファ１１はコマンドデコー
ダ回路部２からのイネーブル信号DSENZがＨレベルに立
ち上がると活性化される。そして、データ入力バッファ
１１は活性化されることにより、外部装置からの書き込
み用のデータDQ（D1，D2，D3…）を入力し、該データDQ
（D1，D2，D3…）を第１データラッチ回路１３と第２デ
ータラッチ回路１４に出力するようになっている。
【００６４】図４は、データ入力バッファ１１の回路図
を示す。データ入力バッファ１１は、カレントミラー形
のバッファ回路であって、差動増幅部を構成するＮチャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ
という）Q1，Q2、定電流部を構成するＮＭＯＳトランジ
スタQ3、カレントミラー部を構成するＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳトランジスタという）Q
4，Q5を有する。増幅用のＮＭＯＳトランジスタQ1，Q2
は、それぞれソースが、ＮＭＯＳトランジスタQ3を介し
て接地されている。
【００６５】ＮＭＯＳトランジスタQ1のドレインは、Ｐ
ＭＯＳトランジスタQ4を介して高電位電源電圧Vddの電
源線に接続されている。ＮＭＯＳトランジスタQ2のドレ
インは、ＰＭＯＳトランジスタQ5を介して高電位電源電
圧Vddの電源線に接続されている。又、ＰＭＯＳトラン
ジスタQ4，Q5は、それぞれ制御用のＰＭＯＳトランジス
タQ6，Q7が並列に接続されている。さらに、ＰＭＯＳト
ランジスタQ4，Q5のゲートは、ＮＭＯＳトランジスタQ2
のドレインに接続されている。さらに又、ＮＭＯＳトラ
ンジスタQ1のドレインは、インバータ回路１５を介して
前記第１及び第２データラッチ回路１３，１４に接続さ
れている。
【００６６】そして、ＮＭＯＳトランジスタQ1のゲート
には、ライトデータDQ（D1，D2，D3…）が入力される。
ＮＭＯＳトランジスタQ2のゲートには、基準電圧Vrefが
入力される。又、ＮＭＯＳトランジスタQ3及びＰＭＯＳ
トランジスタQ6，Q7のゲートには、イネーブル信号DSEN
Zが入力されるようになっている。
【００６７】従って、イネーブル信号DSENZがＬレベル
のとき、ＰＭＯＳトランジスタQ6，Q7がオン状態になる
が、ＮＭＯＳトランジスタQ3がオフ状態になるため、デ
ータ入力バッファ１１は非活性状態となる。従って、デ
ータ入力バッファ１１は、非活性状態ではライトデータ
DQを外部装置から入力しても動作することはなく、イン
バータ回路１５の出力は常にＬレベルとなる。
【００６８】一方、イネーブル信号DSENZがＬレベルか
らＨレベルになると、ＰＭＯＳトランジスタQ6，Q7がオ
フ状態になるが、ＮＭＯＳトランジスタQ3がオン状態に
なるため、データ入力バッファ１１は活性状態となる。
そして、イネーブル信号DSENZがＬレベルからＨレベル
になって、データ入力バッファ１１が活性状態となるま
での時間（活性化時間T22）は、１．５ナノ秒である。
【００６９】ところで、データ入力バッファ１１は、次
段の第１及び第２データラッチ回路１３，１４のセット
アップ時間T21だけ前記データストローブ信号DQSのＬレ
ベルからＨレベルの立ち上がりエッジの前に活性化させ
ておく必要がある。本実施形態では、このセットアップ
時間T21は０．５ナノ秒である。
【００７０】従って、前記第２保証時間Tbは、 Tb＝０．７５・tCLK−（T21＋T22） ＝７．５−（０．５＋１．５） ＝５．５ （ナノ秒） となる。
【００７１】その結果、ＬレベルからＨレベルとなるイ
ネーブル信号DSENZは、ライトコマンドを入力してから
５．５ナノ秒以下でデータ入力バッファ１１に入力され
る必要がある。
【００７２】この活性状態において、ＮＭＯＳトランジ
スタQ1のゲートに、Ｈレベル（基準電圧Vrefより高い電
位）のライトデータDQが入力されると、ＮＭＯＳトラン
ジスタQ1のドレインの電位は下がり、インバータ回路１
５の出力はＨレベルとなる。又、ＮＭＯＳトランジスタ
Q1のゲートに、Ｌレベル（基準電圧Vrefより低い電位）
のライトデータDQが入力されると、ＮＭＯＳトランジス
タQ1のドレインの電位は上がり、インバータ回路１５の
出力はＬレベルとなる。つまり、データ入力バッファ１
１は、活性状態ではライトデータDQを外部装置から入力
しそのライトデータDQをそのまま前記第１及び第２デー
タラッチ回路１３，１４に出力する。
【００７３】データストローブ信号入力バッファ１２は
コマンドデコーダ回路部２からのイネーブル信号DSENZ
がＨレベルに立ち上がると活性化される。そして、デー
タストローブ信号入力バッファ１１は活性化されること
により、外部装置からのデータストローブ信号DQSを入
力し、該データストローブ信号DQSをラッチ信号として
第１データラッチ回路１３と第２データラッチ回路１４
に出力するようになっている。
【００７４】データストローブ信号入力バッファ１２の
回路構成は、図４に示す前記データ入力バッファ１１と
同じであって、トランジスタQ1のゲートにライトデータ
DQに代わってデータストローブ信号DQSが入力される点
が相違するだけである。従って、イネーブル信号DSENZ
がＬレベルのとき、データストローブ入力バッファ１２
は非活性状態となる。その結果、データストローブ信号
入力バッファ１２は、非活性状態ではデータストローブ
信号DQSを外部装置から入力しても動作することはな
く、出力は常にＬレベルとなる。
【００７５】一方、イネーブル信号DSENZがＬレベルか
らＨレベルになると、データストローブ信号入力バッフ
ァ１２は活性状態となる。そして、イネーブル信号DSEN
ZがＬレベルからＨレベルになって、データストローブ
信号入力バッファ１２が活性状態となるまでの時間（活
性化時間T12）は、データ入力バッファ１１と同様に、
１．５ナノ秒である。
【００７６】この活性状態において、データストローブ
信号入力バッファ１２は、まず前記Ｈレベルに立ち上が
る前のデータストローブ信号DQSがＬレベルであること
を判定する。このデータストローブ信号DQSがＬレベル
であることを判定するに要する時間T11は、０．５ナノ
秒である。
【００７７】従って、前記第１保証時間Taは、 Ta＝０．７５・tCLK−（T11＋T12） ＝７．５−（０．５＋１．５） ＝５．５ （ナノ秒） となる。
【００７８】その結果、ＬレベルからＨレベルとなるイ
ネーブル信号DSENZは、ライトコマンドを入力してから
５．５ナノ秒以下でデータストローブ信号入力バッファ
１２に入力される必要がある。
【００７９】この活性状態において、Ｈレベル（基準電
圧Vrefより高い電位）のデータストローブ信号DQSが入
力されると、データストローブ信号入力バッファ１２の
出力はＨレベルとなる。又、Ｌレベル（基準電圧Vrefよ
り低い電位）のデータストローブ信号DQSが入力される
と、データストローブ信号入力バッファ１２の出力はＬ
レベルとなる。つまり、データストローブ信号入力バッ
ファ１２は、活性状態ではデータストローブ信号DQSを
外部装置から入力しそのデータストローブ信号DQSをそ
のままラッチ信号として前記第１及びデータラッチ回路
１３，１４に出力する。
【００８０】第１データラッチ回路１３は、データスト
ローブ信号入力バッファ１２から出力されるデータスト
ローブ信号DQSの立ち上がりエッジに応答して、その時
にデータ入力バッファ１１から出力されるライトデータ
DQ（D1）をラッチする。そして、そのラッチしたライト
データDQ（D1）はＤＲＡＭコア回路部９に出力される。
【００８１】一方、第２データラッチ回路１４は、デー
タストローブ信号入力バッファ１２から出力されるデー
タストローブ信号DQSの立ち下がりエッジに応答して、
その時にデータ入力バッファ１１から出力されるライト
データDQ（D2）をラッチする。そして、そのラッチした
ライトデータDQ（D2）はＤＲＡＭコア回路部９に出力さ
れる。
【００８２】次に、データ入力バッファ１１及びデータ
ストローブ信号入力バッファ１２を活性状態にするイネ
ーブル信号DSENZを生成する生成回路を図２に従って説
明する。
【００８３】クロック入力バッファ２１は、前記クロッ
クバッファ回路部１に設けられた入力バッファであっ
て、第１のクロック信号としてのクロック信号CLKZを入
力し、同クロック信号CLKZをラッチ信号として出力す
る。クロック入力バッファ２１の回路構成は、図４に示
す前記データ入力バッファ１１と同じであって、トラン
ジスタQ1のゲートにライトデータDQに代わってクロック
信号CLKZが、トランジスタQ3，Q6，Q7のゲートにイネー
ブル信号DSENZに代わってパワーダウン信号CKEが入力さ
れる点が相違するだけである。
【００８４】従って、パワーダウン信号CKEがＬレベル
のとき、クロック入力バッファ２１は非活性状態とな
る。その結果、クロック入力バッファ２１は、非活性状
態ではクロック信号CLKZを外部装置から入力しても動作
することはなく、出力は常にＬレベルとなる。
【００８５】一方、パワーダウン信号CKEがＬレベルか
らＨレベルになると、クロック入力バッファ２１は活性
状態となる。この活性状態において、クロック信号CLKZ
が入力されると、クロック入力バッファ２１は同クロッ
ク信号CLKXを出力する。そして、このクロック入力バッ
ファ２１において、クロック信号CLKXを入力して出力す
るまでの時間（遅延時間Td0）は、２ナノ秒である。
【００８６】外部コマンド入力バッファ２２は、前記コ
マンドデコーダ回路部２に設けられた入力バッファであ
って、コラムアドレスストローブ信号CAS、ライトイネ
ーブル信号WE、チップセレクト信号CS、ロウアドレスス
トローブ信号RASからなる外部コマンドCOMを入力し、同
外部コマンドCOMを出力する。外部コマンド入力バッフ
ァ２２は４個の入力バッファから構成されている。そし
て、その４個の入力バッファの回路構成は、図４に示す
前記データ入力バッファ１１と同じであって、それぞれ
トランジスタQ1のゲートにライトデータDQに代わってコ
ラムストローブ信号CAS、ライトイネーブル信号WE、チ
ップセレクト信号CS、ロウアドレスストローブ信号RAS
が、トランジスタQ3，Q6，Q7のゲートにイネーブル信号
DSENZに代わってパワーダウン信号CKEが入力される点が
相違するだけである。
【００８７】従って、パワーダウン信号CKEがＬレベル
のとき、外部コマンド入力バッファ２２は非活性状態と
なる。その結果、外部コマンド入力バッファ２２は、非
活性状態では外部コマンドCOMを外部装置から入力して
も動作することはなく、出力は常にＬレベルとなる。
【００８８】一方、パワーダウン信号CKEがＬレベルか
らＨレベルになると、外部コマンド入力バッファ２２は
活性状態となる。この活性状態において、コラムアドレ
スストローブ信号CAS、ライトイネーブル信号WE、チッ
プセレクト信号CS、ロウアドレスストローブ信号RASか
らなる外部コマンドCOMが入力されると、外部コマンド
入力バッファ２２は同外部コマンドCOMを出力する。そ
して、この外部コマンド入力バッファ２２において、外
部コマンドCOMを入力して出力するまでの時間（遅延時
間Td1）は、２ナノ秒である。
【００８９】尚、本実施形態では、外部コマンド入力バ
ッファ２２から出力されるコラムアドレスストローブ信
号CAS、ライトイネーブル信号WE、チップセレクト信号C
S、ロウアドレスストローブ信号RASからなる外部コマン
ドCOMを、コラムアドレスストローブ信号CASMZ、ライト
イネーブル信号WEMZ、チップセレクト信号CSMZ、ロウア
ドレスストローブ信号RASMZからなる外部コマンドCOMと
して外部コマンドラッチ回路２３に出力する。
【００９０】外部コマンドラッチ回路２３は、前記クロ
ック入力バッファ２１からのクロック信号CLKZの立ち上
がりエッジに応答して、その時の外部コマンド入力バッ
ファ２２から出力されるコラムアドレスストローブ信号
CASMZ、ライトイネーブル信号WEMZ、チップセレクト信
号CSMZ、ロウアドレスストローブ信号RASMZからなる外
部コマンドCOMをラッチする。外部コマンドラッチ回路
２３はコマンドデコーダ回路部２に設けられたラッチ回
路であって、４個のラッチ回路から構成されている。そ
して、その４個のラッチ回路は、外部コマンドCOMを構
成するコラムアドレスストローブ信号CASMZ、ライトイ
ネーブル信号WEMZ、チップセレクト信号CSMZ、ロウアド
レスストローブ信号RASMZをそれぞれラッチする。外部
コマンドラッチ回路２３は、このラッチした外部コマン
ドCOMを次段のコマンドデコーダ２４に出力する。そし
て、この外部コマンドラッチ回路２３において、外部コ
マンドCOMをラッチし出力するまでの時間（遅延時間Td
2）は、２ナノ秒である。
【００９１】コマンドデコーダ２４は前記コマンドデコ
ーダ回路部２に設けられたデコーダであって、外部コマ
ンドCOM（４個の信号CASMZ，WEMZ，CSMZ，RASMZ）に基
づいてライトコマンド、リードコマンド、リフレッシュ
コマンド等の各種コマンドをデコードし、内部コマンド
として内部コマンドラッチ回路２５に出力する。そし
て、このコマンドデコーダ２４において、外部コマンド
COMを入力してデコードし内部コマンドとして出力する
までの時間（遅延時間Td3）は、２ナノ秒である。
【００９２】ライトイネーブル信号生成回路を構成する
内部コマンドラッチ回路２５はコマンドデコーダ回路部
２に設けたラッチ回路であって、ラッチした内部コマン
ドを前記コントロール信号ラッチ回路部５及びモードレ
ジスタ回路部６に出力する。又、内部コマンドラッチ回
路２５は、コマンドデコーダ２４がデコードした内部コ
マンドがライトコマンドである場合、ライトコマンドを
ラッチしたとしてＨレベルの第２のライトイネーブル信
号WRTZを出力する。そして、この内部コマンドラッチ回
路２５において、内部コマンド（ライトコマンド）を入
力して第２のライトイネーブル信号WRTZを出力するまで
の時間（遅延時間Td4）は、１ナノ秒である。
【００９３】コマンドデコーダ回路部２は、ライトコマ
ンド判定回路２６及びイネーブル合成回路２７を備えて
いる。ライトコマンド判定回路２６は、前記外部コマン
ド入力バッファ２２からのコラムアドレスストローブ信
号CASMZ、ライトイネーブル信号WEMZ、チップセレクト
信号CSMZ、ロウアドレスストローブ信号RASMZからなる
外部コマンドCOMを入力し、該外部コマンドCOMがライト
コマンドであるとき、Ｈレベルの第１のライトイネーブ
ル信号DSZを出力する。
【００９４】尚、本実施形態では、外部コマンドCOMを
構成するコラムアドレスストローブ信号CASMZ、ライト
イネーブル信号WEMZ及びチップセレクト信号CSMZがＨレ
ベルであって、ロウアドレスストローブ信号RASMZがＬ
レベルの時、ライトコマンドとなる。
【００９５】ライトコマンド判定回路２６は、図３に示
すように、アンド回路３１とインバータ回路３２を有し
ている。アンド回路３１は４入力端子のアンド回路であ
って、コラムアドレスストローブ信号CASMZ、ライトイ
ネーブル信号WEMZ及びチップセレクト信号CSMZを入力す
るとともに、ロウアドレスストローブ信号RASMZをイン
バータ回路３２を介して入力する。従って、ロウアドレ
スストローブ信号RASMZがＬレベルで、他の３の信号CAS
MZ，WEMZ，CSMZがＨレベルの時には、ライトコマンド判
定回路２６はＨレベルの第１のライトイネーブル信号DS
Zを出力する。そして、このライトコマンド判定回路２
６において、外部コマンドCOM（信号CASMZ，WEMZ，CSM
Z，RASMZ）を入力して第１のライトイネーブル信号DSZ
を出力するまでの時間（遅延時間Td5）は、１ナノ秒で
ある。
【００９６】イネーブル合成回路２７は、図３に示すよ
うに、オア回路３３にて構成それている。オア回路３３
は２入力端子のオア回路であって、前記ライトコマンド
判定回路２６からのＨレベルの第１のライトイネーブル
信号DSZと、内部コマンドラッチ回路２５からのＨレベ
ルの第２のライトイネーブル信号WRTZを入力する。そし
て、オア回路３３（イネーブル合成回路２７）は、第１
のライトイネーブル信号DSZと第２のライトイネーブル
信号WRTZの少なくともいずれか一方が入力されると、同
信号に応答してＨレベルのイネーブル信号DSENZを出力
する。そして、このイネーブル合成回路２７において、
第１のライトイネーブル信号DSZ又は第２のライトイネ
ーブル信号WRTZを入力してイネーブル信号DSENZを出力
するまでの時間（遅延時間Td6）は、０．５ナノ秒であ
る。
【００９７】ところで、外部コマンド入力バッファ２２
にライトコマンドの外部コマンドCOMが入力されてか
ら、第１のライトイネーブル信号DSZに基づいてイネー
ブル信号DSENZを出力するまでに要する時間DT1は、外部
コマンド入力バッファ２２、ライトコマンド判定回路２
６及びイネーブル合成回路２７の各遅延時間Td1，Td5，
Td6の合計に外部コマンド（ライトコマンド）のクロッ
ク信号CLKZに対するセットアップ時間（＝−０．１５tC
KL）を加算した時間となる。尚、前記セットアップ時間
（＝−０．１５tCKL）を考慮する理由は、取り込むクロ
ック信号CLKZの立ち上がり前のセットアップ時間には外
部コマンド（ライトコマンド）は出力され外部コマンド
入力バッファ２２に入力されているからである。
【００９８】従って、時間DT1は、 DT1＝Td1＋Td5＋Td6−０．１５tCKL ＝２＋１＋０．５−１．５＝２．０ ナノ秒 となる。
【００９９】一方、外部コマンド入力バッファ２２にラ
イトコマンドの外部コマンドCOMが入力されてから、第
２のライトイネーブル信号WRTZに基づいてイネーブル信
号DSENZを出力するまでに要する時間DT2は、外部コマン
ド入力バッファ２２、外部コマンドラッチ回路２３、コ
マンドデコーダ２４、内部コマンドラッチ回路２５の各
遅延時間Td1，Td2，Td3，Td4，Td6の合計となる。即
ち、 DT2＝Td1＋Td2＋Td3＋Td4＋Td6 ＝２＋２＋２＋２＋０．５＝８．５ ナノ秒 従って、第１のライトイネーブル信号DSZに基づいてイ
ネーブル信号DSENZが出力される時間DT1（２．０ナノ
秒）のほうが、第２のライトイネーブル信号WRTZに基づ
いてイネーブル信号DSENZが出力される時間DT2（８．５
ナノ秒）より６．５ナノ秒短い。
【０１００】つまり、第１のライトイネーブル信号DSZ
は外部コマンド入力バッファ２２及びライトコマンド判
定回路２６を介して生成されるのに対して、第２のライ
トイネーブル信号WRTZは外部コマンド入力バッファ２
２、外部コマンドラッチ回路２３、コマンドデコーダ２
４及び内部コマンドラッチ回路２５を介して生成される
ため、通過する回路が多い分だけ第１のライトイネーブ
ル信号DSZは速くイネーブル合成回路２７に出力され
る。しかも、ライトコマンド判定回路２６は、図３から
明らかなように、アンド回路３１とインバータ回路３２
からなる非常に簡単な回路構成であるので、ライトコマ
ンド判定回路２６の遅延時間Td5は１ナノ秒と非常に短
くすることができる。
【０１０１】しかも、イネーブル合成回路２７も同様
に、図３から明らかなように、ノア回路３３からなる非
常に簡単な回路構成であるので、イネーブル合成回路２
７の遅延時間Td6も０．５ナノ秒と非常に短くすること
ができる。その結果、第１のライトイネーブル信号DSZ
に基づくイネーブル信号DSENZは、ライトコマンドの外
部コマンドCOMを外部装置から外部コマンド入力バッフ
ァ２２に入力されると、時間DT1（２．０ナノ秒）で前
記データ入力バッファ１１及びデータストローブ信号入
力バッファ１２に入力される。
【０１０２】従って、データ入力バッファ１１及びデー
タストローブ信号入力バッファ１２は、ライトコマンド
の外部コマンドCOMを外部装置から外部コマンド入力バ
ッファ２２に入力されると、時間DT1（２．０ナノ秒）
でＨレベルに立ち上がるイネーブル信号DSENZが入力さ
れる。つまり、前記第１保証時間Ta（５．５ナノ秒）、
第２保証時間Tb（５．５ナノ秒）より速くデータ入力バ
ッファ１１及びデータストローブ信号入力バッファ１２
に出力される。
【０１０３】次に上記のように構成したDDR SDRAMの特
徴を以下に記載する。 （１）本実施形態では、ライトコマンド判定回路２６及
びイネーブル合成回路２７を設けた。そして、ライトコ
マンド判定回路２６にて外部コマンド入力バッファ２２
から外部コマンドCOMを直接入力し、該外部コマンドCOM
がライトコマンドである場合には第１のライトイネーブ
ル信号DSZを直ちにイネーブル合成回路２７に出力す
る。イネーブル合成回路２７は、第１のライトイネーブ
ル信号DSZをイネーブル信号DSENZとして前記データ入力
バッファ１１及びデータストローブ信号入力バッファ１
２に出力するようにした。
【０１０４】つまり、ライトコマンド判定回路２６にて
外部コマンド入力バッファ２２から外部コマンドCOMを
直接入力しイネーブル信号DSENZとなる第１のライトイ
ネーブル信号DSZを生成した。従って、従来のように内
部コマンドラッチ回路がラッチした内部コマンドに基づ
いてイネーブル信号を生成するよりも速く出力すること
ができ、しかも、第１及び第２保証時間Ta，Tb（５．５
ナノ秒）より速い時間DT1（２．０ナノ秒）でデータ入
力バッファ１１及びデータストローブ信号入力バッファ
１２に出力することがてきる。その結果、各入力バッフ
ァ１１，１２と各データラッチ回路１３，１４は余裕を
もって活性化でき動作を保証することができる。
【０１０５】しかも、本実施形態では、３．５ナノ秒
（＝５．５−２．０）のマージンがあるため、クロック
信号CLKZの周波数をさらに上げても動作可能である。 （２）本実施形態では、ライトコマンドの外部コマンド
COMに基づいてイネーブル信号DSENZが生成される。従っ
て、従来のようにライトコマンドの外部コマンドが出力
される前のアクティブコマンドの外部コマンドに基づい
てイネーブル信号が生成されて各入力バッファと各デー
タラッチ回路が活性化されるのに比べて、各入力バッフ
ァ１１，１２と各データラッチ回路１３，１４は無駄な
動作はなくなり電流消費が低減される。
【０１０６】（３）本実施形態では、イネーブル合成回
路２７（オア回路３３）を設けた。そして、イネーブル
合成回路２７（オア回路３３）はライトコマンド判定回
路２６からの第１のライトイネーブル信号DSZの他に、
内部コマンドラッチ回路２５からの第２のライトイネー
ブル信号WRTZをイネーブル信号DSENZとして出力するよ
うにした。
【０１０７】従って、まだライト動作が完全に終了され
ていない状態で、ライトコマンドの外部コマンドCOMに
続く次の新たな別の外部コマンドCOMが入力された時、
第１のライトイネーブル信号DSZが消失しても、第２の
ライトイネーブル信号WRTZが出力されている。従って、
同第２のライトイネーブル信号WRTZに基づくイネーブル
信号DSENZに基づいてデータ入力バッファ１１及びデー
タストローブ信号入力バッファ１２は活性化されてい
る。その結果、ライト動作が完全に終了するまで確実に
動作を保証することができる。
【０１０８】（４）本実施形態では、ライトコマンド判
定回路２６はアンド回路３１とインバータ回路３２で構
成し、イネーブル合成回路２７はオア回路３３で構成し
た。つまり、ライトコマンド判定回路２６及びイネーブ
ル合成回路２７は非常に簡単な回路で構成したので、遅
延時間Td5，Td6を短くでき時間DT1の短縮化に貢献する
ことができるとともに、回路規模の大型化を抑制するこ
とができる。
【０１０９】尚、発明の実施の形態は、上記実施形態に
限定されるものではなく、以下のように実施してもよ
い。 ・前記実施形態では、ライトコマンド判定回路２６は外
部コマンド入力バッファ２２からの外部コマンドCOMを
入力し、同外部コマンドCOMがライトコマンドのときに
第１のライトイネーブル信号DSZを出力した。これを、
図５に示すように、ライトコマンド判定回路２６は外部
コマンドラッチ回路２３がラッチした外部コマンド入力
バッファ２２からの外部コマンドCOMを入力する。そし
て、ライトコマンド判定回路２６は外部コマンドラッチ
回路２３がラッチした外部コマンドCOMがライトコマン
ドのときに第１のライトイネーブル信号DSZをイネーブ
ル合成回路２７に出力するようにしている。
【０１１０】この場合には、ライトコマンド判定回路２
６に入力される外部コマンドCOMのタイミングは、外部
コマンドラッチ回路２３を介して入力される分だけ遅延
する。しかしながら、その遅延時間（ラッチ時間）Td2
は、上記実施形態の場合、２ナノ秒である。従って、外
部コマンド入力バッファ２２にライトコマンドの外部コ
マンドCOMが入力されてから、第１のライトイネーブル
信号DSZに基づいてイネーブル信号DSENZを出力するまで
に要する時間DT1は、外部コマンド入力バッファ２２、
外部コマンドラッチ回路２３、ライトコマンド判定回路
２６及びイネーブル合成回路２７の各遅延時間Td1，Td
2，Td5，Td6の合計である。即ち、 DT1＝Td1＋Td2＋Td5＋Td6 ＝２＋２＋１＋０．５＝５．５ ナノ秒 となる。
【０１１１】つまり、前記第１保証時間Ta（５．５ナノ
秒）、第２保証時間Tb（５．５ナノ秒）で、データ入力
バッファ１１及びデータストローブ信号入力バッファ１
２にイネーブル信号DSENZが出力されるため、上記実施
形態と同様に各入力バッファ１１，１２及び各データラ
ッチ回路１３，１４の動作は保証される。
【０１１２】従って、この場合も同様に無駄な動作はな
くなり電流消費を低減させることができる。尚、この場
合のライトコマンド判定回路２６及びイネーブル合成回
路２７も図３に示す回路と同じ回路構成となる。そし
て、ライトコマンド判定回路２６に入力される外部コマ
ンドCOMが外部コマンドラッチ回路２３から入力される
点が相違する。
【０１１３】・さらに、図２に示すライトコマンド判定
回路２６と、図５に示すコマンド判定回路２６をあわせ
もったライトデータ入力回路部に具体化してもよい。す
なわち、図６に示すように、外部コマンド入力バッファ
２２からの外部コマンドCOMを入力し同外部コマンドCOM
がライトコマンドのときに第１のライトイネーブル信号
DSZaを出力するライトコマンド判定回路２６ａと、外部
コマンドラッチ回路２３がラッチした外部コマンドCOM
を入力しそのラッチした外部コマンドCOMがライトコマ
ンドのときに第１のライトイネーブル信号DSZbを出力す
るライトコマンド判定回路２６ｂとを設ける。そして、
この２つの第１のライトイネーブル信号DSZa，DSZbを第
２のライトイネーブル信号WRTZとともにイネーブル合成
回路２７に出力するようにしている。
【０１１４】従って、この場合には、イネーブル信号DS
ENZがＨレベルに立ち上がる時間は、第１のライトイネ
ーブル信号DSZaに基づいて決定されるため前記実施形態
と同じになり、各入力バッファ１１，１２と各データラ
ッチ回路１３，１４は余裕をもって活性化でき動作を保
証することができる。
【０１１５】しかも、イネーブル信号DSENZは後続の第
１のライトイネーブル信号DSZbに基づいて生成し続ける
ため、第１のライトイネーブル信号DSZaが消失しても、
後続の第１のライトイネーブル信号DSZbによってイネー
ブル信号DSENZはＨレベルを保持し続ける。従って、第
２のライトイネーブル信号WRTZが出力されるまでに、第
１のライトイネーブル信号DSZaが消失してイネーブル信
号DSENZが一時的にＬレベルに立ち下がって各入力バッ
ファ１１，１２を誤動作させるといったことがない。
【０１１６】・図２、図５及び図６に示す実施形態で
は、イネーブル合成回路２７を介して第１のライトイネ
ーブル信号DSZ（DSZa，DSZb）をイネーブル信号DSENZと
して出力するようにした。これを、イネーブル合成回路
２７を介さずに直接にデータ入力バッファ１１及びデー
タストローブ信号入力バッファ１２に出力するようにし
てもよい。従って、データ入力バッファ１１及びデータ
ストローブ信号入力バッファ１２をさらに速く活性化さ
せることができる。
【０１１７】尚、この場合、第１のライトイネーブル信
号DSZ（DSZa，DSZb）と第２のライトイネーブル信号WRT
Zをワイヤードオアで結線することで、第２のライトイ
ネーブル信号WRTZをデータ入力バッファ１１及びデータ
ストローブ信号入力バッファ１２に直接入力することが
できる。
【０１１８】・前記実施形態では、第２のライトイネー
ブル信号WRTZもイネーブル信号DSENZとして出力するよ
うにした。第２のライトイネーブル信号WRTZを省略し、
第１のライトイネーブル信号DSZのみをイネーブル信号D
SENZとして実施してもよい。この場合には、データ入力
バッファ１１及びデータストローブ信号入力バッファ１
２がライト動作に必要な時間だけ活性させる必要からイ
ネーブル信号DSENZ（第１のライトイネーブル信号DSZ）
を一定時間保持する保持回路を設ける必要がある。
【０１１９】従って、この場合にも前記実施形態と同様
な効果を有するとともに、イネーブル合成回路２７が不
要になることからデータ入力バッファ１１及びデータス
トローブ信号入力バッファ１２をさらに速く活性化させ
ることができる。
【０１２０】・前記実施形態では、DDR SDRAMに具体化
したが、これをライトコマンドに対してデータ入力バッ
ファ１１及びデータストローブ信号入力バッファ１２を
活性化させるDRAM等、その他の半導体記憶装置に応用し
てもよい。
【０１２１】
【発明の効果】請求項１に記載の発明によれば、予め前
もってデータ入力バッファを活性化させておく必要がな
く、ライトコマンドの外部コマンドが入力された後であ
ってもデータ入力バッファを活性化させ動作保証するこ
とができるとともに、消費電力の低減を図ることができ
る。
【０１２２】請求項２に記載の発明によれば、外部コマ
ンドがライトコマンド以外にコマンドに移ってライトコ
マンド判定回路に基づくライトイネーブル信号が消失し
ても、第２のライトイネーブル信号が出力されているこ
とから、ライト動作が完全に終了するまで確実にデータ
入力バッファの動作を保証することができる。
【０１２３】請求項３に記載の発明によれば、消費電力
の低減を図ることができ、ライト動作が完全に終了する
まで確実にその動作を保証することができる。請求項４
及び５に記載の発明によれば、動作保証することができ
るとともに、消費電力の低減を図ることができる。
【０１２４】請求項６に記載の発明によれば、消費電力
の低減を図ることができるとともに、ライトデータの高
速処理を可能にすることができる。請求項７乃至９に記
載の発明によれば、予め前もってクロック信号入力バッ
ファ及びデータ入力バッファを活性化させておく必要が
なく、ライトコマンドの外部コマンドが入力された後で
あってもクロック信号入力バッファ及びデータ入力バッ
ファを活性化させ動作保証することができるとともに、
消費電力の低減を図ることができる。
【０１２５】請求項１０に記載の発明によれば、ライト
動作が完全に終了するまで確実にクロック信号入力バッ
ファ及びデータ入力バッファの動作を保証することがで
きるとともに、消費電力の低減を図ることができる。
【０１２６】請求項１１及び１２に記載の発明によれ
ば、動作保証することができるとともに、消費電力の低
減を図ることができる。請求項１３に記載の発明によれ
ば、消費電力の低減を図ることができるとともに、ライ
トデータの高速処理を可能にすることがてきる。
【０１２７】請求項１４に記載の発明によれば、簡単な
回路構成でより速いイネーブル信号を生成することがで
きる。
【図面の簡単な説明】
【図１】DDR SDRAMの概略を説明するためのブロック図
【図２】DDR SDRAMのライトデータ入力回路部を説明す
るための要部ブロック図
【図３】判定回路とイネーブル信号生成回路を説明する
ための回路図
【図４】データ入力バッファを説明するための回路図
【図５】別例のライトデータ入力回路部を説明するため
の要部ブロック図
【図６】別例のライトデータ入力回路部を説明するため
の要部ブロック図
【図７】従来のDDR SDRAMのライトデータ入力回路部を
説明するための要部ブロック図
【図８】ライトコマンドにおけるクロック信号とデータ
ストローブ信号のタイミングを示すタイミングチャート
図
【符号の説明】
１ クロックバッファ回路部 ２ コマンドデコーダ回路部 ４ 入出力データ回路部 １１ データ入力バッファ １２ データストローブ信号入力バッファ １３ 第１データラッチ回路 １４ 第２データラッチ回路 ２１ クロック入力バッファ ２２ 外部コマンド入力バッファ ２３ 外部コマンドラッチ回路 ２４ コマンドデコーダ ２５ 内部コマンドラッチ回路 ２６，２６ａ，２６ｂ ライトコマンド判定回路 ２７ イネーブル合成回路 DSENZ イネーブル信号 DSZ 第１のライトイネーブル信号 WRTZ 第２のライトイネーブル信号 CLKZ クロック信号 COM 外部コマンド DQS データストローブ信号DQS DQ0〜DQ7，DQ ライトデータ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH03 JJ03 JJ24 KB35 KB82 KB92 NN03 PP07 5B024 AA01 AA15 BA21 BA25 CA07 CA11 CA27

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 コマンド入力バッファを介して入力さ
    れる外部コマンドを第１のクロック信号に同期して外部
    コマンドラッチ回路にラッチしそのラッチした外部コマ
    ンドをデコーダにてデコードするとともに、データ入力
    バッファを介して入力されるライトデータを第２のクロ
    ック信号に同期してデータラッチ回路にラッチするよう
    にした半導体記憶装置において、 前記デコード前の外部コマンドを入力し、該外部コマン
    ドがライトコマンドかどうか判定し、ライトコマンドで
    あるとき、前記データ入力バッファを活性化させるため
    のイネーブル信号を生成するライトコマンド判定回路を
    設けたことを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１に記載の半導体記憶装置にお
    いて、 前記デコーダにてデコードしたデコード後のコマンドを
    入力し、該コマンドがライトコマンドかどうか判定し、
    ライトコマンドであるとき、前記データ入力バッファを
    活性化させるための第２のイネーブル信号を生成するラ
    イトイネーブル信号生成回路を設けたことを特徴とする
    半導体記憶装置。
  3. 【請求項３】 請求項１及び２のいずれか１に記載の
    半導体記憶装置において、 前記第２のクロック信号を入力し、同第２のクロック信
    号を前記データラッチ回路のラッチ信号として出力する
    クロック信号入力バッファを備え、 そのクロック信号入力バッファは前記イネーブル信号に
    基づいて活性化されるようにしたことを特徴とする半導
    体記憶装置。
  4. 【請求項４】 請求項１乃至３のいずれか１に記載の
    半導体記憶装置において、 前記データラッチ回路のラッチ動作に使用される第２の
    クロック信号は、データサンプリングクロック信号であ
    って、少なくとも前記ライトコマンドである外部コマン
    ドが第１のクロック信号にてラッチされた後に出力され
    るようにしたことを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項１乃至３のいずれか１に記載の
    半導体記憶装置において、 前記データラッチ回路のラッチ動作に使用される第２の
    クロック信号は、データサンプリングクロック信号であ
    って、少なくとも前記ライトコマンドである外部コマン
    ドが入力された後に出力されるようにしたことを特徴と
    する半導体記憶装置。
  6. 【請求項６】 請求項４又は５に記載の半導体記憶装
    置において、 前記データラッチ回路は第１データラッチ回路と第２デ
    ータラッチ回路とからなり、 第１データラッチ回路は前記データサンプリングクロッ
    ク信号の立ち上がりに基づいてデータ入力バッファから
    のライトデータをラッチし、 第２データラッチ回路は前記データサンプリングクロッ
    ク信号の立ち下がり基づいてデータ入力バッファからの
    ライトデータをラッチするようにしたことを特徴とする
    半導体記憶装置。
  7. 【請求項７】 外部コマンドを入力する外部コマンド
    入力バッファと、 前記外部コマンド入力バッファが入力した外部コマンド
    を第１のクロック信号に同期してラッチする外部コマン
    ドラッチ回路と、 前記外部コマンドラッチ回路がラッチした外部コマンド
    をデコードして内部コマンドとして出力するコマンドデ
    コーダと、 前記コマンドデコーダがデコードした内部コマンドをラ
    ッチする内部コマンドラッチ回路と、 第２のクロック信号を入力しラッチ信号として出力する
    クロック信号入力バッファと、 ライトデータを入力するデータ入力バッファと、 前記データ入力バッファが入力したライトデータをラッ
    チ信号に同期してラッチするデータラッチ回路とを備え
    た半導体記憶装置において、 少なくとも前記コマンドデコーダにてデコードされる前
    の外部コマンドを入力し該外部コマンドがライトコマン
    ドかどうか判定し、ライトコマンドであるとき、前記ク
    ロック信号入力バッファ及びデータ入力バッファを活性
    化するイネーブル信号を生成するライトコマンド判定回
    路を設けたことを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項７に記載の半導体記憶装置にお
    いて、 前記ライトコマンド判定回路は、前記外部コマンド入力
    バッファから出力される外部コマンドを入力し判定する
    ことを特徴とする半導体記憶装置。
  9. 【請求項９】 請求項７に記載の半導体記憶装置にお
    いて、 前記ライトコマンド判定回路は、前記外部コマンドラッ
    チ回路がラッチした外部コマンドを入力し判定すること
    を特徴とする半導体記憶装置。
  10. 【請求項１０】 請求項７乃至９のいずれか１に記載
    の記載の半導体記憶装置において、 前記内部コマンドラッチ回路は、内部コマンドがライト
    コマンドであるとき、クロック信号入力バッファ及びデ
    ータ入力バッファを活性化する第２のイネーブル信号を
    生成することを特徴とする半導体記憶装置。
  11. 【請求項１１】 請求項７乃至１０のいずれか１に記
    載の半導体記憶装置において、 前記データラッチ回路のラッチ動作に使用される第２の
    クロック信号は、データサンプリングクロック信号であ
    って、少なくとも前記ライトコマンドである外部コマン
    ドが第１のクロック信号にてラッチされた後に出力され
    るようにしたことを特徴とする半導体記憶装置。
  12. 【請求項１２】 請求項７乃至１０のいずれか１に記
    載の半導体記憶装置において、 前記データラッチ回路のラッチ動作に使用される第２の
    クロック信号は、データサンプリングクロック信号であ
    って、少なくとも前記ライトコマンドである外部コマン
    ドが入力された後に出力されるようにしたことを特徴と
    する半導体記憶装置。
  13. 【請求項１３】 請求項１１又は１２に記載の半導体
    記憶装置において、 前記データラッチ回路は第１データラッチ回路と第２デ
    ータラッチ回路とからなり、 第１データラッチ回路は前記データサンプリングクロッ
    ク信号の立ち上がりに基づいてデータ入力バッファから
    のライトデータをラッチし、 第２データラッチ回路は前記データサンプリングクロッ
    ク信号の立ち下がり基づいてデータ入力バッファからの
    ライトデータをラッチするようにしたことを特徴とする
    半導体記憶装置。
  14. 【請求項１４】 請求項７に記載の半導体記憶装置に
    おいて、 ライトコマンド判定回路は、オア回路にて構成したこと
    を特徴とする半導体記憶装置。
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