JP4216415B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、動作を指示するコマンドの入力後に当該コマンドの実行に利用される情報が供給される半導体装置における前記情報の入力技術に関し、例えば、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）動作可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
動作の高速化に伴ってＳＤＲＡＭなどの外部インタフェースもＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｔｒａｎｃｅｉｖｅｒ Ｌｏｇｉｃ）のような小振幅信号インタフェースに移りつつある。前記ＳＳＴＬ仕様のインタフェースの入力バッファにはカレントミラー負荷を備えた差動増幅回路が広く採用されている。差動増幅回路は活性状態において常時貫通電流が流れるので、相補型ＭＯＳ回路で成るＣＭＯＳ入力バッファに比べて電力消費が大きくなるが、微小信号を高速に入力することができる。
【０００３】
ＳＤＲＡＭのような同期式メモリは、その動作タイミングが外部からのシステムクロック信号のような外部クロック信号に基づいて制御される。この種の同期式メモリは、外部クロック信号の利用によって内部動作のタイミング設定が比較的容易となり、比較的高速動作が可能となる、という特徴を持つ。
【０００４】
ここで、ＳＤＲＡＭとしては、データの入力及び出力が外部クロック信号の立ち上りエッジに同期されて行われるいわゆるＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）形式のＳＤＲＡＭと、データの入力及び出力が外部クロック信号の立ち上りエッジ及び立ち下がりエッジの双方に同期して行われる所謂ＤＤＲ形式のＳＤＲＡＭとが知られている。
【０００５】
ＳＤＲ形式のＳＤＲＡＭとＤＤＲ形式のＳＤＲＡＭとは、書込みデータの入力タイミング制御が相違されている。ＳＤＲ形式のＳＤＲＡＭにおいては、外部からの書込み動作の指示と同じクロック信号周期において外部からのデータの供給が規定される。したがって、バンクアクティブコマンドに続くライトコマンドによってライト動作が指示されると同時にライトデータが供給されるから、ライトコマンドを受け付けた後にデータ入力バッファを活性化していたのでは、ライトコマンドと共にクロック信号に同期して供給される書込みデータの入力が間に合わない。これにより、データ入力バッファは、ロウアドレス系の動作を指示するバンクアクティブコマンドを受け付けた時点で、活性化される。
【０００６】
これに対してＤＤＲ形式のＳＤＲＡＭにおいては外部からの書込み動作の指示が行われたクロック信号周期の後のクロック信号周期から、データストローブ信号に同期する外部からのデータの供給が規定されている。データストローブ信号はデータ出力にも利用され、そのようなデータストローブ信号を用いることにより、メモリボード上の夫々のＳＤＲＡＭに対してデータの伝播遅延とデータストローブ信号の伝播遅延とを適当に設定しておくことにより、メモリボード上でのメモリコントローラからＳＤＲＡＭへの遠近に依存するデータアクセス時間のばらつきを小さくすることが比較的簡単になる。
【０００７】
【発明が解決しようとする課題】
本発明者はＤＤＲ形式のＳＤＲＡＭにおけるデータ入力バッファの活性化制御に付いて検討した。これによれば、ＤＤＲ形式のＳＤＲＡＭにおいてもＳＤＲ形式と同様に、バンクアクティブコマンドに応答してデータ入力バッファを活性化してしまうと、その後、例えばプリチャージコマンドが受け付けられるまでデータ入力バッファが活性状態に維持され、バンクアクティブコマンドからライトコマンドが発行されるまでの間、データ入力バッファで無駄な電力を消費することが、本発明者によって明らかにされた。また、バンクアクティブコマンドの後に、ライトコマンドが発行されるとは限らず、リードコマンドしか発行されなかった場合には、データ入力バッファの活性状態は、結果として、全く無駄になり、それによる電力消費も完全に無駄であることが本発明者によって明らかにされた。特に、ＤＤＲ−ＳＤＲＡＭのデータ入力バッファのＳＳＴＬインタフェースを採用することがＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で規定されており、これに準拠するような場合を考慮すれば、ＳＳＴＬインタフェースにおける入力バッファの活性化制御タイミングはＤＤＲ−ＳＤＲＡＭの低消費電力を図る上で大きな要素になることが本発明者によって見出された。
【０００８】
本発明の目的は、データ入力バッファなどの外部インタフェースバッファによる電力消費を低減可能な半導体装置を提供することにある。
【０００９】
本発明の別の目的は、低消費電力を企図したＤＤＲ形式のＳＤＲＡＭに好適な半導体装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、メモリ部への書込みデータを入力可能なデータ入力バッファを有する半導体装置において、前記メモリ部に対する書込み動作の指示を受けた後に、データ入力バッファを非活性状態から活性状態に変化させる。
【００１３】
前記半導体装置は、特に制限されないが、複数個のメモリセルに対するデータの書込み動作及び前記メモリセルからのデータ読み出し動作を、クロック信号に応答して行なうクロック同期式の半導体装置、例えば、ＳＤＲＡＭである。
【００１４】
前記データ入力バッファは、例えばＳＳＴＬ規格に準拠したインタフェース仕様を有する差動入力バッファであり、当該バッファはそのパワースイッチのオン状態によって活性状態にされ、オフ状態によって非活性状態にされる。前記差動入力バッファに代表される入力バッファは、その活性状態において貫通電流を流し、小振幅入力信号の微小な変化にも即座に追従して入力信号を後段に伝達可能にされる。
【００１５】
そのような入力バッファは前記メモリ部に対する書込み動作の指示を受けて初めて活性状態にされるから、書き込み動作が指示される前に予めデータ入力バッファが活性状態にされて消費される無駄な電力消費が低減される。
【００１６】
前記半導体装置の好適な例であるＳＤＲＡＭの場合、メモリセルに対するデータ書き込み動作及びデータ読み出し動作を制御する制御回路は、カラムアドレスによるビット線を指定したデータ書込み動作がライトコマンドによって指示され、ロウアドレスによるワード線選択動作がバンクアクティブコマンドによって指示され、カラムアドレスによるビット線を指定したデータ読み出し動作がリードコマンドによって指示され、ワード線の初期化がプリチャージコマンドによって指示されるされるものであり、このライトコマンドを受け付けた後に、前記データ入力バッファを非活性状態から活性状態に変化させ、前記バンクアクティブコマンド又はリードコマンドを受け付けても非活性状態のデータ入力バッファの状態を不変とする。このように、バンクアクティブコマンドやリードコマンドによる指示ではデータ入力バッファを活性化しないから、バンクアクティブの後、全くライトコマンドが指示され無ければ、データ入力バッファでは何ら無駄な電力消費は行われない。
【００１７】
半導体装置がＤＤＲ形式のＳＤＲＡＭのように、ライトコマンドによる書き込み動作の指示が行われた前記クロック信号周期の後のクロック信号周期からのデータストローブ信号に同期するデータの供給が規定されている場合、半導体装置は、例えば、前記データ入力バッファの次段にデータラッチ回路を有し、前記データストローブ信号に同期して供給されるデータを、前記データラッチ回路が、前記データストローブ信号に同期してラッチする。半導体装置におけるそのようなデータ入力仕様は、一つの観点からすれば、クロック同期の書き込みコマンドによる書き込み動作の指示の後にデータ入力バッファを活性化しても書き込みデータの入力取りこぼしが発生しないことを保証する。
【００１８】
ＤＤＲ形式のＳＤＲＡＭのように、クロック信号に同期したデータストローブ信号の立ち上がり及び立ち下がりの両方のエッジに夫々同期してデータの入出力を可能にする場合、前記データラッチ回路は、例えば、前記データストローブ信号の立ち上がり及び立ち下がりの各変化に同期して前記データ入力バッファに入力されたデータを順次ラッチして前記データストローブ信号の１サイクル以上を単位に前記メモリセルに並列に供給可能とする。更に具体的な態様のデータラッチ回路は、前記データ入力バッファから入力されたデータを前記データストローブ信号の立ち上がり変化に同期してラッチする第１のデータラッチ回路と、前記データ入力バッファから入力されたデータを前記データストローブ信号の立ち下がり変化に同期してラッチする第２のデータラッチ回路と、前記第１のデータラッチ回路にラッチされたデータを前記データストローブ信号の立ち下がり変化に同期してラッチする第３のデータラッチ回路とを有し、前記第２のデータラッチ回路及び第３のデータラッチ回路の出力を並列させて前記メモリ部に供給可能とするものである。
【００１９】
一旦書き込みデータがデータ入力バッファから内部に取り込まれれば、未だ書き込み動作が完了されていなくても、最早データ入力バッファを活性状態に保つ必然性は無い。したがって、データ入力バッファの低消費電力を最優先とするなら、書込みコマンドによる書込み動作の最後の書込みデータが前記第２及び第３のデータラッチ回路にラッチされるのを待って、前記データ入力バッファを活性状態から非活性状態へ遷移させてもよい。この制御はデータストローブ信号に同期させて行うことができるが、データストローブ信号に対する書き込みデータのセットアップ・ホールドタイムとの関係が不所望に変動するような場合にも書き込み動作の信頼性を維持させようとするならば、書込みコマンドによる書込み動作の終了に同期させて、前記データ入力バッファを活性状態から非活性状態に遷移させるようにすればよい。
【００２０】
前記データ入力バッファと同様の観点に立った入力バッファ制御はアドレス入力バッファ等にも適用することができる。例えば、複数個のアドレス入力端子と、前記複数個のアドレス入力端子に対応して設けられる複数個のアドレス入力バッファと、クロック信号を受けるクロック端子と、選択端子がワード線に接続されデータ入出力端子がビット線に接続された複数個のメモリセルと、前記メモリセルに対するデータ書込み動作及びデータ読み出し動作をクロック信号に同期させて制御する制御回路と、を含む半導体装置を一例とすれば、前記制御回路は、ロウアドレスによるワード線選択動作がバンクアクティブコマンドによって指示され、カラムアドレスによるビット線を指定したデータ読み出し動作がリードコマンドによって指示され、カラムアドレスによるビット線を指定したデータ書込み動作がライトコマンドによって指示され、ワード線の初期化がプリチャージコマンドによって指示され、前記バンクアクティブコマンド、前記リードコマンド又は前記ライトコマンドを受け付けた後に、前記アドレス入力バッファを非活性状態から活性状態に変化させ、その後、前記クロック信号に同期する一定サイクル期間の経過を待ってアドレス入力バッファを活性状態から非活性状態に変化させればよい。
【００２１】
【発明の実施の形態】
《ＤＤＲ−ＳＤＲＡＭの概要》
図１には本発明に係る半導体装置の一例としてＤＤＲ形式のＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が示される。同図に示されるＤＤＲ−ＳＤＲＡＭは、特に制限されないが、公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成されている。
【００２２】
ＤＤＲ−ＳＤＲＡＭ１は、特に制限されないが、４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有する。図示を省略するが、夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は、特に制限されないが、夫々４個のメモリマットを有し、各メモリマットは、２個のメモリアレイによって構成される。一方のメモリアレイはカラムアドレス信号の最下位ビットが論理値“０”に応ずるデータの格納領域に割当てられ、他方のメモリアレイはカラムアドレス信号の最下位ビットが論理値“１”に応ずるデータの格納領域に割当てられる。メモリバンクのメモリマット及びメモリアレイの分割構造は上記には制限されず、それ故、本明細書では、特に注釈をしない限り、個々のメモリバンクは夫々１個のメモリマットから構成されている如く説明する。
【００２３】
前記夫々のメモリバンクＢＮＫ０〜ＢＮＫ３のメモリマットは、マトリクス配置されたダイナミック型のメモリセルＭＣを備え、図に従えば、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補ビット線ＢＬ，ＢＬの一方のビット線ＢＬに結合される。同図にはワード線ＷＬと相補ビット線ＢＬは一部だけが代表的に示されているが、実際にはマトリクス状に多数配置され、センスアンプを中心とした折り返しビット線構造を有している。
【００２４】
前記メモリバンクＢＮＫ０〜ＢＮＫ３毎に、ロウデコーダＲＤＥＣ０〜ＲＤＥＣ３、データ入出力回路ＤＩＯ０〜ＤＩＯ３、カラムデコーダＣＤＥＣ０〜ＣＤＥＣ３が設けられている。
【００２５】
上記メモリマットのワード線ＷＬは、メモリバンクＢＮＫ０〜ＢＮＫ３毎に設けられたロウデコーダＲＤＥＣ０〜ＲＤＥＣ３によるロウアドレス信号のデコード結果に従って選ばれて選択レベルに駆動される。
【００２６】
前記データ入出力回路ＤＩＯ０〜ＤＩＯ３は、センスアンプ、カラム選択回路、及びライトアンプを有する。センスアンプは、メモリセルＭＣからのデータ読出しによって夫々の相補ビット線ＢＬ，ＢＬに現れる微小電位差を検出して増幅する増幅回路である。前記カラム選択回路は、相補ビット線ＢＬ，ＢＬを選択して相補共通データ線のような入出力バス２に導通させるためのスイッチ回路である。カラム選択回路はカラムデコーダＣＤＥＣ０〜ＣＤＥＣ３のうち対応するものによるカラムアドレス信号のデコード結果に従って選択動作される。ライトアンプは書き込みデータに従って、カラムスイッチ回路を介して相補ビット線ＢＬ，ＢＬを差動増幅する回路である。
【００２７】
前記入出力バス２にはデータ入力回路３及びデータ出力回路４が接続される。データ入力回路３は書込みモードにおいて外部から供給される書込みデータを入力して前記入出力バス２に伝達する。前記データ出力回路４は、読み出しモードにおいてメモリセルＭＣから入出力バス２に伝達された読み出しデータを入力して外部に出力する。前記データ入力回路３の入力端子と前記データ出力回路４の出力端子は、特に制限されないが、１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５に結合される。便宜上、ＳＤＲＡＭ１が外部と入出力するデータにもＤＱ０〜ＤＱ１５の参照符号を付して説明することがある。
【００２８】
ＤＤＲ−ＳＤＲＡＭ１は、特に制限されないが、１５ビットのアドレス入力端子Ａ０〜Ａ１４を有する。アドレス入力端子Ａ０〜Ａ１４はアドレスバッファ５に結合される。前記アドレスバッファ５にマルチプレクス形態で供給されるアドレス情報の内、ロウアドレス信号ＡＸ０〜ＡＸ１２はロウアドレスラッチ６に、カラムアドレス信号ＡＹ０〜ＡＹ１１はカラムアドレスラッチ７に、バンク選択信号とみなされるバンクセレクト信号ＡＸ１３、ＡＸ１４はバンクセレクタ８に、そして、モードレジスタ設定情報Ａ０〜Ａ１４はモードレジスタ９に、供給される。
【００２９】
４個のメモリバンクＢＮＫ０〜ＢＮＫ３は２ビットのバンク選択信号ＡＸ１３，ＡＸ１４の論理値にしたがってバンクセレクタ８で動作が選択される。即ち、動作が選択されたメモリバンクだけがメモリ動作可能にされる。例えば、センスアンプ、ライトアンプ、及びカラムデコーダ等は動作が非選択のメモリバンクでは活性化されない。
【００３０】
ロウアドレスラッチ６にラッチされたロウアドレス信号ＡＸ０〜ＡＸ１２はロウアドレスデコーダＲＤＥＣ０〜ＲＤＥＣ３に供給される。
【００３１】
カラムアドレスラッチ７にラッチされたカラムアドレス信号ＡＹ０〜ＡＹ１１は、カラムアドレスカウンタ１０にプリセットされて前記カラムアドレスデコーダＣＤＥＣ０〜ＣＤＥＣ３に供給される。連続的なメモリアクセスであるバーストアクセスが指示されている場合、その連続回数（バースト数）分だけ、カラムアドレスカウンタ１０がインクリメント動作されて、カラムアドレス信号が内部で生成される。
【００３２】
リフレッシュカウンタ１１は記憶情報のリフレッシュ動作を行なうロウアドレスを自ら生成するアドレスカウンタである。リフレッシュ動作が指示されたとき、リフレッシュカウンタ１１から出力されるロウアドレス信号に従ってワード線ＷＬが選択されて記憶情報のリフレッシュが行なわれる。
【００３３】
制御回路１２は、特に制限されないが、クロック信号ＣＬＫ、ＣＬＫｂ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂはそれが付された信号がローイネーブルの信号又はレベル反転信号であることを意味する）、カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡＳｂ、ライトイネーブル信号ＷＥｂ、データマスク信号ＤＭＵ，ＤＭＬ、及びデータストローブ信号ＤＱＳなどの外部制御信と共に、モードレジスタ９から所定の情報が入力される。ＤＤＲ−ＳＤＲＡＭ１の動作はそれら入力信号の状態の組み合わせによって規定されるコマンドで決定され、制御回路１２は、そのコマンドで指示される動作に応じた内部タイミング信号を形成するための制御ロジックを有する。
【００３４】
クロック信号ＣＬＫ、ＣＬＫｂはＳＤＲＡＭのマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。
【００３５】
チップセレクト信号ＣＳｂはそのローレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号がハイレベルのとき（チップ非選択状態）その他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。
【００３６】
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００３７】
クロックイネーブル信号ＣＫＥはパワーダウンモード及びセルフリフレッシュモードのコントロール信号であり、パワーダウンモード（ＳＤＲＡＭにおいてデータリテンションモードでもある）とする場合にはクロックイネーブル信号ＣＫＥはローレベルとされる。
【００３８】
データマスク信号ＤＭＵ，ＤＭＬは入力した書込みデータに対するバイト単位のマスクデータであり、データマスク信号ＤＭＵのハイレベルは書込みデータの上位バイトによる書込み抑止を指示し、データマスク信号ＤＭＬのハイレベルは書込みデータの下位バイトによる書込み抑止を指示する。
【００３９】
前記データストローブ信号ＤＱＳは書込み動作時にライトストローブ信号として外部から供給される。即ち、クロック信号ＣＬＫに同期して書き込み動作が指示されたとき、その指示が行われた前記クロック信号周期の後のクロック信号周期からのデータストローブ信号ＤＱＳに同期するデータの供給が規定されている。読み出し動作時には前記データストローブ信号ＤＱＳはリードストローブ信号として外部に出力される。即ち、データの読み出し動作では読み出しデータの外部出力に同期してデータストローブ信号が変化される。そのためにＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路１３及びＤＱＳ出力バッファ１４が設けられている。ＤＬＬ回路１３は、半導体装置１が受けるクロック信号ＣＬＫとデータ出力回路４によるデータの出力タイミングを同期させるために、データ出力動作制御用のクロック信号（リード動作時におけるデータストローブ信号ＤＱＳと同相の制御クロック信号）１５の位相を整えるものである。ＤＬＬ回路１３は、特に制限されないが、レプリカ回路技術と、位相同期技術とによって、内部回路の信号伝播遅延時間特性を補償し得る内部クロック信号１５を再生し、これにより、内部クロック信号１５に基づいて出力動作されるデータ出力回路４は、外部クロック信号ＣＬＫに確実に同期したタイミングでデータを出力することが可能とされる。ＤＱＳバッファ１４は前記内部クロック信号１５と同相でデータストローブ信号ＤＱＳを外部に出力する。
【００４０】
前記ロウアドレス信号（ＡＸ０〜ＡＸ１２）は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンド（アクティブコマンド）サイクルにおけるアドレス入力端子Ａ０〜Ａ１２のレベルによって定義される。このアクティブコマンドサイクルにおいて、アドレス入力端子Ａ１３、Ａ１４から入力される信号ＡＸ１３，ＡＸ１４はバンク選択信号とみなされ、Ａ１３＝Ａ１４＝“０”のときはバンクＢＮＫ０、Ａ１３＝“１”，Ａ１４＝“０”のときはバンクＢＮＫ１、Ａ１３＝“０”，Ａ１４＝“１”のときはバンクＢＮＫ２、Ａ１３＝“１”，Ａ１４＝“１”のときはバンクＢＮＫ３が選択される。このようにして選択されたメモリバンクはリードコマンドによるデータ読み出し、ライトコマンドによるデータ書込み、プリチャージコマンドによるプリチャージの対象にされる。
【００４１】
前記カラムアドレス信号（ＡＹ０〜ＡＹ１１）は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のカラムアドレス・リードコマンド（リードコマンド）サイクル、カラムアドレス・ライトコマンド（ライトコマンド）サイクルにおける端子Ａ０〜Ａ１１のレベルによって定義される。これによって指定されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００４２】
ＤＤＲ−ＳＤＲＡＭ１には、特に制限されないが、以下の〔１〕〜〔９〕等のコマンドが予め規定されている。
【００４３】
〔１〕モードレジスタセットコマンドは、上記モードレジスタ９をセットするためのコマンドである。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１４を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシー、バーストタイプなどとされる。設定可能なバーストレングスは、特に制限されないが、２，４，８，とされ、設定可能なＣＡＳレイテンシーは、特に制限されないが、２，２．５とされる。
【００４４】
上記ＣＡＳレイテンシーは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてＣＡＳｂの立ち下がりからデータ出力回路４の出力動作までにクロック信号ＣＬＫの何サイクル分を費やすかを指定するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それをクロック信号ＣＬＫの使用周波数に応じて設定するためのものである。換言すれば、周波数の高いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に大きな値に設定し、周波数の低いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に小さな値に設定する。
【００４５】
〔２〕ロウアドレスストローブ・バンクアクティブコマンは、ロウアドレスストローブの指示とＡ１３、Ａ１４によるメモリバンクの選択を有効にするコマンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル（“０”）、ＣＡＳｂ，ＷＥｂ＝ハイレベル（“１”）によって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号とされ、Ａ１３，Ａ１４に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のようにクロック信号ＣＬＫの立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルが夫々対応する相補データ線に導通される。
【００４６】
〔３〕カラムアドレス・リードコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ１０にプリセットされる。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、クロック信号ＣＬＫに同期してカラムアドレスカウンタ１０から出力されるアドレス信号に従って、例えば３２ビット単位で順次メモリバンクで選択され、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに同期して１６ビット単位で外部に連続的に出力される。連続的に読出されるデータ数（ワード数）は上記バーストレングスによって指定された個数とされる。また、データ出力回路４からのデータ読出し開始は上記ＣＡＳレイテンシーで規定されるクロック信号ＣＬＫのサイクル数を待って行われる。
【００４７】
〔４〕カラムアドレス・ライトコマンドは、ライト動作の態様としてモードレジスタ９にバーストライトが設定されているときに当該バーストライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、バーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、ＣＳｂ，ＣＡＳｂ，ＷＥｂ，＝ロウレベル、ＲＡＳｂ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ１０に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシーの設定はなく、ライトデータの取り込は、当該カラムアドレス・ライトコマンドサイクルからクロック信号ＣＬＫの１サイクル遅れてデータストローブ信号ＤＱＳに同期して開始される。
【００４８】
〔５〕プリチャージコマンドは、Ａ１３，Ａ１４によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、ＣＳｂ，ＲＡＳｂ，ＷＥｂ，＝ロウレベル、ＣＡＳｂ＝ハイレベルによって指示される。
【００４９】
〔６〕オートリフレッシュコマンドは、オートリフレッシュを開始するために必要とされるコマンドであり、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ＝ロウレベル、ＷＥｂ，ＣＫＥ＝ハイレベルによって指示される。これによるリフレッシュ動作はＣＢＲリフレッシュと同様である。
【００５０】
〔７〕セルフリフレッシュエントリコマンドが設定されると、ＣＫＥがローレベルにされている間、セルフリフレッシュ機能が働き、その間、外部からリフレッシュの指示を与えなくても自動的に所定のインターバルでリフレッシュ動作が行なわれる。
【００５１】
〔８〕バーストストップ・コマンドは、バーストリード動作を停止させるために必要なコマンドであり、バーストライト動作では無視される。このコマンドは、ＣＡＳｂ，ＷＥｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ＝ハイレベルによって指示される。
【００５２】
〔９〕ノーオペレーションコマンドは、実質的な動作を行わないことを指示するコマンドであり、ＣＳｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ハイレベルによって指示される。
【００５３】
ＤＤＲ−ＳＤＲＡＭ１においては、一つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作に何等影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。即ち、バンクアクティブコマンドなどによって指定されるロウアドレス系動作とカラムアドレス・ライトコマンドなどによって指定されるカラムアドレス系動作とは、相違するメモリバンク間で並列可能になっている。したがって、データ入出力端子ＤＱ０〜ＤＱ１５においてデータが衝突しない限り、処理が終了していないコマンドの実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予じめ開始させることが可能である。
【００５４】
以上の説明より明らかなように、ＤＤＲ−ＳＤＲＡＭ１は、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの両エッジに同期したデータ入出力が可能にされ、クロック信号ＣＬＫに同期してアドレス、制御信号を入出力できるため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵する高速で動作させることが可能であり、また、選択された１本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ１０で順次カラム系の選択状態を切換えていって複数個のデータを連続的にリード又はライトできる。
【００５５】
《ＳＳＴＬインタフェース》
前記ＤＤＲ−ＳＤＲＡＭ１において、特に制限されないが、上記のクロック信号ＣＬＫ、反転クロック信号ＣＬＫｂ、クロックイネーブル信号ＣＫＥ、チップ選択信号ＣＳｂ、ＲＡＳ信号ＲＡＳｂ、ＣＡＳ信号ＣＡＳｂ、ライトイネーブル信号ＷＥｂ、アドレス入力信号Ａ０〜Ａ１４、データマスク信号ＤＭ、及びデータストローブ信号ＤＱＳを受ける入力バッファ、前記データ入力回路３のデータ入力バッファ、データ出力回路４のデータ出力バッファのインタフェースは例えば公知のＳＳＴＬ２（クラスＩＩ）規格に準拠される。
【００５６】
図２にはＳＳＴＬ２（クラスＩＩ）の回路構成例が示される。特性インピーダンス５０Ωの伝送線２０は基準電圧ＶＲＥＦでプルアップされ、例えばメモリコントローラやＳＤＲＡＭなどに接続され、ＳＤＲＡＭの入力バッファは差動入力バッファ２１とされ、差動入力の一方に伝送線２０が結合され、他方に基準電圧ＶＲＥＦが印加され、イネーブル信号ＤＩＥでパワースイッチ２２が活性化制御される。電源電圧ＶＤＤは例えば３．３Ｖ、回路の接地電圧ＶＳＳは０Ｖである。出力バッファは電源電圧ＶＤＤＱ＝２．５Ｖと接地電圧ＶＳＳとを動作電源とするＣＭＯＳインバータを出力段に備える。メモリコントローラは前記インタフェース仕様を満足するドライバとレシーバを有し、ドライバが伝送線２０を駆動し、レシーバが伝送線２０からのデータを入力する。
【００５７】
図３には前記ＳＳＴＬ２（クラス２）における信号の規格が例示されている。ＳＳＴＬ２規格では、１．２５ボルトのような基準電位（ＶＲＥＦ）に対して０．３５Ｖ以上高い１．６ボルト以上のレベルがＨレベルとみなされ、かかる基準電位に対して０．３５Ｖ以下のレベルすなわち０．９０ボルト以下のレベルがＬレベルとみなされる。上記具体的なレベルは典型例であり、例えばＳＳＴＬ３規格に適合するようなレベルであってもよい。
【００５８】
図４には前記ＳＳＴＬに準拠した差動入力バッファの具体例として前記データ入力回路３の入力初段バッファが示される。この差動入力バッファ３０は、ｐチャンネル型ＭＯＳトランジスタＭｐ１，Ｍｐ２から成るカレントミラー負荷と、前記ＭＯＳトランジスタＭｐ１，Ｍｐ２のドレインに結合されたｎチャンネル型の差動入力ＭＯＳトランジスタＭｎ３，Ｍｎ４と、前記差動入力ＭＯＳトランジスタＭｎ３，Ｍｎ４の共通ソースに結合されたｎチャンネル型パワースイッチＭＯＳトランジスタＭｎ５とから成る差動増幅回路を有する。
【００５９】
一方の差動入力ＭＯＳトランジスタＭｎ３のゲートはデータ端子ＤＱｊ（ｊ＝０〜１５）に、他方の差動入力ＭＯＳトランジスタＭｎ４のゲートは基準電圧ＶＲＥＦに結合される。差動増幅回路の出力ノードはｐチャンネル型プリチャージＭＯＳトランジスタＭｐ６によって選択的に電源電圧ＶＤＤにプリチャージ可能にされ、当該ノードの信号はインバータ３１を介して反転出力される。
【００６０】
ＤＩＥは差動入力バッファ３０のイネーブル制御信号であり、前記パワースイッチＭＯＳトランジスタと前記プリチャージＭＯＳトランジスタＭｐ６のゲートに供給される。イネーブル制御信号ＤＩＥのハイレベルによって差動入力バッファが活性化される。この活性状態において差動増幅回路には動作電流が流れ、基準電圧ＶＲＥＦを中心に端子ＤＱｊの信号レベルとの微小電位差を即座に増幅する。差動増幅故に、端子ＤＱｊからの信号入力動作は高速である。前記イネーブル制御信号ＤＩＥのローレベルによって差動入力バッファが非活性化される。差動入力バッファの非活性状態において差動増幅回路では電力消費はなく、また、オン状態のプリチャージＭＯＳトランジスタＭｐ６の作用によってインバータ３１の出力もローレベルに強制される。
【００６１】
前記イネーブル制御信号ＤＩＥはＤＤＲ−ＳＤＲＡＭ１にライトコマンドによる書込み動作の指示の後にローレベルからハイレベルにアサートされる。このように、差動入力バッファ３０はライトコマンドによる書込み動作の指示の後、活性化されるから、書き込み動作が指示される前に差動入力バッファ３０は無駄に電力を消費しない。更に、前記バンクアクティブコマンド又はリードコマンドを受け付けても非活性状態のデータ入力バッファの状態は不変である。バンクアクティブコマンドやリードコマンドによる指示では差動入力バッファ３０を活性化しないから、バンクアクティブの後、全くライトコマンドが指示され無ければ、差動入力バッファ３０では何ら無駄な電力消費は行われない。
【００６２】
図５には前記ＳＳＴＬに準拠した差動入力バッファの別の例として前記データストローブ部信号ＤＱＳの差動入力バッファが示される。この差動入力バッファ４０は、一対の差動増幅回路の異なる極性の入力端子を相互に接続して構成される。即ち、一方の差動増幅回路は、ｐチャンネル型ＭＯＳトランジスタＭｐ１１，Ｍｐ１２から成るのカレントミラー負荷、ｎチャンネル型差動入力ＭＯＳトランジスタＭｎ１３，Ｍｎ１４、及びｎチャンネル型パワースイッチＭＯＳトランジスタＭｎ１５とから成る。ＭＯＳトランジスタＭｎ１３のゲートが反転入力端子、ＭＯＳトランジスタＭｎ１４のゲートが非反転入力端子になる。他方の差動増幅回路は、ｐチャンネル型ＭＯＳトランジスタＭｐ２１，Ｍｐ２２から成るのカレントミラー負荷、ｎチャンネル型差動入力ＭＯＳトランジスタＭｎ２３，Ｍｎ２４、及びｎチャンネル型パワースイッチＭＯＳトランジスタＭｎ２５とから成る。ＭＯＳトランジスタＭｎ２３のゲートが反転入力端子、ＭＯＳトランジスタＭｎ２４のゲートが非反転入力端子になる。
【００６３】
前記差動入力ＭＯＳトランジスタＭｎ１３とＭｎ２４のゲートにはデータストローブ信号ＤＱＳが入力され、前記差動入力ＭＯＳトランジスタＭｎ１４とＭｎ２３のゲートには基準電圧ＶＲＥＦが入力され、これにより、それぞれに差動増幅回路のシングルエンドの出力ノードに接続されたＣＭＯＳインバータ４１，４２から、データストローブ信号ＤＱＳに対する相補レベルの内部クロック信号ＤＳＣＬＫＴ、ＤＳＣＬＫＢを得ることができる。
【００６４】
ＤＳＥＮは差動入力バッファ４０のイネーブル制御信号であり、前記パワースイッチＭＯＳトランジスタＭｎ１５，ＭＮ２５のゲートに供給される。イネーブル制御信号ＤＳＥＮのハイレベルによって差動入力バッファが活性化される。この活性状態において差動増幅回路には動作電流が流れ、基準電圧ＶＲＥＦを中心に端子ＤＱＳの信号レベルとの微小電位差を即座に増幅する。差動増幅故に、端子ＤＱＳからの信号入力動作は高速である。前記イネーブル制御信号ＤＳＥＮのローレベルによって差動入力バッファが非活性化される。差動入力バッファの非活性状態において差動増幅回路で電力消費はない。
【００６５】
《データ入力回路》
図６にはＤＲ−ＳＤＲＡＭ１のデータ入力回路３の一例が示される。初段には図４で説明したＳＳＴＬ仕様の差動入力バッファ３０が配置される。差動入力バッファ３０は、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりの各エッジに同期して供給される書込みデータを入力する。差動入力バッファ３０の次段には、前記データストローブ信号の半サイクル単位で供給されるデータを前記データストローブ信号の１サイクル単位で並列させてラッチするラッチ回路５０が設けられている。このラッチ回路５０は、例えば、データストローブ信号の立ち上がり変化に同期して差動入力バッファ３０の出力データをラッチする第１のデータラッチ回路５０Ａと、データストローブ信号の立ち下がり変化に同期して差動入力バッファ３０の出力データをラッチする第２のデータラッチ回路５０Ｂと、データストローブ信号の立ち下がり変化に同期して第１のデータラッチ回路５０Ａの出力データをラッチする第３のデータラッチ回路５０Ｃとを有する。前記データラッチ回路５０Ａ〜５Ｃは夫々マスタ・スレーブ型ラッチ回路（ＭＳＦＦ）によって構成され、データラッチ回路５０ＡはＤＳＣＬＫＴをマスタ段のラッチクロック、ＤＳＣＬＫＢをスレーブ段のラッチクロックとし、データラッチ回路５０Ｂ、５０ＣはＤＳＣＬＫＢをマスタ段のラッチクロック、ＤＳＣＬＫＴをスレーブ段のラッチクロックとする。前記ラッチクロックＤＳＣＬＫＴ，ＤＳＣＬＫＢはデータストローブ信号ＤＱＳに同期して変化される信号である。
【００６６】
前記ラッチ回路５０の並列出力データＤＩＮＲｊ，ＤＩＮＦｊは夫々セレクタラッチ回路５１、５２に供給される。セレクタラッチ回路５１，５２は並列出力データＤＩＮＲｊ又はＤＩＮＦｊの何れか一方を、信号ＤＩＣＹ０の値に応じて選択し、選択したデータをクロック信号ＤＩＣＬＫに同期してラッチする。信号ＤＩＣＹ０は外部からカラムアドレスラッチ７に供給されるカラムアドレス信号（バースト書き込みの先頭アドレス）の最下位ビットＡＹ０の論理値に応ずる信号であり、セレクタラッチ回路５１はＤＩＣＹ０（＝ＡＹ０）＝０のときＤＩＮＲｊを選択し、ＤＩＣＹ０（＝ＡＹ０）＝１のときＤＩＮＦｊを選択する。セレクタラッチ回路５２の選択制御はそれとは逆である。したがて、最初に入力される書込みデータのカラムアドレスの最下位ビットの論理値に拘わらず、最下位ビットの論理値が“０”のデータはセレクタラッチ回路５１に、“１”のデータはセレクタラッチ回路５２にラッチされる。
【００６７】
前記セレクタラッチ回路５１の出力は、前記入出力バス２に含まれる信号線ＤＩＮＢＹ０Ｂｊを介して、前記カラムアドレス信号の最下位ビットが論理値“０”であるデータに応ずるデータ格納領域に割当てられている各メモリバンクのメモリアレイに接続される。セレクタラッチ回路５２の出力は、前記入出力バス２に含まれる信号線ＤＩＮＢＹ０Ｔｊを介して、前記カラムアドレス信号の最下位ビットが論理値“１”であるデータに応ずるデータ格納領域に割当てられている各メモリバンクのメモリアレイに接続される。
【００６８】
図７にはセレクタラッチ回路とメモリバンクのメモリアレイとの接続態様が概略的に示されている。図７には各メモリバンクに１個のメモリマットＭＡＴが例示され、各メモリマットＭＡＴのメモリアレイＹ０Ｂはカラムアドレスの最下位ビットの論理値が“０”のデータ格納用であり、メモリアレイＹ０Ｔはカラムアドレスの最下位ビットの論理値が“１”のデータ格納用である。ＷＡｍｐはメモリアレイ毎のライトアンプであり、対応するデータ入出力回路ＤＩＯ０〜ＤＩＯ３に含まれている。ＹＩ０ＷＹ０Ｔ０〜ＹＩ０ＷＹ０Ｔ３，ＹＩ０ＷＹ０Ｂ０〜ＹＩ０ＷＹ０Ｂ３はメモリアレイ毎のライトアンプＷＡｍｐの活性化制御信号である。
【００６９】
上記データ入力回路３の説明から理解されるように、ＤＤＲ−ＳＤＲＡＭ１において、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの双方に同期して外部からデータが入力されるが、ＤＤＲ−ＳＤＲＡＭ１の内部の書込み動作はクロック信号ＣＬＫの周期を最小単位として行われる。特に詳細な説明は省略するが、データ読み出し動作に関しても、ＳＤＲＡＭの内部動作タイミングと外部への出力動作タイミングとの関係は同じである。
【００７０】
《ＤＤＲ−ＳＤＲＡＭの制御回路》
図８にはＤＤＲ−ＳＤＲＡＭの制御回路１２の前段、図９には同じく制御回路１２の後段、の詳細な一例がライト制御系を主体として示される。
【００７１】
図８のＣＬＫ入力バッファ６０、コマンド系入力バッファ６１、及びＤＱＳ入力バッファ４０は前記ＳＳＴＬ仕様の差動入力バッファである。ＤＱＳ入力バッファ４０は図５に例示される通りであり、ＣＬＫ入力バッファ６０はＣＬＫ、ＣＬＫｂを差動入力とする差動増幅回路を初段の差動入力バッファとして備え、動作電源の投入によって活性化され、パワーダウンモードの指示に応答して非活性化される。コマンド系入力バッファ６１は図４の差動入力バッファと同様に構成されるが、動作電源の投入によって活性化され、パワーダウンモードの指示に応答して非活性化される。
【００７２】
ＣＬＫ入力バッファ６０の出力は１ショットパルス発生回路６２に供給され、これによって各種内部クロック信号ＡＣＬＫＢ，ＢＣＬＫＢ，ＣＣＬＫＢ，ＤＣＬＫＢが生成される。
【００７３】
コマンド系入力バッファ６１に入力された各種信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂはコマンドデコード回路６３でデコードされ、前述の動作モードに応じた内部制御信号が生成される。ＡＣＴｉはバンクアクティブコマンドによってバンクアクティブが指示されたとき、バンク選択信号で選択されているバンクを活性化する制御信号である。サフィックスｉはバンク番号を意味する。サフィックスｉの意味は他の信号も同様とする。ＷＴ、ＷＴＹはライトコマンドによる書込み動作の指示に応答して活性化される。ＷＴＹはＷＴに比べて活性化タイミングが早い。信号ＷＴＬ２はシフトレジスタ６４Ａによって信号ＷＴを遅延させた信号である。ＲＤはリードコマンドによってリード動作が指示されたとき活性化される。ＰＲＥｉは前記プリチャージコマンドによってプリチャージが指示されたとき、バンク選択信号で選択されているバンクを活性化する制御信号である。
【００７４】
ＲＷＷｉは書込み動作が指示されたときのカラム選択系基準制御信号であり、メモリバンク毎の信号とされる。書込み動作においてカラム選択タイミングはライトコマンドの指示から２クロックサイクル後とされているから、信号ＲＷＷｉはシフトレジスタ回路６４Ｂで遅延され、遅延された信号ＲＷＷ２ｉから内部クロック信号ＢＣＬＫＢに同期したワンショットパルスの信号ＲＷｉがワンショットパルス発生回路６４Ｃから出力される。
【００７５】
前記コマンドデコード回路６３によるデコード結果は、図９のモードステート回路６６の各種フラグ（ＲＳＦＦ）に反映される。フラグはセット・リセット型のフリップフロップから成り、Ｓはセット端子、Ｒはリセット端子を意味する。ＢＡｉ（ｉ＝０〜３）はアクティブな状態が指示されているメモリバンクを示す。ＢＥＮＤはバースト動作の終了を示す信号でり、ＢＢｉはバースト書込み動作中であることを示す信号である。信号ＢＷＴＹ，ＢＤＲＹ，ＢＢＹｉは信号ＢＷＴ，ＢＲＤ，ＢＢＮｉをクロック信号ＢＣＬＫＢに同期してラッチした信号である。前記信号ＢＢｉを基に生成されるカラムステート信号ＢＢＹｉに基づいてライトパルス発生回路６７がバンク別にメモリアレイの前記選択信号ＹＩ０ＷＹ０Ｔ０〜ＹＩ０ＷＹ０Ｔ３，ＹＩ０ＷＹ０Ｂ０〜ＹＩ０ＷＹ０Ｂ３を生成する。ライトクロックＤＩＣＬＫは信号ＲＷＷＳＴＯＲをクロック信号ＤＣＬＫＢに同期してラッチした信号である。
【００７６】
図１０にはカラムアドレス入力系のブロック図が示される。アドレスバッファ５は前記ＳＳＴＬ仕様の差動入力バッファである。アドレスバッファ５は図４の差動入力バッファと同様に構成されるが、動作電源の投入によって活性化され、パワーダウンモードの指示に応答して非活性化される。カラムアドレスラッチ７はマスタ・スレーブ型のラッチ回路７０、シフトレジスタ回路７１、及びマルチプレクサ７２を有する。メモリセルに対する書込みを書込みコマンドによる書込み動作の指示からクロック信号ＣＬＫの２サイクル以降とするために、書込み動作が指示されている場合には、シフトレジスタ回路７１で遅延されたアドレス信号がマルチプレクサ７２で選択される。読み出し動作が指示されている場合にはマルチプレクサ７２はラッチ回路７０の出力を直接選択する。カラムアドレスカウンタ１０はＹＣＬＫに同期してインクリメント動作を行なう。バーストエンド検出回路７３はラッチ回路７０にプリセットされたバーストスタートアドレスに対してカラムアドレスカウンタ１０の出力アドレスがバースト数に達したとき、バーストエンド信号ＢＥＮＤをアサートする。
【００７７】
前記ラッチ回路７０とは別にスタートアドレスラッチ回路７４を有し、カラムアドレスの最下位ビットＡＹ０を保持する。これに保持された信号ＣＡＹ０Ｗの論理値に応じた選択信号ＤＩＣＹ０が前記クロック信号ＤＩＣＬＫに同期してワンショットパルス生成回路７５で生成される。
【００７８】
ここで制御回路１２におけるデータ書込みの為の構成を整理して説明する。書込みコマンドによって書込み動作が指示され、信号ＷＴＹがパルス変化されると、クロックＢＣＬＫＢに同期してその信号ＷＴＹがラッチ回路６５Ａにラッチされ、データ入力バッファ３０のイネーブル信号ＤＩＥがハイレベルにアサートされる。この後、データストローブ信号ＤＱＳに同期して供給される書込みデータは、図８に例示されるように、入力バッファ４０から出力される信号ＤＳＣＬＫＴ，ＤＳＣＬＫＢに同期してラッチ回路５０入力される。ラッチ回路５０から並列に出力されたデータを入力する前記セレクタラッチ回路５１，５２（図６参照）の選択動作及びラッチ動作を制御するタイミング信号ＤＩＣＬＫは図９のライト系デコード回路６５Ｂで生成される。セレクタラッチ回路５１，５２から前記タイミング信号ＤＩＣＬＫに同期して入出力バス２に供給されるデータの書込みアドレス制御の為のカラムクロック信号ＹＣＬＫが図８のコマンドデコード回路６３内のデコードロジック６５Ｃから出力される。このカラムクロック信号ＹＣＬＫに同期して書込みデータがカラムアドレスに書き込まれていく。バースト数分の書込みデータのアドレスカウント動作の終了は図１０のバーストエンド検出回路７３で検出され、バーストエンド信号ＢＥＮＤがパルス変化される。この変化は、バースト書込みの最後の書込みカラムアドレスの発生が確定する状態であり、カラムアドレス系動作上、書込み動作の終了と等価である。この変化に同期して図９のモードステート回路６６から出力される信号ＢＷＴがネゲートされ、これを受けるラッチ回路６５Ａは、データ入力バッファ３０のイネーブル信号ＤＩＥをネゲートする。これによって、差動入力バッファ３０は、そのパワースイッチＭＯＳトランジスタＭｎ５（図４参照）がオフ状態にされて非活性化される。
【００７９】
《ＤＤＲ−ＳＤＲＡＭの書込み動作タイミング》
図１１にはＤＤＲ−ＳＤＲＡＭ１におけるバースト数４の書込み動作タイミングが例示されている。
【００８０】
時刻ｔ０にクロック信号ＣＬＫに同期してロウアドレスストローブ・バンクアクティブコマンド（バンクアクティブコマンドＡｃｔｉｖｅ）が発行され、ロウアドレス信号（Ｘ−Ａｄｄ）が供給される。このバンクアクティブコマンドにより、選択されたメモリバンクの信号ＡＣＴｉがパルス変化され、信号ＢＡｉがアサートされる。特に図示はしないが、これによって、選択されたメモリバンクにおいて、ロウアドレス信号に応ずるワード線が選択され、当該ワード線に選択端子が接続されたメモリセルの記憶情報が夫々の相補ビット線に読出され、センスアンプで増幅される。
【００８１】
時刻ｔ１にクロック信号ＣＬＫに同期してカラムアドレス・ライトマンド（Ｗｒｉｔｅ）が発行され、カラムアドレス信号（Ｙ−Ａｄｄ）が供給される。このカラムアドレス・ライトマンドによって順次信号ＷＴＹ、ＷＴ、ＲＷＷｉがパルス変化され、差動入力バッファ３０のイネーブル制御信号ＤＩＥがハイレベルにアサートされ（時刻ｔ２）、これによって差動入力バッファ３０は非活性状態から活性状態にされる。
【００８２】
このとき、データストローブ信号ＤＱＳは時刻ｔ１の次のクロック信号ＣＬＫの立ち上がりエッジに対して±０．２５Ｔｃｋの許容誤差の範囲内で立ち上がり変化され、例えば、ＤＱＳの立ち上がり及び立ち下がりの各変化に同期して書き込みデータＤ１、Ｄ２，Ｄ３，Ｄ４が供給される。Ｔｃｋはクロック信号に周期である。
【００８３】
書き込みデータＤ１が供給されてきたとき、差動入力バッファ３０は既に活性化されており、順次供給されてくるデータＤ１〜Ｄ４は、入力バッファ４０から出力される信号ＤＳＣＬＫＴ，ＤＳＣＬＫＢに同期して、ラッチ回路５０に入力される。ラッチ回路５０は時刻ｔ３にＤ１，Ｄ２を並列化して出力し、時刻ｔ４にＤ３，Ｄ４を並列化して出力する。並列出力されたデータに対して、タイミング信号ＤＩＣＬＫの最初の変化（時刻ｔ２ａ）に同期して信号ＤＩＣＹ０の論理値に応じ前記セレクタラッチ回路５１，５２（図６参照）による入力選択の判定が行われ、その判定結果にしたがってその後のタイミング信号ＤＩＣＬＫの変化（時刻ｔ３ａ，ｔ４ａ）に同期して書込みデータがセレクタラッチ回路５１，５２から入出力バス２（ＤＩＮＢＹ０Ｂｊ，ＤＩＮＢＹ０Ｔｊ）に供給される。
【００８４】
入出力バス２に供給された書込みデータに対するメモリセルへの書込み動作は、時刻ｔ３ａの後になり、カラムクロック信号ＹＣＬＫに同期して（時刻ｔ３ｂ）データＤ１，Ｄ２書込み用のカラムアドレス信号ＣＡａがカラムアドレスカウンタ１０から出力される。カラムクロック信号ＹＣＬＫの次にパルス変化に同期して（時刻ｔ４ｂ）データＤ３，Ｄ４書込み用のカラムアドレス信号ＣＡａがカラムアドレスカウンタ１０から出力される。これによってデータＤ１，Ｄ２及びＤ３，Ｄ４が所定のメモリセルに書き込まれる。
【００８５】
バースト数分の書込みデータのアドレスカウント動作の終了はバーストエンド検出回路７３で検出され、バーストエンド信号ＢＥＮＤが時刻ｔ５にパルス変化される。この変化は、バースト書込みの最後の書込みカラムアドレスの発生が確定する状態であり、カラムアドレス系動作上、書込み動作の終了と等価であるから、この変化に同期して図９のモードステート回路６６から出力される信号ＢＷＴがネゲートされ、これを受けるラッチ回路６５Ａは、データ入力バッファ３０のイネーブル信号ＤＩＥをネゲートする。これによって、差動入力バッファ３０は非活性状態にされる。
【００８６】
図１２には図１１の比較例としてＳＤＲ−ＳＤＲＡＭの書込み動作タイミングが示されている。ＳＤＲ−ＳＤＲＡＭは、クロック信号ＣＬＫに同期してカラムアドレス・ライトコマンドと一緒に書込みデータも供給される。このため、ライトコマンドによる書込み動作の指示の後にデータ入力バッファを活性化していたのでは間に合わない。このため、バンクアクティブコマンドによるロウアドレス系動作の指示（信号ＡＣＴｉのパルス変化）に同期して、データ入力バッファのイネーブル信号ＤＩＯＦＦがローレベルにアサートされ、これによってデータ入力バッファが活性化される。この状態は、次にプリチャージコマンド（Ｐｒｅ）によってプリチャージ動作が指示される（信号ＰＲＥｉのパルス変化）まで維持される。したがって、バンクアクティブの後にライトコマンドによる書込みが指示されるまで、また、ライト動作が終わってプリチャージ動作が指示されるまで、また、バンクアクティブの後にリードコマンドしか発行されずライトコマンドが発行されないとき、データ入力バッファは動作の必要がないから、その間、データ入力バッファが活性化され続けることによって無駄に電力が消費される。このようなデータ入力バッファの活性化制御をＤＤＲ−ＳＤＲＡＭ１にそのまま適用すれば、データ入力バッファのＳＳＴＬインフェース仕様故に、図１のＤＤＲ−ＳＤＲＡＭ１とは比較にならないほど多くの電力が無駄に消費されることが予想される。
【００８７】
図１３には本発明をアドレス入力バッファに適用する場合の動作タイミングチャートが示される。図１３の例は、図１のＤＤＲ−ＳＤＲＡＭのアドレス入力タイミングがコマンド入力からクロック信号ＣＬＫの１サイクル分遅れる仕様を想定したものである。即ち、図１３に例示されるように、バンクアクティブコマンド（Ａｃｔｉｖｅ）の後、クロック信号ＣＬＫの１サイクル遅れてロウアドレスストローブのタイミングとされ、ロウアドレス信号（Ｘ−Ａｄｄ）が供給され、カラムアドレス・ライトコマンド（Ｗｒｉｔｅ）の後、クロック信号ＣＬＫの１サイクル遅れてカラムアドレスストローブのタイミングとされ、カラムアドレス信号（Ｙ−Ａｄｄ）が供給される。このとき、バンクアクティブの指示によって信号ＡＣＴｉがパルス変化されることに同期して、また、ライトコマンドによるライト動作の指示によって信号ＷＴがパルス変化されることに同期して、また、図示はしないが、カラムアドレス・リードコマンドによるリード動作の指示によってリード信号がパルス変化されることに同期して、夫々アドレス入力バッファの活性化制御信号ＡＩＥをアサートして、アドレス入力バッファを活性化する。アドレス入力バッファの非活性化は、アドレス入力バッファによるアドレス入力動作が完了されるタイミングを待って行なえばよく、例えば、カラム系クロック信号ＣＣＬＫＢの所定の変化に同期させればよい。
【００８８】
アドレス入力バッファに対しても動作の指示の後に活性化する制御を行なえば、ＳＳＴＬ仕様のアドレス入力バッファで消費される電力を低減することができる。
【００８９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９０】
例えば、動作が指示された後に活性化制御される入力バッファは、データ及びアドレスの入力バッファに限定されず、その他の制御信号の入力バッファであってもよい。また、ＳＳＴＬ仕様の入力バッファは図４及び図５で説明した差動入力バッファに限定されず適宜変更可能である。また、データ入力バッファのイネーブル制御信号ＤＩＥを生成する為の制御論理若しくはそれを生成する為の中間信号の生成論理は上記に限定されず、適宜変更可能である。また、ＳＤＲＡＭのデータ入出力端子の数は１６ビットに限定されず、８ビット、４ビット等であってもよい。また、ＳＤＲＡＭのメモリバンクの数、メモリバンクのメモリマット及びメモリアレイの構成も上記に限定されず適宜変更可能である。
【００９１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＤＲ−ＳＤＲＡＭに適用した場合について説明しうたが、本発明はそれに限定されず、例えばＤＤＲ−ＳＤＲＡＭをオンチップしたマイクロコンピュータやシステムＬＳＩ若しくはアクセラレータなどと称される半導体装置にも広く適用する事ができる。
【００９２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００９３】
すなわち、メモリ部への書込みデータを入力可能なデータ入力バッファを有する半導体装置において、前記メモリ部に対する書込み動作の指示を受けた後に、データ入力バッファを非活性状態から活性状態に変化させる。前記データ入力バッファは、例えばＳＳＴＬ規格に準拠したインタフェース仕様を有する差動入力バッファであり、その活性状態において貫通電流を流し、小振幅信号の微小な変化にも即座に追従して信号を入力する。そのような入力バッファは前記メモリ部に対する書込み動作の指示を受けて初めて活性状態にされるから、書き込み動作が指示される前に予めデータ入力バッファが活性状態にされて消費される無駄な電力消費を低減することができる。
【００９４】
前記半導体装置の好適な例であるＳＤＲＡＭの場合、バンクアクティブコマンドやリードコマンドによる指示ではデータ入力バッファを活性化しないから、バンクアクティブの後、全くライトコマンドが指示され無ければ、データ入力バッファでは何ら無駄な電力消費は行われない。
【００９５】
前記データ入力バッファと同様の観点に立った入力バッファ制御をアドレス入力バッファ等にも適用することができる。前記バンクアクティブコマンド、前記リードコマンド又は前記ライトコマンドを受け付けた後に、前記アドレス入力バッファを非活性状態から活性状態に変化させ、その後、前記クロック信号に同期する一定サイクル期間の経過を待ってアドレス入力バッファを活性状態から非活性状態に変化させる。
【００９６】
以上より、データ入力バッファなどの外部インタフェースバッファによる電力消費を低減可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例であるＤＤＲ−ＳＤＲＡＭを示すブロック図である。
【図２】ＳＳＴＬ２（クラスＩＩ）の回路構成例を示す回路図である。
【図３】ＳＳＴＬ２（クラス２）における信号の規格を例示する説明図である。
【図４】ＳＳＴＬに準拠した差動入力バッファの具体例であるデータ入力回路の入力初段バッファを示す回路図である。
【図５】ＳＳＴＬに準拠した差動入力バッファの別の例としてデータストローブ信号ＤＱＳの差動入力バッファを示す回路図である。
【図６】ＤＲ−ＳＤＲＡＭ１のデータ入力回路の一例を示すブロック図である。
【図７】セレクタラッチ回路とメモリバンクのメモリアレイとの接続態様を概略的に示す説明図である。
【図８】ＤＤＲ−ＳＤＲＡＭの制御回路の前段をライト制御系を主体として示すブロック図である。
【図９】ＤＤＲ−ＳＤＲＡＭの制御回路の後段をライト制御系を主体として示すブロック図である。
【図１０】カラムアドレス入力系を例示するブロック図である。
【図１１】ＤＤＲ−ＳＤＲＡＭ１におけるバースト数４の書込み動作タイミングを例示するタイミングチャートである。
【図１２】図１１の比較例としてＳＤＲ−ＳＤＲＡＭの書込み動作タイミングを示すタイミングチャートである。
【図１３】本発明をアドレス入力バッファに適用する場合の動作タイミングを例示するタイミングチャートである。
【符号の説明】
１ ＤＤＲ−ＳＤＲＡＭ
ＢＮＫ０〜ＢＮＫ３ メモリバンク
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＤＩＯ０〜ＤＩＯ３ データ入出力回路
ＲＤＥＣ０〜ＲＤＥＣ３ ロウデコーダ
ＣＤＥＣ０〜ＣＤＥＣ３ カラムデコーダ
２ 入出力バス
３ データ入力回路
４ データ出力回路
ＤＱ０〜ＤＱ１５ データ入出力端子
Ａ０〜Ａ14 アドレス入力端子
５ アドレスバッファ
６ ロウアドレスラッチ
７ カラムアドレスラッチ
８ バンクセレクタ
９ モードレジスタ
１０ カラムアドレスカウンタ
１２ 制御回路
ＣＬＫ，ＣＬＫｂ クロック信号
ＤＱＳ データストローブ信号
３０ 差動入力バッファ
Ｍｎ５ パワースイッチＭＯＳトランジスタ
ＶＲＥＦ 基準電圧
ＤＩＥ イネーブル制御信号
５０ ラッチ回路
５０Ａ 第１のデータラッチ回路
５０Ｂ 第２のデータラッチ回路
５０Ｃ 第３のデータラッチ回路
５１，５２ セレクタラッチ回路
【発明の属する技術分野】
本発明は、動作を指示するコマンドの入力後に当該コマンドの実行に利用される情報が供給される半導体装置における前記情報の入力技術に関し、例えば、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）動作可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
動作の高速化に伴ってＳＤＲＡＭなどの外部インタフェースもＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｔｒａｎｃｅｉｖｅｒ Ｌｏｇｉｃ）のような小振幅信号インタフェースに移りつつある。前記ＳＳＴＬ仕様のインタフェースの入力バッファにはカレントミラー負荷を備えた差動増幅回路が広く採用されている。差動増幅回路は活性状態において常時貫通電流が流れるので、相補型ＭＯＳ回路で成るＣＭＯＳ入力バッファに比べて電力消費が大きくなるが、微小信号を高速に入力することができる。
【０００３】
ＳＤＲＡＭのような同期式メモリは、その動作タイミングが外部からのシステムクロック信号のような外部クロック信号に基づいて制御される。この種の同期式メモリは、外部クロック信号の利用によって内部動作のタイミング設定が比較的容易となり、比較的高速動作が可能となる、という特徴を持つ。
【０００４】
ここで、ＳＤＲＡＭとしては、データの入力及び出力が外部クロック信号の立ち上りエッジに同期されて行われるいわゆるＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）形式のＳＤＲＡＭと、データの入力及び出力が外部クロック信号の立ち上りエッジ及び立ち下がりエッジの双方に同期して行われる所謂ＤＤＲ形式のＳＤＲＡＭとが知られている。
【０００５】
ＳＤＲ形式のＳＤＲＡＭとＤＤＲ形式のＳＤＲＡＭとは、書込みデータの入力タイミング制御が相違されている。ＳＤＲ形式のＳＤＲＡＭにおいては、外部からの書込み動作の指示と同じクロック信号周期において外部からのデータの供給が規定される。したがって、バンクアクティブコマンドに続くライトコマンドによってライト動作が指示されると同時にライトデータが供給されるから、ライトコマンドを受け付けた後にデータ入力バッファを活性化していたのでは、ライトコマンドと共にクロック信号に同期して供給される書込みデータの入力が間に合わない。これにより、データ入力バッファは、ロウアドレス系の動作を指示するバンクアクティブコマンドを受け付けた時点で、活性化される。
【０００６】
これに対してＤＤＲ形式のＳＤＲＡＭにおいては外部からの書込み動作の指示が行われたクロック信号周期の後のクロック信号周期から、データストローブ信号に同期する外部からのデータの供給が規定されている。データストローブ信号はデータ出力にも利用され、そのようなデータストローブ信号を用いることにより、メモリボード上の夫々のＳＤＲＡＭに対してデータの伝播遅延とデータストローブ信号の伝播遅延とを適当に設定しておくことにより、メモリボード上でのメモリコントローラからＳＤＲＡＭへの遠近に依存するデータアクセス時間のばらつきを小さくすることが比較的簡単になる。
【０００７】
【発明が解決しようとする課題】
本発明者はＤＤＲ形式のＳＤＲＡＭにおけるデータ入力バッファの活性化制御に付いて検討した。これによれば、ＤＤＲ形式のＳＤＲＡＭにおいてもＳＤＲ形式と同様に、バンクアクティブコマンドに応答してデータ入力バッファを活性化してしまうと、その後、例えばプリチャージコマンドが受け付けられるまでデータ入力バッファが活性状態に維持され、バンクアクティブコマンドからライトコマンドが発行されるまでの間、データ入力バッファで無駄な電力を消費することが、本発明者によって明らかにされた。また、バンクアクティブコマンドの後に、ライトコマンドが発行されるとは限らず、リードコマンドしか発行されなかった場合には、データ入力バッファの活性状態は、結果として、全く無駄になり、それによる電力消費も完全に無駄であることが本発明者によって明らかにされた。特に、ＤＤＲ−ＳＤＲＡＭのデータ入力バッファのＳＳＴＬインタフェースを採用することがＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で規定されており、これに準拠するような場合を考慮すれば、ＳＳＴＬインタフェースにおける入力バッファの活性化制御タイミングはＤＤＲ−ＳＤＲＡＭの低消費電力を図る上で大きな要素になることが本発明者によって見出された。
【０００８】
本発明の目的は、データ入力バッファなどの外部インタフェースバッファによる電力消費を低減可能な半導体装置を提供することにある。
【０００９】
本発明の別の目的は、低消費電力を企図したＤＤＲ形式のＳＤＲＡＭに好適な半導体装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、メモリ部への書込みデータを入力可能なデータ入力バッファを有する半導体装置において、前記メモリ部に対する書込み動作の指示を受けた後に、データ入力バッファを非活性状態から活性状態に変化させる。
【００１３】
前記半導体装置は、特に制限されないが、複数個のメモリセルに対するデータの書込み動作及び前記メモリセルからのデータ読み出し動作を、クロック信号に応答して行なうクロック同期式の半導体装置、例えば、ＳＤＲＡＭである。
【００１４】
前記データ入力バッファは、例えばＳＳＴＬ規格に準拠したインタフェース仕様を有する差動入力バッファであり、当該バッファはそのパワースイッチのオン状態によって活性状態にされ、オフ状態によって非活性状態にされる。前記差動入力バッファに代表される入力バッファは、その活性状態において貫通電流を流し、小振幅入力信号の微小な変化にも即座に追従して入力信号を後段に伝達可能にされる。
【００１５】
そのような入力バッファは前記メモリ部に対する書込み動作の指示を受けて初めて活性状態にされるから、書き込み動作が指示される前に予めデータ入力バッファが活性状態にされて消費される無駄な電力消費が低減される。
【００１６】
前記半導体装置の好適な例であるＳＤＲＡＭの場合、メモリセルに対するデータ書き込み動作及びデータ読み出し動作を制御する制御回路は、カラムアドレスによるビット線を指定したデータ書込み動作がライトコマンドによって指示され、ロウアドレスによるワード線選択動作がバンクアクティブコマンドによって指示され、カラムアドレスによるビット線を指定したデータ読み出し動作がリードコマンドによって指示され、ワード線の初期化がプリチャージコマンドによって指示されるされるものであり、このライトコマンドを受け付けた後に、前記データ入力バッファを非活性状態から活性状態に変化させ、前記バンクアクティブコマンド又はリードコマンドを受け付けても非活性状態のデータ入力バッファの状態を不変とする。このように、バンクアクティブコマンドやリードコマンドによる指示ではデータ入力バッファを活性化しないから、バンクアクティブの後、全くライトコマンドが指示され無ければ、データ入力バッファでは何ら無駄な電力消費は行われない。
【００１７】
半導体装置がＤＤＲ形式のＳＤＲＡＭのように、ライトコマンドによる書き込み動作の指示が行われた前記クロック信号周期の後のクロック信号周期からのデータストローブ信号に同期するデータの供給が規定されている場合、半導体装置は、例えば、前記データ入力バッファの次段にデータラッチ回路を有し、前記データストローブ信号に同期して供給されるデータを、前記データラッチ回路が、前記データストローブ信号に同期してラッチする。半導体装置におけるそのようなデータ入力仕様は、一つの観点からすれば、クロック同期の書き込みコマンドによる書き込み動作の指示の後にデータ入力バッファを活性化しても書き込みデータの入力取りこぼしが発生しないことを保証する。
【００１８】
ＤＤＲ形式のＳＤＲＡＭのように、クロック信号に同期したデータストローブ信号の立ち上がり及び立ち下がりの両方のエッジに夫々同期してデータの入出力を可能にする場合、前記データラッチ回路は、例えば、前記データストローブ信号の立ち上がり及び立ち下がりの各変化に同期して前記データ入力バッファに入力されたデータを順次ラッチして前記データストローブ信号の１サイクル以上を単位に前記メモリセルに並列に供給可能とする。更に具体的な態様のデータラッチ回路は、前記データ入力バッファから入力されたデータを前記データストローブ信号の立ち上がり変化に同期してラッチする第１のデータラッチ回路と、前記データ入力バッファから入力されたデータを前記データストローブ信号の立ち下がり変化に同期してラッチする第２のデータラッチ回路と、前記第１のデータラッチ回路にラッチされたデータを前記データストローブ信号の立ち下がり変化に同期してラッチする第３のデータラッチ回路とを有し、前記第２のデータラッチ回路及び第３のデータラッチ回路の出力を並列させて前記メモリ部に供給可能とするものである。
【００１９】
一旦書き込みデータがデータ入力バッファから内部に取り込まれれば、未だ書き込み動作が完了されていなくても、最早データ入力バッファを活性状態に保つ必然性は無い。したがって、データ入力バッファの低消費電力を最優先とするなら、書込みコマンドによる書込み動作の最後の書込みデータが前記第２及び第３のデータラッチ回路にラッチされるのを待って、前記データ入力バッファを活性状態から非活性状態へ遷移させてもよい。この制御はデータストローブ信号に同期させて行うことができるが、データストローブ信号に対する書き込みデータのセットアップ・ホールドタイムとの関係が不所望に変動するような場合にも書き込み動作の信頼性を維持させようとするならば、書込みコマンドによる書込み動作の終了に同期させて、前記データ入力バッファを活性状態から非活性状態に遷移させるようにすればよい。
【００２０】
前記データ入力バッファと同様の観点に立った入力バッファ制御はアドレス入力バッファ等にも適用することができる。例えば、複数個のアドレス入力端子と、前記複数個のアドレス入力端子に対応して設けられる複数個のアドレス入力バッファと、クロック信号を受けるクロック端子と、選択端子がワード線に接続されデータ入出力端子がビット線に接続された複数個のメモリセルと、前記メモリセルに対するデータ書込み動作及びデータ読み出し動作をクロック信号に同期させて制御する制御回路と、を含む半導体装置を一例とすれば、前記制御回路は、ロウアドレスによるワード線選択動作がバンクアクティブコマンドによって指示され、カラムアドレスによるビット線を指定したデータ読み出し動作がリードコマンドによって指示され、カラムアドレスによるビット線を指定したデータ書込み動作がライトコマンドによって指示され、ワード線の初期化がプリチャージコマンドによって指示され、前記バンクアクティブコマンド、前記リードコマンド又は前記ライトコマンドを受け付けた後に、前記アドレス入力バッファを非活性状態から活性状態に変化させ、その後、前記クロック信号に同期する一定サイクル期間の経過を待ってアドレス入力バッファを活性状態から非活性状態に変化させればよい。
【００２１】
【発明の実施の形態】
《ＤＤＲ−ＳＤＲＡＭの概要》
図１には本発明に係る半導体装置の一例としてＤＤＲ形式のＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が示される。同図に示されるＤＤＲ−ＳＤＲＡＭは、特に制限されないが、公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成されている。
【００２２】
ＤＤＲ−ＳＤＲＡＭ１は、特に制限されないが、４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有する。図示を省略するが、夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は、特に制限されないが、夫々４個のメモリマットを有し、各メモリマットは、２個のメモリアレイによって構成される。一方のメモリアレイはカラムアドレス信号の最下位ビットが論理値“０”に応ずるデータの格納領域に割当てられ、他方のメモリアレイはカラムアドレス信号の最下位ビットが論理値“１”に応ずるデータの格納領域に割当てられる。メモリバンクのメモリマット及びメモリアレイの分割構造は上記には制限されず、それ故、本明細書では、特に注釈をしない限り、個々のメモリバンクは夫々１個のメモリマットから構成されている如く説明する。
【００２３】
前記夫々のメモリバンクＢＮＫ０〜ＢＮＫ３のメモリマットは、マトリクス配置されたダイナミック型のメモリセルＭＣを備え、図に従えば、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補ビット線ＢＬ，ＢＬの一方のビット線ＢＬに結合される。同図にはワード線ＷＬと相補ビット線ＢＬは一部だけが代表的に示されているが、実際にはマトリクス状に多数配置され、センスアンプを中心とした折り返しビット線構造を有している。
【００２４】
前記メモリバンクＢＮＫ０〜ＢＮＫ３毎に、ロウデコーダＲＤＥＣ０〜ＲＤＥＣ３、データ入出力回路ＤＩＯ０〜ＤＩＯ３、カラムデコーダＣＤＥＣ０〜ＣＤＥＣ３が設けられている。
【００２５】
上記メモリマットのワード線ＷＬは、メモリバンクＢＮＫ０〜ＢＮＫ３毎に設けられたロウデコーダＲＤＥＣ０〜ＲＤＥＣ３によるロウアドレス信号のデコード結果に従って選ばれて選択レベルに駆動される。
【００２６】
前記データ入出力回路ＤＩＯ０〜ＤＩＯ３は、センスアンプ、カラム選択回路、及びライトアンプを有する。センスアンプは、メモリセルＭＣからのデータ読出しによって夫々の相補ビット線ＢＬ，ＢＬに現れる微小電位差を検出して増幅する増幅回路である。前記カラム選択回路は、相補ビット線ＢＬ，ＢＬを選択して相補共通データ線のような入出力バス２に導通させるためのスイッチ回路である。カラム選択回路はカラムデコーダＣＤＥＣ０〜ＣＤＥＣ３のうち対応するものによるカラムアドレス信号のデコード結果に従って選択動作される。ライトアンプは書き込みデータに従って、カラムスイッチ回路を介して相補ビット線ＢＬ，ＢＬを差動増幅する回路である。
【００２７】
前記入出力バス２にはデータ入力回路３及びデータ出力回路４が接続される。データ入力回路３は書込みモードにおいて外部から供給される書込みデータを入力して前記入出力バス２に伝達する。前記データ出力回路４は、読み出しモードにおいてメモリセルＭＣから入出力バス２に伝達された読み出しデータを入力して外部に出力する。前記データ入力回路３の入力端子と前記データ出力回路４の出力端子は、特に制限されないが、１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５に結合される。便宜上、ＳＤＲＡＭ１が外部と入出力するデータにもＤＱ０〜ＤＱ１５の参照符号を付して説明することがある。
【００２８】
ＤＤＲ−ＳＤＲＡＭ１は、特に制限されないが、１５ビットのアドレス入力端子Ａ０〜Ａ１４を有する。アドレス入力端子Ａ０〜Ａ１４はアドレスバッファ５に結合される。前記アドレスバッファ５にマルチプレクス形態で供給されるアドレス情報の内、ロウアドレス信号ＡＸ０〜ＡＸ１２はロウアドレスラッチ６に、カラムアドレス信号ＡＹ０〜ＡＹ１１はカラムアドレスラッチ７に、バンク選択信号とみなされるバンクセレクト信号ＡＸ１３、ＡＸ１４はバンクセレクタ８に、そして、モードレジスタ設定情報Ａ０〜Ａ１４はモードレジスタ９に、供給される。
【００２９】
４個のメモリバンクＢＮＫ０〜ＢＮＫ３は２ビットのバンク選択信号ＡＸ１３，ＡＸ１４の論理値にしたがってバンクセレクタ８で動作が選択される。即ち、動作が選択されたメモリバンクだけがメモリ動作可能にされる。例えば、センスアンプ、ライトアンプ、及びカラムデコーダ等は動作が非選択のメモリバンクでは活性化されない。
【００３０】
ロウアドレスラッチ６にラッチされたロウアドレス信号ＡＸ０〜ＡＸ１２はロウアドレスデコーダＲＤＥＣ０〜ＲＤＥＣ３に供給される。
【００３１】
カラムアドレスラッチ７にラッチされたカラムアドレス信号ＡＹ０〜ＡＹ１１は、カラムアドレスカウンタ１０にプリセットされて前記カラムアドレスデコーダＣＤＥＣ０〜ＣＤＥＣ３に供給される。連続的なメモリアクセスであるバーストアクセスが指示されている場合、その連続回数（バースト数）分だけ、カラムアドレスカウンタ１０がインクリメント動作されて、カラムアドレス信号が内部で生成される。
【００３２】
リフレッシュカウンタ１１は記憶情報のリフレッシュ動作を行なうロウアドレスを自ら生成するアドレスカウンタである。リフレッシュ動作が指示されたとき、リフレッシュカウンタ１１から出力されるロウアドレス信号に従ってワード線ＷＬが選択されて記憶情報のリフレッシュが行なわれる。
【００３３】
制御回路１２は、特に制限されないが、クロック信号ＣＬＫ、ＣＬＫｂ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂはそれが付された信号がローイネーブルの信号又はレベル反転信号であることを意味する）、カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡＳｂ、ライトイネーブル信号ＷＥｂ、データマスク信号ＤＭＵ，ＤＭＬ、及びデータストローブ信号ＤＱＳなどの外部制御信と共に、モードレジスタ９から所定の情報が入力される。ＤＤＲ−ＳＤＲＡＭ１の動作はそれら入力信号の状態の組み合わせによって規定されるコマンドで決定され、制御回路１２は、そのコマンドで指示される動作に応じた内部タイミング信号を形成するための制御ロジックを有する。
【００３４】
クロック信号ＣＬＫ、ＣＬＫｂはＳＤＲＡＭのマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。
【００３５】
チップセレクト信号ＣＳｂはそのローレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号がハイレベルのとき（チップ非選択状態）その他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。
【００３６】
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００３７】
クロックイネーブル信号ＣＫＥはパワーダウンモード及びセルフリフレッシュモードのコントロール信号であり、パワーダウンモード（ＳＤＲＡＭにおいてデータリテンションモードでもある）とする場合にはクロックイネーブル信号ＣＫＥはローレベルとされる。
【００３８】
データマスク信号ＤＭＵ，ＤＭＬは入力した書込みデータに対するバイト単位のマスクデータであり、データマスク信号ＤＭＵのハイレベルは書込みデータの上位バイトによる書込み抑止を指示し、データマスク信号ＤＭＬのハイレベルは書込みデータの下位バイトによる書込み抑止を指示する。
【００３９】
前記データストローブ信号ＤＱＳは書込み動作時にライトストローブ信号として外部から供給される。即ち、クロック信号ＣＬＫに同期して書き込み動作が指示されたとき、その指示が行われた前記クロック信号周期の後のクロック信号周期からのデータストローブ信号ＤＱＳに同期するデータの供給が規定されている。読み出し動作時には前記データストローブ信号ＤＱＳはリードストローブ信号として外部に出力される。即ち、データの読み出し動作では読み出しデータの外部出力に同期してデータストローブ信号が変化される。そのためにＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋ Ｌｏｏｐ）回路１３及びＤＱＳ出力バッファ１４が設けられている。ＤＬＬ回路１３は、半導体装置１が受けるクロック信号ＣＬＫとデータ出力回路４によるデータの出力タイミングを同期させるために、データ出力動作制御用のクロック信号（リード動作時におけるデータストローブ信号ＤＱＳと同相の制御クロック信号）１５の位相を整えるものである。ＤＬＬ回路１３は、特に制限されないが、レプリカ回路技術と、位相同期技術とによって、内部回路の信号伝播遅延時間特性を補償し得る内部クロック信号１５を再生し、これにより、内部クロック信号１５に基づいて出力動作されるデータ出力回路４は、外部クロック信号ＣＬＫに確実に同期したタイミングでデータを出力することが可能とされる。ＤＱＳバッファ１４は前記内部クロック信号１５と同相でデータストローブ信号ＤＱＳを外部に出力する。
【００４０】
前記ロウアドレス信号（ＡＸ０〜ＡＸ１２）は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンド（アクティブコマンド）サイクルにおけるアドレス入力端子Ａ０〜Ａ１２のレベルによって定義される。このアクティブコマンドサイクルにおいて、アドレス入力端子Ａ１３、Ａ１４から入力される信号ＡＸ１３，ＡＸ１４はバンク選択信号とみなされ、Ａ１３＝Ａ１４＝“０”のときはバンクＢＮＫ０、Ａ１３＝“１”，Ａ１４＝“０”のときはバンクＢＮＫ１、Ａ１３＝“０”，Ａ１４＝“１”のときはバンクＢＮＫ２、Ａ１３＝“１”，Ａ１４＝“１”のときはバンクＢＮＫ３が選択される。このようにして選択されたメモリバンクはリードコマンドによるデータ読み出し、ライトコマンドによるデータ書込み、プリチャージコマンドによるプリチャージの対象にされる。
【００４１】
前記カラムアドレス信号（ＡＹ０〜ＡＹ１１）は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のカラムアドレス・リードコマンド（リードコマンド）サイクル、カラムアドレス・ライトコマンド（ライトコマンド）サイクルにおける端子Ａ０〜Ａ１１のレベルによって定義される。これによって指定されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００４２】
ＤＤＲ−ＳＤＲＡＭ１には、特に制限されないが、以下の〔１〕〜〔９〕等のコマンドが予め規定されている。
【００４３】
〔１〕モードレジスタセットコマンドは、上記モードレジスタ９をセットするためのコマンドである。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１４を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシー、バーストタイプなどとされる。設定可能なバーストレングスは、特に制限されないが、２，４，８，とされ、設定可能なＣＡＳレイテンシーは、特に制限されないが、２，２．５とされる。
【００４４】
上記ＣＡＳレイテンシーは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてＣＡＳｂの立ち下がりからデータ出力回路４の出力動作までにクロック信号ＣＬＫの何サイクル分を費やすかを指定するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それをクロック信号ＣＬＫの使用周波数に応じて設定するためのものである。換言すれば、周波数の高いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に大きな値に設定し、周波数の低いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に小さな値に設定する。
【００４５】
〔２〕ロウアドレスストローブ・バンクアクティブコマンは、ロウアドレスストローブの指示とＡ１３、Ａ１４によるメモリバンクの選択を有効にするコマンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル（“０”）、ＣＡＳｂ，ＷＥｂ＝ハイレベル（“１”）によって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号とされ、Ａ１３，Ａ１４に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のようにクロック信号ＣＬＫの立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルが夫々対応する相補データ線に導通される。
【００４６】
〔３〕カラムアドレス・リードコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ１０にプリセットされる。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、クロック信号ＣＬＫに同期してカラムアドレスカウンタ１０から出力されるアドレス信号に従って、例えば３２ビット単位で順次メモリバンクで選択され、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに同期して１６ビット単位で外部に連続的に出力される。連続的に読出されるデータ数（ワード数）は上記バーストレングスによって指定された個数とされる。また、データ出力回路４からのデータ読出し開始は上記ＣＡＳレイテンシーで規定されるクロック信号ＣＬＫのサイクル数を待って行われる。
【００４７】
〔４〕カラムアドレス・ライトコマンドは、ライト動作の態様としてモードレジスタ９にバーストライトが設定されているときに当該バーストライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、バーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、ＣＳｂ，ＣＡＳｂ，ＷＥｂ，＝ロウレベル、ＲＡＳｂ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ１０に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシーの設定はなく、ライトデータの取り込は、当該カラムアドレス・ライトコマンドサイクルからクロック信号ＣＬＫの１サイクル遅れてデータストローブ信号ＤＱＳに同期して開始される。
【００４８】
〔５〕プリチャージコマンドは、Ａ１３，Ａ１４によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、ＣＳｂ，ＲＡＳｂ，ＷＥｂ，＝ロウレベル、ＣＡＳｂ＝ハイレベルによって指示される。
【００４９】
〔６〕オートリフレッシュコマンドは、オートリフレッシュを開始するために必要とされるコマンドであり、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ＝ロウレベル、ＷＥｂ，ＣＫＥ＝ハイレベルによって指示される。これによるリフレッシュ動作はＣＢＲリフレッシュと同様である。
【００５０】
〔７〕セルフリフレッシュエントリコマンドが設定されると、ＣＫＥがローレベルにされている間、セルフリフレッシュ機能が働き、その間、外部からリフレッシュの指示を与えなくても自動的に所定のインターバルでリフレッシュ動作が行なわれる。
【００５１】
〔８〕バーストストップ・コマンドは、バーストリード動作を停止させるために必要なコマンドであり、バーストライト動作では無視される。このコマンドは、ＣＡＳｂ，ＷＥｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ＝ハイレベルによって指示される。
【００５２】
〔９〕ノーオペレーションコマンドは、実質的な動作を行わないことを指示するコマンドであり、ＣＳｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ハイレベルによって指示される。
【００５３】
ＤＤＲ−ＳＤＲＡＭ１においては、一つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作に何等影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。即ち、バンクアクティブコマンドなどによって指定されるロウアドレス系動作とカラムアドレス・ライトコマンドなどによって指定されるカラムアドレス系動作とは、相違するメモリバンク間で並列可能になっている。したがって、データ入出力端子ＤＱ０〜ＤＱ１５においてデータが衝突しない限り、処理が終了していないコマンドの実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予じめ開始させることが可能である。
【００５４】
以上の説明より明らかなように、ＤＤＲ−ＳＤＲＡＭ１は、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの両エッジに同期したデータ入出力が可能にされ、クロック信号ＣＬＫに同期してアドレス、制御信号を入出力できるため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵する高速で動作させることが可能であり、また、選択された１本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ１０で順次カラム系の選択状態を切換えていって複数個のデータを連続的にリード又はライトできる。
【００５５】
《ＳＳＴＬインタフェース》
前記ＤＤＲ−ＳＤＲＡＭ１において、特に制限されないが、上記のクロック信号ＣＬＫ、反転クロック信号ＣＬＫｂ、クロックイネーブル信号ＣＫＥ、チップ選択信号ＣＳｂ、ＲＡＳ信号ＲＡＳｂ、ＣＡＳ信号ＣＡＳｂ、ライトイネーブル信号ＷＥｂ、アドレス入力信号Ａ０〜Ａ１４、データマスク信号ＤＭ、及びデータストローブ信号ＤＱＳを受ける入力バッファ、前記データ入力回路３のデータ入力バッファ、データ出力回路４のデータ出力バッファのインタフェースは例えば公知のＳＳＴＬ２（クラスＩＩ）規格に準拠される。
【００５６】
図２にはＳＳＴＬ２（クラスＩＩ）の回路構成例が示される。特性インピーダンス５０Ωの伝送線２０は基準電圧ＶＲＥＦでプルアップされ、例えばメモリコントローラやＳＤＲＡＭなどに接続され、ＳＤＲＡＭの入力バッファは差動入力バッファ２１とされ、差動入力の一方に伝送線２０が結合され、他方に基準電圧ＶＲＥＦが印加され、イネーブル信号ＤＩＥでパワースイッチ２２が活性化制御される。電源電圧ＶＤＤは例えば３．３Ｖ、回路の接地電圧ＶＳＳは０Ｖである。出力バッファは電源電圧ＶＤＤＱ＝２．５Ｖと接地電圧ＶＳＳとを動作電源とするＣＭＯＳインバータを出力段に備える。メモリコントローラは前記インタフェース仕様を満足するドライバとレシーバを有し、ドライバが伝送線２０を駆動し、レシーバが伝送線２０からのデータを入力する。
【００５７】
図３には前記ＳＳＴＬ２（クラス２）における信号の規格が例示されている。ＳＳＴＬ２規格では、１．２５ボルトのような基準電位（ＶＲＥＦ）に対して０．３５Ｖ以上高い１．６ボルト以上のレベルがＨレベルとみなされ、かかる基準電位に対して０．３５Ｖ以下のレベルすなわち０．９０ボルト以下のレベルがＬレベルとみなされる。上記具体的なレベルは典型例であり、例えばＳＳＴＬ３規格に適合するようなレベルであってもよい。
【００５８】
図４には前記ＳＳＴＬに準拠した差動入力バッファの具体例として前記データ入力回路３の入力初段バッファが示される。この差動入力バッファ３０は、ｐチャンネル型ＭＯＳトランジスタＭｐ１，Ｍｐ２から成るカレントミラー負荷と、前記ＭＯＳトランジスタＭｐ１，Ｍｐ２のドレインに結合されたｎチャンネル型の差動入力ＭＯＳトランジスタＭｎ３，Ｍｎ４と、前記差動入力ＭＯＳトランジスタＭｎ３，Ｍｎ４の共通ソースに結合されたｎチャンネル型パワースイッチＭＯＳトランジスタＭｎ５とから成る差動増幅回路を有する。
【００５９】
一方の差動入力ＭＯＳトランジスタＭｎ３のゲートはデータ端子ＤＱｊ（ｊ＝０〜１５）に、他方の差動入力ＭＯＳトランジスタＭｎ４のゲートは基準電圧ＶＲＥＦに結合される。差動増幅回路の出力ノードはｐチャンネル型プリチャージＭＯＳトランジスタＭｐ６によって選択的に電源電圧ＶＤＤにプリチャージ可能にされ、当該ノードの信号はインバータ３１を介して反転出力される。
【００６０】
ＤＩＥは差動入力バッファ３０のイネーブル制御信号であり、前記パワースイッチＭＯＳトランジスタと前記プリチャージＭＯＳトランジスタＭｐ６のゲートに供給される。イネーブル制御信号ＤＩＥのハイレベルによって差動入力バッファが活性化される。この活性状態において差動増幅回路には動作電流が流れ、基準電圧ＶＲＥＦを中心に端子ＤＱｊの信号レベルとの微小電位差を即座に増幅する。差動増幅故に、端子ＤＱｊからの信号入力動作は高速である。前記イネーブル制御信号ＤＩＥのローレベルによって差動入力バッファが非活性化される。差動入力バッファの非活性状態において差動増幅回路では電力消費はなく、また、オン状態のプリチャージＭＯＳトランジスタＭｐ６の作用によってインバータ３１の出力もローレベルに強制される。
【００６１】
前記イネーブル制御信号ＤＩＥはＤＤＲ−ＳＤＲＡＭ１にライトコマンドによる書込み動作の指示の後にローレベルからハイレベルにアサートされる。このように、差動入力バッファ３０はライトコマンドによる書込み動作の指示の後、活性化されるから、書き込み動作が指示される前に差動入力バッファ３０は無駄に電力を消費しない。更に、前記バンクアクティブコマンド又はリードコマンドを受け付けても非活性状態のデータ入力バッファの状態は不変である。バンクアクティブコマンドやリードコマンドによる指示では差動入力バッファ３０を活性化しないから、バンクアクティブの後、全くライトコマンドが指示され無ければ、差動入力バッファ３０では何ら無駄な電力消費は行われない。
【００６２】
図５には前記ＳＳＴＬに準拠した差動入力バッファの別の例として前記データストローブ部信号ＤＱＳの差動入力バッファが示される。この差動入力バッファ４０は、一対の差動増幅回路の異なる極性の入力端子を相互に接続して構成される。即ち、一方の差動増幅回路は、ｐチャンネル型ＭＯＳトランジスタＭｐ１１，Ｍｐ１２から成るのカレントミラー負荷、ｎチャンネル型差動入力ＭＯＳトランジスタＭｎ１３，Ｍｎ１４、及びｎチャンネル型パワースイッチＭＯＳトランジスタＭｎ１５とから成る。ＭＯＳトランジスタＭｎ１３のゲートが反転入力端子、ＭＯＳトランジスタＭｎ１４のゲートが非反転入力端子になる。他方の差動増幅回路は、ｐチャンネル型ＭＯＳトランジスタＭｐ２１，Ｍｐ２２から成るのカレントミラー負荷、ｎチャンネル型差動入力ＭＯＳトランジスタＭｎ２３，Ｍｎ２４、及びｎチャンネル型パワースイッチＭＯＳトランジスタＭｎ２５とから成る。ＭＯＳトランジスタＭｎ２３のゲートが反転入力端子、ＭＯＳトランジスタＭｎ２４のゲートが非反転入力端子になる。
【００６３】
前記差動入力ＭＯＳトランジスタＭｎ１３とＭｎ２４のゲートにはデータストローブ信号ＤＱＳが入力され、前記差動入力ＭＯＳトランジスタＭｎ１４とＭｎ２３のゲートには基準電圧ＶＲＥＦが入力され、これにより、それぞれに差動増幅回路のシングルエンドの出力ノードに接続されたＣＭＯＳインバータ４１，４２から、データストローブ信号ＤＱＳに対する相補レベルの内部クロック信号ＤＳＣＬＫＴ、ＤＳＣＬＫＢを得ることができる。
【００６４】
ＤＳＥＮは差動入力バッファ４０のイネーブル制御信号であり、前記パワースイッチＭＯＳトランジスタＭｎ１５，ＭＮ２５のゲートに供給される。イネーブル制御信号ＤＳＥＮのハイレベルによって差動入力バッファが活性化される。この活性状態において差動増幅回路には動作電流が流れ、基準電圧ＶＲＥＦを中心に端子ＤＱＳの信号レベルとの微小電位差を即座に増幅する。差動増幅故に、端子ＤＱＳからの信号入力動作は高速である。前記イネーブル制御信号ＤＳＥＮのローレベルによって差動入力バッファが非活性化される。差動入力バッファの非活性状態において差動増幅回路で電力消費はない。
【００６５】
《データ入力回路》
図６にはＤＲ−ＳＤＲＡＭ１のデータ入力回路３の一例が示される。初段には図４で説明したＳＳＴＬ仕様の差動入力バッファ３０が配置される。差動入力バッファ３０は、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりの各エッジに同期して供給される書込みデータを入力する。差動入力バッファ３０の次段には、前記データストローブ信号の半サイクル単位で供給されるデータを前記データストローブ信号の１サイクル単位で並列させてラッチするラッチ回路５０が設けられている。このラッチ回路５０は、例えば、データストローブ信号の立ち上がり変化に同期して差動入力バッファ３０の出力データをラッチする第１のデータラッチ回路５０Ａと、データストローブ信号の立ち下がり変化に同期して差動入力バッファ３０の出力データをラッチする第２のデータラッチ回路５０Ｂと、データストローブ信号の立ち下がり変化に同期して第１のデータラッチ回路５０Ａの出力データをラッチする第３のデータラッチ回路５０Ｃとを有する。前記データラッチ回路５０Ａ〜５Ｃは夫々マスタ・スレーブ型ラッチ回路（ＭＳＦＦ）によって構成され、データラッチ回路５０ＡはＤＳＣＬＫＴをマスタ段のラッチクロック、ＤＳＣＬＫＢをスレーブ段のラッチクロックとし、データラッチ回路５０Ｂ、５０ＣはＤＳＣＬＫＢをマスタ段のラッチクロック、ＤＳＣＬＫＴをスレーブ段のラッチクロックとする。前記ラッチクロックＤＳＣＬＫＴ，ＤＳＣＬＫＢはデータストローブ信号ＤＱＳに同期して変化される信号である。
【００６６】
前記ラッチ回路５０の並列出力データＤＩＮＲｊ，ＤＩＮＦｊは夫々セレクタラッチ回路５１、５２に供給される。セレクタラッチ回路５１，５２は並列出力データＤＩＮＲｊ又はＤＩＮＦｊの何れか一方を、信号ＤＩＣＹ０の値に応じて選択し、選択したデータをクロック信号ＤＩＣＬＫに同期してラッチする。信号ＤＩＣＹ０は外部からカラムアドレスラッチ７に供給されるカラムアドレス信号（バースト書き込みの先頭アドレス）の最下位ビットＡＹ０の論理値に応ずる信号であり、セレクタラッチ回路５１はＤＩＣＹ０（＝ＡＹ０）＝０のときＤＩＮＲｊを選択し、ＤＩＣＹ０（＝ＡＹ０）＝１のときＤＩＮＦｊを選択する。セレクタラッチ回路５２の選択制御はそれとは逆である。したがて、最初に入力される書込みデータのカラムアドレスの最下位ビットの論理値に拘わらず、最下位ビットの論理値が“０”のデータはセレクタラッチ回路５１に、“１”のデータはセレクタラッチ回路５２にラッチされる。
【００６７】
前記セレクタラッチ回路５１の出力は、前記入出力バス２に含まれる信号線ＤＩＮＢＹ０Ｂｊを介して、前記カラムアドレス信号の最下位ビットが論理値“０”であるデータに応ずるデータ格納領域に割当てられている各メモリバンクのメモリアレイに接続される。セレクタラッチ回路５２の出力は、前記入出力バス２に含まれる信号線ＤＩＮＢＹ０Ｔｊを介して、前記カラムアドレス信号の最下位ビットが論理値“１”であるデータに応ずるデータ格納領域に割当てられている各メモリバンクのメモリアレイに接続される。
【００６８】
図７にはセレクタラッチ回路とメモリバンクのメモリアレイとの接続態様が概略的に示されている。図７には各メモリバンクに１個のメモリマットＭＡＴが例示され、各メモリマットＭＡＴのメモリアレイＹ０Ｂはカラムアドレスの最下位ビットの論理値が“０”のデータ格納用であり、メモリアレイＹ０Ｔはカラムアドレスの最下位ビットの論理値が“１”のデータ格納用である。ＷＡｍｐはメモリアレイ毎のライトアンプであり、対応するデータ入出力回路ＤＩＯ０〜ＤＩＯ３に含まれている。ＹＩ０ＷＹ０Ｔ０〜ＹＩ０ＷＹ０Ｔ３，ＹＩ０ＷＹ０Ｂ０〜ＹＩ０ＷＹ０Ｂ３はメモリアレイ毎のライトアンプＷＡｍｐの活性化制御信号である。
【００６９】
上記データ入力回路３の説明から理解されるように、ＤＤＲ−ＳＤＲＡＭ１において、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの双方に同期して外部からデータが入力されるが、ＤＤＲ−ＳＤＲＡＭ１の内部の書込み動作はクロック信号ＣＬＫの周期を最小単位として行われる。特に詳細な説明は省略するが、データ読み出し動作に関しても、ＳＤＲＡＭの内部動作タイミングと外部への出力動作タイミングとの関係は同じである。
【００７０】
《ＤＤＲ−ＳＤＲＡＭの制御回路》
図８にはＤＤＲ−ＳＤＲＡＭの制御回路１２の前段、図９には同じく制御回路１２の後段、の詳細な一例がライト制御系を主体として示される。
【００７１】
図８のＣＬＫ入力バッファ６０、コマンド系入力バッファ６１、及びＤＱＳ入力バッファ４０は前記ＳＳＴＬ仕様の差動入力バッファである。ＤＱＳ入力バッファ４０は図５に例示される通りであり、ＣＬＫ入力バッファ６０はＣＬＫ、ＣＬＫｂを差動入力とする差動増幅回路を初段の差動入力バッファとして備え、動作電源の投入によって活性化され、パワーダウンモードの指示に応答して非活性化される。コマンド系入力バッファ６１は図４の差動入力バッファと同様に構成されるが、動作電源の投入によって活性化され、パワーダウンモードの指示に応答して非活性化される。
【００７２】
ＣＬＫ入力バッファ６０の出力は１ショットパルス発生回路６２に供給され、これによって各種内部クロック信号ＡＣＬＫＢ，ＢＣＬＫＢ，ＣＣＬＫＢ，ＤＣＬＫＢが生成される。
【００７３】
コマンド系入力バッファ６１に入力された各種信号ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂはコマンドデコード回路６３でデコードされ、前述の動作モードに応じた内部制御信号が生成される。ＡＣＴｉはバンクアクティブコマンドによってバンクアクティブが指示されたとき、バンク選択信号で選択されているバンクを活性化する制御信号である。サフィックスｉはバンク番号を意味する。サフィックスｉの意味は他の信号も同様とする。ＷＴ、ＷＴＹはライトコマンドによる書込み動作の指示に応答して活性化される。ＷＴＹはＷＴに比べて活性化タイミングが早い。信号ＷＴＬ２はシフトレジスタ６４Ａによって信号ＷＴを遅延させた信号である。ＲＤはリードコマンドによってリード動作が指示されたとき活性化される。ＰＲＥｉは前記プリチャージコマンドによってプリチャージが指示されたとき、バンク選択信号で選択されているバンクを活性化する制御信号である。
【００７４】
ＲＷＷｉは書込み動作が指示されたときのカラム選択系基準制御信号であり、メモリバンク毎の信号とされる。書込み動作においてカラム選択タイミングはライトコマンドの指示から２クロックサイクル後とされているから、信号ＲＷＷｉはシフトレジスタ回路６４Ｂで遅延され、遅延された信号ＲＷＷ２ｉから内部クロック信号ＢＣＬＫＢに同期したワンショットパルスの信号ＲＷｉがワンショットパルス発生回路６４Ｃから出力される。
【００７５】
前記コマンドデコード回路６３によるデコード結果は、図９のモードステート回路６６の各種フラグ（ＲＳＦＦ）に反映される。フラグはセット・リセット型のフリップフロップから成り、Ｓはセット端子、Ｒはリセット端子を意味する。ＢＡｉ（ｉ＝０〜３）はアクティブな状態が指示されているメモリバンクを示す。ＢＥＮＤはバースト動作の終了を示す信号でり、ＢＢｉはバースト書込み動作中であることを示す信号である。信号ＢＷＴＹ，ＢＤＲＹ，ＢＢＹｉは信号ＢＷＴ，ＢＲＤ，ＢＢＮｉをクロック信号ＢＣＬＫＢに同期してラッチした信号である。前記信号ＢＢｉを基に生成されるカラムステート信号ＢＢＹｉに基づいてライトパルス発生回路６７がバンク別にメモリアレイの前記選択信号ＹＩ０ＷＹ０Ｔ０〜ＹＩ０ＷＹ０Ｔ３，ＹＩ０ＷＹ０Ｂ０〜ＹＩ０ＷＹ０Ｂ３を生成する。ライトクロックＤＩＣＬＫは信号ＲＷＷＳＴＯＲをクロック信号ＤＣＬＫＢに同期してラッチした信号である。
【００７６】
図１０にはカラムアドレス入力系のブロック図が示される。アドレスバッファ５は前記ＳＳＴＬ仕様の差動入力バッファである。アドレスバッファ５は図４の差動入力バッファと同様に構成されるが、動作電源の投入によって活性化され、パワーダウンモードの指示に応答して非活性化される。カラムアドレスラッチ７はマスタ・スレーブ型のラッチ回路７０、シフトレジスタ回路７１、及びマルチプレクサ７２を有する。メモリセルに対する書込みを書込みコマンドによる書込み動作の指示からクロック信号ＣＬＫの２サイクル以降とするために、書込み動作が指示されている場合には、シフトレジスタ回路７１で遅延されたアドレス信号がマルチプレクサ７２で選択される。読み出し動作が指示されている場合にはマルチプレクサ７２はラッチ回路７０の出力を直接選択する。カラムアドレスカウンタ１０はＹＣＬＫに同期してインクリメント動作を行なう。バーストエンド検出回路７３はラッチ回路７０にプリセットされたバーストスタートアドレスに対してカラムアドレスカウンタ１０の出力アドレスがバースト数に達したとき、バーストエンド信号ＢＥＮＤをアサートする。
【００７７】
前記ラッチ回路７０とは別にスタートアドレスラッチ回路７４を有し、カラムアドレスの最下位ビットＡＹ０を保持する。これに保持された信号ＣＡＹ０Ｗの論理値に応じた選択信号ＤＩＣＹ０が前記クロック信号ＤＩＣＬＫに同期してワンショットパルス生成回路７５で生成される。
【００７８】
ここで制御回路１２におけるデータ書込みの為の構成を整理して説明する。書込みコマンドによって書込み動作が指示され、信号ＷＴＹがパルス変化されると、クロックＢＣＬＫＢに同期してその信号ＷＴＹがラッチ回路６５Ａにラッチされ、データ入力バッファ３０のイネーブル信号ＤＩＥがハイレベルにアサートされる。この後、データストローブ信号ＤＱＳに同期して供給される書込みデータは、図８に例示されるように、入力バッファ４０から出力される信号ＤＳＣＬＫＴ，ＤＳＣＬＫＢに同期してラッチ回路５０入力される。ラッチ回路５０から並列に出力されたデータを入力する前記セレクタラッチ回路５１，５２（図６参照）の選択動作及びラッチ動作を制御するタイミング信号ＤＩＣＬＫは図９のライト系デコード回路６５Ｂで生成される。セレクタラッチ回路５１，５２から前記タイミング信号ＤＩＣＬＫに同期して入出力バス２に供給されるデータの書込みアドレス制御の為のカラムクロック信号ＹＣＬＫが図８のコマンドデコード回路６３内のデコードロジック６５Ｃから出力される。このカラムクロック信号ＹＣＬＫに同期して書込みデータがカラムアドレスに書き込まれていく。バースト数分の書込みデータのアドレスカウント動作の終了は図１０のバーストエンド検出回路７３で検出され、バーストエンド信号ＢＥＮＤがパルス変化される。この変化は、バースト書込みの最後の書込みカラムアドレスの発生が確定する状態であり、カラムアドレス系動作上、書込み動作の終了と等価である。この変化に同期して図９のモードステート回路６６から出力される信号ＢＷＴがネゲートされ、これを受けるラッチ回路６５Ａは、データ入力バッファ３０のイネーブル信号ＤＩＥをネゲートする。これによって、差動入力バッファ３０は、そのパワースイッチＭＯＳトランジスタＭｎ５（図４参照）がオフ状態にされて非活性化される。
【００７９】
《ＤＤＲ−ＳＤＲＡＭの書込み動作タイミング》
図１１にはＤＤＲ−ＳＤＲＡＭ１におけるバースト数４の書込み動作タイミングが例示されている。
【００８０】
時刻ｔ０にクロック信号ＣＬＫに同期してロウアドレスストローブ・バンクアクティブコマンド（バンクアクティブコマンドＡｃｔｉｖｅ）が発行され、ロウアドレス信号（Ｘ−Ａｄｄ）が供給される。このバンクアクティブコマンドにより、選択されたメモリバンクの信号ＡＣＴｉがパルス変化され、信号ＢＡｉがアサートされる。特に図示はしないが、これによって、選択されたメモリバンクにおいて、ロウアドレス信号に応ずるワード線が選択され、当該ワード線に選択端子が接続されたメモリセルの記憶情報が夫々の相補ビット線に読出され、センスアンプで増幅される。
【００８１】
時刻ｔ１にクロック信号ＣＬＫに同期してカラムアドレス・ライトマンド（Ｗｒｉｔｅ）が発行され、カラムアドレス信号（Ｙ−Ａｄｄ）が供給される。このカラムアドレス・ライトマンドによって順次信号ＷＴＹ、ＷＴ、ＲＷＷｉがパルス変化され、差動入力バッファ３０のイネーブル制御信号ＤＩＥがハイレベルにアサートされ（時刻ｔ２）、これによって差動入力バッファ３０は非活性状態から活性状態にされる。
【００８２】
このとき、データストローブ信号ＤＱＳは時刻ｔ１の次のクロック信号ＣＬＫの立ち上がりエッジに対して±０．２５Ｔｃｋの許容誤差の範囲内で立ち上がり変化され、例えば、ＤＱＳの立ち上がり及び立ち下がりの各変化に同期して書き込みデータＤ１、Ｄ２，Ｄ３，Ｄ４が供給される。Ｔｃｋはクロック信号に周期である。
【００８３】
書き込みデータＤ１が供給されてきたとき、差動入力バッファ３０は既に活性化されており、順次供給されてくるデータＤ１〜Ｄ４は、入力バッファ４０から出力される信号ＤＳＣＬＫＴ，ＤＳＣＬＫＢに同期して、ラッチ回路５０に入力される。ラッチ回路５０は時刻ｔ３にＤ１，Ｄ２を並列化して出力し、時刻ｔ４にＤ３，Ｄ４を並列化して出力する。並列出力されたデータに対して、タイミング信号ＤＩＣＬＫの最初の変化（時刻ｔ２ａ）に同期して信号ＤＩＣＹ０の論理値に応じ前記セレクタラッチ回路５１，５２（図６参照）による入力選択の判定が行われ、その判定結果にしたがってその後のタイミング信号ＤＩＣＬＫの変化（時刻ｔ３ａ，ｔ４ａ）に同期して書込みデータがセレクタラッチ回路５１，５２から入出力バス２（ＤＩＮＢＹ０Ｂｊ，ＤＩＮＢＹ０Ｔｊ）に供給される。
【００８４】
入出力バス２に供給された書込みデータに対するメモリセルへの書込み動作は、時刻ｔ３ａの後になり、カラムクロック信号ＹＣＬＫに同期して（時刻ｔ３ｂ）データＤ１，Ｄ２書込み用のカラムアドレス信号ＣＡａがカラムアドレスカウンタ１０から出力される。カラムクロック信号ＹＣＬＫの次にパルス変化に同期して（時刻ｔ４ｂ）データＤ３，Ｄ４書込み用のカラムアドレス信号ＣＡａがカラムアドレスカウンタ１０から出力される。これによってデータＤ１，Ｄ２及びＤ３，Ｄ４が所定のメモリセルに書き込まれる。
【００８５】
バースト数分の書込みデータのアドレスカウント動作の終了はバーストエンド検出回路７３で検出され、バーストエンド信号ＢＥＮＤが時刻ｔ５にパルス変化される。この変化は、バースト書込みの最後の書込みカラムアドレスの発生が確定する状態であり、カラムアドレス系動作上、書込み動作の終了と等価であるから、この変化に同期して図９のモードステート回路６６から出力される信号ＢＷＴがネゲートされ、これを受けるラッチ回路６５Ａは、データ入力バッファ３０のイネーブル信号ＤＩＥをネゲートする。これによって、差動入力バッファ３０は非活性状態にされる。
【００８６】
図１２には図１１の比較例としてＳＤＲ−ＳＤＲＡＭの書込み動作タイミングが示されている。ＳＤＲ−ＳＤＲＡＭは、クロック信号ＣＬＫに同期してカラムアドレス・ライトコマンドと一緒に書込みデータも供給される。このため、ライトコマンドによる書込み動作の指示の後にデータ入力バッファを活性化していたのでは間に合わない。このため、バンクアクティブコマンドによるロウアドレス系動作の指示（信号ＡＣＴｉのパルス変化）に同期して、データ入力バッファのイネーブル信号ＤＩＯＦＦがローレベルにアサートされ、これによってデータ入力バッファが活性化される。この状態は、次にプリチャージコマンド（Ｐｒｅ）によってプリチャージ動作が指示される（信号ＰＲＥｉのパルス変化）まで維持される。したがって、バンクアクティブの後にライトコマンドによる書込みが指示されるまで、また、ライト動作が終わってプリチャージ動作が指示されるまで、また、バンクアクティブの後にリードコマンドしか発行されずライトコマンドが発行されないとき、データ入力バッファは動作の必要がないから、その間、データ入力バッファが活性化され続けることによって無駄に電力が消費される。このようなデータ入力バッファの活性化制御をＤＤＲ−ＳＤＲＡＭ１にそのまま適用すれば、データ入力バッファのＳＳＴＬインフェース仕様故に、図１のＤＤＲ−ＳＤＲＡＭ１とは比較にならないほど多くの電力が無駄に消費されることが予想される。
【００８７】
図１３には本発明をアドレス入力バッファに適用する場合の動作タイミングチャートが示される。図１３の例は、図１のＤＤＲ−ＳＤＲＡＭのアドレス入力タイミングがコマンド入力からクロック信号ＣＬＫの１サイクル分遅れる仕様を想定したものである。即ち、図１３に例示されるように、バンクアクティブコマンド（Ａｃｔｉｖｅ）の後、クロック信号ＣＬＫの１サイクル遅れてロウアドレスストローブのタイミングとされ、ロウアドレス信号（Ｘ−Ａｄｄ）が供給され、カラムアドレス・ライトコマンド（Ｗｒｉｔｅ）の後、クロック信号ＣＬＫの１サイクル遅れてカラムアドレスストローブのタイミングとされ、カラムアドレス信号（Ｙ−Ａｄｄ）が供給される。このとき、バンクアクティブの指示によって信号ＡＣＴｉがパルス変化されることに同期して、また、ライトコマンドによるライト動作の指示によって信号ＷＴがパルス変化されることに同期して、また、図示はしないが、カラムアドレス・リードコマンドによるリード動作の指示によってリード信号がパルス変化されることに同期して、夫々アドレス入力バッファの活性化制御信号ＡＩＥをアサートして、アドレス入力バッファを活性化する。アドレス入力バッファの非活性化は、アドレス入力バッファによるアドレス入力動作が完了されるタイミングを待って行なえばよく、例えば、カラム系クロック信号ＣＣＬＫＢの所定の変化に同期させればよい。
【００８８】
アドレス入力バッファに対しても動作の指示の後に活性化する制御を行なえば、ＳＳＴＬ仕様のアドレス入力バッファで消費される電力を低減することができる。
【００８９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９０】
例えば、動作が指示された後に活性化制御される入力バッファは、データ及びアドレスの入力バッファに限定されず、その他の制御信号の入力バッファであってもよい。また、ＳＳＴＬ仕様の入力バッファは図４及び図５で説明した差動入力バッファに限定されず適宜変更可能である。また、データ入力バッファのイネーブル制御信号ＤＩＥを生成する為の制御論理若しくはそれを生成する為の中間信号の生成論理は上記に限定されず、適宜変更可能である。また、ＳＤＲＡＭのデータ入出力端子の数は１６ビットに限定されず、８ビット、４ビット等であってもよい。また、ＳＤＲＡＭのメモリバンクの数、メモリバンクのメモリマット及びメモリアレイの構成も上記に限定されず適宜変更可能である。
【００９１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＤＲ−ＳＤＲＡＭに適用した場合について説明しうたが、本発明はそれに限定されず、例えばＤＤＲ−ＳＤＲＡＭをオンチップしたマイクロコンピュータやシステムＬＳＩ若しくはアクセラレータなどと称される半導体装置にも広く適用する事ができる。
【００９２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００９３】
すなわち、メモリ部への書込みデータを入力可能なデータ入力バッファを有する半導体装置において、前記メモリ部に対する書込み動作の指示を受けた後に、データ入力バッファを非活性状態から活性状態に変化させる。前記データ入力バッファは、例えばＳＳＴＬ規格に準拠したインタフェース仕様を有する差動入力バッファであり、その活性状態において貫通電流を流し、小振幅信号の微小な変化にも即座に追従して信号を入力する。そのような入力バッファは前記メモリ部に対する書込み動作の指示を受けて初めて活性状態にされるから、書き込み動作が指示される前に予めデータ入力バッファが活性状態にされて消費される無駄な電力消費を低減することができる。
【００９４】
前記半導体装置の好適な例であるＳＤＲＡＭの場合、バンクアクティブコマンドやリードコマンドによる指示ではデータ入力バッファを活性化しないから、バンクアクティブの後、全くライトコマンドが指示され無ければ、データ入力バッファでは何ら無駄な電力消費は行われない。
【００９５】
前記データ入力バッファと同様の観点に立った入力バッファ制御をアドレス入力バッファ等にも適用することができる。前記バンクアクティブコマンド、前記リードコマンド又は前記ライトコマンドを受け付けた後に、前記アドレス入力バッファを非活性状態から活性状態に変化させ、その後、前記クロック信号に同期する一定サイクル期間の経過を待ってアドレス入力バッファを活性状態から非活性状態に変化させる。
【００９６】
以上より、データ入力バッファなどの外部インタフェースバッファによる電力消費を低減可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例であるＤＤＲ−ＳＤＲＡＭを示すブロック図である。
【図２】ＳＳＴＬ２（クラスＩＩ）の回路構成例を示す回路図である。
【図３】ＳＳＴＬ２（クラス２）における信号の規格を例示する説明図である。
【図４】ＳＳＴＬに準拠した差動入力バッファの具体例であるデータ入力回路の入力初段バッファを示す回路図である。
【図５】ＳＳＴＬに準拠した差動入力バッファの別の例としてデータストローブ信号ＤＱＳの差動入力バッファを示す回路図である。
【図６】ＤＲ−ＳＤＲＡＭ１のデータ入力回路の一例を示すブロック図である。
【図７】セレクタラッチ回路とメモリバンクのメモリアレイとの接続態様を概略的に示す説明図である。
【図８】ＤＤＲ−ＳＤＲＡＭの制御回路の前段をライト制御系を主体として示すブロック図である。
【図９】ＤＤＲ−ＳＤＲＡＭの制御回路の後段をライト制御系を主体として示すブロック図である。
【図１０】カラムアドレス入力系を例示するブロック図である。
【図１１】ＤＤＲ−ＳＤＲＡＭ１におけるバースト数４の書込み動作タイミングを例示するタイミングチャートである。
【図１２】図１１の比較例としてＳＤＲ−ＳＤＲＡＭの書込み動作タイミングを示すタイミングチャートである。
【図１３】本発明をアドレス入力バッファに適用する場合の動作タイミングを例示するタイミングチャートである。
【符号の説明】
１ ＤＤＲ−ＳＤＲＡＭ
ＢＮＫ０〜ＢＮＫ３ メモリバンク
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＤＩＯ０〜ＤＩＯ３ データ入出力回路
ＲＤＥＣ０〜ＲＤＥＣ３ ロウデコーダ
ＣＤＥＣ０〜ＣＤＥＣ３ カラムデコーダ
２ 入出力バス
３ データ入力回路
４ データ出力回路
ＤＱ０〜ＤＱ１５ データ入出力端子
Ａ０〜Ａ14 アドレス入力端子
５ アドレスバッファ
６ ロウアドレスラッチ
７ カラムアドレスラッチ
８ バンクセレクタ
９ モードレジスタ
１０ カラムアドレスカウンタ
１２ 制御回路
ＣＬＫ，ＣＬＫｂ クロック信号
ＤＱＳ データストローブ信号
３０ 差動入力バッファ
Ｍｎ５ パワースイッチＭＯＳトランジスタ
ＶＲＥＦ 基準電圧
ＤＩＥ イネーブル制御信号
５０ ラッチ回路
５０Ａ 第１のデータラッチ回路
５０Ｂ 第２のデータラッチ回路
５０Ｃ 第３のデータラッチ回路
５１，５２ セレクタラッチ回路
Claims (16)
- データ端子と、
データストローブ信号が入力されるデータストローブ端子と、
クロック信号が入力されるクロック端子と、
前記データ端子に接続される第１入力バッファと、
前記データ端子に入力されたデータが書き込まれる複数のメモリセルと、
前記複数のメモリセルへの書き込み動作を指示するライトコマンドが入力されたことを検出するコマンドデコード回路とを具備するＤＤＲ型半導体記憶装置であって、
前記ＤＤＲ型半導体記憶装置は、前記ライトコマンドが入力された後に、前記データ端子に連続して入力される第１所定数のデータを複数個のメモリセルに書き込むバースト動作が可能であり、
前記第１入力バッファは、初段増幅回路と、前記初段増幅回路に接続される第１ラッチ回路と、前記第１ラッチ回路に接続される第２ラッチ回路とを有し、
前記第１ラッチ回路は、前記データストローブ信号に基づいて動作し、前記第２ラッチ回路は、前記クロック信号に基づいて動作し、
前記第１ラッチ回路は前記データストローブ信号の立ち上がり変化に同期して供給される第１データと前記データストローブ信号の立ち下がり変化に同期して供給される第２データとを並列にラッチし、
前記第２ラッチ回路は、前記バースト動作によってデータを書き込む先頭カラムアドレスの最下位ビットの第１の論理値“０”に応じて前記第１データをラッチし第２の論理値“１”に応じて前記第２データをラッチする第３ラッチと、前記最下位ビットの第１の論理値“０”に応じて前記第２データをラッチし第２の論理値“１”に応じて前記第１データをラッチする第４ラッチとを有し、
前記第３ラッチの出力は前記第１の論理値“０”に応じて割り当てられているメモリセルアレイのメモリセルに接続され、前記第４ラッチの出力は前記第１の論理値“１”に応じて割り当てられているメモリセルアレイのメモリセルに接続され、
前記バースト動作が終了したことを検出し、バースト終了信号を出力する検出回路を更に有し、
前記第１入力バッファは、前記コマンドデコード回路において、前記ライトコマンドが入力されたことを検出した場合に活性化され、前記バースト終了信号に基づいて非活性化されることを特徴とするＤＤＲ型半導体記憶装置。 - 請求項１において、
前記ＤＤＲ型半導体記憶装置は、前記バースト動作において、外部から入力されたカラムアドレスに基づいて前記第１所定数のカラムアドレスを順次生成するカラムアドレスカウンタを更に具備し、
前記検出回路は、前記外部から入力されたカラムアドレスに対して前記カラムアドレスカウンタが生成したカラムアドレスが前記第１所定数に達したときバースト動作の終了を検出することを特徴とするＤＤＲ型半導体記憶装置。 - 請求項２において、
前記ＤＤＲ型半導体記憶装置は、前記第１入力バッファの活性化・非活性化を制御するための制御信号を出力する制御回路を更に具備し、
前記第１入力バッファは、前記初段増幅回路として第１差動増幅回路を有し、
前記第１差動増幅回路は、ソース・ドレイン経路が前記第１差動増幅回路の電流経路に設けられる第１ＭＯＳトランジスタを含み、
前記第１ＭＯＳトランジスタのゲートには、前記制御信号が入力され、
前記制御回路は、前記第１入力バッファを活性化する場合に、前記第１ＭＯＳトランジスタがオン状態となるように前記制御信号をアサートし、前記第１入力バッファを非活性化する場合に、前記第１ＭＯＳトランジスタがオフ状態となるように前記制御信号をネゲートすることを特徴とするＤＤＲ型半導体記憶装置。 - 請求項３において、
前記第１入力バッファは、前記第１差動増幅回路の出力ノードに接続される第２ＭＯＳトランジスタを有し、
前記第２ＭＯＳトランジスタは、前記制御信号がネゲートされている場合に、前記出力ノードに第１電位を供給することを特徴とするＤＤＲ型半導体記憶装置。 - 請求項１から４のいずれか１項において、
前記ＤＤＲ型半導体記憶装置は、前記第１所定数を外部から設定可能なモードレジスタを更に具備することを特徴とするＤＤＲ型半導体記憶装置。 - 請求項１から５のいずれか１項において、
前記複数のメモリセルへの書き込み動作は、前記クロック信号に基づいて動作することを特徴とするＤＤＲ型半導体記憶装置。 - 請求項１から６の何れか１項において、
前記ＤＤＲ型半導体記憶装置は、前記コマンドデコード回路において、前記ライトコマンドが検出された場合にセットされ、前記バースト終了信号によりリセットされるフラグを更に具備することを特徴とするＤＤＲ型半導体記憶装置。 - 請求項１から７の何れか１項において、
前記ＤＤＲ型半導体記憶装置は、ＤＤＲ型のシンクロナスＤＲＡＭであることを特徴とするＤＤＲ型半導体記憶装置。 - データ端子と、
データストローブ信号が入力されるデータストローブ端子と、
クロック信号が入力されるクロック端子と、
前記データ端子に接続される第１入力バッファと、
前記データ端子から入力されたデータが書き込まれる複数のメモリセルと、
前記第１入力バッファに接続される制御回路を具備し、データの入力及び出力が前記クロック信号の立ち上がりエッジ及び立ち下がりエッジの双方に同期して行われる同期型ＤＲＡＭであって、
前記同期型ＤＲＡＭは、外部からライトコマンドが入力された場合に、データ端子に所定数連続して入力されるデータを前記複数のメモリセルに書き込むバースト動作が可能であり、
前記第１入力バッファは、初段増幅回路と、前記初段増幅回路に接続される第１ラッチ回路と、前記第１ラッチ回路に接続される第２ラッチ回路とを有し、
前記第１ラッチ回路は、前記データストローブ信号に基づいて動作し、前記第２ラッチ回路は、前記クロック信号に基づいて動作し、
前記第１ラッチ回路は前記データストローブ信号の立ち上がり変化に同期して供給される第１データと前記データストローブ信号の立ち下がり変化に同期して供給される第２データとを並列にラッチし、
前記第２ラッチ回路は、前記バースト動作によってデータを書き込む先頭カラムアドレスの最下位ビットの第１の論理値“０”に応じて前記第１データをラッチし第２の論理値“１”に応じて前記第２データをラッチする第３ラッチと、前記最下位ビットの第１の論理値“０”に応じて前記第２データをラッチし第２の論理値“１”に応じて前記第１データをラッチする第４ラッチとを有し、
前記第３ラッチの出力は前記第１の論理値“０”に応じて割り当てられたメモリセルアレイのメモリセルに接続され、前記第４ラッチの出力は前記第１の論理値“１”に応じて割り当てられたメモリセルアレイのメモリセルに接続され、
前記制御回路は、前記第１入力バッファの動作を制御するための制御信号を出力し、
前記制御信号は、前記外部から入力されるコマンドがライトコマンドである場合に、前記第１入力バッファを活性化するためにアサートされ、前記バースト動作が終了したことを検出した場合に、前記第１入力バッファを非活性化するためにネゲートされることを特徴とする同期型ＤＲＡＭ。 - 請求項９において、
前記制御回路は、コマンドデコード回路を有し、
前記コマンドデコード回路は、外部から供給されるコマンドがライトコマンドであることを検出することを特徴とする同期型ＤＲＡＭ。 - 請求項９又は１０において、
前記制御回路は、前記バースト動作が終了したことを検出し、バースト終了信号を出力する検出回路を有することを特徴とする同期型ＤＲＡＭ。 - 請求項９において、
前記制御回路は、外部から供給されるコマンドがライトコマンドであることを検出するためのコマンドデコード回路と、前記バースト動作が終了したことを検出し、バースト終了信号を出力する検出回路と、前記コマンドデコード回路でライトコマンドを検出した場合にセットされ前記検出回路でバースト動作が終了したことを検出した場合にリセットされるフラグを有することを特徴とする同期型ＤＲＡＭ。 - 請求項１１又は１２において、
前記同期型ＤＲＡＭは、前記バースト動作において、外部から入力されたカラムアドレスに基づいて前記所定数のカラムアドレスを順次生成するカラムアドレスカウンタを更に具備し、
前記検出回路は、前記外部から入力されたカラムアドレスに対して前記カラムアドレスカウンタが生成したカラムアドレスが前記所定数に達したとき前記バースト動作の終了を検出することを特徴とする同期型ＤＲＡＭ。 - 請求項９から１３の何れか１項において、
前記第１入力バッファは、前記初段増幅回路として第１差動増幅回路を有し、
前記第１差動増幅回路は、ソース・ドレイン経路が前記第１差動増幅回路の電流経路となる第１ＭＯＳトランジスタを含み、
前記第１ＭＯＳトランジスタのゲートには、前記制御信号が入力されることを特徴とする同期型ＤＲＡＭ。 - 請求項１４において、
前記第１入力バッファは、前記第１差動増幅回路の出力ノードに接続される第２ＭＯＳトランジスタを有し、
前記第２ＭＯＳトランジスタは、前記制御信号がネゲートされている場合に、前記出力ノードに第１電位を供給することを特徴とする同期型ＤＲＡＭ。 - 請求項９から１３の何れか１項において、
前記同期型ＤＲＡＭは、前記所定数が設定可能なモードレジスタを更に具備することを特徴とする同期型ＤＲＡＭ。
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