JP2007122804A - 同期型半導体装置 - Google Patents

Abstract

【課題】高周波数動作でも前サイクルの情報誤取込み防止、又は内部クロック信号のパルス幅狭化マージンを確保し、安定動作する同期型半導体装置の提供。
【解決手段】クロック信号（ＰＣＬＫ）を分周した位相の異なる第１、第２の分周クロック信号から所定の位相差の第１、第２の内部クロック信号を発生するクロック生成回路（１０２、１０３）と、チップセレクト信号を入力し前記クロック信号に同期して取込む第１の入力回路制御部（１０４）と、第１の入力回路制御部の出力を第１、第２の内部クロック信号に同期して取込む第２、第３の入力回路制御部（１０５、１０６）と、第１、第２の入力回路制御部の出力の論理演算結果と第１、第３の入力回路制御部の出力の論理演算結果を入力イネーブル信号としてそれぞれ受け、その指示に基づき第１、第２の内部クロック信号に同期して外部からの入力信号を取込む第１、第２の入力回路（１１１、１１２）と、を備える。
【選択図】図３

Description

本発明は、半導体装置に関し、特に、入力回路の低消費電力化を行う同期型半導体装置に関する。

低消費電力の技術の一つとして、チップセレクト信号／ＣＳ（信号名ＣＳの前の記号／はＬＯＷレベルでアクティブを表す）の電位レベル状態を利用して、ＣＳＢ（ＣＳの反転信号）の電位レベルがＨＩＧＨレベルの場合、
・コマンド・アドレス・データ入力系に入力される２相化内部クロックを停止、又は、
・同期型入力バッファの停止、又は、
・非同期型入力バッファの場合は、フリップフロップ回路等を使用したラッチ回路部の停止（ラッチ回路の出力信号が遷移しない）
等の制御を行っている。

特に、シンクロナスＤＲＡＭにおいては、前述したように、チップセレクト信号／ＣＳがＬＯＷレベルの時にのみ、コマンド、アドレスが必要であり、チップセレクト信号／ＣＳがＨＩＧＨレベルの時は、コマンド、アドレスは不用である。かつ、１回の有効なコマンド（チップセレクト信号／ＣＳがＬＯＷレベルのサイクル）が入ると、該コマンドが完了するまでの間（通常、数クロック間）は、次のコマンドを入れることはない。したがって、有効コマンドが入るのは、高々数サイクルに１度の頻度であるため、毎サイクル不用なコマンド、アドレス信号の入力回路（概ね２０入力程度）を動作させることは、高速になるほど、不用な消費電力を費やしているといえる。このような不必要な消費電力を抑制するために、チップセレクト信号／ＣＳがＬＯＷレベルの時のみコマンド、アドレス入力回路を動作させる手法が知られている。この種の半導体装置において、特に高速化対応に分周クロックで動作させる手法が示されている例として、特許文献１等の記載が参照される。

図１は、特許文献１に記載される構成を示す図であり、シンクロナスＤＲＡＭの入力部が示されている（特許文献１の図８参照）。図２に、図１の回路の動作を説明するための信号のタイミング波形を示す。内部タイミングマージンを確保する目的で、外部クロック信号（ＣＬＫ）を分周し、２相化された内部クロック信号（互いに位相が１８０度離間した逆相の内部ＣＬＫ−０と内部ＣＬＫ−１８０）を用いて、チップセレクト信号を制御する。図１中、外部端子３０、３２、３４より、クロック信号ＣＬＫ、パワーダウン信号ＰＤ、チップセレクト信号／ＣＳの各信号が、クロック発生回路３６、パワーダウン回路３８、チップセレクト回路４０それぞれに供給され、外部端子４２より、コマンド、アドレス、データ等のＮビットの信号が入力回路４４に供給される。クロック発生回路３６は、非同期型の入力バッファ５０と、入力バッファ５０から出力されるクロック信号を受け分周する分周器５２と、分周器５２から出力される互いに相の異なる分周クロックを受けるタイミング調整部５３とを備えて構成されている。入力バッファ５０は、パワーダウン回路３８から供給されるパワーダウン制御信号がＬＯＷレベルのとき非活性状態、ＨＩＧＨレベルのとき活性状態となる。タイミング調整部５３は、例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路等からなる。クロック発生回路３６で入力バッファ５０の動作時に外部クロック信号ＣＬＫに基づいて生成された、２相化された内部クロック信号ＣＬＫ−０、ＣＬＫ−１８０が、各回路に供給される。

パワーダウン回路３８は、同期型の入力バッファ５４、５５と、非同期型の入力バッファ５６と、パワーダウン制御部５９と、インバータ６０を備えて構成されている。外部端子３２に供給されるパワーダウン信号ＰＤがＬＯＷレベルでパワーダウンを指示するときは、パワーダウン制御部５９のＨＩＧＨレベル出力をインバータ６０で反転して供給されている消費電力の小さい非同期型の入力バッファ５６が活性状態とされており、消費電力の大きい同期型の入力バッファ５４、５５はパワーダウン制御部５９のＨＩＧＨレベル出力（パワーダウン制御信号）によって非活性状態とされている。ここで、パワーダウン信号ＰＤがＨＩＧＨレベルとなってパワーオンを指示すると、入力バッファ５６の出力によってパワーダウン制御部５９の出力がＬＯＷレベルとなり、消費電力の小さい非同期型の入力バッファ５６が非活性状態となり、消費電力の大きい同期型の入力バッファ５４、５５が活性状態となる。このパワーダウン制御部５９の出力がパワーダウン制御信号として各回路に供給される。

チップセレクト回路４０は、非同期型の入力バッファ６２と、入力回路制御部６４、６５を備えて構成されている。チップセレクト信号／ＣＳを供給される入力バッファ６２は、パワーダウン回路３８よりのパワーダウン制御信号を供給されており、入力回路制御部６４、６５は、パワーオン時に入力バッファ６２からのチップセレクト信号／ＣＳに従って、内部クロック信号ＣＬＫ−０、ＣＬＫ−１８０の立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号を生成し、入力回路４４に供給する。

入力回路４４は、Ｎ対の同期型の入力バッファ４５、４６から構成されている。これらの入力バッファ４５、４６には、パワーダウン回路３８よりのパワーダウン制御信号と、チップセレクト回路４０からの入力イネーブル信号が供給されている。通常動作ではパワーダウン制御信号がＬＯＷレベルであるため、毎クロックサイクルにチップセレクト信号／ＣＳの状態が入力回路制御部６４、６５でチェックされ、チップセレクト信号／ＣＳがＬＯＷレベルである時にのみ、入力イネーブル信号−０、入力イネーブル信号−１８０のどちらかがイネーブル指示（活性状態）となり、外部端子４２より供給される信号を、内部クロック信号ＣＬＫ−０、ＣＬＫ−１８０に同期してサンプルして出力し、それぞれの出力信号Ａ−０、Ａ−１８０を後続の内部回路（図示せず）に供給する。

特許第３５４９７５１号公報（図８）

しかしながら、図１に示した構成は、高周波動作において動作マージンの低下となる可能性がある。これは、入力回路制御部６４、６５は、少なくとも論理段数２段以上で構成され、タイミング調整部５３の出力から入力バッファ４５、４６までの論理段数と、入力回路制御部６４、６５の出力から入力バッファ４５、４６までの論理段数を比較すると、後者（入力回路制御部６４、６５の出力から入力バッファ４５、４６までの論理段数）の方が多いことに起因している。

図１に示した構成の入力部を、動作周波数が高い製品（例えばクロックサイクルタイムｔＣＫ≦１．５ｎｓ）に適用した場合、セットアップタイム（ｔＩＳ）規格２００ｐｓ以下に設定と仮定すると、ｔＩＳが小さくなったこともあり、入力回路制御部６４、６５の出力から入力バッファ４５、４６までの経路によって、入力バッファ４５、４６の状態を活性化するラッチタイミングが決定される。

つまり、入力バッファ４５、４６は、それぞれ内部ＣＬＫ−０、内部ＣＬＫ−１８０で信号（図１ではアドレス信号Ａ）をサンプルしようとするが、内部クロックＣＬＫ−０、内部ＣＬＫ−１８０のイネーブルを制御する信号（「クロックイネーブル信号」ともいう）である入力イネーブル信号−０、入力イネーブル信号−１８０は、それぞれ、内部ＣＬＫ−０、内部ＣＬＫ−１８０で決定される。よって入力バッファ４５、４６が信号を出力する時刻（タイミング）は、内部ＣＬＫ−０、内部ＣＬＫ−１８０よりも遅い入力イネーブル信号−０、入力イネーブル信号−１８０で決定されることになる。この結果、入力バッファ４５、４６の出力は遅れ、パルス幅も正規の場合よりも短くなり、動作マージンの減少となる。

このように、図１及び図２を参照して説明した従来の半導体装置（シンクロナスＤＲＡＭ）においては、クロック周期ｔＣＫ≦１．５ｎｓなどの高周波数動作において、前サイクルの情報の誤取り込み防止のマージン、又は、内部クロック信号のパルス幅狭化マージンの確保が困難になってきている。

したがって、本発明の主たる目的は、高周波数動作においても、前サイクルの情報誤取り込み防止のマージン、又は、内部クロック信号のパルス幅狭化のマージンを確保し、安定動作を実現する同期型半導体装置を提供することにある。

本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る同期型半導体装置は、入力クロック信号から所定の位相差の第１及び第２の内部クロック信号を発生するクロック生成回路と、入力されたチップセレクト信号を前記入力クロック信号に同期して取り込む第１の回路と、前記第１の回路の出力信号を共通に受けそれぞれ前記第１及び第２の内部クロック信号に同期して取り込む第２及び第３の回路と、前記第１の回路の出力信号と前記第２の回路の出力信号の論理演算結果、及び、前記第１の回路の出力信号と前記第３の回路の出力信号の論理演算結果を、それぞれ第１及び第２の入力イネーブル信号としてそれぞれ受け、前記第１及び第２の入力イネーブル信号のイネーブル指示に基づき、共通の入力信号を、前記第１及び第２の内部クロック信号に同期してそれぞれ取り込む第１及び第２の入力バッファと、を備えている。

本発明の他のアスペクト（側面）に係る同期型半導体装置は、入力クロック信号を分周器で分周してなる位相の異なる第１及び第２の分周クロック信号から所定の位相差の第１及び第２の内部クロック信号を発生するクロック生成回路と、入力されたチップセレクト信号を、前記第２の分周クロック信号が活性状態のとき、前記入力クロック信号に同期して取り込む第１の回路と、前記入力されたチップセレクト信号を、前記第１の分周クロック信号が活性状態のとき、前記入力クロック信号に同期して取り込む第２の回路と、前記第１の回路の出力信号を、前記第１の内部クロック信号に同期して取り込む第３の回路と、前記第２の回路の出力信号を、前記第２の内部クロック信号に同期して取り込む第４の回路と、前記第１の回路の出力信号と前記第３の回路の出力信号の論理演算結果、及び、前記第２の回路の出力信号と前記第４の回路の出力信号の論理演算結果を、第１及び第２の入力イネーブル信号としてそれぞれ受け、前記第１及び第２の入力イネーブル信号のイネーブル指示に基づき、共通の入力信号を、前記第１及び第２の内部クロック信号に同期して取り込む第１及び第２の入力バッファと、を備えている。

本発明に係る同期型半導体装置は、クロック信号を入力する第１の入力バッファと、前記第１の入力バッファから出力されるクロック信号を受けて分周し分周クロック信号を出力する分周器と、前記分周器から出力される分周クロック信号を受け所定の位相差を持つ第１及び第２の内部クロック信号を生成するタイミング調整部と、チップセレクト信号を入力する第２の入力バッファと、前記第２の入力バッファの出力信号と前記第１の入力バッファの出力信号とを受け、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に同期して取り込み出力する第１の入力回路制御部と、前記第１の入力回路制御部の出力信号と前記タイミング調整部からの前記第１の内部クロック信号とを受け、前記第１の入力回路制御部の出力信号を前記第１の内部クロック信号に同期して取り込み出力する第２の入力回路制御部と、前記第１の入力回路制御部の出力信号と前記タイミング調整部からの前記第２の内部クロック信号とを受け、前記第１の入力回路制御部の出力信号を前記第２の内部クロック信号に同期して取り込み出力する第３の入力回路制御部と、前記第１の入力回路制御部の出力信号と前記第２の入力回路制御部の出力信号とを受け、２つの前記出力信号の論理演算結果を出力する第１の論理回路と、前記第１の入力回路制御部の出力信号と前記第３の入力回路制御部の出力信号とを受け、２つの前記出力信号の論理演算結果を出力する第２の論理回路と、を備えている。

本発明において、前記第１の論理回路の出力信号を第１の入力制御信号として入力し、前記第１の入力制御信号が活性状態の場合、入力端子に供給されるアドレス信号を前記第１の内部クロック信号に同期してラッチ出力する第３の入力バッファと、前記第２の論理回路の出力を第２の入力制御信号として入力し、前記第２の入力制御信号が活性状態の場合、前記アドレス信号を前記第２の内部クロック信号に同期してラッチ出力する第４の入力バッファと、を備えた構成としてもよい。

本発明において、前記第１の入力回路制御部は、前記第２の入力バッファの出力信号を、前記第１の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含み、前記第２の入力回路制御部は、前記第１の入力回路制御部の出力信号を、前記第１の内部クロック信号に基づきラッチして出力するラッチ回路を含み、前記第３の入力回路制御部は、前記第１の入力回路制御部の出力信号を、前記第２の内部クロック信号に基づきラッチして出力するラッチ回路を含む構成としてもよい。

本発明に係る同期型半導体装置は、クロック信号を入力する第１の入力バッファと、前記第１の入力バッファから出力されるクロック信号を受けて分周し位相が互いに異なる第１及び第２の分周クロック信号を出力する分周器と、前記分周器からの前記第１及び第２の分周クロック信号を受け、前記第１及び第２の分周クロック信号に対応して所定の位相差を持つ第１及び第２の内部クロック信号を生成するタイミング調整部と、チップセレクト信号を入力する第２の入力バッファと、前記第２の入力バッファの出力信号と前記第１の入力バッファの出力信号を受け、前記第２の分周クロック信号を入力制御信号として受け、前記第２の分周クロック信号が活性状態のとき、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に同期して取り込み出力する第１の入力回路制御部と、前記第２の入力バッファの出力信号と前記第１の入力バッファの出力信号を受け、前記第１の分周クロック信号を入力制御信号として受け、前記第１の分周クロック信号が活性状態のとき、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に同期して取り込み出力する第２の入力回路制御部と、前記第１の入力回路制御部の出力信号と前記タイミング調整部からの前記第１の内部クロック信号とを受け、前記第１の入力回路制御部の出力信号を前記第１の内部クロック信号に同期して取り込み出力する第３の入力回路制御部と、前記第２の入力回路制御部の出力信号と前記タイミング調整部からの前記第２の内部クロック信号とを受け、前記第２の入力回路制御部の出力信号を前記第２の内部クロック信号に同期して取り込み出力する第４の入力回路制御部と、前記第１の入力回路制御部の出力信号と前記第３の入力回路制御部の出力信号とを受け、２つの前記出力信号の論理演算結果を出力する第１の論理回路と、前記第２の入力回路制御部の出力信号と前記第４の入力回路制御部の出力信号とを受け、２つの前記出力信号の論理演算結果を出力する第２の論理回路と、を備えている。

本発明において、前記第１の論理回路の出力信号を第１の入力制御信号として入力し、前記第１の入力制御信号が活性状態の場合、入力端子に供給されたアドレス信号を前記第１の内部クロック信号に同期してラッチ出力する第３の入力バッファと、前記第２の論理回路の出力を第２の入力制御信号として入力し、前記第２の入力制御信号が活性状態の場合、前記アドレス信号を前記第２の内部クロック信号に同期してラッチ出力する第４の入力バッファと、を備えた構成としてもよい。

本発明において、前記第１の入力回路制御部は、前記第２の分周クロック信号が活性状態のとき、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含み、前記第２の入力回路制御部は、前記第１の分周クロック信号が活性状態のとき、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含む構成としてもよい。

本発明において、前記第３の入力回路制御部は、前記第１の入力回路制御部の出力信号を前記第１の内部クロック信号に基づきラッチして出力し、前記第３の入力回路制御部は、前記第２の入力回路制御部の出力信号を前記第２の内部クロック信号に基づきラッチして出力する構成としてもよい。

本発明において、前記第１及び第２の論理回路はＯＲ回路よりなる。

本発明によれば、高周波数動作においても、前サイクルの情報誤取り込み防止のマージン、又は、内部クロック信号のパルス幅狭化のマージンを確保し、安定動作を実現することができる。

上記した本発明は、分周した内部クロックで入力をラッチするに際し、そのイネーブル信号を分周クロックよりも前にイネーブルとさせ、そのイネーブル幅を十分大きくとれるようにしたことを特徴としている。特に、チップセレクト信号／ＣＳを分周前のクロック信号と分周したクロック信号でそれぞれラッチし、両ラッチ信号のイネーブル状態の論理和をとることにより、イネーブル信号の前縁を、分周前のクロックにより確保し、後縁を分周クロックで確保している。更に詳細に説述すべく、添付図面を参照して説明する。本発明の同期型半導体装置は、外部端子に外部から供給されたクロック信号ＣＫを入力する入力バッファ（１００）と、入力バッファ（１００）から出力されるクロック信号（ＰＣＬＫ）を受け、これを分周して出力する分周器（１０２）と、分周器（１０２）からの分周クロック信号を入力し２相化された内部クロック信号（１８０度位相が離間している内部クロック信号ＣＬＫ−０、ＣＬＫ−１８０）を生成するタイミング調整部（１０３）と、チップセレクト信号／ＣＳを入力する入力バッファ（１０１）と、入力バッファ（１０１）から出力されたチップセレクト信号を、入力バッファ（１００）からの入力クロック信号（ＰＣＬＫ）に同期して取り込む入力回路制御部（１０４）と、入力回路制御部（１０４）から出力される信号を、内部クロック信号（ＣＬＫ０）に同期して取り込む入力回路制御部（１０５）と、入力回路制御部（１０４）から出力される信号を、内部クロック信号（ＣＬＫ−１８０）に同期して取り込む入力回路制御部（１０６）と、入力回路制御部（１０４）の出力信号と入力回路制御部（１０５）の出力信号を入力しこれらの信号の論理和（ＯＲ）をとるＯＲ回路（１０７）と、入力回路制御部（１０４）の出力信号と入力回路制御部（１０６）の出力信号を入力しこれらの信号のＯＲをとるＯＲ回路（１０８）とを備え、ＯＲ回路（１０７、１０８）からそれぞれ出力される信号（ＣＬＫＥＮ１、ＣＬＫＥＮ２）をそれぞれ第１、第２の入力イネーブル信号として受け、内部クロック信号（ＣＬＫ−０、ＣＬＫ−１８０）をそれぞれ入力として受け、入力端子に供給された信号（アドレスＡ）を入力して内部回路に出力する同期型の入力バッファ（１１１、１１２）を備えている。本発明においては、チップセレクト信号端子／ＣＳに入力された状態に応じて、入力イネーブル信号（ＣＬＫＥＮ１、ＣＬＫＥＮ２）に基づき、アドレス等の同期型の入力バッファ（１１１、１１２）を活性・非活性する。

本発明は、別の実施の形態において、クロック生成回路は、入力バッファ（１００）、分周器（１０２）、タイミング調整回路（１０３）を備え、入力バッファ（１００）より入力した入力クロック信号（ＰＣＬＫ）を分周器（１０２）で分周してなる位相の異なる分周クロック信号（ＤＩＶＣＬＫ１、ＤＩＶＣＬＫ２）から、所定の位相差の第１、第２の内部クロック信号（ＣＬＫ−０、ＣＬＫ−１８０）を発生する。入力バッファ（１０１）からのチップセレクト信号／ＣＳを入力し、分周クロック信号（ＤＩＶＣＬＫ２）が活性状態のとき、入力クロック信号（ＰＬＣＫ）に同期して取り込む入力回路制御部（１０９）と、入力バッファ（１０１）からのチップセレクト信号／ＣＳを入力し、分周クロック信号（ＤＩＶＣＬＫ１）が活性状態のとき、入力クロック信号（ＰＬＣＫ）に同期して取り込む入力回路制御部（１１０）と、入力回路制御部（１０９）の出力信号を、第１の内部クロック信号（ＣＬＫ−０）に同期して取り込む入力回路制御部（１０５）と、入力回路制御部（１１０）の出力信号を、第２の内部クロック信号（ＣＬＫ−１８０）に同期して取り込む入力回路制御部（１０６）と、入力回路制御部（１０９）の出力信号と入力回路制御部（１０５）の出力信号の論理和を出力するＯＲ回路（１０７）と、入力回路制御部（１１０）の出力信号と入力回路制御部（１０６）の出力信号の論理和を出力するＯＲ回路（１０８）と、ＯＲ回路（１０７、１０８）の出力信号を入力イネーブル信号（ＣＬＫＥＮ１、ＣＬＫＥＮ２）としてそれぞれ受け、入力イネーブル信号のイネーブル指示に基づき、それぞれ第１、第２の内部クロック信号（ＣＬＫ−０、ＣＬＫ−１８０）に同期して、外部からの入力信号（Ａ）を取り込み内部回路に出力する第１及び第２の入力バッファ（１１１、１１２）を備えている。以下実施例に即して説明する。

図３は、本発明の同期型半導体装置の第１の実施例の構成を示す図であり、図１の構成（シンクロナスＤＲＡＭの入力部）に対応している。入力バッファ１００、分周器１０２、タイミング調整部１０３は、クロック生成回路を構成している。タイミング調整部１０３はディレイ回路などで構成される。入力バッファ１００は、外部クロック信号ＣＫを入力する。分周器１０２は、入力バッファ１００の出力を分周する。タイミング調整部１０３は、分周器１０２の出力を入力し２相化された内部クロック信号ＣＬＫ−０、ＣＬＫ−１８０を生成する。

入力バッファ１０１は、チップセレクト信号／ＣＳを入力する。入力バッファ１０１、入力回路制御部１０４、１０５、１０６、ＯＲ回路１０７、１０８はチップセレクト回路を構成している。

入力回路制御部１０４は、入力バッファ１０１から出力されたチップセレクト信号を、入力バッファ１００から出力された信号ＰＣＬＫに基づきラッチ出力する。

入力回路制御部１０５は、入力回路制御部１０４から出力される信号を、内部クロック信号ＣＬＫ−０に同期してラッチ出力する。

入力回路制御部１０６は、入力回路制御部１０４から出力される信号を、内部クロック信号ＣＬＫ−１８０に同期してラッチ出力する。

ＯＲ回路１０７は、入力回路制御部１０４の出力信号と入力回路制御部１０５の出力信号を入力し、これらの信号のＯＲ演算結果を、第１の入力イネーブル信号（「クロックイネーブル信号」ともいう）ＣＬＫＥＮ１として出力する。

ＯＲ回路１０８は、入力回路制御部１０４の出力信号と入力回路制御部１０６の出力信号を入力し、これらの信号のＯＲ演算結果を第２の入力イネーブル信号（「クロックイネーブル信号」ともいう）ＣＬＫＥＮ２として出力する。

同期型の入力バッファ１１１は、第１の入力イネーブル信号ＣＬＫＥＮ１と内部クロック信号ＣＬＫ−０を入力し、第１の入力イネーブル信号ＣＬＫＥＮ１がイネーブルを指示するとき（活性状態のとき）、アドレス端子Ａに入力されたアドレスビットを内部クロック信号ＣＬＫ−０に同期してラッチし信号Ａ０として出力する。

同期型の入力バッファ１１２は、第２の入力イネーブル信号ＣＬＫＥＮ２とＣＬＫ−１８０を入力し、第２の入力イネーブル信号ＣＬＫＥＮ２ががイネーブルを指示するとき（活性状態のとき）、アドレス端子Ａに入力されたアドレスビットを内部クロック信号ＣＬＫ−１８０に同期してラッチし信号Ａ１８０として出力する。

図４は、本発明の一実施例の動作を説明するためのタイミングチャートである。まず、チップセレクト信号／ＣＳのレベルがＨＩＧＨレベルからＬＯＷレベルへ遷移すると、入力回路制御部１０４を経て、ＯＲ回路１０８の出力であるＣＬＫＥＮ２は、入力バッファ１１２の状態を、外部からの信号を、半導体装置内部の内部回路（不図示）へ取り込み可能な状態、すなわち、活性化状態へと遷移させる。

入力回路制御部１０４において、入力バッファ１００の出力ＰＣＬＫ（外部クロック信号ＣＫの周期と同周期を有するクロック）でサンプルし、ＰＣＬＫの電位レベルがＨＩＧＨレベルの期間、チップセレクト信号／ＣＳのレベルがＬＯＷレベルになったことを保持し、入力回路制御部１０６において、内部クロック信号ＣＬＫ−１８０で、入力回路制御部１０４の出力信号をラッチし、内部クロック信号ＣＬＫ−１８０がＨＩＧＨレベルの期間保持するため、ＯＲ回路１０８の出力信号であるＣＬＫＥＮ２は、入力バッファ１１２を活性状態（外部情報を内部回路へ取り込み可能な状態）に維持する。

そして、内部クロック信号ＣＬＫ−１８０がＨＩＧＨレベルからＬＯＷレベルへ遷移すると、ＯＲ回路１０８からの出力信号ＣＬＫＥＮ２は、入力バッファ１１２を非活性化状態に遷移するように制御する。また、ＯＲ回路１０７からの出力ＣＬＫＥＮ１を入力する入力バッファ１１１は、ＣＬＫＥＮ１がＬＯＷレベルであるため、非活性のままである。

本実施例においては、入力バッファ１１１と入力バッファ１１２の活性化、非活性化を制御する入力イネーブル信号ＣＬＫＥＮ１、ＣＬＫＥＮ２を生成するに要する論理段数を、２相化された内部クロック信号ＣＬＫ−０又はＣＬＫ−１８０を生成するに要する論理段数と比較して、同等又はより少なくすることが出来る。このため、高周波数動作においても、前サイクルの情報誤取り込み防止マージンや、内部クロックパルス幅狭化のマージンを確保することできる。

これに対し、図１の構成において、２相化された内部クロック信号ＣＬＫ−０又はＣＬＫ−１８０を生成するまでの論理段数を増やすことで、先のマージンを確保する構成とした場合、内部クロックが遅延するため、高周波数動作マージンが低下することになる。

次に、本発明の他の実施例について説明する。図５は、本発明の同期型半導体装置の第２の実施例の全体構成を示す図である。

本実施例は、外部クロック信号ＣＫを入力する入力バッファ１００と、入力バッファ１００から出力されるクロック信号（ＰＣＬＫ）を分周し、位相が異なる第１、第２の分周クロック信号ＤＩＶＣＬＫ１、ＤＩＶＣＬＫ２を出力する分周器１０２と、分周器１０２からの第１、第２の分周クロック信号ＤＩＶＣＬＫ１、ＤＩＶＣＬＫ２を受け、２相化された内部クロック信号ＣＬＫ−０、ＣＬＫ−１８０（互いに１８０度位相が異なる内部クロック）を発生するタイミング調整部１０３と、チップセレクト信号／ＣＳを入力する入力バッファ１０１と、入力バッファ１００からの出力信号ＰＣＬＫを入力し、分周器１０２からの分周クロック信号ＤＩＶＣＬＫ２を制御信号（ＰＣＬＫ入力をイネーブルとする制御信号）として入力し、入力バッファ１００から出力されるクロック信号ＰＣＬＫに基づき、入力バッファ１０１からの信号をラッチする入力回路制御部１０９と、入力バッファ１００から出力されるクロック信号ＰＣＬＫを入力し、分周器１０２からの分周クロック信号ＤＩＶＣＬＫ１を制御信号（ＰＣＬＫ入力をイネーブルとする制御信号）として入力し、入力バッファ１００からのクロック信号ＰＣＬＫに基づき、入力バッファ１０１からの信号をラッチする入力回路制御部１１０と、入力回路制御部１０９から出力される信号を、内部クロック信号ＣＬＫ−０に基づきラッチする入力回路制御部１０５と、入力回路制御部１１０から出力される信号を、内部クロック信号ＣＬＫ−１８０に基づきラッチする入力回路制御部１０６と、入力回路制御部１０９の出力信号と入力回路制御部１０５の出力信号を入力するＯＲ回路１０７と、入力回路制御部１１０の出力信号と入力回路制御部１０６の出力信号を入力するＯＲ回路１０８と、を備え、入力バッファ１１１は、ＯＲ回路１０７の出力信号ＣＬＫＥＮ１を入力イネーブル信号として受け、内部クロック信号ＣＬＫ−０に基づき、入力端子に入力されたアドレス信号をラッチして出力し（出力Ａ０）、入力バッファ１１２は、ＯＲ回路１０８の出力信号ＣＬＫＥＮ２を入力イネーブル信号として受け、内部クロック信号ＣＬＫ−１８０に基づき、入力端子に入力された前記アドレス信号をラッチして出力する（出力Ａ１８０）。逆相の出力信号Ａ０、Ａ１８０は差動で不図示の内部回路に供給される。

本実施例は、前記第１の実施例と相違して、２相化された内部クロック信号ＣＬＫ−０用と内部クロック信号ＣＬＫ−１８０に対してそれぞれ専用に入力回路制御部１０９、１１０を備え、入力回路制御部１０９、１１０は、分周器１０２から生成された分周クロック信号ＤＩＶＣＬＫ２、ＤＩＶＣＬＫ１を、それぞれ制御信号として入力しており、チップセレクト信号／ＣＳのコマンドが、２相化された内部クロック信号ＣＬＫ−０、ＣＬＫ−１８０のどちらのクロックに対して発行されたものかを判別することができる。

前記第１の実施例においては、図３に示したように、チップセレクト信号／ＣＳがＬＯＷレベル（チップセレクト活性状態）の間、アドレス等の入力バッファ１１１、１１２（２相化された、内部クロック信号ＣＬＫ−０用、内部クロック信号ＣＬＫ−１８０用の両方）を活性化状態としている。この場合、本来、一つのみ入力バッファの状態を、活性化状態にすれば良いが、共に活性化状態になるため、余分な消費電流が発生する。もしくは、不必要な信号（本来ならば、ＣＬＫＥＮ１のみ動作すれば良いところが、ＣＬＫＥＮ２）も動作し、余分な消費電流が発生する。

これに対して、本実施例によれば、入力回路制御部１０９、１１０には、分周器１０２からの分周クロック信号ＤＩＶＣＬＫ２、ＤＩＶＣＬＫ１（位相が１８０度異なり、内部クロックＣＬＫ−１８０、ＣＬＫ−０に対応）がそれぞれ入力されており、チップセレクト信号／ＣＳのコマンドが内部クロックＣＬＫ−０、ＣＬＫ−１８０のどちらのクロック信号に対して発行されたものであるかの判別が可能となり、入力バッファ１１１、１１２に対する入力イネーブル信号ＣＬＫＥＮ１、ＣＬＫＥＮ２により、必要な入力バッファ回路だけを動作させることができる。入力回路制御部１０９、１１０のクロック入力とそれをイネーブルにする信号ＤＩＶＣＬＫ１／ＤＩＶＣＬＫ２との間にタイミング調整を行うことにより、制御部のラッチを完全にすることも可能である。この結果、消費電流を低減する。

なお、前記各実施例では、アドレス等の入力バッファを同期型入力バッファ１１１、１１２として説明しているが、本発明は、かかる構成にのみ制限されるものでない。例えばアドレス等の入力バッファ１１１、１１２を、非同期型にし、非同期型入力バッファから出力された信号を、フリップフロップ回路等でラッチするようにした構成にも、本発明を適用することができることは勿論である。

本発明はチップセレクト信号／ＣＳを有し、クロックに同期する半導体装置、例えばＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ）等、特に高速化対応のクロックを分周しコマンド、アドレスを取り込む装置に対して、該分周クロックによるコマンド、アドレスのラッチのイネーブル信号の前縁、後縁を広げることにより、さらなる高速化、低消費電力化を図る同期型半導体装置等に適用して好適とされる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

従来の同期型半導体記憶装置の構成を示す図である。 図１の動作を説明するためのタイミング図である。 本発明の一実施例の構成を示す図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の他の実施例の構成を示す図である。

符号の説明

３０、３２、３４ 外部端子
３６ クロック発生回路
３８ パワーダウン回路
４０ チップセレクト回路
４２ 外部端子
４４ 入力回路
４５、４６ 入力バッファ（同期型）
５０ 入力バッファ（非同期型）
５２ 分周器
５３ タイミング調整部
５４、５５ 入力バッファ（同期型）
５６ 入力バッファ（非同期型）
５９ パワーダウン制御部
６０ インバータ
６２ 入力バッファ（非同期型）
６４、６５ 入力回路制御部
１００、１０１ 入力バッファ
１０２ 分周器
１０３ タイミング調整部
１０４、１０５、１０６、１０９、１１０ 入力回路制御部
１０７、１０８ ＯＲ回路
１１１、１１２ 入力バッファ（同期型）

Claims (10)

1. 入力クロック信号から所定の位相差の第１及び第２の内部クロック信号を発生するクロック生成回路と、
   入力されたチップセレクト信号を前記入力クロック信号に同期して取り込む第１の回路と、
   前記第１の回路の出力信号を共通に受けそれぞれ前記第１及び第２の内部クロック信号に同期して取り込む第２及び第３の回路と、
   前記第１の回路の出力信号と前記第２の回路の出力信号の論理演算結果、及び、前記第１の回路の出力信号と前記第３の回路の出力信号の論理演算結果を、それぞれ第１及び第２の入力イネーブル信号としてそれぞれ受け、前記第１及び第２の入力イネーブル信号のイネーブル指示に基づき、共通の入力信号を、前記第１及び第２の内部クロック信号に同期してそれぞれ取り込む第１及び第２の入力バッファと、
   を備えている、ことを特徴とする同期型半導体装置。
2. 入力クロック信号を分周器で分周してなる位相の異なる第１及び第２の分周クロック信号から所定の位相差の第１及び第２の内部クロック信号を発生するクロック生成回路と、
   入力されたチップセレクト信号を、前記第２の分周クロック信号が活性状態のとき、前記入力クロック信号に同期して取り込む第１の回路と、
   前記入力されたチップセレクト信号を、前記第１の分周クロック信号が活性状態のとき、前記入力クロック信号に同期して取り込む第２の回路と、
   前記第１の回路の出力信号を、前記第１の内部クロック信号に同期して取り込む第３の回路と、
   前記第２の回路の出力信号を、前記第２の内部クロック信号に同期して取り込む第４の回路と、
   前記第１の回路の出力信号と前記第３の回路の出力信号の論理演算結果、及び、前記第２の回路の出力信号と前記第４の回路の出力信号の論理演算結果を、第１及び第２の入力イネーブル信号としてそれぞれ受け、前記第１及び第２の入力イネーブル信号のイネーブル指示に基づき、共通の入力信号を、前記第１及び第２の内部クロック信号に同期して取り込む第１及び第２の入力バッファと、
   を備えている、ことを特徴とする同期型半導体装置。
3. クロック信号を入力する第１の入力バッファと、
   前記第１の入力バッファから出力されるクロック信号を受けて分周し分周クロック信号を出力する分周器と、
   前記分周器から出力される分周クロック信号を受け所定の位相差を持つ第１及び第２の内部クロック信号を生成するタイミング調整部と、
   チップセレクト信号を入力する第２の入力バッファと、
   前記第２の入力バッファの出力信号と前記第１の入力バッファの出力信号とを受け、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に同期して取り込み出力する第１の入力回路制御部と、
   前記第１の入力回路制御部の出力信号と前記タイミング調整部からの前記第１の内部クロック信号とを受け、前記第１の入力回路制御部の出力信号を前記第１の内部クロック信号に同期して取り込み出力する第２の入力回路制御部と、
   前記第１の入力回路制御部の出力信号と前記タイミング調整部からの前記第２の内部クロック信号とを受け、前記第１の入力回路制御部の出力信号を前記第２の内部クロック信号に同期して取り込み出力する第３の入力回路制御部と、
   前記第１の入力回路制御部の出力信号と前記第２の入力回路制御部の出力信号とを受け、２つの前記出力信号の論理演算結果を出力する第１の論理回路と、
   前記第１の入力回路制御部の出力信号と前記第３の入力回路制御部の出力信号とを受け、２つの前記出力信号の論理演算結果を出力する第２の論理回路と、
   を備えている、ことを特徴とする同期型半導体装置。
4. 前記第１の論理回路の出力信号を第１の入力制御信号として入力し、前記第１の入力制御信号が活性状態の場合、入力端子に供給されるアドレス信号を前記第１の内部クロック信号に同期してラッチ出力する第３の入力バッファと、
   前記第２の論理回路の出力を第２の入力制御信号として入力し、前記第２の入力制御信号が活性状態の場合、前記アドレス信号を前記第２の内部クロック信号に同期してラッチ出力する第４の入力バッファと、
   を備えている、ことを特徴とする請求項３記載の同期型半導体装置。
5. 前記第１の入力回路制御部は、前記第２の入力バッファの出力信号を、前記第１の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含み、
   前記第２の入力回路制御部は、前記第１の入力回路制御部の出力信号を、前記第１の内部クロック信号に基づきラッチして出力するラッチ回路を含み、
   前記第３の入力回路制御部は、前記第１の入力回路制御部の出力信号を、前記第２の内部クロック信号に基づきラッチして出力するラッチ回路を含む、ことを特徴とする請求項３記載の同期型半導体装置。
6. クロック信号を入力する第１の入力バッファと、
   前記第１の入力バッファから出力されるクロック信号を受けて分周し位相が互いに異なる第１及び第２の分周クロック信号を出力する分周器と、
   前記分周器からの前記第１及び第２の分周クロック信号を受け、前記第１及び第２の分周クロック信号に対応して所定の位相差を持つ第１及び第２の内部クロック信号を生成するタイミング調整部と、
   チップセレクト信号を入力する第２の入力バッファと、
   前記第２の入力バッファの出力信号と前記第１の入力バッファの出力信号を受け、前記第２の分周クロック信号を入力制御信号として受け、前記第２の分周クロック信号が活性状態のとき、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に同期して取り込み出力する第１の入力回路制御部と、
   前記第２の入力バッファの出力信号と前記第１の入力バッファの出力信号を受け、前記第１の分周クロック信号を入力制御信号として受け、前記第１の分周クロック信号が活性状態のとき、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に同期して取り込み出力する第２の入力回路制御部と、
   前記第１の入力回路制御部の出力信号と前記タイミング調整部からの前記第１の内部クロック信号とを受け、前記第１の入力回路制御部の出力信号を前記第１の内部クロック信号に同期して取り込み出力する第３の入力回路制御部と、
   前記第２の入力回路制御部の出力信号と前記タイミング調整部からの前記第２の内部クロック信号とを受け、前記第２の入力回路制御部の出力信号を前記第２の内部クロック信号に同期して取り込み出力する第４の入力回路制御部と、
   前記第１の入力回路制御部の出力信号と前記第３の入力回路制御部の出力信号とを受け、２つの前記出力信号の論理演算結果を出力する第１の論理回路と、
   前記第２の入力回路制御部の出力信号と前記第４の入力回路制御部の出力信号とを受け、２つの前記出力信号の論理演算結果を出力する第２の論理回路と、
   を備えている、ことを特徴とする同期型半導体装置。
7. 前記第１の論理回路の出力信号を第１の入力制御信号として入力し、前記第１の入力制御信号が活性状態の場合、入力端子に供給されたアドレス信号を前記第１の内部クロック信号に同期してラッチ出力する第３の入力バッファと、
   前記第２の論理回路の出力を第２の入力制御信号として入力し、前記第２の入力制御信号が活性状態の場合、前記アドレス信号を前記第２の内部クロック信号に同期してラッチ出力する第４の入力バッファと、
   を備えている、ことを特徴とする請求項６記載の同期型半導体装置。
8. 前記第１の入力回路制御部は、前記第２の分周クロック信号が活性状態のとき、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含み、
   前記第２の入力回路制御部は、前記第１の分周クロック信号が活性状態のとき、前記第２の入力バッファの出力信号を前記第１の入力バッファの出力信号に基づきラッチして出力するラッチ回路を含む、ことを特徴とする請求項６記載の同期型半導体装置。
9. 前記第３の入力回路制御部は、前記第１の入力回路制御部の出力信号を前記第１の内部クロック信号に基づきラッチして出力するラッチ回路を含み、
   前記第３の入力回路制御部は、前記第２の入力回路制御部の出力信号を前記第２の内部クロック信号に基づきラッチして出力するラッチ回路を含む、ことを特徴とする請求項６記載の同期型半導体装置。
10. 前記第１及び第２の論理回路が、ともに、論理和回路よりなる、ことを特徴とする請求項３乃至９のいずれか一に記載の同期型半導体装置。
    

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