DE69709651T2 - Frequenzteilerschaltung - Google Patents

Description

• Diese Erfindung betrifft Frequenzteilungsschaltungen von dem Typ, welche ein Ausgangssignal bereitstellen, welches die Teilung der Frequenz eines Eingangssignals durch einen Teiler (Divisor) darstellen.
• Viele elektronische Systeme benötigen die Erzeugung von Signalen, deren Frequenzen irgendein festes Verhältnis zu einer Leitfrequenz haben. Wenn das gewünschte Verhältnis zwischen solchen Frequenzen die Form einer Teilung durch eine rationale Zahl (d. h. eine als ein Verhältnis von zwei ganzen Zahlen darstellbare Zahl) hat, wird bei einem konventionellen Verfahren zur Durchführung der Teilung zum Erreichen einer guten spektralen Reinheit im Ausgangssignal eine phasengesteuerte Schleifen-Schaltung verwendet, bei welcher ein spannungsgesteuerter Oszillator eingesetzt wird, um die endgültige Ausgangsfrequenz zu erzeugen. Standardisierte Direktteilungstechniken haben aufgrund einer Periodeninstabilität in dem Ausgangssignal eine geringe spektrale Reinheit. In vielen Anwendungen einschließlich der mobilen Funkkommunikation, aber nicht darauf beschränkt, bringen die zusätzlichen Kosten und der zusätzliche Energieverbrauch eines zusätzlichen spannungskontrollierten Oszillators signifikante Designnachteile mit sich; eine gute spektrale Reinheit ist jedoch essentiell.
• US-A-52026342 offenbart eine Frequenzteilungsschaltung, welche geeignet ist, eine Teilung durch eine rationale Zahl durchzuführen, wobei die Schaltung einen digitalen Akkumulator und ein Überlauferfassungsmittel aufweist.
• Es ist ein Ziel der vorliegenden Erfindung, ein Verfahren und eine Schaltung zur Verfügung zu stellen, welche die Frequenz eines Eingangssignals durch einen rationalen Faktor teilen können, ohne einen spannungsgesteuerten Oszillator wie bei bekannten Frequenzteilungstechniken zu benötigen, aber dennoch eine gute spektrale Reinheit bereitzustellen.
• Nach der vorliegenden Erfindung wird eine Frequenzteilungsschaltung bereitgestellt, umfassend:
• einen digitalen Akkumulator, der eine Arithmetik mit Vorzeichen ausführen kann;
• Mittel zum Addieren eines vorgegebenen Zählers zum Inhalt des Akkumulators;
• Mittel zum Subtrahieren eines vorgegebenen Nenners vom Inhalt des Akkumulators;
• Mittel zum Erfassen, ob der im Akkumulator gespeicherte Wert Null oder negativ geworden ist, und Festlegen eines Verzögerungseinstellwertes in Abhängigkeit des gespeicherten Wertes;
• Mittel zum Umwandeln des Verzögerungseinstellwertes in eine Zeitverzögerung im umgekehrten Verhältnis zur Größe des Verzögerungseinstellwertes;
• Mittel zum Verändern des Zustandes von einem digitalen Ausgangssignal bei Ablauf der Zeitverzögerung.
• Die Schaltung kann ferner ein Mittel zum Einstellen der Komponenten der Schaltung auf eine definierte Anfangsbedingung aufweisen.
• Die Zähler- und Nennerwerte können beispielsweise durch eine Verdrahtung, von separaten Registern und/oder von einem Mikroprozessor bereitgestellt werden.
• Die Schaltung kann so angeordnet sein, daß die Subtraktion des Teilernenners von dem Akkumulator durch jeden aufeinanderfolgenden aktive Übergang des Eingangssignals bewirkt wird, und das Erfassen einer Null oder eines negativen Wertes im Akkumulator unmittelbar bei dessen Auftreten erfolgt. Die Schaltung kann auch so angeordnet sein, daß eine Registrierung des Verzögerungseinstellwerts zusammen mit einer Addition des Teilerzählers zum Akkumulator und ein Triggern des Mittels zum Verwanden von Verzögerungseinstellwert zu Verzögerung unmittelbar bei einer Erfassung von Null oder eines negativen Wertes erfolgt, und daß bei Ablauf der Zeitverzögerungsperiode der Zustand des Ausgangssignals vervollständigt wird.
• Die Schaltung kann auch so angeordnet sein, daß das umgekehrte Verhältnis von Zeitverzögerungsperiode zu dem Verzögerungseinstellwert so festgelegt ist, daß die Zeitverzögerung die benötigte Zeit des Ausgangsüberganges in geeigneter Weise zwischen aktiven Übergängen des Eingangssignals interpoliert, um Ausgangsübergänge zu erzielen, welche die gewünschte Frequenzteilung von dem Eingangssignal bei einem 50 : 50 Tastverhältnis exakt repräsentieren.
• Die Schaltung kann als Hardware-Schaltung, als Software auf einem Prozessor oder als eine Kombination derselben ausgeführt sein.
• Ein entsprechendes Verfahren wird ebenfalls bereitgestellt.
• Ein Beispiel der vorliegenden Erfindung wird nun unter Bezugnahme auf die beigefügte Zeichnung beschrieben, in welcher:
• Fig. 1 ein Schaltungsdiagramm ist, welches die Schaltungs-Hauptelemente eines Beispiels der Erfindung und deren primäre Verbindungen zeigt; und
• Fig. 2 eine spezielle Ausführung eines Zeitverzögerungsmittels darstellt, welches in dem Beispiel nach Fig. 1 verwendet wird.
• Gemäß Fig. 1 ist ein binärer digitaler Akkumulator 1 angeordnet, um zu jeder Zeit die numerische Summe, welche aus der Summation von vorherigen Nenner-Subtraktionen oder Zähler- Additionen resultiert, zu halten bzw. zu speichern. Ein Nennerregister 2 speichert die Binärdarstellung des Teilernenners und ermöglicht in einer typischen Ausführung, daß der Nennerwert von einem Host-Mikroprozessor (nicht gezeigt) geladen wird. Ein Zählerregister 3 speichert die Binärdarstellung des Teilerzählers und in einer typischen Ausführung würde er ermöglichen, daß der Zählerwert von einem Host-Mikroprozessor geladen wird. Bei jedem aktiven Übergang eines Eingangssignals (was die ansteigende Flanke oder die abfallende Flanke sein kann) wird der Teilernennerwert von dem vorhergehenden Inhalt des Akkumulators 1 abgezogen. Falls der Inhalt des Akkumulators 1 positiv bleibt, findet keine weitere Aktion statt bis zum nächsten aktiven Übergang eines Eingangssignals. Falls die Subtraktion bewirkt, daß der Inhalt des Akkumulators Null oder negativ wird, wird dieser Abfall ermittelt und der Wert unmittelbar in ein Unterlaufregister 4 kopiert, welches den Unterlauf als einen Verzögerungseinstellwert hält bzw. speichert. Unmittelbar nach dieser Aktion wird das Unterlauf- zu-Zeitverzögerung Wandlermittel 5 getriggert, und der Zählerwert wird im Akkumulator 1 dazugezählt, so daß der Akkumulator 1 nun die Summe des vorhergehenden Unterlaufes und des Teilerzählers enthält.
• Bei Ablauf dieser Zeitverzögerung triggert die Ausgabe des Wandlermittels 5 den Ausgangsflipflop 6, um den Zustand des Ausgangssignals zu vervollständigen. Die Zeitverzögerung ist skaliert, so daß ein Unterlaufwert von Null eine Verzögerung von exakt einer Periode des Eingangssignals erzeugt; größere Unterlaufwerte bedingen kleinere Verzögerungen in umgekehrter Proportion zu der Größe des Unterlaufes, derart, daß ein Unterlauf von der. Größe 1 größer als der größtmögliche Nennerwert in jeder speziellen Ausführung der Schaltung zu einer Zeitverzögerung von Null führen würde. Die erreichbare Verzögerung ist durch die Anzahl von Bits in dem Nennerregister 2 quantisiert und nimmt während des Betriebes der Schaltung Werte aus diesem quantisierten Bereich entsprechend den vorherrschenden Nenner- und Zählerwerten an. Auf diese Weise werden die Ausgangsübergangszeiten erzeugt, die notwendig sind, um die gewünschte rationale Teilung der Eingangsfrequenz mit einer theoretisch exakten Plazierung der Ausgangsübergänge auszuführen.
• In jeder speziellen Ausführung dieser Schaltung werden die erreichbaren Teilungsverhältnisse durch die Anzahl von binären Bits in den Zähler- und Nennerregistern 3 und 2 bestimmt. Der Akkumulator 1 muß in der Lage sein, wenigstens den Zählerwert als eine positive Zahl und den Nennerwert als eine negative Zahl aufzunehmen, ohne Daten zu verlieren. In dem dargestellten Ausführungsbeispiel ist das Nennerregister 2 gegenüber dem Akkummulator 1 um ein Bit versetzt (das niedrigstwertige Bit des Nennerregisters 2 ist an dem nächsten zum niedrigstwertigen Bit des Akkumulators 1 ausgerichtet), um den impliziten Faktor von Zwei in der Gesamtteilung, welcher durch die Vervollständigung des Zustandes des Ausgangssignals bei jedem Unterlauf verursacht wird, zu korrigieren, um nicht einen Kurzimpuls zu erzeugen.
• Gemäß Fig. 2 umfaßt eine Ausführung des Zeitverzögerungsmittels einen Digital/Analogwandler (DAC) 7, einen Rampengenerator 8 und einen Pegelvergleicher 9. Der Unterlaufwert aus dem Unterlaufregister 4, welcher als eine vorzeichenlose Zahl angenommen wird, wird durch den DAC 7 auf einen Referenzpegel an dem positiven Eingang des Vergleichers 3 gewandelt. Der Referenzpegel hängt dementsprechend von der Größe des Unterlaufes ab, derart, daß ein großer Unterlaufwert einen hohen Referenzpegel und ein kleiner Unterlaufwert einen geringen Referenzpegel verursacht.
• Der Rampengenerator 8 erzeugt eine linear abfallende Rampe, welche bei einem Spannungspegel beginnt, der demjenigen Pegel entspricht, den der DAC 7 erzeugen könnte, wenn er eine digitale Zahl oberhalb seiner tatsächlichen Gesamtbereichsausgaben aufnehmen könnte, und welche bei der nominalen Nullskalen-Ausgabe des DAC 7, exakt um eine Periode des Eingangstaktsignals später, endet. Diese Rampe beginnt, wenn der Unterlaufwert an dem Ausgang des DAC 7 auftritt und bildet den zweiten (negativen) Eingang am Vergleicher 9. Beim Beginn der Rampe ist der Ausgang des Vergleichers 9 daher auf einem niedrigen Pegel. Wenn die abfallende Rampe durch den Referenzpegel des DAC 7 läuft, geht der Vergleicherausgang auf einen hohen Pegel und taktet den Flipflop 6. Infolge der Erfassung des Ausgabeübergangspunktes setzt der Rampengenerator 8 zur Vorbereitung, für den nächsten Zyklus zurück. Bei einer optionalen Verfeinerung des Rampengenerators 8 ist ein weiteres Rampenkorrekturelement 10 vorgesehen, um den Nullfehler der abfallenden Rampe abzutasten und die Rampengeneratorschaltung 8 und/oder den DAC 7 anzupassen, um ein noch genaueres Resultat bei dem nächsten Betriebszyklus zu erreichen.
• In Ausführungen der vorliegenden Erfindung ist es bei Verwendung von niedrigen Zahlen von binären Bits in den Registern und im Akkumulator möglich, die gesamte Schaltung in einer Weise herzustellen, daß sie für den Beitrieb bei sehr hohen Eingangsfrequenzen geeignet ist, beispielsweise als eine integrierte Schaltung (nicht gezeigt).
• In anderen Ausführungsbeispielen der vorliegenden Erfindung kann ein äquivalenter Betrieb durch Umkehren der Richtung der arithmetischen Operation des Akkumulators 1 und unter Verwendung des Überlaufes als einen Verzögerungseinstellwert und/oder durch Umkehren der Richtung des Betriebes des Rampengenerators 8 und des DAC 7 erreicht werden.

Claims (13)

1. Frequenzteilungsschaltung, umfassend:

einen digitalen Akkumulator (1), der eine Arithmetik mit Vorzeichen ausführen kann;

Mittel (1) zum Addieren eines vorgegebenen Zählers zum Inhalt des Akkumulators;

Mittel (1) zum Subtrahieren eines vorgegebenen Nenners vom Inhalt des Akkumulators;

Mittel zum Erfassen, ob der im Akkumulator (1) gespeicherte Wert Null oder negativ geworden ist, und Festlegen eines Verzögerungseinstellwertes in Abhängigkeit des gespeicherten Wertes;

Mittel (5) zum Umwandeln des Verzögerungseinstellwertes in eine Zeitverzögerung im umgekehrten Verhältnis zur Größe des Verzögerungseinstellwertes; und

Mittel (5, 6) zum Verändern des Zustandes von einem digitalen Ausgangssignal bei Ablauf der Zeitverzögerung.

2. Schaltung nach Anspruch 1, wobei die Schaltung ein Mittel zum Einstellen der Komponenten der Schaltung auf eine vorgegebene Anfangsbedingung aufweist.

3. Schaltung nach Anspruch 1 oder Anspruch 2, bei welcher die Zähler- und Nennerwerte von separaten Registern (2, 3) bereitgestellt werden.

4. Schaltung nach Anspruch 1 oder Anspruch 2, bei welcher die Zähler- und Nennerwerte von einem Mikroprozessor bereitgestellt werden.

5. Schaltung nach einem der vorstehenden Ansprüche, wobei die Schaltung so angeordnet ist, daß die Subtraktion des Teilernenners von dem Akkumulator (1) durch jeden aufeinanderfolgenden aktiven Übergang eines Eingangssignals bewirkt wird, wobei die Erfassung einer Null oder eines negativen Wertes in dem Akkumulator (1) unmittelbar bei dessen Auftreten erfolgt.

6. Schaltung nach einem der vorstehenden Ansprüche, wobei die Schaltung so angeordnet ist, daß die Registrierung des Verzögerungseinstellwertes zusammen mit der Addition des Teilerzählers zu dem Akkumulator und Triggern des Verzögerungseinstellwert-zu-Verzögerung Wandlermittels (5) unmittelbar bei Erfassen einer Null oder eines negativen Wertes erfolgt, wobei der Zustand des Ausgangssignals bei Ablauf der Zeitverzögerungsperiode vervollständigt ist.

7. Schaltung nach einem der vorstehenden Ansprüche, wobei die Schaltung so angeordnet ist, daß das umgekehrte Verhältnis der Zeitverzögerungsperiode zu dem Verzögerungseinstellwert so festgelegt ist, daß die Zeitverzögerung die benötigte Zeit des Ausgangsüberganges in geeigneter Weise zwischen aktiven Übergängen des Eingangssignals interpoliert, um Ausgangsübergänge zu erzielen, welche die gewünschte Frequenzteilung von dem Eingangssignal bei einem 50 : 50 Tastverhältnis exakt repräsentieren.

8. Schaltung nach einem der vorstehenden Ansprüche, wobei die Schaltung als eine integrierte Schaltung ausgebildet ist.

9. Frequenzteilungsverfahren, mit den Schritten:

Bereitstellen eines digitalen Akkumulators (1), der eine Arithmetik mit Vorzeichen ausführen und einen Wert speichern kann;

Addieren eines vorgegebenen Zählers zu dem Inhalt des Akkumulators (1);

Subtrahieren eines vorgegebenen Nenners von dem Inhalt des Akkumulators (1);

Feststellen, ob der im Akkumulator (1) gespeicherte Wert Null oder negativ geworden ist, und Festlegen eines Verzögerungseinstellwertes in Abhängigkeit des gespeicherten Wertes;

Umwandeln des Verzögerungseinstellwertes in eine Zeitverzögerung im umgekehrten Verhältnis zu der Größe des Verzögerungseinstellwertes; und

Verändern des Zustandes eines digitalen Ausgangssignals bei Ablauf der Verzögerungszeit.

10. Verfahren nach Anspruch 9, welches ferner den anfänglichen Schritt des Einstellens einer definierten Anfangsbedingung umfaßt.

11. Verfahren nach Anspruch 9 oder 10, bei welchem eine Subtraktion des Teilernenners von dem Akkumulator (1) durch jeden nachfolgenden aktiven Übergang eines Eingangssignals bewirkt wird, wobei eine Erfassung von einer Null oder eines negativen Wertes in dem Akkumulator (1) unmittelbar bei dessen Auftreten erfolgt.

12. Verfahren nach einem der Ansprüche 9 bis 11, bei welchem eine Registrierung des Verzögerungseinstellwertes zusammen mit einer Addition des Teilerzählers zu dem Akkumulator und ein Triggern der Umwandlung von Verzögerungseinstellwert zu Verzögerung unmittelbar bei Erfassen einer Null oder eines negativen Wertes erfolgt, wobei der Zustand des Ausgangssignals bei Ablauf der Zeitverzögerungsperiode vervollständigt wird.

13. Verfahren nach einem der Ansprüche 9 bis 12, bei welchem das umgekehrte Verhältnis von Zeitverzögerungsperiode zu dem Verzögerungseinstellwert so festgelegt ist, daß die Zeitverzögerung die benötigte Zeit des Ausgangsüberganges in geeigneter Weise zwischen aktiven Übergängen des Eingangssignals interpoliert, um Ausgangsübergänge zu erzielen, welche die gewünschte Frequenzteilung von dem Eingangssignal bei einem 50 : 50 Tastverhältnis exakt repräsentieren.