DE69702256T2

DE69702256T2 - Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren

Info

Publication number: DE69702256T2
Application number: DE69702256T
Authority: DE
Inventors: Stewart Bill; Prakash Gutala; Shichang Su; Qimeng Zhou (Derek)
Original assignee: Advanced Micro Devices Inc
Current assignee: Spansion LLC
Priority date: 1996-06-24
Filing date: 1997-01-31
Publication date: 2001-01-18
Anticipated expiration: 2017-02-01
Also published as: DE69702256D1; EP0907954B1; TW316311B; WO1997050089A1; US5754475A; EP0907954A1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Diese Erfindung betrifft generell Floating-Gate-Speichereinrichtungen, wie z. B. ein Array elektrisch löschbarer programmierbarer Nurlesespeicher-(EEPROM-) Zellen vom Flash-Typ. Insbesondere betrifft die Erfindung einen Schieberegister-Seitenpuffer zur Verwendung in einem Array für mehrere Bits pro Zelle vorgesehener Flash-EEPROM-Speicherzellen zur Durchführung eines Seiten- Modus-Programmierens und -Lesens.

2. Beschreibung des Standes der Technik

Wie auf dem Gebiet generell bekannt ist, ist in den vergangenen Jahren eine neue Kategorie elektrisch löschbarer EPROMs/EEPROMs als wichtiger nicht- flüchtiger Speicher entstanden, der die Vorteile der Dichte von EEPROMs und der elektrischen Löschbarkeit von EEPROMs miteinander kombiniert und oft als "Flash"-EPROM oder -EEPROM bezeichnet wird. Bei diesen herkömmlichen (Einzeldichte-) Flash-Speichereinrichtungen können mehrere Ein-Transistor- Flash-EEPROM-Kern-Zellen auf einem Halbleitersubstrat ausgebildet sein, bei dem jede Zelle ein P-Typ-Leitfähigkeits-Substrat, einen N-Typ-Leitfähigkeits- Source-Abschnitt, der einstückig mit dem Substrat ausgebildet ist, und einen N-Typ-Leitfähigkeits-Drain-Abschnitt aufweist, der ebenfalls einstückig mit dem Substrat ausgebildet ist. Ein Floating-Gate ist von dem Substrat durch eine dünne dielektrische Schicht getrennt. Eine zweite dielektrische Schicht trennt ein Steuer-Gate von dem Floating-Gate. Ein P-Typ-Kanalbereich in dem Substrat trennt die Source- und Drain-Bereiche.
Um die Flash-EEPROM-Zelle im herkömmlichen Betrieb zu programmieren, werden der Drain-Bereich und das Steuer-Gate auf vorbestimmte Potenziale angehoben, die über dem an den Source-Bereich angelegten Potenzial liegen. Beispielsweise wird dem Drain-Bereich eine Spannung VD von ungefähr +5,5 Volt zugeführt, wobei dem Steuer-Gate VG eine Spannung von ungefähr +12 Volt zugeführt wird. Diese Spannung erzeugen "heiße Elektronen", die über die dünne dielektrische Schicht und auf das Floating-Gate beschleunigt werden. Diese Heißelektroden-Injektion resultiert in einem Ansteigen des Floating- Gate-Schwellwerts um ungefähr zwei bis vier Volt.
Zum Löschen der Flash-EEPROM-Zelle in herkömmlichem Betrieb wird ein positives Potenzial (z. B. +5 Volt) auf den Source-Bereich aufgebracht. Das Steuer-Gate befindet sich auf einem negativen Potenzial (z. B. -8 Volt), und den Drain-Bereich lässt man floaten. Es entwickelt sich ein starkes elektrisches Feld zwischen dem Floating-Gate und dem Source-Bereich, und eine neatzive Ladung wird mittels Fowler-Nordheim-Tunnelung aus dem Floating-Gate zu dem Source-Bereich extrahiert.
Um festzustellen, on die Flash-EEPROM-Zelle korrekt programmiert worden ist oder nicht, wird die Größe des Lese-Stroms gemessen. Typischerweise wird in dem Lese-Modus der Source-Bereich auf einem Masse-Potenzial (0 Volt) gehalten, und das Steuer-Gate wird auf einem Potenzial von ungefähr +5 Volt gehalten. Der Drain-Bereich wird auf einem Potenzial zwischen +1 und +2 Volt gehalten. Unter diesen Bedingungen führt eine unprogrammierte Zelle (in der eine logische "1" gespeichert ist) einen Strompegel von ungefähr 50 bis 100 uA. Die programmierte Zelle (in der eine logische "0" gespeichert ist) führt beträchtlich weniger Strom.
Diese Flash-Speicher-Kern-Zellen werden typischerweise in Form einer Matrix oder eines Arrays mit der Konfiguration N · M auf einem einzigen Chip hergestellt, wobei N gleich der Anzahl von Reihen und M gleich der Anzahl von Spalten ist. Sämtliche der einzelnen Kern-Zellen in dem Speicher-Array unterliegen dem Zugriff durch einen Reihen-Dekodierer und einen Spalten-Dekodierer, um eine bestimmte Kern-Zelle zu adressieren. In den Halbleiter-Chip ist ein Leseverstärker eingebaut, um den Speicher-Zustand der gewählten Speicher-Kern- Zelle zu detektieren, wenn sie durch den Reihen-Dekodierer und den Spalten- Dekodierer adressiert wird. In den letzten Jahren werden derartige Flash- Speicher fortschreitend mit immer höheren Bit-Dichten und immer kleineren Zell-Größen hergestellt, während die Dichte der IC-Schaltungs-Speicher zunimmt. Beispielsweise werden derzeit Speichereinrichtungen mit einer Dichte von 16 Megabit (ungefähr 16 Millionen Speicherzellen) massenweise hergestellt.
Da der Bedarf an der Verwendung dieser Flash-Speicher als Medium zur massenweisen Speicherung weiterhin zunimmt, hat sich die Notwendigkeit ergeben, bei derartigen Flash-Speichern die Kosten pro Bit weiter zu reduzieren. Um diese Anforderung zu erfüllen, ist kürzlich eine Klasse von Flash-Speichern mit Mehrfach-Ebenen-Zellen entwickelt worden, um die Speicher-Kosten pro Bit beträchtlich zu reduzieren. Eine Erläuterung der Arbeitsweise und Struktur eines derartigen herkömmlichen Flash-Speichers findet sich in 1995 IEEE International Solid-State Circuits Conference, 16. Februar 1995, pp. 132-133 in einem Artikel mit dem Titel "A Multilevel-Cell 32 Mb Flash Memory" von M. Bauer et al. Ferner wird verwiesen auf einen weiteren Artikel von Shin-ichi Kobayashi et al. mit dem Titel "A 3.3 V-Only 16 Mb DINOR Flash Memory", erschienen in 1995 IEEE International Solid-State Circuits Conference, 16. Februar 1995, pp. 122-123.
Bei diesem herkömmlichen 32-Mb-Mehrfach-Ebenen-Zellen-Flash-Speicher, wird eine 32-Mb-Speicherkapazität unter Verwendung von 16-M-Flash- Speicherzellen erzielt, indem zwei Daten-Bits pro Zelle gespeichert werden, was als "Doppel-Dichte" bezeichnet wird. Die logische Flash-Speicherzelle realisiert diese Speicherung der zwei Bits pro Zelle durch die Verwendung von vier möglichen Zuständen, die durch vier Flash-Zellen-Schwellspannungs- Bereiche definiert sind. Ferner sind Schwellspannungen von drei Lese- Referenz-Zellen in Trennbereichen zwischen den vier möglichen Zuständen platziert. Während der Lese-Operation werden zwei Leseverstärker verwendet, um die Array-Zelle mit der Schwellspannung der drei Lese-Referenz-Zelten zu vergleichen.
Die Art, in der der Mehrfach-Ebenen-Zell-Flash-Speicher gelesen wird, kann mit einer Anzahl von Nachteilen in Verbindung gebracht werden. Erstens wird ist, da die Lese-Referenzspannungen festgelegt sind und generell von dem Speicherkern-Array weg erzeugt werden, die Strom-Differenz zwischen einer gewählten Kern-Zelle in einem der vier möglichen Zustände und den Referenz- Strömen ziemlich klein, wodurch beim Lesen möglicherweise ein Fehler erzeigt wird. Ein zweiter Nachteil beruht auf der Tatsache, dass eine Programm- Störung (d. h. das Phänomen, dass die ungewählten Speicherzellen während des Programmierens der gewählten Speicherzellen eine Änderung ihrer Schwellspannungen erfahren) nur die Kern-Zellen beeinflusst und somit eine Unausgewogenheit zwischen den Kern-Zellen und den Referenz-Zellen erzeugt wird, da keine Nachführung der zwischen diesen erfolgenden Schwellspannungsverschiebung stattfindet.
In dem U. S.-Patent Nr. 5,172,338 von S. Mehrotra et al., erteilt am 15. Dezember 1992, ist ein EEPROM-Array beschrieben, das Schaltungen und Techniken zum Lesen, Schreiben und Löschen enthält, um mehrere Schwellen- Pegel zu erzielen, damit ein präziseres Lesen und Schreiben von mehr als zwei distinkten Zuständen innerhalb jeder Speicherzelle ermöglicht wird. Ein Set von Schwellspannungspegeln wird von einem entsprechenden Set von Referenz-Zellen erzeugt, die als Master-Referenz arbeiten, die die an den Speicherzellen auftretenden Schwankungen eng verfolgt und an diese angepasste Einstellungen vornimmt. Die Master-Referenz-Zellen sind unabhängig und extern programmierbar, entweder durch den Speicher-Hersteller oder durch den Benutzer über Software-Steuerung. Während einer Lese-Operation wird der Speicher-Zustand der Speicherzelle festgestellt, indem der durch diese fließende Strom mit demjenigen eines Sets von Referenz-Strömen in den Refe renz-Zellen vergleicht, die mehreren Schwell-Übergangspunkt-Pegeln entsprechen.
Dennoch ist ein Bedarf daran entstanden, ein verbessertes Lese-Schema zum Durchführen der Lese-Operation in einem Array von Zwei-Bit-pro-Zelle-Flash- EEPROM-Zellen zu schaffen, um eine verbesserte Effizienz zu erzielen. Die vorliegende Erfindung stellt eine signifikante Verbesserung gegenüber den oben angeführten technischen Artikeln und dem U. S.-Patent Nr. 5,172,338 dar.
EP-A-0 756 287 (= WO-A-9 012 400), auf dem der Oberbegriff von Anspruch 1 basiert, beschreibt einen Flash-EEPROM mit einer verbesserten Lese-Schaltung, mittels derer ein Lesevorgang relativ zu einem Set von Schwell-Pegeln durchgeführt, wird, die von einem entsprechenden Set von Referenz-Zellen erzeugt werden; dies unterstützt die Speicherung von mehr als zwei Daten- Bits in jeder Zelle. Der durch eine Zelle fließende Strom wird seinerseits mit dem der Schwellstrompegel der Referenz-Zellen verglichen. U. S.-5,386,132 beschreibt einen EEPROM für Multimedia-Anwendungen, bei dem jede Speicherzelle entweder ein Analogsignal oder mehrere Digitalsignale speichern kann; ein Array von EEPROM-Zellen ist im voraus beschrieben und wird als Referenz für Digital-/Analog-Konvertierungen und zum Speicherzellen-Programmieren verwendet. U. S.-5,029,135 beschreibt eine Halbleiter-Speichereinrichtung, die ein Taktsignal, das durch Detektieren einer Veränderung in einem Adress- oder Steuersignal erzeugt wird, als internes Synchronisationssignal erzeugt. Die Einrichtung enthält eine Pseudo-Speicherzelle und eine Vorladeschaltung für diesen Zweck und zum Vorladen einer internen Speicherzelle. Dadurch wird dem Speicher ermöglicht, mit hoher Geschwindigkeit zu arbeiten.

ÜBERBLICK ÜBER DIE ERFINDUNG

Somit ist es eine generelle Aufgabe der vorliegenden Erfindung, ein verbessertes Lese-Verfahren für Zwei-Bit-pro-Zelle-Flash-EEPROM-Zellen anzugeben, das relativ einfach ausgelegt ist, eine leichtere Herstellung ermöglicht und gegenüber den herkömmlichen Lese-Strukturen eine verbesserte Genauigkeit hat.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiter-IC-Schaltungseinrichtung zu schaffen, die ein verbessertes Lese-Schema zum derartigen Durchführen einer Lese-Operation in einem Array von Zwei-Bit-pro-Zelle- Flash-EEPROM-Speicherzellen aufweist, dass eine verbesserte Effizienz erzielt wird.
Es ist eine weitere Aufgabe der Erfindung, ein verbessertes Lese-Verfahren für Zwei-Bit-pro-Zelle-Flash-EEPROM-Speicherzellen anzugeben, das Prozessabweichungen und Temperaturveränderungen kompensiert.
Es ist eine wiederum weitere Aufgabe der vorliegenden Erfindung, ein verbessertes Lese-Verfahren für Zwei-Bit-pro-Zelle-Flash-EEPROM-Speicherzellen anzugeben, bei dem die Referenzzelle zu der gleichen Zeit programmiert wird, zu der die Speicher-Kern-Zelle programmiert wird, wodurch ein minimaler Lese- Spielraum garantiert wird.
Es ist eine wiederum weitere Aufgabe der vorliegenden Erfindung, ein Bitleitungs-Entladeverfahren anzugeben, mit dem eine Lese-Operation in einem Array von Zwei-Bit-pro-Zelle-Flash-EEPROM-Speicherzellen derart durchgeführt werden kann, dass Unausgewogenheiten zwischen Referenz-Zellen und Kern-Zellen minimiert werden.
Es ist eine wiederum weitere Aufgabe der vorliegenden Erfindung, eine verbesserte Nachführung zwischen jeder Kern-Zelle und ihrer Referenz-Zelle nach dem Programmier-/Lösch-Zyklus zu schaffen, die auf der Gleichzeitigkeit des Programmierens der Kern-Zelle und der Referenz-Zelle basiert.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird eine Lese-Struktur zum Durchführen einer Lese-Operation in einem Array von Flash-EEPROM-Speicherzellen mit mehreren Bits pro Zelle geschaffen, und zwar dergestalt, dass eine verbesserte Effizienz erreicht wird, wobei die Lese- Struktur versehen ist mit: einem Speicherkern-Array mit mehreren Speicherzellen, die in Reihen von Wortleitungen und Spalten von Bitleitungen, die die Reihen von Wortleitungen schneiden, angeordnet sind, wobei jede der Speicher-Kern-Zellen einen Floating-Gate-Array-Transistor enthält, das Steuer- Gate mit einer der Reihen von Wortleitungen verbunden ist, dessen Source mit einer der Reihen von Bitleitungen verbunden ist und dessen Drain mit einem Massepotential verbunden ist, wobei jede der Speicher-Kern-Zellen zuvor auf einen mehrerer Speicherzustände programmiert worden ist, die durch Speicherkern-Schwellspannungen definiert sind, und einen Lösch-Pegel und eine Anzahl von Speicher-Pegeln aufweist; einer betriebsmäßig mit dem Speicherkern-Array verbundenen Reihen-Dekodierereinrichtung, die auf Reihen-Adress- Signale hin bestimmte der Reihen von Wortleitungen wählt; einer betriebsmäßig mit dem Speicherkern-Array verbundenen Spalten-Dekodierereinrichtung, die auf Spalten-Adress-Signale hin bestimmte der Spalten von Bitleitungen wählt; einer Referenzzellen-Arrayeinrichtung mit mehreren Referenzkern- Zellen, wobei jede der Referenzzellen zuvor auf eine entsprechende mehrerer Referenzzellen-Schwellspannungen programmiert worden ist; und einer Leseschaltungseinrichtung.
Die Struktur ist dadurch gekennzeichnet, dass die Referenzkern-Zellen in Reihen von Wortleitungen, die der Anzahl von Reihen in dem Speicherkern-Array entsprechen, und in Spalten von Referenz-Bitleitungen angeordnet sind, die der Anzahl von Speicherpegeln entsprechen und die zusammen mit einer gewählten Kern-Zelle gewählt werden, wobei selektiv eine mehrerer Referenzzellen-Bitleitungs-Spannungen ausgegeben wird, die durch die Referenzzellen- Schwellspannungen definiert sind, wobei jede der Referenzzellen zu der gleichen Zeit programmiert wird, zu der die Speicher-Kern-Zellen programmiert werden; wobei jede der Referenzkern-Zellen einen Referenzzellen-Transistor enthält, dessen Gate mit der gleichen der Reihen von Wortleitungen verbunden ist, dessen Source mit einer der Spalten von Referenz-Bitleitungen verbunden ist und dessen Drain mit dem Massepotential verbunden ist; und dass die Struktur ferner aufweist: eine Vorladeeinrichtung zum sequentiellen Vorladen einer gewählten Bitleitung in dem Speicherkern-Array und unterschiedlicher der Referenz-Bitleitungen in dem Referenzzellen-Array auf ein vorbestimmtes Potential; eine Detektoreinrichtung, die auf die Bitleitungs- Spannungen der Referenzzellen hin Strobe-Signale erzeugt; und wobei die Leseschaltungseinrichtungen auf die Strobe-Signale hin die Speicherkern- Schwellspannungen der gewählten Speicher-Kern-Zellen mit jeder der Referenzzellen-Schwellspannungen vergleichen, um zu bestimmen, welchen der mehreren Speicherzustände die gewählte Speicher-Kern-Zelle speichert.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Diese und weitere Aufgaben und Vorteile der Erfindung werden deutlicher ersichtlich aus der folgenden detaillierten Beschreibung in Verbindung mit den zugehörigen Zeichnungen, in denen einander entsprechende Teile durchgehend mit gleichen Bezugszeichen gekennzeichnet sind.
Fig. 1 zeigt ein Blockschaltbild einer für zwei Bits pro Zelle ausgelegten Halbleiter-IC-Schaltung mit einem verbesserten Lese-Schema, die gemäß den Prinzipien der vorliegenden Erfindung ausgebildet ist;
Fig. 2 zeigt ein Schaubild vierer Speicher-Zustände für eine zur Speicherung von zwei Bits pro Zelle ausgebildete Zelle, und der entsprechenen Schwellspannungsverteilungen für die drei dazwischen angeordneten Referenz-Zellen;
Fig. 3 zeigt ein vereinfachtes Blockschaltbild der Lese-Schaltung von Fig. 1 und
Fig. 4 zeigt die Wellenformen verschiedener Signale in Fig. 3 zum Verständnis der Lese-Operation gemäß der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Es wird eine verbesserte Lese-Struktur zum Durchführen einer Lese-Operation in einem Array von Flash-EEPROM-Speicherzellen mit zwei Bits pro Zelle beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten erwähnt, wie z. B. bestimmte Schaltungskonfigurationen, Komponenten und dgl., um ein umfassendes Verständnis der Erfindung zu ermöglichen. Fachleuten auf dem Gebiet sollte jedoch ersichtlich sein, dass die vorliegende Erfindung auch ohne diese speziellen Einzelheiten praktiziert werden kann. In anderen Fällen sind weithin bekannte Vorgänge, Schaltungen und Steuerleitungen, die für das Verständnis der Arbeitsprinzipien der vorliegenden Erfindung nicht besonders relevant sind, um der Klarheit willen absichtlich weggelassen worden.
In den Zeichnungen, die nun detailliert beschrieben werden, zeigt Fig. 1 ein Blockschaltbild einer Zwei-Bit-pro-Zelle-Halbleiter-IC-Speichereinrichtung 10, die eine gemäß der Erfindung ausgelegte verbesserte Lese-Struktur enthält, um eine Lese-Operation in einem Array elektrisch löschbarer Zwei-Bit-pro- Zelle-Flash-Nurlesespeicher-(EEPROM-)Zellen der Speichereinrichtung zu ermöglichen. Die verbesserte Lese-Struktur und die übrigen Bereiche der Speichereinrichtung 10 sind beide mittels einer bekannten CMOS-IC-Schaltungs- Technologie vollständig aus einem einzigen Halbleitersubstrat gebildet.
Die Zwei-Bit-pro-Zelle-Halbleiter-IC-Speichereinrichtung 10 enthält ein Speicher-Kern-Zellen-Array 12, einen Reihen-Adress-Dekodierer 14, einem Spalten-Adress-Dekodierer 16, eine Wortleitungsanstiegszeit-Steuerschaltung 17 eine Adress-Eingangs-Schaltung 18, eine Y-Durchlass-Gate-Schaltung 20, ein Referenzzellen-Array 22, und eine Referenz-Y-Wähl-Schaltung 24. Das Speicher-Kern-Zellen-Array 12 enthält ungefähr 16 Millionen Kern-Zellen, die in einem regelmäßigen Matrix-Muster von 212 Reihen und 212 Spalten angeordnet sind. Vorzugsweise sind Gruppen von Spalten derart ausgebildet, dass jede Gruppe eine Seite definiert. Jede Seite repräsentiert eine Anzahl von Daten- Bytes. Die 212 Spalten können beispielsweise in vier Seiten unterteilt sein, so dass jede Seite 128 Bytes (1024 Bits) von Daten enthält. Ferner kann eine vorbestimmte Anzahl von Reihen zusammengruppiert sein, um einen Sektor zu bilden, der einen wählbaren Block definiert. Die 212 Spalten können beispielsweise in 64 Sektoren unterteilt sein, so dass jeder Sektor 64 Reihen aufweist. Somit enthält jeder Sektor 32 KByte (256 KBit) von Daten. Für die Zwei-Bit-pro-Zelle-Speichereinrichtung 10 können die 16-MB-Flash-Speicher- Zellen tatsächlich 32 Mb von Daten speichern, da zwei Daten-Bits pro Zelle gespeichert werden, um eine Speicherkapazität mit doppelter Dichte zu erzielen. Somit beträgt die effektive Sektor-Größe 64 KByte.
Durch eine Programmier-Operation wird, verglichen mit einer Speicher-Kern- Zelle, die nicht programmiert, sondern in den Lösch-Zustand versetzt ist, die Schwellspannung einer jeden der Speicher-Kern-Zellen in bezug auf ihr Steuer-Gate auf einen von drei höheren Pegeln gesetzt. Fig. 2 zeigt ein Schaubild von vier Verteilungen der Schwellspannung Vt für die vier möglichen Zustände (drei programmierte Zustände und ein Lösch-Zustand) der Speicherzellen doppelter Dichte. Wie ersichtlich ist, zeigt die Kurve A die Schwellspannungsverteilung der Speicher-Kern-Zellen in dem gelöschten Zustand oder entsprechend dem Speichern eines Datenwerts oder einer logischen "11". Die Löschprüf-Referenzspannung des gelöschten Zustandes beträgt +1,2 V. Die Kurve B zeigt die Spannungsverteilung für die Speicher-Kern-Zellen in dem ersten programmierten Zustand (PGMVT1) oder entsprechend dem Speichern eines Datenwerts oder einer logischen "10". Die Spannung PGMVT1 des ersten programmierten Zustandes liegt in dem Bereich von +2,5 V bis +2,7 V. In ähnlicher Weise zeigt die Kurve C die Schwellspannungsverteilung für die Speicher-Kern-Zellen in dem zweiten programmierten Zustand (PGMVT2) oder entsprechend dem Speichern eines Datenwerts oder einer logischen "01". Die Spannung PGMVT2 des zweiten programmierten Zustandes liegt in dem Bereich von +3,5 V bis +3,7 V. Die Kurve D schließlich zeigt die Schwellspannungsverteilung für die Speicher-Kern-Zellen in dem dritten programmierten Zustand (PGMVT3) oder entsprechend dem Speichern eines Datenwerts oder einer logischen "00". Die Spannung PGMVT3 des dritten programmierten Zustandes liegt in dem Bereich von +4,5 V bis +4,7 V.
Das Referenz-Zellen-Array 22 enthält mehrere Sets von Referenz-Spalten. Jede Spalte in dem Set von Referenz-Spalten hat 2¹² Reihen, die der Anzahl von Reihen in dem Speicher-Kern-Zell-Array 12 entsprechen. Somit existieren in jedem der Sets von Referenz-Spalten 2¹² Reihen. Ferner entspricht die Anzahl der mehreren Sets von Referenz-Spalten der Anzahl der möglichen programmierten Speicher-Zustände der Speicher-Kern-Zelle. Für die Zwei-Bit-pro- Zelle-Speichereinrichtung 10 existieren drei Sets von Referenz-Spalten. Ferner sind die drei Sets von Referenz-Spalten in jede Seite in dem Speicher-Kern- Array 12 eingebettet und mittels speziell vorgesehener Bitleitungen mit dieser verbunden, so dass die Referenz-Spalten-Zellen zusammen mit dem Rest der gewählten Seite programmiert und gelöscht werden kann. Insbesondere werden, wenn die Seite programmiert wird, normalerweise 128 Bytes parallel programmiert. Somit werden gleichzeitig auch drei Referenz-Spalten von Referenz-Kern-Zellen programmiert, wenn die Speicher-Kern-Zellen programmiert werden.
In ähnlicher Weise ist erforderlich, drei Schwellspannungen für die Referenz- Spalten in Zwischen-Zuständen zwischen benachbarten Speicher-Zuständen zu setzen. Wie in Fig. 2 ersichtlich, gibt die Kurve E die Schwellspannungsverteilung für den ersten Referenzpegel (REFVT1) in der ersten Referenz-Spalte an. Die Spannung REFVT1 des ersten Referenzpegels liegt in dem Bereich zwischen +2,0 V und +2,2 V. In ähnlicher Weise gibt die Kurve F die Schwellspannungsverteilung für den zweiten Referenzpegel (REFVT2) in der zweiten Referenz-Spalte an. Die Spannung REFVT2 des zweiten Referenzpegels liegt in dem Bereich zwischen +3,0 V und +3,2 V. Die Kurve G schließlich gibt die Schwellspannungsverteilung für den dritten Referenzpegel (REFVT3) in der dritten Referenz-Spalte an. Die Spannung REFVT3 des dritten Referenzpegels liegt in dem Bereich zwischen +44,0 V und +4,2 V.
Folglich hat die Speicher-Zelle die Fähigkeit, zwei Daten-Bits in Abhängigkeit von dem Wert der Speicher-Kern-Schwellspannungen zu speichern. Ferner haben die Referenz-Kern-Zellen einen Referenz-Pegel, der von dem Wert der Referenz-Schwellspannung abhängt. Wie ersichtlich ist, sind die Schwellspannungen für die jeweiligen Kurven A bis D für jede der Speicher-Kern-Zellen der beiden Zwei-Bit-pro-Zelle-Flash-Speichereinrichtungen nicht sämtlich identisch mit den Schwellspannungen an anderen Speicher-Zellen, sondern variieren in einer typischen Gaußschen oder glockenförmigen Verteilung. In ähnlicher Weise haben auch die Kurven E bis G die Gestalt einer glockenförmigen Kurve. Das gleichzeitige Programmieren der Speicher-Kern-Zellen und der Referenz- Kern-Zellen ist beschrieben und gezeigt in der mitanhängigen Anmeldung Serial No. 08/635,995, eingereicht am 22. April 1996 und betitelt "A Method for Page Mode Programming Multiple Bits-Per-Cell Flash EEROM" (anwaltliche Akten-Nr. 95A-1764), auf die den Inhaber der vorliegenden Anmeldung überschrieben ist.
Adress-Signale Aj werden extern an die Adress-Eingangs-Schaltung 18 übermittelt. Die Reihen-Adress-Signale aus der Adress-Eingangs-Schaltung 18 werden dem Reihen-Adress-Dekodierer 14 zugeführt, und die Spalten-Adress- Signale der Schaltung werden dem Spalten-Adress-Dekodierer 16 zugeführt. Der Reihen-Adress-Dekodierer 14 wählt auf die Reihen-Adress-Signale hin bestimmte der mehreren Wortleitungen in dem Speicher-Kern-Zellen-Array 12. Der Spalten-Adress-Dekodierer 16 wählt auf die Spalten-Adress-Signale sowie auf entsprechende Sets von Referenz-Spalten hin, die der gewünschten Seite zugeordnet sind, eine der Seiten in dem Speicherkern-Array. Die Y-Durchlass- Gate-Schaltung 20 verbindet die entsprechenden Array-Bitleitungen in der gewählten Seite mit einer Leseschaltung 110. Mit der Referenz-Spalten- Wählschaltung 24 wird jede der entsprechenden Referenz-Bitleitungen des Referenz-Zell-Arrays, die den entsprechenden Seiten zugeordnet sind, mit der Leseschaltung 110 verbunden.
Fig. 3 zeigt ein vereinfachtes Blockschaltbild eines Teils der Leseschaltung 110a in Fig. 1 zur Verwendung mit einer Seite (d. h. WL&sub1; von Array 112) des Speicher-Kern-Array 12 mit zugehörigen Referenz-Spalten 122a, 122b und 122c des Speicher-Kern-Arrays 22. Wie ersichtlich ist, sind die Speicher-Kern- Zellen MC11 bis MCnm des Arrays 112 in Form einer Matrix angeordnet. Die Kern-Zellen Mc11, MC12, ... MC1m sind in der gleichen Reihe angeordnet, und ihre Wähl-Anschlüsse sind mit der gleichen Wortleitung WL&sub1; verbunden. In ähnlicher Weise sind die Speicher-Kern-Zellen MC21, MC22, ... MC2m in der gleichen Reihe angeordnet, und ihre Wähl-Eingänge sind mit der gleichen Wortleitung WL&sub2; verbunden. Dies ist in gleicher Weise für jede der übrigen Reihen in dem Block 12 der Fall. Die Speicher-Kern-Zellen MCn1, MCn2, ... MCnm schließlich sind in der gleichen Reihe angeordnet, und ihre Wähl- Eingänge sind mit der gemeinsamen Wortleitung WLn verbunden. Auch die Keern-Zellen MC11, MC21, ... MCn1; die Kern-Zellen MC12, MC22, ... MCn2; und die Kern-Zellen MC1m, MC2m, ... MCnm sind in den gleichen jeweiligen Spalten angeordnet, und ihre entsprechenden Daten-Anschlüsse sind mit jeweiligen zugehörigen gemeinsamen Bitleitungen BL&sub1;, BL&sub2;, ... BLN verbunden. Die Anzahl n ist gleich 64 für einen Sektor, und die Anzahl m ist gleich 1024 für eine Seite, die 256 Byte von Zwei-Bit-pro-Zelle-Daten enthält.
Jede der Speicher-Kern-Zellen MC11 bis MCnm weist eine der entsprechenden Array-Floating-Gate-Transistoren Qp11-Qpmn auf. Die Array-Transistoren Qp11- Qpnm funktionieren als ein Speicher-Transistor, um darin Daten oder Logik- Pegel "11", "10", "01" oder "00" zu speichern. Jeder der Array-Transistoren ist mit seinem Gate mit einer der Reihen von Wortleitungen, mit seiner Source mit einer der Reihen von Bitleitungen, und mit seinem Drain mit einer Seiten- Gemeinschafts-Array-Masseleitung VSS verbunden.
Die Referenz-Spalte 122a weist mehrere Referenz-Zellen RC&sub1;&sub1;, RC&sub2;&sub1;, ... RCn1 auf. Jeder der Referenz-Zellen RC11-Rn1 weist einen der entsprechenden Referenz-Zell-Transistoren QR11-QRn1 auf. In ähnlicher Weise weist die Referenz- Spalte 112b mehrere Referenz-Zellen RC&sub1;&sub2;, RC&sub2;&sub2;, ... RCn2 auf. Jede der Referenz-Zellen RC&sub1;&sub2;-RCn2 weist einen der entsprechenden Referenz-Zell- Transistoren QR&sub1;&sub2;-QRn2 auf. Die Referenz-Spalte 112c schließlich weist mehrere Referenz-Zellen RC&sub1;&sub3;, RC&sub2;&sub3;, ... RCn3 auf. Jede der Referenz-Zellen RC&sub1;&sub3;-RCn3 weist einen der entsprechenden Referenz-Zell-Transistoren QR&sub1;&sub3;-QRn3 auf. Die Gates der Array-Transistoren und der Referenz-Zell-Transistoren, die in der gleichen Reihe in der Seite angeordnet sind, sind mit der gleichen Wortleitung verbunden. Beispielsweise sind die Gates der Array-Transistoren QP11, QP12, QP1m und die Gates der Referenz-Zell-Transistoren QR11, QR12 und QR13 mit der Wortleitung WL&sub1; verbunden.
Während des Seiten-Modus-Programmierens des Zwei-Bit-pro-Zelle-Speicher- Kern-Arrays 12 werden gleichzeitig drei Referenz-Zell-Transistoren, die den gerade programmierten Speicher-Array-Kern-Zellen zugeordnet sind, programmiert. Somit wird jede der drei Referenz-Zell-Transistoren auf einen unterschiedlichen Referenz-Schwell-Pegel programmiert, wobei jeder derart programmiert wird, dass er einen Referenz-Pegel zwischen zwei der benachbarten tatsächlichen Programm-Zustände der Array-Kern-Zelle hat. Wiederum aus Fig. 2 ist ersichtlich, dass eine erste Referenz-Kern-Zelle auf einen ersten Referenz-Pegel REFVT1 (Kurve E) gesetzt wird, der zwischen dem Programm- Logik-Pegel "10" und dem gelöschten Logik-Pegel "11" liegt. In ähnlicher Weise wird eine zweite Referenz-Kern-Zelle auf einen Referenz-Spannungs-Pegel REFVT2 (Kurve F) gesetzt wird, der zwischen dem Programm-Logik-Pegeln "01" und "10" liegt. Schließlich wird eine dritte Referenz-Kern-Zelle auf einen Referenz-Spannungs-Pegel REFVT3 gesetzt, der zwischen dem Programm- Pegeln "00" und "01" liegt.
Die verbesserte Leseschaltung 110a weist im wesentlichen einen Differentialpaarverstärker 26, einen Haltespeicher 27, einen Referenz-Bitleitungs-Pegel- Detektor 28, eine Referenz-Wähl-Schaltung 30, einen Einheits-Verstärkungsfaktor-Referenz-Treiber 32, und einen Bandspalt-Referenz-Treiber 34 auf. Wie ersichtlich ist, ist der Einheits-Verstärkungsfaktor-Referenz-Treiber 32 mit seinem Eingang mit einer gemeinsamen Referenz-Bitleitung REFBL verbunden und mit seinem Ausgang an die Leitung 124 gelegt, um eine Referenz- Bitleitungs-Spannung REFBLX zu erzeugen. Da der Widerstand und die Kapazität der Array-Bitleitungen und der Referenz-Bitleitungen einander eng angepasst sind, dient der Einheits-Verstärkungsfaktor-Referenz-Treiber 32 zum Puffern der Referenz-Bitleitung und übermittelt eine 1-zu-1-Spannungs-Übersetzung mit minimalem Phasen-Nachlauf an den Differentialpaarverstärker. Der Bandspalt-Verstärker 34 wird verwendet, um auf der Leitung 125 eine sehr stabile Bandspalt-Referenz-Ableitungs-Spannung BGR zu erzeugen, die einem Mittelpunkt der Referenz-Bitleitungs-Spannung REFBLX entspricht, während die Referenz-Bitleitung entladen wird.
Der Referenz-Bitleitungs-Spannungspegel-Detektor 28 ist mit einem ersten Eingang mit der Leitung 126 verbunden, um die Referenz-Bitleitungs-Spannung REFBLX zu empfangen, und ist mit einem zweiten Eingang mit der Leitung 128 verbunden, um die Bandspalt-Referenz-Ableitungs-Spannung BGR zu empfangen. Der Pegel-Detektor 28 erzeugt an seinem Ausgang auf der Leitung 130 ein One-Shot-Impulssignal STROBE, wenn die Referenz-Bitleitungs- Spannung REFBLX während der zweiten Lese-Operation auf die Bandspalt- Referenz-Ableitungs-Spannung BGR heruntergeladen worden ist, um den Haltespeicher 27 einzuschalten. Die Referenz-Wähl-Schaltung 30 ist mit einem ersten Eingang mit der Leitung 132 verbunden, um auch die Referenz- Bitleitungs-Spannung REFBLX zu empfangen, und ist mit einem zweiten Eingang mit der Leitung 134 verbunden, um auch die Bandspalt-Referenz- Ableitungs-Spannung BGR zu empfangen. Die Referenz-Wähl-Schaltung 30 ist ferner mit einem dritten Eingang mit der Leitung 136 verbunden, um ein Lese- Aktivierungs-Signal READ zu empfangen, und ist mit einem vierten Eingang mit der Leitung 138 verbunden, um ein Programm-Aktivierungs-Signal PGM zu empfangen. In Abhängigkeit davon, ob das Lese-Aktivierungs-Signal oder das Programm-Aktivierungs-Signal aktiv ist, liefert der Ausgang der Referenz- Wähl-Schaltung 30 auf der Leitung 140 selektiv entweder die Bandspalt- Referenz-Ableitungs-Spannung BGR oder die Referenz-Bitleitungs-Spannung REFBLX.
Der als Komparator funktionierende Differentialpaarverstärker 26 ist mit seinem nichtinvertierenden Eingang derart geschaltet, dass er entweder die Bandspalt-Referenz-Ableitungs-Spannung BGR oder die Referenz-Bitleitungs- Spannung REFBLX empfängt, und ist mit seinem invertierenden Eingang derart geschaltet, dass er die Array-Bitleitungs-Spannung BL empfängt. Der Differentialpaarverstärker 26 weist einen Leseverstärker auf und steuert über seinen Ausgang den Haltespeicher 27. Der Ausgangs des Haltespeichers 27 speichert eine logische "1" oder eine logische "0", je nachdem, ob während der Lese- Operation das Referenz-Bitleitungs-Signal BL niedriger oder höher ist als das Signal REFBLX.
Im folgenden wird das als "Bitleitungs-Entlade"-Verfahren bezeichnete neuartige Lese-Verfahren für das Zwei-Bit-pro-Zelle Speicher-Array 112 gemäß Fig. 3 anhand Fig. 2 und 4 beschrieben. Zwecks Veranschaulichung sei angenommen, dass gewünscht ist, die Speicher-Kern-Zelle MC&sub1;&sub1; zu lesen, die zuvor auf eine logische "00" oder den Spannungspegel PGMVT3 programmiert worden ist, wie Fig. 2 zeigt. Ferner sei angenommen, dass die Referenz-Kern-Zellen RC&sub1;&sub1;, RC&sub1;&sub2; und RC&sub1;&sub3; zuvor auf ihre jeweiligen Referenz-Pegel REFVT1, REFVT2 und REFVT3 programmiert worden sind. Ferner wird eine Bitleitungs-Vorlade- Schaltung 36 verwendet, um vor dem Start der Lese-Operation die gewählte Array-Bitleitung über die Y-Durchlass-Gate-Schaltung 20 und die zugehörige Referenz-Bitleitung über die Referenz-Y-Wähl-Schaltung 24 auf das gleiche Potential (d. h. +1,8 V) vorzuladen. Dies ist durch die Wellenformen A (Array- Bitleitung BL) und B (Referenz-Bitleitung REFBLX) in Fig. 4 zum Zeitpunkt t0 gezeigt. Diesen Bitleitungen wird dann ein Floaten erlaubt, indem die Vorladeeinrichtungen ausgeschaltet werden.
Kurz danach wird zum Zeitpunkt t1 der Wortleitungs-Spannung auf der Wortleitung WL&sub1; erlaubt, rampenartig anzusteigen, und zwar mit einer Geschwindigkeit, die mindestens zehnmal langsamer ist als die RC-Zeit-Konstante der Array-Bitleitung. Diese Funktion wird durch die Wortleitungs-Anstiegszeit- Steuerschaltung 17 gemäß Fig. 1 erfüllt. Dies wird so durchgeführt, dass sämtliche Zellen auf der Wortleitung zu einer gegebenen Zeit das gleiche Potential erfahren, ungeachtet der Position innerhalb des Speicher-Kern-Arrays 112. Wenn die Wortleitungs-Spannung an den Gates des Array-Kern-Transistors QP11 und dem gewählten der Referenz-Kern-Transistoren QR11 bis QR13 ihre Schwellspannung übersteigt, beginnen sich die betreffende Array-Bitleitung und die betreffende Referenz-Bitleitung zu entladen, wie zu den Zeitpunkten t2 bzw. t3 gezeigt. Da die Bitleitungs-Pfade derart konzipiert sind, dass in hinsichtlich ihres Widerstandes und ihrer Kapazität identisch sind, hängt die Entladungs-Rate der Array- und Referenz-Bitleitungen strikt von den Schwellspannungen der Array-Kern-Zelle bzw. der Referenz-Kern-Zelle ab. Der Differentialverstärker 26 vergleicht die Schwellspannung der derzeit gelesenen Kern-Zelle mit der Schwellspannung der gewählten Referenz-Zelle und verriegelt je nachdem, welche Schwellspannung höher ist, eine logische "1" oder "0". Zum Zeitpunkt t4 wird ein externes Signal REL auf null entladen. Anschließend, wenn sich die Referenz-Bitleitungs-Spannung REFBLX zum Zeitpunkt t4a halb herunterentladen hat, erzeugt der Referenz-Bitleitungs-Pegel- Detektor 28 das Signal STROBE auf der Leitung 130, um den Haltespeicher 127 einzuschalten. Es wird ein Fenster von ungefähr 50 ns (zwischen den Zeitpunkten t4a und t6) erzeugt, wobei während dieser Periode das Verriegeln des Ausgangssignals des Differentialpaarverstärkers 26 in den Haltespeicher 27 erfolgen muss (z. B. zum Zeitpunkt t5).
Der Seitenpuffer 38 wird ebenfalls während der Seiten-Programmier-Operation verwendet. Während das Seiten-Programmieren erfolgt, wird gleichzeitig eine Programm-Verifizierungs-Operation durchgeführt. Eine erweiterte NOR-Gate- Schaltung 40 wird verwendet, um auf der Leitung 41 ein Signal VERIFY zu erzeugen, das auf einen High-Logikpegel geht, wenn die gesamte Seite verifiziert worden ist. Die Einzelheiten der Schaltungen und deren Arbeitsweisen für die Seiten-Puffer 38 und die NOR-Gate-Schaltung 40 sind beschrieben und gezeigt in der mitanhängigen Anmeldung Serial No. 08/669,116, eingereicht am 24. Juni 1996 und betitelt "A multiple Bits-Per-Cell Flash Shift Register Page Buffer" (anwaltliche Akten-Nr. 96A-1788), zugeteilt dem Inhaber der vorliegenden Erfindung.
Bei diesem in Fig. 4 gezeigten Beispiel befindet sich, da die Array-Bitleitungs- Spannung BL kleiner ist als die Referenz-Bitleitungs-Spannung REFBLX, das Ausgangssignal des Differentialverstärkers 27 im High-Zustand, und während dieser bestimmten Lese-Operation wird eine logische "0" in dem Haltespeicher 27 gespeichert. Die Information des Haltespeichers wird dann später in das Schieberegister eines Seiten-Puffers 38 getaktet. Durch Verwendung dieses neuartigen Lese-Verfahrens können sehr kleine Differenzen in den Schwellspannungen der Array-Zelle und der Referenz-Zelle (d. h. weniger als 50 mV) zuverlässig und präzise detektiert werden.
Für die Zwei-Bit-pro-Zelle-Kern-Zelle MC&sub1;&sub1; wird die oben beschriebene Lese- Operation dreimal durchgeführt, um zu bestimmen, ob gerade ein logischer Zustand "00", "01", "10" oder "11" gespeichert wird. Während der ersten Lese-Operation speichert, indem erst die in die Referenz-Zelle RC&sub1;&sub2; programmierte Referenz-Spannung REFVT2 gewählt wird, die von der Referenz-Y- Wähl-Schaltung 24 als die Referenz-Spannung REFBLX verwendet wird, die Halteschaltung 27 eine logische "1", da die programmierte Spannung PGMVT3 höher ist als die zweite Referenzspannung REFVT2. Während einer zweiten Lese-Operation wird von der Referenz-Y-Wähl-Schaltung 24 die in die Referenz-Zelle RC&sub1;&sub1; programmierte Referenz-Spannung REFVT1 gewählt, um als die Referenz-Spannung REFBLX verwendet zu werden. Folglich speichert der Haltespeicher wiederum eine logische "1", da die programmierte Spannung PGMVT3 höher ist als die Referenz-Spannung REFVT1. Schließlich wird während einer dritten Lese-Operation von der Referenz-Y-Wähl-Schaltung 24 die Referenz-Spannung REFVT3 gewählt, um als die Referenz-Spannung REFBLX verwendet zu werden. Somit speichert der Haltespeicher 27 während dieser dritten Lese-Operation eine logische "1", da die programmierte Spannung PGMVT3 größer ist als die Referenz-Spannung REFVT3.
Fachleuten auf dem Gebiet wird ersichtlich sein, dass die verbesserte Lese- Schaltung 110 gemäß der vorliegenden Erfindung, obwohl sie anhand eines Zwei-Bit-pro-Zelle-Speicher-Kern-Arrays beschrieben wurde, auch für Mehrfach-Bit-pro-Zelle-Speicher-Kern-Arrays verwendbar ist, die mehr als zwei Daten-Bits pro Zelle speichern. Insbesondere würde jede der Speicher-Kern- Zellen dann auf jede beliebige Anzahl von Schwell-Pegeln programmiert, so dass jede Zelle jede Anzahl von Informations-Bits speichern kann.
Somit ist anhand der vorstehenden detaillierten Beschreibung erkennbar, dass die vorliegende Erfindung eine verbesserte Leseschaltung zum Durchführen einer Lese-Operation in einem Array von Zwei-Bit-pro-Zelle-Flash-EEPROM- Speicher-Zellen schafft, mit der eine verbesserte Effizienz erzielt wird. Die Leseschaltung enthält Referenz-Zell-Transistoren, die zu der gleichen Zeit programmiert werden, zu der die Speicher-Kern-Transistoren programmiert werden. Eine Kombination aus Differentialpaarverstärker und Haltespeicher reagiert auf ein Strobe-Signal, um die Schwellspannung der gewählten Speicher- Kern-Zellen mit jeder der Referenz-Kern-Schwellspannungen zu vergleichen und dadurch zu bestimmen, welchen der mehreren Speicher-Zustände die gewählte Speicher-Kern-Zelle gerade speichert.
Obwohl hier die nach derzeitigem Ermessen bevorzugte Ausführungsform der vorliegenden Erfindung gezeigt und beschrieben worden ist, wird Fachleuten auf dem Gebiet ersichtlich sein, dass vielfältige Änderungen und Modifikatio nen vorgenommen werden können und Elemente der Ausführungsform durch Äquivalente ersetzt werden können, ohne von dem wahren Umfang der Erfindung abzuweichen. Zudem können viele Modifikationen durchgeführt werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehren der Erfindung anzupassen, ohne dabei den zentralen Umfang der Erfindung zu verlassen. Somit ist die Erfindung nicht auf die bestimmte Ausführungsform zu beschränken, die als beste erwogene Art der Ausführung der Erfindung offenbart wurde, sondern umfasst sämtliche Ausführungsformen, die unter den Umfang der beigefügten Ansprüche fallen.

Claims

1. Lese-Struktur zum Durchführen einer Lese-Operation in einem Array von Flash-EEPROM-Speicherzellen mit mehreren Bits pro Zelle, und zwar dergestalt, dass eine verbesserte Effizienz erreicht wird, mit:

einem Speicherkern-Array (12) mit mehreren Speicherzellen, die in Reihen von Wortleitungen und Spalten von Bitleitungen, die die Reihen von Wortleitungen schneiden, angeordnet sind, wobei jede der Speicher- Kern-Zellen einen Floating-Gate-Array-Transistor enthält, das Steuer- Gate mit einer der Reihen von Wortleitungen verbunden ist, dessen Source mit einer der Reihen von Bitleitungen verbunden ist und dessen Drain mit einem Massepotential verbunden ist, wobei jede der Speicher- Kern-Zellen zuvor auf einen mehrerer Speicherzustände programmiert worden ist, die durch Speicherkern-Schwellspannungen definiert sind, und einen Lösch-Pegel und eine Anzahl von Speicher-Pegeln aufweist;

einer betriebsmäßig mit dem Speicherkern-Array verbundenen Reihen- Dekodierereinrichtung (14), die auf Reihen-Adress-Signale hin bestimmte der Reihen von Wortleitungen wählt;

einer betriebsmäßig mit dem Speicherkern-Array verbundenen Spalten- Dekodierereinrichtung (16, 20), die auf Spalten-Adress-Signale hin bestimmte der Spalten von Bitleitungen wählt;

einer Referenzzellen-Arrayeinrichtung (22) mit mehreren Referenzkern- Zellen, wobei jede der Referenzzellen zuvor auf eine entsprechende mehrerer Referenzzellen-Schwellspannungen programmiert worden ist; und

einer Leseschaltungseinrichtung (26, 27); und

dadurch gekennzeichnet, dass die Referenzkern-Zellen in Reihen von Wortleitungen, die der Anzahl von Reihen in dem Speicherkern-Array entsprechen, und in Spalten von Referenz-Bitleitungen angeordnet sind, die der Anzahl von Speicherpegeln entsprechen und die zusammen mit einer gewählten Kern-Zelle gewählt werden, wobei selektiv eine mehrerer Referenzzellen-Bitleitungs-Spannungen ausgegeben wird, die durch die Referenzzellen-Schwellspannungen definiert sind, wobei jede der Referenzzellen zu der gleichen Zeit programmiert wird, zu der die Speicher-Kern-Zellen programmiert werden;

wobei jede der Referenzkern-Zellen einen Referenzzellen-Transistor enthält, dessen Gate mit der gleichen der Reihen von Wortleitungen verbunden ist, dessen Source mit einer der Spalten von Referenz-Bitleitungen verbunden ist und dessen Drain mit dem Massepotential verbunden ist;

und dass die Struktur ferner aufweist: eine Vorladeeinrichtung (36) zum sequentiellen Vorladen einer gewählten Bitleitung in dem Speicherkern- Array und unterschiedlicher der Referenz-Bitleitungen in dem Referenzzellen-Array auf ein vorbestimmtes Potential;

eine Detektoreinrichtung (28), die auf die Bitleitungs-Spannungen der Referenzzellen hin Strobe-Signale erzeugt; und

wobei die Leseschaltungseinrichtungen (26, 27) auf die Strobe-Signale hin die Speicherkern-Schwellspannungen der gewählten Speicher-Kern- Zellen mit jeder der Referenzzellen-Schwellspannungen vergleichen, um zu bestimmen, welchen der mehreren Speicherzustände die gewählte Speicher-Kern-Zelle speichert.

2. Lesestruktur nach Anspruch 1, bei der die Leseschaltungseinrichtung ein Logik-Signal erzeugt, das sich auf einem logischen Low-Pegel befindet, wenn die Speicherkern-Schwellspannung der gewählten Speicher-Kern- Zellen kleiner ist als die Referenzkern-Schwellspannung, und das sich auf einem logischen High-Pegel befindet, wenn die Speicherkern- Schwellspannung größer ist als die Referenzzellen-Schwellspannung.

3. Lesestruktur nach Anspruch 2, bei der die Leseschaltungseinrichtung einen als Komparatoreinrichtung funktionierenden Differentialpaarverstärker (26) und einen Haltespeicher (27) aufweist.

4. Lesestruktur nach Anspruch 3, bei der die Komparatoreinrichtung einen ersten Eingang, der mit der gewählten Array-Bitleitung verbunden ist, und einen zweiten Eingang aufweist, der mit der Referenz-Bitleitung verbunden ist, um die Speicherkern-Schwellspannung und die Referenzzellen-Schwellspannung zu vergleichen.

5. Lesestruktur nach Anspruch 4, bei der die Komparatoreinrichtung eine Richtungsverstärkereinrichtung aufweist.

6. Lesestruktur nach Anspruch 5, bei der die Richtungsverstärkereinrichtung einen invertierenden Eingang, der den ersten Eingang der Komparatoreinrichtung bildet, einen nichtinvertierenden Eingang, der den zweiten Eingang der Komparatoreinrichtung bildet, und einen Ausgang aufweist, wobei die Halteschaltung mit ihrem Eingang mit dem Ausgang der Richtungsverstärkereinrichtung und einem Ausgang zum Erzeugen des Logik-Signals verbunden ist.

7. Lesestruktur nach Anspruch 1, bei der mehrere Spalten der Bitleitungen derart zusammengefasst sind, dass sie eine Seite definieren.

8. Lesestruktur nach Anspruch 7, bei der mehrere Referenzzellen-Array- Einrichtungen derart ausgebildet sind, dass sie der Anzahl von Seiten entsprechen.

9. Lesestruktur nach Anspruch 6, bei der der Ausgang der Halteschaltung mit einem Ausgangsanschluss zum Ausgeben des Logik-Signals verbunden ist.

10. Lesestruktur nach einem der vorhergehenden Ansprüche, bei der die mehrere Bits pro Zelle aufweisenden Speicherzellen Speicherzellen mit zwei Bits pro Zelle sind.

11. Verfahren zum Durchführen einer Lese-Operation in einem Array von Flash-EEPROM-Speicherzellen mit mehreren Bits pro Zelle, und zwar dergestalt, dass eine verbesserte Effizienz erreicht wird, mit den folgenden Schritten:

Bereitstellen eines Speicherkern-Arrays mit mehreren Speicherzellen, die in Reihen von Wortleitungen und Spalten von Bitleitungen, die die Reihen von Wortleitungen kreuzen, angeordnet sind, wobei jede der Speicher-Kern-Zellen zuvor auf einen mehrerer Speicherzustände programmiert worden ist, die durch Speicherkern-Schwellspannungen definiert sind, und einen Lösch-Pegel und mehrere Speicher-Pegel aufweist;

Bereitstellen eines Referenzzellen-Arrays mit mehreren Referenzkern- Zellen, die in Reihen von Wortleitungen, die der Anzahl von Reihen in dem Speicherkern-Array entsprechen, und in Spalten von Referenz-Bitleitungen angeordnet sind, die der Anzahl von Speicherpegeln entsprechen und die zusammen mit einer gewählten Kern-Zelle gewählt werden, und selektives Ausgeben einer mehrerer Referenzellen-Bitleitungs- Spannungen, die durch Referenzzellen-Schwellspannungen definiert sind, wobei jede der Referenzzellen zuvor zu der gleichen Zeit, zu der die Speicher-Kern-Zellen programmiert werden, auf eine der Referenzzellen-Schwellspannungen programmiert wird;

sequentielles Vorladen einer gewählten Bitleitung in dem Speicherkern- Array und unterschiedlicher der Referenz-Bitleitungen in dem Referenzzellen-Array auf ein vorbestimmtes Spannungspotential;

Erzeugen eines Strobe-Signals als Reaktion auf das Entladen der gewählten Referenz-Bitleitung auf einen vorgewählten Pegel; und

Vergleichen der Speicher-Schwellspannungen der gewählten Speicher- Kern-Zellen mit jeder der Referenzzellen-Schwellspannungen, um zu bestimmen, welchen der mehreren Speicherzustände die gewählte Speicher-Kern-Zelle speichert.

12. Verfahren zum Durchführen einer Lese-Operation nach Anspruch 11, ferner mit dem Schritt des Erzeugens eines Logik-Signals, das sich auf einem logischen Low-Pegel befindet, wenn die Speicherkern-Schwellspannung der gewählten Speicher-Kern-Zellen kleiner ist als die Referenzzellen-Schwellspannung, und das sich auf einem logischen High- Pegel befindet, wenn die Speicherkern-Schwellspannung größer ist als die Referenzzellen-Schwellspannung.