DE69524913T2

DE69524913T2 - Nichtflüchtige Halbleiter-Speicherzelle mit Korrekturmöglichkeit einer überschriebenen Zelle, und Korrekturverfahren

Info

Publication number: DE69524913T2
Application number: DE69524913T
Authority: DE
Inventors: Keniti Imamiya; Hiroshi Nakamura
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-30
Filing date: 1995-09-29
Publication date: 2002-08-29
Anticipated expiration: 2015-09-30
Also published as: CN1126373A; CN1231478A; KR960012025A; JP3199989B2; DE69524913D1; JPH08153398A; KR100220528B1; EP0704852B1; US5959895A; TW281764B; EP0704852A2; CN1045350C; US5917756A; EP0704852A3; US5691941A; CN1123889C; US6058046A

Description

Die vorliegende Erfindung betrifft einen Flash-EEPROM und insbesondere eine nichtflüchtige Halbleiterspeichervorrichtung, die ihren Überschreibzustand sichern kann.
Fig. 20 ist ein Schaltungsdiagramm, das eine Zellenstruktur eines Flash-Speichers mit NAND-Struktur zeigt. Beim Flash- Speicher mit NAND-Struktur sind Speicherzellen M1 bis M16, die jeweils einen MOS-Transistor mit einem schwebenden Gate und einem Steuergate aufweisen, in Reihe geschaltet. Ein Ende einer Gruppe von Speicherzellen ist über einen Auswahltransistor Q11 mit einer Bitleitung BL verbunden, und das andere Ende ist über einen Auswahltransistor Q12 mit einer gemeinsamen Sourceleitung S verbunden. Jeder Transistor ist an derselben Wanne W ausgebildet. Das Steuergate jeder der Speicherzellen M1 bis M16 ist mit jeder von Wortleitungen WL1 bis WL16 verbunden. Der Gateanschluß des Auswahltransistors Q11 ist mit einer Auswahlleitung SL verbunden. Das Steuergate des Auswahltransistors Q12 ist mit einer Auswahlleitung SL2 verbunden.
Beim Flash-Speicher mit NAND-Struktur wird ein Zustand, in welchem Daten "1" gespeichert sind, normalerweise "Löschzustand" genannt, und ein Zustand, in welchem Daten "0" gespeichert sind, wird "Schreibzustand" genannt. Die Speicherzelle, die Daten "0" speichert, hat eine Schwellenspannung von 0 V oder darüber bis 5 V oder darunter, und die Speicherzelle, die Daten "1" speichert, hat eine Schwellenspannung von 0 V oder darunter. Wie es in Fig. 21A gezeigt ist, wird ein Zustand, in welchem die Schwellenspannung der Speicherzelle, die Daten "1" speichert, in einer positiven Richtung verschoben wird, um Daten "0" zu speichern, "Schreiboperation" genannt. Wie es in Fig. 21B gezeigt ist, wird ein Zustand, in welchem die Schwellenspannung der Speicherzelle, die Daten "0" speichert, in einer negativen Richtung verschoben wird, um Daten "1" zu speichern, "Löschoperation" genannt.
Fig. 22 zeigt eine Spannung, die zur Zeit von jeweils der Leseoperation, der Löschoperation und der Schreiboperation an die Speicherzelle anzulegen ist.
Beispielsweise wird zur Zeit der Leseoperation die Bitleitung BL auf 5 V vorgeladen und derart eingestellt, daß sie in einem schwebenden Zustand ist. Danach wird 5 V an die Auswahlleitung SL1 angelegt, wird 0 V an die Wortleitung WL der ausgewählten Speicherzelle angelegt, wird 5 V an die Wortleitung WL einer nicht ausgewählten Speicherzelle angelegt, wird 5 V an die Auswahlleitung SL2 angelegt, wird 0 V an die Wanne W angelegt und wird 0 V an eine gemeinsame Sourceleitung S angelegt. Als Ergebnis werden alle Transistoren mit Ausnahme der ausgewählten Speicherzelle eingeschaltet. In einem Fall, in welchem Daten "0" in der ausgewählten Speicherzelle gespeichert sind, wird die Speicherzelle nichtleitend und ist das Potential der Bitleitung BL, das 5 V ist, unverändert. In einem Fall, in welchem Daten "1" in der ausgewählten Speicherzelle gespeichert sind, wird die Speicherzelle leitend und dies wird die Bitleitung BL entladen und wird das Potential verringert. Das Potential der Bitleitung wird erfaßt, und dadurch werden Daten erfaßt bzw. gelesen.
Zur Zeit der Löschoperation wird die Bitleitung BL geöffnet, wird 0 V an die Auswahlleitung SL1 angelegt, wird 0 V an die Wortleitung WL der Speicherzelle angelegt, wird 0 V an die Auswahlleitung SL2 angelegt, wird 18 V an die Wanne W angelegt und wird 18 V an die gemeinsame Sourceleitung S angelegt. Als Ergebnis wird ein Tunnelstrom zwischen dem schwebenden Gate und der Wanne über einen Gate-Isolierfilm zugeführt, und die Schwellenspannung wird 0 V oder darunter.
Zur Zeit einer Schreiboperation wird in Abhängigkeit von Schreibdaten eine unterschiedliche Spannung angelegt. Genauer gesagt wird in einem Fall, in welchem Daten "0" geschrieben werden, 0 V an die Bitleitung BL angelegt. In einem Fall, in welchem Daten "1" geschrieben werden, wird 9 V an die Bitleitung BL angelegt. Dann wird 11 V an die Auswahlleitung SL1 angelegt, wird 18 V an die Wortleitung WL der ausgewählten Speicherzelle angelegt, wird 9 V an die Wortleitung WL der nicht ausgewählten Speicherzelle angelegt, wird 0 V an die Auswahlleitung SL2 angelegt, wird 0 V an die Wanne W angelegt und wird 0 V an die gemeinsame Sourceleitung S angelegt. Als Ergebnis werden alle Transistoren, einschließlich des Auswahltransistors Q11 zu der Speicherzelle M16, leitend, um dasselbe Potential wie die Bitleitung zu haben.
Daher wird bei der Speicherzelle, bei der 0 V an die Bitleitung BL angelegt wird, die Spannung zwischen dem Kanal und dem Steuergate hoch, z. B. 18 V, und wird die Schwellenspannung der Speicherzelle durch den Tunnelstrom in der positiven Richtung verschoben. Bei der Speicherzelle, bei der 9 V an die Bitleitung BL angelegt wird, wird deshalb, weil nur 9 V zwischen dem Kanal und dem Steuergate angelegt ist, die Verschiebung der Schwellenspannung zur positiven Richtung beschränkt. Eine solche Spannung von 9 V wird eine Schreibveränderungsspannung genannt.
Bei der nichtflüchtigen Halbleiterspeichervorrichtung wird deshalb, weil Daten durch Verwenden des Tunnelstroms geschrieben werden, eine Schreibgeschwindigkeit in Abhängigkeit von jeder Speicherzelle variiert. Deshalb ist selbst dann, wenn die Schreibzeit in der Speicherzelle dieselbe ist, die Schwellenspannung einer bestimmten Speicherzelle im Bereich von 0 V bis 5 V, und es gibt einen Fall, in welchem die Schwellenspannung der anderen Speicherzelle 5 V übersteigt.
Wie es oben angegeben ist, wird beim Flash-Speicher mit NAND- Struktur 5 V an die Wortleitung des Nichtauswahlspeichers zur Zeit der Leseoperation angelegt, so daß die Speicherzelle eingeschaltet wird. Jedoch dann, wenn die Schwellenspannung einer bestimmten Speicherzelle 5 V übersteigt, wird die Speicherzelle derart beibehalten, daß sie in einem Auszustand ist. Als Ergebnis wird ein Strompfad durch die bestimmte Speicherzelle unterbrochen, und Daten aller anderen Speicherzellen, die mit der bestimmten Speicherzelle in Reihe geschaltet sind, können nicht gelesen werden.
Um ein Erzeugen eines solchen Problems zu vermeiden, wird ein Verfahren verwendet, bei welchem die Schreibzeit in eine kurze Periodenzeit unterteilt wird, um einen Zyklus von Schreiben → Verifizieren → Einstellen von Daten zum erneuten Schreiben → Schreiben → Verifizieren → Einstellen von Daten zum erneuten Schreiben ... zu wiederholen. Der Speicher, bei welchem die Schwellenspannung durch die Verifizierungsoperation ausreichend erhöht wird, stellt Daten zum erneuten Schreiben ein, um die Schreiboperation in einem nächsten Zyklus nicht durchzuführen.
Anders ausgedrückt wird in einem Fall, in welchem die Schwellenspannung der Auswahl-Speicherzelle MC, die zu beschreiben ist, am Ende der ersten Schreiboperation -1 V ist, wie es in Fig. 23A gezeigt ist, die Operation zum erneuten Schreiben durchgeführt, und die Schwellenspannung ist im Bereich von 0 V bis 5 V, wie es in Fig. 23B gezeigt ist. Als Ergebnis wird die Schreiboperation der Zelle, deren Schreibgeschwindigkeit hoch ist, schnell beendet, und die Schwellenspannung wird danach nicht erhöht.
Jedoch gibt es, wie es in Fig. 23C gezeigt ist, einen Fall, in welchem die Schwellenspannung der ausgewählten Speicherzelle MC zur Zeit der ersten Schreiboperation stark bzw. steil erhöht wird, und sie die obere Grenze 5 V übersteigt. In diesem Fall wird die Schreiboperation zur Zeit der Verifizierungsoperation normalerweise beendet. Jedoch können Daten aller anderen Speicherzellen, die mit der Speicherzelle in Reihe geschaltet sind, nicht gelesen werden, wie es oben angegeben ist. Ein solches Phänomen tritt in einem Fall auf, in welchem das Schreiben und das Löschen wiederholt durchgeführt werden, und es ist schwierig, die Speicherzelle durch einen Test auszusortieren.
Ein relevanter Stand der Technik ist in DE-A-42 32 025 beschrieben, welches Dokument einen EEPROM vom NAND-Zellentyp offenbart, der eine Matrix aus Speicherzellen aufweist, die mit einer Bitleitung verbunden sind. Die Ansprüche sind gegenüber diesem Dokument abgegrenzt. Jede Zelle enthält einen Transistor mit einem schwebenden Gate und einer Gate- Steuerelektrode, in welcher Elektronen über den Tunneleffekt in das schwebende Gate eintreten oder dieses verlassen, um Daten aufzuzeichnen. Ein Flip-Flop ist mit der Bitleitung verbunden, die entweder ein Lesen oder ein Schreiben von Programmdaten ausführt. Eine Programmsteuerung ist für eine Eingabe von Daten zur gesteuerten Speicherzelle sowie zum Lesen von ihnen aus dieser vorgesehen. Gemäß dieser Technologie kann der Bereich der Schwellenwerte der Speicherzellen in der Matrix, die in einen Schreibmode versetzt werden, reduziert werden.
Ein weiterer Stand der Technik ist in "Memory Array Architecture and Decoding Scheme For 3 V Only Sector Erasable DINOR Flash Memory" von Shin-ichi KOBAYASHI, et al., Proceedings of the Symposium on VLSI Circuits, Kyoto, 19. Mai 1993, IEEE, Seiten 97 bis 98 beschrieben. Dieses Dokument beschreibt einen Hierarchie-Zeilendecodierer mit negativer Spannung und einen Sourceleitungs-Treiber für einen DINOR- Flash-Speicher. Das beschriebene Schema realisiert ein Löschen eines Sektors mit einem 1 Kilobyte mit einer minimierten Störung von nicht ausgewählten Sektoren eines Speicherfelds. Der Zeilendecodierer ermöglicht auch eine genaue Messung der Schwellenspannung der Speicherzellen im Feld.
Es ist eine Aufgabe der vorliegenden Erfindung, eine nichtflüchtige Halbleiterspeichervorrichtung zu schaffen, wobei selbst dann, wenn eine Speicherzelle, die in einem überschriebenen Zustand ist, in welchem eine Schwellenspannung durch eine Schreiboperation derart erhöht wird, daß sie höher als eine vorbestimmte Spannung ist, die Speicherzelle gesichert werden kann, und ein Verfahren zum Sichern des Überschreibzustands der Speicherzelle.
Die obige Aufgabe kann durch das folgende erreicht werden.
Gemäß einem ersten Aspekt schafft die vorliegende Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1.
Gemäß einem zweiten Aspekt schafft die vorliegende Erfindung auch ein Verfahren zum Korrigieren eines Überschreibens einer nichtflüchtigen Halbleiterspeichervorrichtung nach Anspruch 14.
Anders ausgedrückt werden in einem Fall, in welchem ein Speicherzustand eines Überschreibzustands zur Zeit einer Überschreib-Verifizierung erfaßt wird, in der Speicherzelle gespeicherte Daten gelesen, und die gelesenen Daten werden zur Latch-Schaltung kopiert. Eine Menge an zu der schreibenden Zelle geschriebenen Daten ist ausreichend, und Daten werden nicht ausreichend zur nicht schreibenden Zelle geschrieben. Deshalb werden Schreibdaten gleich dem Zustand zur Latch-Schaltung zwischengespeichert, in welchem begonnen wird, die Speicherzelle zu beschreiben. Danach werden Daten der Speicherzelle des Überschreibzustands gelöscht, und zur Latch-Schaltung zwischengespeicherte Daten werden wieder zur Speicherzelle geschrieben, wo Daten gelöscht sind. Dadurch kann die Schwellenspannung der Speicherzelle, die im Überschreibzustand ist, auf einen normalen Wert eingestellt werden.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung verstanden werden, wenn sie in Zusammenhang mit den beigefügten Zeichnungen genommen wird, wobei:
Fig. 1 ein Ausführungsbeispiel der vorliegenden Erfindung zeigt und ein Schaltungsdiagramm ist, das einen Teil von Fig. 3 zeigt;
Fig. 2 eine strukturelle Ansicht ist, die das Ausführungsbeispiel der Fig. 1 schematisch zeigt;
Fig. 3 eine strukturelle Ansicht, die den extrahierten Hauptteil der Fig. 2 zeigt;
Fig. 4 eine Zeitgabeansicht ist, die eine Schreiboperation der Fig. 1 zeigt;
Fig. 5 ein Zeitgabeansicht ist, die eine Schreib- Verifizierungsoperation der Fig. 1 zeigt;
Fig. 6 eine Zeitgabeansicht ist, die eine Leseoperation der Fig. 1 zeigt;
Fig. 7 eine Zeitgabeansicht ist, die eine Löschverifizierungsoperation der Fig. 1 zeigt;
Fig. 8 eine Operation der Fig. 1 zeigt und ein Ablaufdiagramm ist, das ein Ausführungsbeispiel eines Sicherns einer überschriebenen Zelle zeigt;
Fig. 9 eine Zeitgabeansicht ist, die eine Überschreib- Verifizierungsoperation der Fig. 1 zeigt;
Fig. 10 eine Zeitgabeansicht ist, die eine Kopieroperation von Zellendaten der Fig. 1 zeigt;
Fig. 11 eine Operation der Fig. 1 zeigt und ein Ablaufdiagramm ist, das das andere Ausführungsbeispiel zum Sichern einer überschriebenen Zelle zeigt;
Fig. 12 ein Schaltungsdiagramm eines Hauptteils ist, der das andere Ausführungsbeispiel einer Lese/Latch- Schaltung zeigt;
Fig. 13 ein Schaltungsdiagramm eines Hauptteils ist, der das andere Ausführungsbeispiel einer Lese/Latch- Schaltung zeigt;
Fig. 14 ein Schaltungsdiagramm eines Hauptteils ist, der das andere Ausführungsbeispiel einer Lese/Latch- Schaltung zeigt;
Fig. 15 eine Zeitgabeansicht ist, die eine Schreiboperation der Fig. 14 zeigt;
Fig. 16 eine Zeitgabeansicht ist, die eine Schreib- Verifizierungsoperation der Fig. 14 zeigt;
Fig. 17 eine Zeitgabeansicht ist, die eine Überschreib- Verifizierungsoperation der Fig. 14 zeigt;
Fig. 18 eine Zeitgabeansicht ist, die eine Kopieroperation von Zellendaten der Fig. 14 zeigt;
Fig. 19A ein Schaltungsdiagramm ist, das eine Zellenstruktur eines Flash-Speichers mit UND-Struktur zeigt;
Fig. 19B ein Schaltungsdiagramm ist, das eine Zellenstruktur eines Flash-Speichers mit DINOR-Struktur zeigt;
Fig. 20 ein Schaltungsdiagramm ist, das eine Zellenstruktur eines Flash-Speichers mit NAND-Struktur zeigt;
Fig. 21A eine Ansicht ist, die eine Schreiboperation der Schaltung der Fig. 20 zeigt;
Fig. 21B ein Ansicht ist, die eine Löschoperation der Schaltung der Fig. 20 zeigt;
Fig. 22 eine Ansicht ist, die verschiedene Arten von Operation der Schaltung von Fig. 20 erklärt; und
Fig. 23A bis 23C Schaltungsdiagramme sind, die die Operation der Fig. 20 zeigen.
Ausführungsbeispiele der vorliegenden Erfindung werden unter Bezugnahme auf die Zeichnungen erklärt.
Fig. 2 zeigt eine allgemeine Struktur einer nichtflüchtigen Halbleiterspeichervorrichtung unter Verwendung eines Flash- Speichers mit NAND-Struktur. Eine nichtflüchtige Halbleiterspeichervorrichtung 10 weist ein Speicherzellenfeld 11, einen Zeilendecodierer 12, eine Lese/Latch-Schaltung 13, einen Spaltendecodierer 14, einen Spalten-Gateanschluß 15, eine Verstärkungs- bzw. Erhöhungsschaltung 16, eine Steuerschaltung 17 und einen I/O-Puffer 18 auf.
Im Speicherzellenfeld 11 ist eine Vielzahl von Speicherzellen mit NAND-Struktur auf eine Matrixweise ausgebildet, und sind Tausende von Bitleitungen in einer vertikalen Richtung angeordnet und sind Tausende von Wortleitungen in einer horizontalen Richtung angeordnet. Der Zeilendecodierer 12 wählt die Wortleitung basierend auf einer von einer äußeren Einheit eingegebenen Adresse aus. Die Lese/Latch-Schaltung 13, die die Leseschaltung und die Daten-Latchschaltung enthält, ist mit der Bitleitung (die später zu beschreiben ist) des Speicherzellenfelds 11 und dem Spalten-Gateanschluß 15 verbunden. Der Spalten-Gateanschluß 15 ist mit dem Spaltendecodierer 14 und dem I/O-Puffer 18 verbunden. Der Spaltendecodierer 14 steuert den Spalten-Gateanschluß 15 basierend auf einer von der äußeren Einheit über den I/O- Puffer 18 eingegebenen Adresse, um die Bitleitung und die entsprechende Lese/Latch-Schaltung 13 auszuwählen. Die Verstärkungsschaltung 16 führt eine hohe Spannung zu, die für eine Schreiboperation und eine Löschoperation nötig ist. Die Steuerschaltung 17 steuert eine Schreiboperation, eine Löschoperation, eine Leseoperation, eine Schreib- Verifizierungsoperation, eine Überschreib- Verifizierungsoperation, die später zu beschreiben ist, eine Kopieroperation von Zellendaten zum Kopieren von in der Speicherzelle gespeicherten Daten zur Latch-Schaltung und eine Einseiten-Löschoperation zum Löschen von Daten entsprechend einer Seite. Ebenso ist der I/O-Puffer 18 über eine Schnittstelle mit einem äußeren Abschnitt eines Chips verbunden.
Fig. 3 ist ein Schaltungsdiagramm, das den Hauptteil der Fig. 2 zeigt, und dieselben Bezugszeichen sind zu dem Teil hinzugefügt, der mit Fig. 2 gemeinsam ist. In Fig. 3 sind Flash-Speicher mit NAND-Struktur 21-1 bis 21-n mit der Bitleitung BL1 verbunden. Flash-Speicher mit NAND-Struktur 22-1 bis 22-n sind mit der Bitleitung BL2 verbunden. Flash- Speicher mit NAND-Struktur 2n-1 bis 2n-n sind mit der Bitleitung BLn verbunden. Jede von Lese/Latch-Schaltungen (S/LT) 13-1, 13-2 bis 13-n ist mit einem Ende einer jeweiligen der Bitleitungen BL1, BL2 bis BLn verbunden. Die Lese/Latch-Schaltungen 13-1, 13-2 bis 13-n werden jeweils durch Spaltenauswahlsignale CS1, CS2 bis CSn ausgewählt, die vom Spalten-Gateanschluß ausgegeben werden. Datenleitungen D, /D (das Zeichen "/" zeigt ein Inversionssignal) zum Übertragen von Daten und eine Verifizierungsleitung VF sind mit den Lese/Latch-Schaltungen 13-1, 13-2 bis 13-n verbunden, und Zeitgabesignale φ1, φ2, φ3 und φ4 werden ihnen jeweils zugeführt.
Ein Drainanschluß eines jeweiligen von P-Kanal-Transistoren Q10 ist mit dem anderen Ende einer jeweiligen der Bitleitungen BL1, BL2 bis BLn verbunden. Jeder Transistor Q10 lädt die Bitleitungen BL bis BLn. Eine Leistungsversorgungsspannung VBL wird jedem Sourceanschluß zugeführt, und ein Zeitgabesignal φ5 wird einem jeweiligen Gateanschluß zugeführt. Die Leistungsversorgungsspannung VBL wird derart eingestellt, daß sie zur Zeit der Schreiboperation 9 V ist, und zur Zeit der anderen Operationen 5 V. Die Zeitgabesignale φ1 bis φ5 werden durch einen Taktgenerator 17-1 erzeugt, der in der Steuerschaltung 17 enthalten ist. In Fig. 3 sind die Wortleitung und die Auswahlleitung weggelassen.
Fig. 1 zeigt den Hauptteil der vorliegenden Erfindung und ist die Lese/Latch-Schaltung. In Fig. 1 wird die Struktur von nur der Lese/Latch-Schaltung 13-1 erklärt werden, da alle Lese/Latch-Schaltungen dieselbe Struktur haben.
Ein Ende eines jeweiligen der Strompfade von N-Kanal- Transistoren Q7 und Q8 ist mit einer jeweiligen der Datenleitungen D und /D verbunden. Ein jeweiliger von Invertern IN1 und IN2, die die Latch-Schaltung LT bilden, ist mit dem anderen Ende eines jeweiligen der Strompfade von N- Kanal-Transistoren Q7 und Q8 verbunden. Anders ausgedrückt sind das Eingabeende der Inverterschaltung IN1 und das Ausgabeende der Inverterschaltung IN2 mit dem anderen Ende (Knoten A) des Strompfads des Transistors Q7 verbunden. Das Ausgabeende der Inverterschaltung IN1 und das Eingabeende der Inverterschaltung IN2 sind mit dem anderen Ende (Knoten B) des Strompfads des Transistors Q8 verbunden. Ein Ende eines Strompfads eines N-Kanal-Transistors Q1 ist mit dem Knoten A verbunden, und ein Ende des Strompfads eines N-Kanal- Transistors Q2 ist mit dem Knoten B verbunden. Die Zeitgabesignale φ1 und φ2 werden jeweils diesen Transistoren Q1 und Q2 zugeführt. Das andere Ende des Strompfads eines jeweiligen der Transistoren Q1 und Q2 ist mit einem Ende eines Strompfads eines N-Kanal-Transistors Q3 verbunden. Das andere Ende des Strompfads des Transistors Q3 ist geerdet, und der Gateanschluß ist mit der Bitleitung BL1 verbunden.
Darüber hinaus ist ein Ende eines Strompfads eines N-Kanal- Transistors Q4 mit dem Knoten A verbunden. Das Zeitgabesignal φ4 wird dem Gateanschluß des Transistors Q4 zugeführt, und das andere Ende des Strompfads ist mit der Bitleitung BL1 verbunden. Darüber hinaus ist ein Gateanschluß eines N-Kanal- Transistors Q5 mit dem Knoten B verbunden. Ein Ende eines Strompfads des Transistors Q5 ist mit der Verifizierungsleitung VF verbunden, und die andere Leitung ist mit einem Ende eines Strompfads eines N-Kanal-Transistors Q6 verbunden. Das Zeitgabesignal φ3 wird einem Gateanschluß des Transistors Q6 zugeführt, und das andere Ende des Strompfads ist geerdet. Es wird angemerkt, daß der Transistor Q6 und das Zeitgabesignal φ3 weggelassen werden können.
Die Flash-Speicher mit NAND-Struktur 21-1 sind mit der Bitleitung BL1 verbunden. Die jeweiligen Speicherzellen MC1, MC2 ... MCn des Flash-Speichers 21-1 sind mit der Speicherzelle, die mit der anderen Bitleitung verbunden ist, durch die Wortleitungen WL1 bis WLn verbunden. Die jeweiligen Auswahltransistoren ST1 und ST2 sind mit dem Auswahltransistor, der mit der anderen Bitleitung verbunden ist, durch die Auswahlleitungen SL1 und SL2 verbunden. Die Vielzahl von Speicherzellen, die durch eine Wortleitung gleichzeitig ausgewählt wird, bildet eine Seite.
Das folgende wird eine Operation der Lese/Latch-Schaltung 13- 1 unter Bezugnahme auf Fig. 4 bis 9 erklären.
Fig. 4 zeigt eine Operation zum Schreiben von Daten zur Speicherzelle. Bei der Schreiboperation werden die Schreibdaten zur Latch-Schaltung LT zwischengespeichert. Zum Schreiben von Daten zur Speicherzelle wird der Knoten A der Latch-Schaltung LT derart eingestellt, daß er auf einem niedrigen Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist, und wird der Knoten B derart eingestellt, daß er auf einem hohen Pegel ist. Anders ausgedrückt werden die Transistoren Q7 und Q8 durch ein Spaltenauswahlsignal CS1 eingeschaltet, wird der Knoten A der Latch-Schaltung LT durch die Datenleitungen D, /D derart eingestellt, daß er auf einem niedrigen Pegel ist, und wird der Knoten B der Latch- Schaltung LT durch die Datenleitungen D, /D derart eingestellt, daß er auf einem hohen Pegel ist. Danach wird der Transistor Q4 durch das Zeitgabesignal φ4 eingeschaltet und werden Daten durch die Bitleitung BL1 zur ausgewählten Speicherzelle geschrieben. Die Datenschreiboperation zur Speicherzelle ist dieselbe wie die Operation, die bei der Erklärung des Standes der Technik beschrieben ist. Wenn Daten ausreichend zur Speicherzelle geschrieben sind, wird die Schwellenspannung der Speicherzelle erhöht und wird die Speicherzelle ausgeschaltet.
Fig. 5 zeigt eine Schreib-Verifizierungsoperation zum Verifizieren des Datenschreibzustands. In diesem Fall wird die Bitleitung BL1 durch den Transistor Q10 vorgeladen, der in Fig. 3 gezeigt ist. Danach wird das Potential der Wortleitung der auszuwählenden Speicherzelle auf einen Verifizierungspegel (0,5 V) erhöht. In einem Fall, in welchem Daten zur ausgewählten Speicherzelle geschrieben werden und die Schwellenspannung ausreichend hoch wird, wird die Speicherzelle ausgeschaltet, und das Ladepotential der Bitleitung BL1 wird beibehalten, wie es durch eine durchgezogene Linie gezeigt ist. Jedoch wird in einem Fall, in welchem Daten nicht vollständig zur Speicherzelle geschrieben werden, diese Speicherzelle eingeschaltet, wird das Potential der Bitleitung BL1 entladen und wird die Spannung verringert, wie es durch eine gestrichelte Linie gezeigt ist.
Es wird angenommen, daß der Transistor Q2 durch das Zeitgabesignal φ2 eingeschaltet wird, nachdem die Speicherzelle ausgewählt ist, wie es oben angegeben ist. In einem Fall, in welchem Daten nicht ausreichend geschrieben sind und das Potential der Bitleitung BL1 niedrig ist, wird der Transistor Q3 ausgeschaltet, wird der Knoten B der Latch- Schaltung LT derart eingestellt, daß er auf einem hohen Pegel ist, und wird der Knoten A derart eingestellt, daß der auf einem niedrigen Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist. Anders ausgedrückt, ist in einem Fall, in welchem Daten nicht vollständig zur Speicherzelle geschrieben werden, der Zustand der Latch-Schaltung LT unverändert und wird derart beibehalten, daß er derselbe wie der Zustand zu der Zeit ist, zu welchem das Schreiben begonnen wird. Zu dieser Zeit wird der Transistor Q5 eingeschaltet. Dann wird, wenn der Transistor Q6 durch das Zeitgabesignal φ3 eingeschaltet wird, die Verifizierungsleitung VF derart eingestellt, daß sie auf einem niedrigen Pegel ist. In dem Fall, in welchem die Verifizierungsleitung VF derart eingestellt ist, daß sie auf einem niedrigen Pegel ist, wird die oben angegebene Schreiboperation unter Verwendung von Schreibdaten wiederum ausgeführt, die in der Latch-Schaltung LT gespeichert sind.
In einem Fall, in welchem Daten ausreichend zur Speicherzelle geschrieben sind und das Potential der Bitleitung BL1 hoch ist, wird der Transistor Q3 eingeschaltet, und der Zustand der Latch-Schaltung LT wird geändert. Anders ausgedrückt wird der Knoten B der Latch-Schaltung LT geändert. Anders ausgedrückt wird der Knoten B der Latch-Schaltung LT derart eingestellt, daß er auf einem niedrigen Pegel ist, und wird der Knoten A derart eingestellt, daß er auf einem hohen Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist, und wird der Transistor Q5 ausgeschaltet. Deshalb wird die Verifizierungsleitung VF derart eingestellt, daß sie auf einem hohen Pegel ist, und wird die Schreiboperation beendet.
Fig. 6 zeigt eine Datenleseoperation. Zum Lesen von Daten der Speicherzelle wird die Bitleitung BL1 zuerst vorgeladen. Danach wird der Transistor Q1 durch das Zeitgabesignal φ1 eingeschaltet und wird die Latch-Schaltung LT rückgesetzt. Als nächstes wird die Wortleitung verstärkt bzw. erhöht, um eine Speicherzelle auszuwählen. In einem Fall, in welchem Daten zur ausgewählten Speicherzelle geschrieben werden und die Schwellenspannung ausreichend hoch ist, wird das Ladepotential der Bitleitung BL1 aufrechterhalten, da die Speicherzelle ausgeschaltet ist. Jedoch wird in einem Fall, in welchem Daten nicht zur Speicherzelle geschrieben werden, diese Speicherzelle eingeschaltet, wird das Potential der Bitleitung BL1 entladen und wird die Spannung verringert.
Unter dem obigen Zustand wird angenommen, daß der Transistor Q2 durch das Zeitgabesignal φ2 eingeschaltet wird. In einem Fall, in welchem Daten nicht ausreichend zur Speicherzelle geschrieben sind und das Potential der Bitleitung BL1 niedrig ist, wird der Transistor Q3 ausgeschaltet, wird der Knoten B der Latch-Schaltung LT derart eingestellt, daß er auf einem hohen Pegel ist, und wird der Knoten A derart eingestellt, daß er auf einem niedrigen Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist. Darüber hinaus wird in einem Fall, in welchem Daten zur Speicherzelle geschrieben werden, der Knoten B der Latch-Schaltung LT umgekehrt, um ein niedriger Pegel zu sein, und wird der Knoten A umgekehrt, um ein hoher Pegel zu sein, wie es durch eine durchgezogene Linie gezeigt ist, da der Transistor Q3 eingeschaltet wird. Ein Lesen von Daten zur Latch-Schaltung LT wird zu den Datenleitungen D, /D durch die Transistoren Q7 und Q8 übertragen.
Die Löschoperation ist dieselbe wie der Fall, der unter Verwendung der Fig. 20 und 22 erklärt ist. Genauer gesagt wird die Bitleitung BL geöffnet, wird 0 V an die Auswahlleitung SL1 angelegt, wird 0 V an die Wortleitung WL der Speicherzelle angelegt, wird 0 V an die Auswahlleitung SL2 angelegt, wird 18 V an die Wanne W angelegt und wird 18 V an die gemeinsame Sourceleitung S angelegt. Als Ergebnis wird ein Tunnelstrom durch den Gate-Isolierfilm zwischen dem schwebenden Gate und der Wanne zugeführt, und wird die Schwellenspannung 0 V oder darunter.
Fig. 7 zeigt eine Lösch-Verifizierungsoperation. In diesem Fall wird die Bitleitung BL vorgeladen. Danach wird der Transistor Q2 durch das Zeitgabesignal φ2 eingeschaltet, so daß die Latch-Schaltung LT rückgesetzt wird. Als nächstes wird die Wortleitung verstärkt, um eine Speicherzelle auszuwählen. Dann wird der Transistor Q1 durch das Zeitgabesignal φ1 eingeschaltet, um das Potential der Bitleitung zu lesen. Als Ergebnis wird in einem Fall, in welchem das Löschen ausreichend durchgeführt ist, das Potential der Bitleitung BL1 verringert und wird der Knoten B der Latch-Schaltung LT derart eingestellt, daß er ein niedriger Pegel ist, wie es durch eine durchgezogene Linie gezeigt ist. In einem Fall, in welchem das Löschen nicht ausreichend durchgeführt ist, wird das Potential der Bitleitung BL1 nicht verringert und wird der Knoten B der Latch-Schaltung LT derart eingestellt, daß er ein hoher Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist. Deshalb wird dann, wenn der Transistor Q6 durch das Zeitgabesignal φ3 eingeschaltet wird, das Potential der Verifizierungsleitung VF verringert. Selbst wenn eine Speicherzelle vorhanden ist, der Löschen nicht ausreichend durchgeführt ist, wird die obige Löschoperation ausgeführt.
Fig. 8 zeigt eine Operation der Fig. 1, d. h. ein Ausführungsbeispiel einer Operation zum Sichern einer Speicherzelle, welche in einem Überschreibzustand ist. Gemäß diesem Ausführungsbeispiel wird nach der oben angegebenen Schreiboperation (ST1) eine Schreib-Verifizierungsoperation (ST2) durchgeführt. Als Ergebnis wird, wenn das Schreiben normalerweise beendet ist, eine Überschreib- Verifizierungsoperation (ST3) zum Verifizieren der Speicherzelle, in welcher die Schwellenspannung 5 V übersteigt, durchgeführt. Als Ergebnis wird dann, wenn es keine Speicherzelle gibt, die in einem Überschreibzustand ist, eine Reihe von Schreiboperationen beendet.
Andererseits werden dann, wenn es eine Speicherzelle gibt, die in einem Überschreibzustand ist, Daten, die in der Speicherzelle gespeichert sind, zur Latch-Schaltung LT kopiert (ST4). Dann werden Daten entsprechend einer Seite, einschließlich der Speicherzelle, die im Überschreibzustand ist, gelöscht (ST5). Danach werden die Schreiboperation und die Schreib-Verifizierungsoperation wieder durchgeführt (ST1 und ST2), werden Daten, die zur Latch-Schaltung LT kopiert sind, zur Speicherzelle geschrieben, in welcher die Daten gelöscht sind.
Fig. 9 ist die Überschreib-Verifizierungsoperation. Gleich der Schreib-Verifizierungsoperation der Fig. 5 wird bei der Überschreib-Verifizierungsoperation die Bitleitung BL1 vorgeladen. Danach wird angenommen, daß das Potential der Wortleitung einer auszuwählenden Speicherzelle auf einen Verifizierungspegel erhöht wird, der höher als in dem Fall der normalen Leseoperation ist. Wenn die ausgewählte Speicherzelle in einem Überschreibzustand ist, wird die Speicherzelle ausgeschaltet. Deshalb wird das Ladepotential der Bitleitung BL1 beibehalten. Jedoch dann, wenn Daten normal geschrieben sind oder Daten nicht geschrieben sind, wird die Speicherzelle eingeschaltet. Deshalb wird die elektrische Ladung der Bitleitung BL1 verringert. Danach wird der Transistor Q1 durch ein Zeitgabesignal φ1 eingeschaltet. Als Ergebnis wird dann, wenn Daten normal geschrieben sind oder Daten nicht geschrieben sind und das Potential der Bitleitung BL1 niedrig ist, der Transistor Q3 eingeschaltet und wird der Knoten A der Latch-Schaltung LT derart eingestellt, daß er in einem Zustand mit hohem Pegel ist, und wird der Knoten B derart eingestellt, daß er in einem Zustand mit niedrigem Pegel ist. In diesem Fall wird der Transistor Q5 ausgeschaltet. Wenn der Transistor Q6 durch ein Zeitgabesignal φ3 eingeschaltet wird, wird die Verifizierungsleitung VF derart eingestellt, daß sie in einem Zustand mit hohem Pegel ist. Daher wird die Schreiboperation beendet.
Andererseits wird in einem Fall, in welchem die Speicherzelle, die in einem Überschreibzustand ist, vorhanden ist, der Transistor Q3 eingeschaltet, da das Potential der Bitleitung BL1 derart eingestellt ist, daß es in einem Zustand mit hohem Pegel ist. Deshalb wird dann, wenn der Transistor Q1 durch ein Zeitgabesignal φ1 eingeschaltet wird, der Knoten A der Latch-Schaltung LT derart eingestellt, daß er in einem Zustand mit niedrigem Pegel ist, und wird der Knoten B derart eingestellt, daß er in einem Zustand mit hohem Pegel ist. In diesem Fall wird der Transistor Q5 eingeschaltet. Deshalb wird dann, wenn der Transistor Q6 durch das Zeitgabesignal φ3 eingeschaltet wird, die Verifizierungsleitung VF derart eingestellt, daß sie in einem Zustand mit niedrigem Pegel ist. Wie es oben angegeben ist, erkennt der Steuerabschnitt 17 in einem Fall, in welchem die Verifizierungsleitung VF derart eingestellt ist, daß sie auf dem niedrigen Pegel ist, daß die Speicherzelle, die in einem Überschreibzustand ist, vorhanden ist, und die Kopieroperation (ST4) von Daten, die in der Speicherzelle gespeichert sind, wird ausgeführt.
Fig. 10 zeigt die Kopieroperation von Daten. Gleich der oben angegebenen Leseoperation wird bei der Kopieroperation die Bitleitung BL1 zuerst vorgeladen, und wird eine normale Vorspannung zur Speicherzelle zugeführt. Anders ausgedrückt wird die ausgewählte Wortleitung derart eingestellt, daß sie auf einem niedrigen Pegel (0 V) ist, und wird die nicht ausgewählte Wortleitung derart eingestellt, daß sie auf einem hohen Pegel (5 V) ist. Danach wird angenommen, daß der Transistor Q1 durch das Zeitgabesignal φ1 eingeschaltet wird. Als Ergebnis wird dann, wenn Daten nicht geschrieben sind und das Potential der Bitleitung BL1 niedrig ist, der Transistor Q3 ausgeschaltet, und der Knoten A der Latch-Schaltung LT wird derart eingestellt, daß er auf einem hohen Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist, und der Knoten B wird derart eingestellt, daß er auf einem niedrigen Pegel ist.
Andererseits wird in einem Fall, in welchem Daten normal geschrieben sind oder die Speicherzelle, die in einem Überschreibzustand ist, vorhanden ist, der Transistor Q3 eingeschaltet, da das Potential der Bitleitung BL1 derart eingestellt ist, daß es in einem Zustand mit hohem Pegel ist. Deshalb wird dann, wenn der Transistor Q1 durch das Zeitgabesignal φ1 eingeschaltet wird, der Knoten A der Latch- Schaltung LT derart eingestellt, daß er in einem Zustand mit niedrigem Pegel ist, und wird der Knoten B derart eingestellt, daß er in einem Zustand mit hohem Pegel ist. Anders ausgedrückt werden geschriebene Daten zum Knoten A der Latch-Schaltung LT zwischengespeichert, die mit der Speicherzelle verbunden ist, zu welcher Daten zu schreiben sind, und Daten werden nicht zu der Latch-Schaltung LT zwischengespeichert, die mit der Speicherzelle verbunden ist, zu welcher Daten nicht geschrieben sind.
Wie es oben angegeben ist, sind Daten, nachdem Daten jeder Speicherzelle zur Latch-Schaltung LT kopiert sind, entsprechend einer Seite mit der ausgewählten Wortleitung verbunden. Anders ausgedrückt ist nur die ausgewählte Wortleitung derart eingestellt, daß sie auf einem niedrigen Pegel (0 V) ist, sind andere Wortleitungen derart eingestellt, daß sie dieselbe Spannung wie die Wanne der Speicherzelle haben, und sind Daten entsprechend einer Seite gelöscht. Die Löschzeit ist beispielsweise 1 ms. Danach werden unter Verwendung von Daten, die zur Latch-Schaltung LT zwischengespeichert sind, die Schreiboperation und die Schreib-Verifizierungsoperation, die oben angegeben sind, durchgeführt, so daß Daten normal zu jeder Speicherzelle geschrieben werden können.
Gemäß dem obigen Ausführungsbeispiel wird dann, wenn das Schreiben durch die Schreib-Verifizierungsoperation normal beendet wird, die Speicherzelle, die in einem Überschreibzustand ist, durch die Überschreib- Verifizierungsoperation erfaßt. Als Ergebnis werden dann, wenn die Speicherzelle, die in einem Überschreibzustand ist, erfaßt wird, Daten, die zur Speicherzelle geschrieben sind, zur Latch-Schaltung kopiert. Danach werden Daten entsprechend einer Seite der Speicherzelle gelöscht, und Daten werden basierend auf Daten wieder geschrieben, die zur Latch- Schaltung LT kopiert sind. Daher kann die normale Schwellenspannung der Speicherzelle, die im Überschreibzustand ist, ohne Einstellen von Schreibdaten zu der Latch-Schaltung durch die Datenleitung erhalten werden.
Ebenso kann selbst dann, wenn es eine Speicherzelle gibt, die durch eine Schreiboperation eine vorbestimmte Schwellenspannung übersteigt, die Speicherzelle sicher erfaßt werden und auf die normale Schwellenspannung eingestellt werden. Daher kann die Zuverlässigkeit einer nichtflüchtigen Halbleiterspeichervorrichtung verbessert werden.
Darüber hinaus werden die Zeitgabesignale φ1, φ2 und φ4, die zur den Transistoren Q1, Q2 und Q4 zuzuführen sind, geändert, so daß eine Latch-Schaltung als eine Latch-Schaltung von Schreibdaten, als Latch-Einrichtung von Lesedaten, als Daten- Latch-Einrichtung zur Zeit einer Schreib-Verifizierung, als Daten-Latch-Einrichtung zur Zeit einer Überschreib- Verifizierung und als Kopiereinrichtung von Daten verwendet werden kann. Daher kann die Struktur der Schaltung vereinfacht werden.
Weiterhin sind in dem Zustand, in welchem die Löschverifizierung beendet ist, wenn Daten nicht ausreichend zur Speicherzelle geschrieben sind, Daten, die zur Latch- Schaltung LT zwischengespeichert sind, unverändert, was bedeutet, daß die Daten derart beibehalten werden, daß sie dieselben wie im Fall eines Schreibens sind. Danach gibt es zum Durchführen der Schreiboperation einen Vorteil, der darin besteht, daß Daten nicht durch die Datenleitung eingestellt werden müssen.
Ebenso kann deshalb, weil es keinen Durchgangspfad eines Stroms in der Lese/Latch-Schaltung gibt, ein Leistungsverbrauch reduziert werden, und das Potential der Bitleitung wird nicht verändert.
Fig. 11 zeigt ein anderes Ausführungsbeispiel einer Operation zum Sichern der Speicherzelle, die im Überschreibzustand ist, und dieselben Bezugszeichen sind zu den Teilen hinzugefügt, die mit Fig. 8 gemeinsam sind.
In dem Fall des Ausführungsbeispiels der Fig. 8 werden Daten einer jeweiligen Speicherzelle zu einer jeweiligen Latch- Schaltung kopiert, und Daten entsprechend einer Seite werden vollständig gelöscht. Danach wird die Schreiboperation durchgeführt, und zu einer jeweiligen Latch-Schaltung kopierte Daten werden zu einer jeweiligen Speicherzelle geschrieben. Gegensätzlich dazu werden gemäß dem Ausführungsbeispiel der Fig. 11 Daten einer jeweiligen Speicherzelle zu einer jeweiligen Latch-Schaltung kopiert (ST4), und Daten entsprechend einer Seite werden etwas gelöscht, und die Schwellenspannung der Überschreib- Speicherzelle wird auf die Schwellenspannung der normal beschriebenen Speicherzelle eingestellt (ST6). Anders ausgedrückt wird nur die ausgewählte Wortleitung derart eingestellt, daß sie auf einem niedrigen Pegel (0 V) ist, und andere Wortleitungen werden derart eingestellt, daß sie dieselbe Spannung wie die Wanne der Speicherzelle haben, und eine Löschzeit wird derart eingestellt, daß sie kürzer als 1 ms des vorgenannten Ausführungsbeispiels ist. Dadurch werden Daten entsprechend einer Seite etwas gelöscht (ST6). Dann wird die Schreib-Verifizierungsoperation durchgeführt (ST2). Als Ergebnis wird dann, wenn es eine Speicherzelle gibt, die zu viel gelöscht ist, die Schreiboperation durchgeführt (ST1), und zur Latch-Schaltung LT kopierte Daten werden zur Speicherzelle geschrieben.
Ebenso können als Ergebnis der Schreib- Verifizierungsoperation (ST2), wenn das Schreibergebnis gut ist, eine Überschreib-Verifizierungsoperation (ST3), die Kopieroperation von Daten (ST4) und die leichte bzw. geringfügige Löschoperation (ST6) wiederholt durchgeführt werden, bis ein gutes Überschreib-Verifizierungsergebnis erhalten werden kann.
Wie es oben angegeben ist, kann das Ausführungsbeispiel der Fig. 11 denselben Vorteil wie denjenigen der Fig. 8 erhalten. Ebenso kann gemäß dem Ausführungsbeispiel der Fig. 11 deshalb, weil die Löschzeit reduziert werden kann, eine Zeit zum Sichern der Speicherzelle, die in einem Überschreibzustand ist, reduziert werden.
Die Fig. 12 und 13 zeigen andere Ausführungsbeispiele der Lese/Latch-Schaltung. In diesen Figuren sind dieselben Bezugszeichen zu den Teilen hinzugefügt, die mit dem Fall der Fig. 1 gemeinsam sind. Das folgende wird nur die unterschiedlichen Teile erklären.
In Fig. 12 ist das andere Ende des Strompfads des Transistors Q1 durch einen Transistor Q31 geerdet. Ein Gateanschluß des Transistors Q31 ist zusammen mit dem Gateanschluß des Transistors Q3 mit der Bitleitung BL1 verbunden. In Fig. 13 ist ein Ende des Strompfads des Transistors Q1 mit dem Knoten B verbunden, anstatt mit dem Knoten A.
Die Lese/Latch-Schaltungen der Fig. 12 und 13 haben die folgenden gemeinsamen Funktionen.
(a) Gleich der Fig. 1 überträgt der Transistor Q1 Daten, die im Knoten A der Latch-Schaltung LT gespeichert sind, zur Bitleitung.
(b) In einem Fall, in welchem die Bitleitung BL1 derart eingestellt ist, daß sie auf einem hohen Pegel ist, ist der Knoten A derart eingestellt, daß er auf einem niedrigen Pegel ist. Anders ausgedrückt werden dann, wenn die Bitleitung BL1 in einem Zustand mit hohem Pegel ist, die Transistoren Q3 und Q31 eingeschaltet. Unter diesem Zustand wird der Transistor Q1 eingeschaltet und wird der Knoten A derart eingestellt, daß er auf einem niedrigen Pegel ist. Ebenso wird in Fig. 13 der Transistor Q1 eingeschaltet, so daß der Knoten A, der als Ausgangsanschluß des Inverters IN2 dient, derart eingestellt wird, daß er auf einem niedrigem Pegel ist.
(c) In einem Fall, in welchem die Bitleitung BL1 derart eingestellt ist, daß sie auf einem hohen Pegel ist, wird der Knoten B derart eingestellt, daß er auf einem niedrigen Pegel ist. Anders ausgedrückt werden dann, wenn die Bitleitung BL1 in einem Zustand mit hohem Pegel ist, die Transistoren Q3 und Q31 eingeschaltet. Als Ergebnis wird der Transistor Q3 eingeschaltet, so daß der Knoten B derart eingestellt wird, daß er auf einem niedrigen Pegel ist.
Wie es oben angegeben ist, können die Lese/Latch-Schaltungen der Fig. 12 und 13 denselben Vorteil erhalten, wie der Fall der Fig. 1.
Fig. 14 zeigt ein anderes Ausführungsbeispiel der Lese/Latch- Schaltung.
Die Lese/Latch-Schaltung der Fig. 14 wird auf einen Typ eines Speichers angewendet, bei welchem eine Vielzahl von Speicherzellen zu der Bitleitung parallel geschaltet ist. In einem solchen Speicher ist es deshalb, weil die Speicherzellen zur Bitleitung parallel geschaltet sind, schwierig, die andere Speicherzelle zu lesen, wenn die Schwellenspannung der Speicherzelle niedriger als die Spannung der nicht ausgewählten Wortleitung ist, wie beispielsweise 0 V. Fig. 14 zeigt einen Fall, in welchem eine solche Schaltung auf einen NOR-Flash-Speicher angewendet ist. Wenn die Bedingung erfüllt ist, kann die Schaltung auf einen Flash-Speicher mit UND-Struktur 190 der Fig. 19A angewendet werden, und auf einen Flash-Speicher mit DINOR-(geteilter NOR-)Struktur 191 der Fig. 19B.
Die Schaltung der Fig. 14 weist P-Kanal-Transistoren Q41 bis Q44 anstelle der N-Kanal-Transistoren Q1 bis Q3 und Q31 der in Fig. 12 gezeigten Schaltung auf. Gateanschlüsse der Transistoren 43 und 44 sind mit der Bitleitung BL1 verbunden. Ein Drainanschluß einer jeweiligen der Speicherzellen MC1, MC2 bis MCn ist mit der Bitleitung BL1 verbunden, und ein Sourceanschluß einer jeweiligen der Speicherzellen MC1, MC2 bis MCn ist miteinander verbunden. Eine Leistungsversorgung Vcc ist mit einem jeweiligen Sourceanschluß der Transistoren Q43 und Q44 verbunden, und ein jeweiliger Drainanschluß ist mit einem jeweiligen Sourceanschluß der Transistoren Q42 und Q41 verbunden. Ein jeweiliger Drainanschluß der Transistoren Q41 und Q42 ist mit einem jeweiligen der Knoten A und B verbunden. Dann werden Zeitgabesignale φ1 und φ2 jeweils zu den Gateanschlüssen der Transistoren Q41 und Q42 zugeführt. Es wird angemerkt, daß der Transistor Q44 weggelassen werden kann, und daß der Sourceanschluß des Transistors Q41 mit dem Drainanschluß des Transistors Q43 verbunden werden kann.
Das folgende wird eine Operation der oben angegebenen Struktur erklären.
Fig. 15 zeigt eine Operation zum Schreiben von Daten zur Speicherzelle. Die Schreiboperation speichert zuerst Schreibdaten zur Latch-Schaltung LT zwischen. In einem Fall, in welchem Daten zur Speicherzelle geschrieben werden, wird der Knoten A der Latch-Schaltung LT derart eingestellt, daß er auf einem hohen Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist, und wird der Knoten B derart eingestellt, daß er auf einem niedrigen Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist. In der mit der nicht schreibenden Bitleitung verbundenen Latch-Schaltung wird, wie es durch eine durchgezogene Linie gezeigt ist, der Knoten A derart eingestellt, daß er auf einem niedrigen Pegel ist, und wird der Knoten B derart eingestellt, daß er auf einem hohen Pegel ist. Danach wird der Transistor Q4 durch das Zeitgabesignal φ4 eingeschaltet und Daten werden durch die Bitleitung BL1 zur ausgewählten Speicherzelle geschrieben. Zu dieser Zeit wird die Wortleitung der auszuwählenden Speicherzelle derart eingestellt, daß sie -9 V ist, und wird die Spannung der Wortleitung der nicht ausgewählten Speicherzelle derart eingestellt, daß sie 0 V ist. Wenn Daten ausreichend zur Speicherzelle geschrieben sind, wird die Schwellenspannung der Speicherzelle erniedrigt.
Fig. 16 zeigt eine Schreib-Verifizierungsoperation zum Verifizieren eines Datenschreibzustands. In diesem Fall wird die Bitleitung BL1 vorgeladen und wird die Spannung der Wortleitung der auszuwählenden Speicherzelle erhöht, um ein Verifizierungspegel zu sein, wie beispielsweise 1,5 V. Das Potential der Wortleitung der nicht ausgewählten Speicherzelle ist 0 V. Wenn Daten zur ausgewählten Speicherzelle geschrieben werden und die Schwellenspannung niedrig ist, wird die Speicherzelle eingeschaltet, so daß die Bitleitung BL1 entladen wird, wie es durch eine gestrichelte Linie gezeigt ist. Jedoch wird dann, wenn Daten nicht ausreichend geschrieben sind, die Speicherzelle ausgeschaltet. Deshalb wird die Ladung der Bitleitung BL1 nicht geladen, und das Potential wird beibehalten, wie es bei einer durchgezogenen Linie gezeigt ist.
Danach wird angenommen, daß der Transistor Q42 durch ein Zeitgabesignal φ2 eingeschaltet wird. Dann werden, wenn Daten ausreichend geschrieben sind und das Potential der Bitleitung BL1 niedriger ist, die Knoten A und B der Latch-Schaltung LT invertiert. Anders ausgedrückt wird deshalb, weil der Transistor Q43 gemäß dem Potential der Bitleitung BL eingeschaltet wird, der Knoten B der Latch-Schaltung LT derart eingestellt, daß er auf einem hohen Pegel ist, wie es durch eine gestrichelte Linie gezeigt ist, und wird der Knoten A derart eingestellt, daß er auf einem niedrigen Pegel ist. Deshalb wird die Verifizierungsleitung VF derart eingestellt, daß sie auf einem niedrigen Pegel ist, und die Schreiboperation wird beendet. Ebenso wird dann, wenn Daten nicht ausreichend zur Speicherzelle geschrieben sind, der Zustand der Latch-Schaltung LT beibehalten, wie in dem Fall zur Zeit eines Schreibens, d. h. der Zustand ist unverändert. In diesem Fall wird die Verifizierungsleitung VF derart eingestellt, daß sie auf einem hoben Pegel ist, und die oben angegebene Schreiboperation wird unter Verwendung von Schreibdaten, die in der Latch-Schaltung LT gespeichert sind, wieder ausgeführt.
Fig. 17 zeigt eine Überschreib-Verifizierungsoperation. Bei der Überschreib-Verifizierungsoperation werden die Potentiale aller Wortleitungen derart eingestellt, daß sie ein Nichtauswahlpegel von 0 V sind, oder ein Verifizierungspegel von 0,5 V, und die Bitleitung BL1 wird vorgeladen. Wenn die Speicherzelle in einem Überschreibzustand ist, wird die Speicherzelle eingeschaltet. Deshalb wird die Bitleitung BL1 entladen und wird das Potential derart eingestellt, daß es auf einem niedrigen Pegel ist. Danach wird der Transistor Q41 durch ein Zeitgabesignal φ1 eingeschaltet. Wenn es eine Speicherzelle gibt, die in einem Überschreibzustand ist, wird das Potential der Bitleitung BL1 derart eingestellt, daß es auf einem niedrigen Pegel ist. Deshalb wird der Transistor Q44 eingeschaltet. Dann wird der Knoten A der Latch-Schaltung LT derart eingestellt, daß er auf einem hohen Pegel ist, und der Knoten B wird derart eingestellt, daß er auf einem niedrigen Pegel ist. In diesem Fall wird deshalb, weil der in Fig. 1 gezeigte Transistor Q5 ausgeschaltet ist, die Verifizierungsleitung VF derart eingestellt, daß sie auf einem hohen Pegel ist, und wenn der Transistor Q6 durch das Zeitgabesignal φ3 eingeschaltet wird, wird die Verifizierungsleitung VF derart eingestellt, daß sie auf einem hohen Pegel ist. Wie es oben angegeben ist, erkennt der Steuerabschnitt 17 dann, wenn die Verifizierungsleitung VF derart eingestellt wird, daß sie auf einem hohen Pegel ist, daß die Speicherzelle, die in einem Überschreibzustand ist, eine Kopieroperation von Daten, die in der Speicherzelle gespeichert sind, ausführt.
Fig. 18 ist eine Kopieroperation von Daten. Bei der Kopieroperation wird die Bitleitung BL1 zuerst vorgeladen und dient die Wortleitung WL als normales Lesepotential. Danach wird der Transistor Q41 durch ein Zeitgabesignal φ1 eingeschaltet. In einen Fall, in welchem die Speicherzelle in einem Schreibzustand ist, wird deshalb, weil das Potential der Bitleitung BL1 derart eingestellt ist, daß es auf einem niedrigen Pegel ist, der Transistor Q44 eingeschaltet, wird der Knoten A der Latch-Schaltung LT derart eingestellt, daß er auf einem hohen Pegel ist, und wird der Knoten B derart eingestellt, daß er auf einem niedrigen Pegel ist. Darüber hinaus wird in einem Fall, in welchem die Speicherzelle in einem nicht schreibenden Zustand ist, da das Potential der Bitleitung BL1 derart eingestellt ist, daß es auf einem hohen Pegel ist, der Transistor Q44 ausgeschaltet, wird der Knoten A der Latch-Schaltung LT derart eingestellt, daß er auf einem niedrigen Pegel ist, und wird der Knoten B derart eingestellt, daß er auf einem hohen Pegel ist. Wie es oben angegeben ist, werden, nachdem der Daten der Speicherzelle zur Latch-Schaltung LT kopiert sind, Daten der Speicherzelle gelöscht. Dann werden zur Latch-Schaltung LT kopierte Daten wieder zur gelöschten Speicherzelle geschrieben.
Das obige Ausführungsbeispiel kann auch denselben Vorteil wie die in den Fig. 1, 12 und 13 gezeigten Ausführungsbeispiele erhalten.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung, die folgendes aufweist:

eine Speicherzellenmatrix (21-1) mit einer Vielzahl von Speicherzellen (MC1 bis MCn);

eine Bitleitung (BL1), mit welcher die Speicherzellenmatrix (21-1) verbunden ist;

eine Latchschaltung (LT) zum Zwischenspeichern von Daten, die zu den Speicherzellen zu schreiben sind, und von Daten, die aus den Speicherzellen gelesen sind; und

Steuerungen (Q1 bis Q4), die zwischen der Latchschaltung und der Bitleitung angeschlossen sind;

dadurch gekennzeichnet, daß:

wenn die Steuerungen Daten aus einer der Speicherzellen lesen, die in einem überschriebenen Zustand ist, so daß eine Schwellenspannung der überschriebenen Speicherzelle durch eine Schreiboperation erhöht wird, um höher als eine vorbestimmte Spannung zu sein, die Steuerungen eingerichtet sind, die aus der überschriebenen Speicherzelle gelesenen Daten zur Latchschaltung zu kopieren, Daten aus der überschriebenen Speicherzelle zu löschen und danach die zur Latchschaltung kopierten Daten zurück zur Speicherzelle zu schreiben.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellenmatrix (21-1) eine NAND-strukturierte Speicherzelle mit Strompfaden der Vielzahl von in Reihe geschalteten Speicherzellen aufweist und ein Ende der NAND-strukturierten Speicherzelle mit der Bitleitung verbunden ist.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen (MC1 bis MCn) eine Schwellenspannung davon zu der Zeit eines Schreibens von Daten selektiv erhöhen und die Schwellenspannung davon zu der Zeit eines Löschens von Daten erniedrigen.

4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Strompfade der Vielzahl von Speicherzellen (MC1 bis MCn) mit der Bitleitung parallel geschaltet sind und die Speicherzellen eine Schwellenspannung davon zu der Zeit eines Schreibens von Daten selektiv erniedrigen und die Schwellenspannung davon zu der Zeit eines Löschens von Daten erhöhen.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Vielzahl von Speicherzellen (MC1 bis MCn) eine NOR- strukturierte Speicherzelle aufweist.

6. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Vielzahl von Speicherzellen (MC1 bis MCn) eine NAND- strukturierte Speicherzelle (190) aufweist.

7. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Vielzahl von Speicherzellen (MC1 bis MCn) eine DINOR- strukturierte Speicherzelle (191) aufweist.

8. Vorrichtung nach Anspruch 1, die weiterhin eine Löscheinrichtung (17) zum Löschen von Daten entsprechend einer Seite aufweist.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Löscheinrichtung (17) die Schwellenspannung der überschriebenen Speicherzelle auf die Schwellenspannung einer normal beschriebenen Speicherzelle einstellt.

10. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Latchschaltung (LT) einen ersten und einen zweiten Knoten (A, B) hat und Schreibdaten zum ersten Knoten speichert.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Steuerungen folgendes enthalten:

einen ersten Transistor (Q4) mit einem Ende des Strompfads davon mit dem ersten Knoten (A) der Latchschaltung (LT) verbunden und dem anderen Ende des Strompfads davon mit der Bitleitung (BL1) verbunden, wobei der erste Transistor im ersten Knoten gespeicherte Daten zu einer ausgewählten Speicherzelle der Speicherzellenmatrix gemäß einem zu einem Gateanschluß zugeführten ersten Zeitgabesignal (φ4) zuführt;

einen zweiten Transistor (Q3) mit einem Gateanschluß mit der Bitleitung (BL1) verbunden, wobei ein leitender Zustand des zweiten Transistors gemäß einem Potential der Bitleitung gesteuert wird;

einen dritten Transistor (Q2) mit einem Ende des Strompfads davon mit dem zweiten Knoten (B) der Latchschaltung (LT) verbunden und dem anderen Ende des Strompfads davon mit einem Ende des Strompfads des zweiten Transistors verbunden, wobei der dritte Transistor ein Potential der Bitleitung gemäß einem zur Zeit einer Schreibverifizierung zum Gateanschluß davon zugeführten zweiten Zeitgabesignal (φ2) zum zweiten Knoten überträgt; und

einen vierten Transistor (Q1) mit einem Ende des Strompfads davon mit dem ersten Knoten (A) verbunden und dem anderen Ende des Strompfads davon mit einem Ende des Strompfads des zweiten Transistors (Q3) verbunden, wobei der vierte Transistor (Q1) ein Potential der Bitleitung gemäß einem zur Zeit einer Überschreibverifizierung und eines Lesens von Daten zum Gateanschluß davon zugeführten dritten Zeitgabesignal (φ1) zum ersten Knoten überträgt.

12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß wenigstens einer der ersten bis vierten Transistoren (Q4, Q3, Q2, Q1) ein N-Kanal-Transistor ist.

13. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der erste Transistor (Q4) ein N-Kanal-Transistor ist und die zweiten bis vierten Transistoren (Q3, Q2, Q1) P- Kanal-Transistoren sind.

14. Verfahren zum Korrigieren eines Überschreibens einer nichtflüchtigen Halbleiterspeichervorrichtung, das die folgenden Schritte aufweist:

Schreiben von Daten zu einer ausgewählten Speicherzelle der Vorrichtung;

gekennzeichnet durch:

Kopieren von aus der Speicherzelle gelesenen Daten zu einer Latchschaltung, wenn Daten zur Speicherzelle überschrieben worden sind (ST4);

Löschen von Daten aus der Speicherzelle (ST5); und

Schreiben der zur Latchschaltung kopierten Daten zurück zur Speicherzelle (Strahlungsdetektor).

15. Verfahren nach Anspruch 14, das weiterhin folgendes aufweist:

einen Schreibverifizierungsschritt (ST2) zum Lesen geschriebener Daten durch Zuführen einer ersten Spannung zu einem Gateanschluß der ausgewählten Speicherzelle, um zu verifizieren, ob die gelesenen Daten erfolgreich zur Speicherzelle geschrieben worden sind oder nicht.

16. Verfahren nach Anspruch 15, das weiterhin folgendes aufweist:

einen Überschreibverifizierungsschritt (ST3) zum Lesen von Daten aus der Speicherzelle durch Zuführen einer zweiten Spannung, die unterschiedlich von der ersten Spannung ist, zum Gateanschluß der Speicherzelle, um zu verifizieren, ob die gelesenen Daten überschrieben worden sind oder nicht, wenn der Schreibverifizierungsschritt (ST2) verifiziert, daß die gelesenen Daten erfolgreich zur Speicherzelle geschrieben worden sind.

17. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Löschschritt (ST5) Daten der Vielzahl von mit einer Wortleitung verbundenen Speicherzellen löscht.

18. Verfahren nach Anspruch 14, das weiterhin die folgenden Schritte aufweist:

Kopieren von aus einer Speicherzelle gelesenen Daten zu einer Latchschaltung (LT), wenn Daten zur Speicherzelle überschrieben worden sind (ST4), so daß die Speicherzelle in einem überschriebenen Zustand ist;

Löschen von Daten aus der überschriebenen Speicherzelle, so daß eine Schwellenspannung der überschriebenen Speicherzelle auf eine Schwellenspannung einer Speicherzelle eingestellt wird (ST6), die nicht in einem überschriebenen Zustand ist; und

Lesen von Daten durch Zuführen einer ersten Spannung zu einem Gateanschluß der ausgewählten Speicherzelle, um zu verifizieren, ob die gelesenen Daten erfolgreich neu zur Speicherzelle geschrieben worden sind oder nicht.