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DE60030805T2 - Ferroelektrischer Speicher und Halbleiterspeicher - Google Patents

Ferroelektrischer Speicher und Halbleiterspeicher Download PDF

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DE60030805T2
DE60030805T2 DE60030805T DE60030805T DE60030805T2 DE 60030805 T2 DE60030805 T2 DE 60030805T2 DE 60030805 T DE60030805 T DE 60030805T DE 60030805 T DE60030805 T DE 60030805T DE 60030805 T2 DE60030805 T2 DE 60030805T2
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DE
Germany
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voltage
bit line
sense amplifier
cell
data
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DE60030805T
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Ryu 1-1-1 Shibaura Ogiwara
Daisaburo 1-1-1 Shibaura Takashima
Sumio 1-1-1 Shibaura Tanaka
Yukihito 1-1-1 Shibaura Oowaki
Yoshiaki 1-1-1 Shibaura Takeuchi
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G—PHYSICS
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

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  • Engineering & Computer Science (AREA)
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  • Semiconductor Memories (AREA)

Description

  • Die vorliegende Erfindung betrifft einen Halbleiterspeicher, der in integrierten Speicherschaltungen und integrierten Speicherschaltungen zur Verwendung mit Logikvorrichtungen verwendet wird, und spezifischer einen ferroelektrischen Direktzugriffsspeicher und einen ferroelektrischen Direktzugriffsspeicher vom Kettentyp mit Speicherzellen einer herkömmlichen Architektur, der mit niedrigen Erhöhungs- bzw. Verstärkungsspannungen betrieben wird, auch einen DRAM, einen ferroelektrischen Direktzugriffsspeicher und einen ferroelektrischen Direktzugriffsspeicher vom Kettentyp mit Speicherzellen einer herkömmlichen Architektur, der durch ein Verfahren mit negativer Wortleitung betrieben wird, oder einem Erdungsverfahren mit erhöhter Erfassung mit niedrigen Erhöhungsspannungen.
  • Das ferroelektrische Material hat eine Hysteresekennlinie in der Beziehung zwischen einem angelegten elektrischen Feld und einer induzierten Polarisation, wobei dann, wenn die über den Elektroden eines ferroelektrischen dünnen Films angelegte Spannung zu Null zurückgebracht wird, eine gewisse Größe einer Polarisation bleibt. Das bedeutet, dass die Polarisation, die dann erzeugt wird, wenn eine Spannung angelegt wurde, beibehalten wird, selbst nachdem die angelegte Spannung entfernt worden ist. Ein weiteres charakteristisches Merkmal dieses Materials besteht darin, dass dann, wenn eine gewisse Größe einer inversen Spannung angelegt wird, die Polarisationsrichtung im ferroelektrischen Material entsprechend invertiert wird.
  • Im Hinblick auf die obigen Charakteristiken bzw. Eigenschaften bzw. Kennlinien des ferroelektrischen Materials ist ein ferroelektrischer Direktzugriffsspeicher entwickelt worden, der ein Feld von Speicherzellen hat, wo die Polarisation in einem ferroelektrischen dünnen Film als logische Information gespeichert wird.
  • Es gibt zwei repräsentative Strukturen für ferroelektrische Direktzugriffsspeicherzellen: eine Struktur, bei welcher ein ferroelektrischer dünner Film als isolierender dünner Film verwendet wird, der zwischen die zwei Elektroden eines Kondensators eingefügt ist, der Information hält; und die andere Struktur, bei welcher ein ferroelektrischer dünner Film als der Gate-Isolierfilm in einem für eine Schaltoperation verwendeten MOS-Transistor verwendet wird.
  • Die erstere Struktur wird durch Ersetzen des Kondensators in der DRAM-Zelle durch einen ferroelektrischen Kondensator erhalten. Eine Dipolladung von beiden Richtungen einer Polarität wird über einen MOS-Transistor, der als Transfergatter dient, aus dem ferroelektrischen Kondensator herausgenommen. Da diese Operation ein zerstörendes bzw. destruktives Auslesen ist, werden die gelesenen Daten nach einem Auslesen zurückgeschrieben.
  • Das Folgende sind die Grundstruktur, die Charakteristiken und Prinzipien bei Schreib/Lese-Operationen des ersteren Typs von ferroelektrischen Direktzugriffsspeicherzellen.
  • Als Typen von ferroelektrischen Direktzugriffsspeicherzellen gibt es eine Zelle vom 1T1C-Typ, von welcher ein Ersatzschaltbild in 25A gezeigt ist, und eine Zelle vom 2T2C-Typ mit zwei Zellen vom 1T1C-Typ, von welchen ein Ersatzschaltbild in 27A gezeigt ist.
  • In der in 25A gezeigten Zelle vom 1T1C-Typ sind ein MOS-Transistor Q als Transfergatter und ein ferroelektrischer Kondensator C, der als Speicher dient, elektrisch in Reihe geschaltet. Eine Wortleitung WL ist elektrisch an das Gate des MOS-Transistors Q angeschlossen, eine Bitleitung BL an eine Elektrode (Drain) des MOS-Transistors Q und eine Plattenleitung PL an eine Elektrode (Platte) des Kondensators C.
  • 25B ist eine Hystereseschleife, die erklärt, wie die in 25A gezeigte ferroelektrische Direktzugriffsspeicherzelle vom 1T1C-Typ logische Daten "0" und "1" liest, die die Beziehung zwischen einer Spannung (eine Differenz zwischen der Plattenleitungsspannung VPL und der Bitleitungsspannung VBL), die an einen ferroelektrischen dünnen Film angelegt ist, der zwischen den Elektroden eines ferroelektrischen Kondensators eingefügt ist, und der Größe einer induzierten Polarisation P (C/m) anzeigen. Die Stellen "a" und "b" stellen die Größe einer übriggebliebenen Polarisation bzw. Remanenzpolarisation dar.
  • Wie es in 25B gezeigte Hysteresekennlinien anzeigen, kann eine Zelle zwei unterschiedliche logische Zustände durch zwei Stellen einer restlichen Polarisation (Pr), nämlich "a" und "b", darstellen, die die Größen einer Polarisation sind, die dann beobachtet wird, wenn keine Spannung (V = 0) über den Elektroden des ferroelektrischen dünnen Films in einem ferroelektrischen Kondensator angelegt ist.
  • Als Nächstes werden die Prinzipien von Lese/Schreib-Operationen in einer ferroelektrischen Direktzugriffsspeicherzelle vom 1T1C-Typ unter Bezugnahme auf die in 25B gezeigte Hystereseschleife erklärt.
  • Zuerst wird die Bitleitungsspannung VBL bei dem Vorladezyklus zur Erdungsspannung entzerrt, und dann wird die Entzerrung freigegeben. Nachdem der Transistor Q eingeschaltet ist und die Wortleitung WL ausgewählt ist, wird die Plattenleitungsspannung VPL von der Erdungsspannung zu der Versorgungsspannung angehoben, um die im Kondensator C gespeicherte Ladung zur Bitleitung zu extrahieren. Die resultierende Änderung bezüglich der Bitleitungsspannung wird mit der von einer Zelle erzeugten Referenzspannung zur Referenzverwendung verglichen und durch einen Leseverstärker (nicht gezeigt) verstärkt.
  • Wenn Daten "0" gelesen werden, wird die Polarität im Kondensator C nicht invertiert und ist die Menge an zur Bitleitung ausgelesener elektrischer Ladung gering. Als Ergebnis einer vergleichenden Verstärkung durch den Leseverstärker wird die Bitleitungs-(auf der Seite eines Speicherknotens im Kondensator C)-Spannung gleich der Erdungsspannung. Somit bewegt sich die Polarisation des Kondensators C von einer Stelle "a" zu einer Stelle "c" auf der Hysteresekurve.
  • Wenn andererseits Daten "1" gelesen werden, wird die Polarität im Kondensator C invertiert und wird die Ladungsmenge, die zur Bitleitung ausgelesen wird, wenn die Versorgungsspannung als die obige Plattenleitungsspannung VPL angelegt wird, größer als diejenige bei der Operation eines Lesens von "0". Als Ergebnis einer vergleichenden Verstärkung durch den Leseverstärker wird die Bitleitungs-(auf der Seite eines Speicherknotens im Kondensator C)-Spannung gleich der Versorgungsspannung. Somit bewegt sich die Polarisation im Kondensator C von einer Stelle "b" zu einer Stelle "c" und dann zu einer Stelle "a" auf der Hysteresekurve.
  • Als Nächstes werden die im Leseverstärker zwischengespeicherten Daten zu einer Datenleitung (nicht gezeigt) gesendet und wird die Plattenleitungsspannung VPL auf die Erdungsspannung reduziert. Dann bewegt sich der Polarisationszustand zurück zu der Stelle "a", wenn Daten "0" gelesen werden, und bewegt sich zu einer Stelle "d" wenn Daten "1" gelesen werden.
  • Später bewegt sich der Polarisationszustand dann, wenn der Transistor Q ausgeschaltet wird, von der Stelle "d" zu der Stelle "b", wenn "1" gelesen wird, und dann wird die Operation eines erneuten Schreibens zum Kondensator C beendet.
  • Das Obige war eine Erklärung von Operationen eines Lesens/erneuten Schreibens. Wenn neue Daten geschrieben werden, sollte die Spannung gleich der Versorgungsspannung an die Bitleitung angelegt werden, wenn Daten "1" geschrieben werden, und die Spannung gleich der Erdungsspannung an eine Eingabe/Ausgabe-Leitung (nicht gezeigt), wenn Daten "0" geschrieben werden, während die Versorgungsspannung an die Plattenleitung angelegt ist.
  • In der in 26A gezeigten Zelle vom 2T2C-Typ ist eine erste Bitleitung BL elektrisch an eine Elektrode des ersten Transistors Q1 in der ersten Zelle angeschlossen und ist eine zweite Bitleitung /BL, die ein Paar mit der ersten Bitleitung BL bildet, elektrisch an eine Elektrode des zweiten Transistors Q2 in der zweiten Zelle angeschlossen. Die Gates von zwei Transistoren Q1 und Q2 haben eine gemeinsame Wortleitung WL und die Plattenelektroden der zwei Kondensatoren C1 und C2 haben eine gemeinsame Plattenleitung PL. Die obigen zwei Bitleitungen BL und /BL sind elektrisch beispielsweise an einen Leseverstärker (nicht gezeigt) zum Verstärken der Bitleitungs-Lesespannung und eine Entzerrerschaltung (nicht gezeigt) angeschlossen.
  • Als Nächstes werden die Prinzipien von Lese/Schreib-Operationen in der ferroelektrischen Direktzugriffsspeicherzelle vom 2T2C-Typ erklärt.
  • Die 26A bis 26D zeigen die angelegte Spannung und den Zustand einer Polarisation im ferroelektrischen Kondensator während einer Schreiboperation an. Die 27A bis 27C zeigen die angelegte Spannung und den Zustand einer Polarisation in dem ferroelektrischen Kondensator während einer Leseoperation an.
  • 28 zeigt die an die Plattenleitung angelegte Spannung während der obigen Operationen eines Schreibens und Lesens von Daten. Während Schreib- und Leseoperationen in der ferroelektrischen Speicherzelle wird die Polarisationsrichtung durch Ändern der Plattenspannung PL in der ausgewählten Speicherzelle, wie beispielsweise 0 V → 3 V → 0 V, gesteuert.
    • (A) Im Fall eines Schreibens von Daten wird die Plattenleitungsspannung PL zuerst auf 0 V eingestellt und werden die Spannungen des Bitleitungspaars BL und /BL auf 0 V entzerrt. Nun wird angenommen, dass die zwei Kondensatoren C1 und C2 eine Polarisation haben, von welcher Richtungen entgegengesetzt zueinander sind, wie es in 26A gezeigt ist.
  • Zuerst wird die Entzerrung der Bitleitungen freigegeben. Als Nächstes werden, wie es in 26B gezeigt ist, beispielsweise 4,5 V an die Wortleitung WL angelegt und werden die zwei Transistoren Q1 und Q2 eingeschaltet. Dann werden beispielsweise 3 V an die Plattenleitung PL angelegt und werden die Ladungen in den Kondensatoren C1 und C2 zum Bitleitungspaar BL und /BL ausgelesen. Zu diesem Zeitpunkt wird eine Spannung über den Elektroden des Kondensators C1 induziert und wird ihre Polarität invertiert, wird aber die Polarität des Kondensators C2 nicht invertiert.
  • Als Nächstes werden, wie es in 26C gezeigt ist, beispielsweise 3 V an eine der Bitleitungen BL oder /BL (beispielsweise /BL) angelegt und 0 V an die übrige (beispielsweise /BL), und dann wird die Plattenleitung PL auf 0 V zurückgebracht, wie es in 26D gezeigt ist. Als Ergebnis wird eine Spannung über den Elektroden des zweiten Kondensators C2 induziert und wird ihre Polarität invertiert, wird aber die Polarität des ersten Kondensators C1 nicht invertiert. Somit ist eine Polarisation mit einer Polarität, die entgegengesetzt zu der Anfangsrichtung ist, geschrieben worden. Später wird die Wortleitung WL auf 0 V zurückgebracht und werden die zwei Transistoren Q1 und Q2 zu einem Aus-Zustand zurückgebracht.
    • (B) Im Fall eines Lesens von Daten wird zuerst die Plattenleitung PL auf 0 V eingestellt und wird das Bitleitungspaar BL und /BL auf 0 V entzerrt. Es wird zu diesem Zeitpunkt angenommen, dass zwei Kondensatoren C1 und C2 eine Polarisation haben, von welcher Richtungen entgegengesetzt zueinander sind, wie es in 27A gezeigt ist.
  • Als Erstes wird die Entzerrung der Bitleitungen freigegeben. Als Nächstes werden, wie es in 27B gezeigt ist, beispielsweise 4,5 V an die Wortleitung WL angelegt und werden die zwei Transistoren Q1 und Q2 eingeschaltet. Dann werden beispielsweise 3 V an die Plattenleitung PL angelegt und werden die Ladungen in den Kondensatoren C1 und C2 zum Bitleitungspaar BL und /BL ausgelesen. Zu diesem Zeitpunkt wird eine Spannung über den Elektroden des zweiten Kondensators C2 induziert und wird ihre Polarität invertiert, wird aber die Polarität des ersten Kondensators C1 nicht invertiert. Als Ergebnis wird die Bitleitungsspannung V(BL) niedriger als die Bitleitungsspannung /V(BL). Die aus den zwei Kondensatoren C1 und C2 gelesenen Spannungen werden durch den Leseverstärker verstärkt und die Bitleitungsspannung V(BL) und die Bitleitungsspannung /V(BL) werden als die Ausgabe des Leseverstärkers jeweils 0 V und 3 V.
  • Dann wird die Plattenleitung PL auf 0 V zurückgebracht, wie es in 27C gezeigt ist. Als Ergebnis wird eine Spannung über den Elektroden des zweiten Kondensators C2 induziert und wird seine Polarität wieder invertiert, wird aber die Polarität des ersten Kondensators C1 nicht invertiert, was zum Anfangszustand zurückbringt. Später wird die Wortleitung WL auf 0 V zurückgebracht und werden die zwei Transistoren Q1 und Q2 zu einem Aus-Zustand zurückgebracht.
  • Ein solcher ferroelektrischer Direktzugriffsspeicher wird in diesen Jahren angestrengt intensiv entwickelt, weil er im Vergleich mit anderen Typen von nichtflüchtigen Speichern, wie beispielsweise einem Flashspeicher, eine größere Anzahl von erneuten Schreibprozessen zulässt, er für eine Schreiboperation eine kürzere Zeit braucht und mit niedrigeren Spannungen mit weniger Energie arbeitet.
  • Es wird erwartet, dass ein solcher ferroelektrischer Direktzugriffsspeicher mit diesen Charakteristiken einen herkömmlichen Speicher, wie beispielsweise einen DRAM, ein Flashspeicher und einen SRAM, ersetzt. Ebenso erweckt seine Integration mit Logikvorrichtungen große Erwartungen. Weiterhin hat deshalb, weil der ferroelektrische Direktzugriffsspeicher ohne Batterieunterstützung und mit hoher Geschwindigkeit arbeitet, sein Einsatz in kontaktlosen Karten (RF-ID: Funkfrequenz-Identifikation) begonnen.
  • Wenn andererseits die Bitleitung im ferroelektrischen Direktzugriffsspeicher in einer gefalteten Konfiguration hergestellt ist, kann ihre Leitungsbreite nicht dünner als 8F2 (F ist die minimale Entwicklungs-Leitungsbreite). Es gibt ein weiteres Problem, dass die Betriebsgeschwindigkeit des ferroelektrischen Direktzugriffsspeichers niedriger als diejenige eines DRAM ist, weil er die Plattenleitung antreibt, die eine große Kapazität enthält.
  • Um diese Problem zu lösen, sind die folgenden Dokumente präsentiert worden, um neue Architekturen für einen Ketten-FRAM vorzuschlagen: VLSI Circuit Sympo. 1997 S. 83–84 "High-Density Chain Ferroelectric Random Access Memory (CFRAM)"; und ISSCC Tech. Dig. Papers, S. 102–103, Feb. 1999 "A Sub-40ns Random-Access Chain FRAM Architecture with 7ns Cell-Plate-Line Drive".
  • Dieser Typ von ferroelektrischem Direktzugriffsspeicher hat ein Feld von Speicherzelleneinheiten mit zwei oder mehreren in Reihe geschalteten ferroelektrischen Speicherzellen, wo die Elektroden des ferroelektrischen Kondensators elektrisch an den Source und den Drain des MOS-Transistors angeschlossen sind. Auf irgendeine Speicherzelle kann, wie es erwünscht ist, durch Einschalten der Transistoren von nicht ausgewählten Zellen und durch Ausschalten des Transistors der ausgewählten Zell zugegriffen werden.
  • Gemäß diesen Dokumenten für einen ferroelektrischen Direktzugriffsspeicher vom Kettentyp sind eine höhere Betriebsgeschwindigkeit und eine höhere Vorrichtungsdichte zur Verfügung gestellt, weil seine Zellengröße eine Hälfte von derjenigen des herkömmlichen ferroelektrischen Direktzugriffsspeichers wird und seine Bitleitungsbreite 1/4 von derjenigen des herkömmlichen ferroelektrischen Direktzugriffsspeichers wird. Das Folgende ist eine kurze Erklärung des herkömmlichen ferroelektrischen Direktzugriffsspeichers.
  • 29 ist eine schematische Beschreibung eines Teils der herkömmlichen elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp und insbesondere eines Teils des Speicherzellenfelds und eines Teils der peripheren Schaltung.
  • In 29 sind Speicherzelleneinheiten in einer Linie bzw. Reihe im Speicherzellenbereich aufgereiht. In dieser Speicherzelleneinheit sind mehr als eine Speicherzelle in Reihe geschaltet, von welchen Elektroden im ferroelektrischen Kondensator elektrisch mit dem Source und dem Drain eines NMOS-Transistors vom angereicherten Typ (E-Typ) angeschlossen sind.
  • Das vorliegende Beispiel zeigt eine repräsentative Speicherzelleneinheit mit in Reihe geschalteten 8 Speicherzellen M0–M7 und BM0–BM7. Die Transistoren in diesen Zellen M0–M7 sind als Tr0–Tr7 bezeichnet, die Kondensatoren als C0–C7, und auf gleiche Weise sind die Transistoren in den Zellen BM0–BM7 als BTr0–BTr7 bezeichnet, und die Kondensatoren als BC0–BC7.
  • Die Gates von diesen Transistoren Tr0–Tr7 und BTr0–BTr7 sind elektrisch an entsprechende Wortleitungen WLr<0>0–WLr<7> angeschlossen und eine Elektrode der Speicherzelleneinheit ist elektrisch an die Plattenleitung PL<0> oder PL<1> angeschlossen. Die andere Elektrode ist elektrisch an die Bitleitung BL oder ihre komplementäre Bitleitung BBL über einen MOS-Transistor QB0 oder QB1 angeschlossen, der zum Auswählen eines Blocks verwendet wird.
  • Eine Entzerrungsschaltung EQ, ein Leseverstärker SA vom Flip-Flop-Typ und ein Spaltenauswahlgatter CG sind elektrisch an das obige Bitleitungspaar BL und BBL angeschlossen.
  • Die MOS-Transistoren QB0 und QB2, die zum Auswählen eines Blocks verwendet werden, werden durch Blockauswahlsignale V(BSr<0>) und V(BSr<1>) gesteuert, die Entzerrungsschaltung EQ wird durch das Entzerrungssteuersignal V(BEQL) gesteuert, der Leseverstärker SA wird durch Leseverstärker-Aktivierungssteuersignale V(SEN) und V(BSEP) gesteuert und das Spaltenauswahlgatter CG wird durch das Spaltenauswahl-Steuersignal V(CSL) gesteuert.
  • Es gibt jedoch ein typisches Problem bei einer solchen in 29 gezeigten Struktur, dass die gespeicherte Polarisation reduziert wird und während gewöhnlicher Operationen eines Lesens/erneuten Schreibens/Schreibens eine Störung stattfindet. Dieses Problem wird detailliert wie folgt diskutiert.
  • <Erstes Beispiel einer herkömmlichen Schreiboperation>
  • 30 zeigt ein Zeitdiagramm und eine Spannungswellenfigur hat nahezu dieselbe Architektur wie die Knoten BL1R–BL7R während einer Operation, bei welcher die Zellen M0 und BM0 durch Auswählen einer Wortleitung Wr<0> ausgewählt werden, wie beispielsweise für eine in 29 gezeigte Zelle vom 2T2C-Typ, Daten "0" aus der Zelle M0 durch das Einzelplattenpuls-Antriebsverfahren gelesen werden und dann Daten "1" von außerhalb des Chips geschrieben werden.
  • Das erste Operationsbeispiel wird nachfolgend unter Bezugnahme auf 30 detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) erniedrigt, um die Entzerrung des Paars von Bitleitungen freizugeben, und wird die Wortleitungs-Steuerspannung V(WLr<0>) erniedrigt, um eine Wortleitung WLr<0> auszuwählen. Als Nächstes werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) angehoben, um die Speicherzellen M0 und BM0 mit dem Bitleitungspaar BL und BBL zu verbinden. Später werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) angehoben, um die Ladung einer Polarisation in den Speicherzellen M0 und BM0 zu den Bitleitungen BL und BBL auszulesen.
  • Dann wird das Leseverstärker-Optimierungssignal V(SEN) angehoben und wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt, um den Leseverstärker SA zu aktivieren, um eine vergleichende Verstärkung durchzuführen. Zu dieser Zeit sind deshalb, weil die in der Speicherzelle M0 gespeicherten Polarisationsdaten "0" sind, das heißt sie eine Richtung von der Plattenleitung zum Leseverstärker haben, und zwar als Ergebnis der vergleichenden Verstärkung die Knoten BL1R–BL7R auf der angehobenen Plattenleitungsspannung, ist aber der Knoten BL0R auf 0 V, wie es in 29 gezeigt ist.
  • Später wird das Spalten-Auswahlsignal V(CSL) ausgewählt, während der Leseverstärker aktiviert ist, und werden Daten "1" von außerhalb des Chips über das Spaltenauswahlgatter CG geschrieben. Dann werden, wenn die angehobene Spannung in der Wortleitung niedrig ist, die Knoten BL1R–BL7R signifikant erhöht. Als Ergebnis entwickeln sich die Spannungen zwischen:
    Knoten BL7R und Knoten BL6R;
    Knoten BL6R und Knoten BL5R;
    Knoten BL5R und Knoten BL4R;
    Knoten BL4R und Knoten BL3R;
    Knoten BL3R und Knoten BL2R;
    Knoten BL2R und Knoten BL1R.
  • Die Gründe sind nachfolgend gezeigt.
  • Wie es oben beschrieben ist, steigen dann, wenn die Knotenspannung durch den Lesverstärker SA weiter als die angehobene Plattenleitungsspannung angehoben wird, die Sourcespannungen der Zellentransfergatter Tr0–Tr7 an und wachsen die Spannungsdifferenzen zwischen den Gates und den Sources der Transfergatter Tr0–Tr7 an. Als Ergebnis schalten die Transfergatter Tr0–Tr7 aufgrund eines Anstiegs bezüglich ihres Schwellenpegels aufgrund von Vorspannungen in der Leiterplatte an. Da die Knotenspannungen durch den Leseverstärker SA weiter erhöht werden, nachdem Tr0–Tr7 ausgeschaltet worden sind, wird dieses durch den Leseverstärker SA zur Verfügung gestellte Spannungsinkrement durch die Kapazität gemeinsam genutzt, die zwischen dem Leseverstärker SA und den Zellentransfergattern Tr0–Tr7 existiert.
  • Folglich entsteht eine Spannung an beiden Elektroden von jedem der Zellentransfergatter Tr0–Tr7 und wird der Pegel einer Polarisation erniedrigt. Insbesondere erscheint zwischen dem Knoten BL2R und dem Knoten BL1R eine große Vorspannung. Wenn die Polarität der Speicherzelle M1, die nicht ausgewählt worden ist, mit der Richtung von der Plattenleitung zum Leseverstärker übereinstimmt (das heißt, dass die Daten "0" sind), erscheint ein elektrisches Feld, um diese akkumulierte Polarisation zu reduzieren. Dieser Effekt wird Störung genannt.
  • <Zweites Beispiel einer herkömmlichen Schreiboperation>
  • 31 besteht aus einem Zeitdiagramm und eine Spannungswellenfigur hat nahezu dieselbe Architektur wie die Knoten BL1R–BL7R während Operationen, bei welchem die Zellen M0 und BM0 durch Auswählen der Wortleitung Wr<0> ausgewählt werden, wie beispielsweise für die in 29 gezeigten Zellen vom 2T2C-Typ, werden Daten "0" durch das Doppelplattenpuls-Antriebsverfahren aus der Zelle M0 gelesen und werden dann Daten "1" von außerhalb des Chips gelesen.
  • Dieses zweite Beispiel einer Operation wird nachfolgend unter Bezugnahme auf 31 detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) erniedrigt, um die Entzerrung des Paars von Bitleitungen freizugeben. Die Wortleitungs-Steuerspannung V(WLr<0>) wird erniedrigt, um eine Wortleitung WLr<0> auszuwählen. Als Nächstes werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) angehoben, um die Speicherzellen M0 und BM0 mit dem Bitleitungspaar BL und BBL zu verbinden.
  • Später werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) durch Pulse angehoben und erniedrigt, um die Ladung einer Polarisation in den Speicherzellen M0 und BM0 zu den Bitleitungen BL und BBL auszulesen.
  • Dann wird das Leseverstärker-Aktivierungssignal V(SEN) angehoben und wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt, um den Leseverstärker SA zu aktivieren, um eine vergleichende Verstärkung durchzuführen. Zu diesem Zeitpunkt bleiben deshalb, weil die in der Speicherzelle M0 gespeicherten Polarisationsdaten "0" sind, das heißt, dass sie eine Richtung von der Plattenleitung zum Lesverstärker haben, und zwar als Ergebnis der vergleichenden Verstärkung, die Knoten BL1R–BL7R auf der angehobenen Plattenleitungsspannung, bleibt aber der Knoten BL0R auf 0 V, wie es in 31 gezeigt ist.
  • Später wird das Spaltenauswahlsignal V(CSL) ausgewählt, während der Leseverstärker aktiviert ist, und werden Daten "1" von außerhalb des Chips über das Spaltenauswahlgatter CG geschrieben. Dann werden, wenn die angehobene Spannung in der Wortleitung niedrig ist, die Knoten BL1R–BL7R signifikant erhöht. Als Ergebnis erscheinen Spannungsdifferenzen zwischen:
    Knoten BL7R und Knoten BL6R;
    Knoten BL6R und Knoten BL5R;
    Knoten BL5R und Knoten BL4R;
    Knoten BL4R und Knoten BL3R;
    Knoten BL3R und Knoten BL2R;
    Knoten BL2R und Knoten BL1R.
  • Die Gründe sind nachfolgend gezeigt.
  • Wie es oben beschrieben ist, steigen dann, wenn die Knotenspannung durch den Leseverstärker SA weiter als die angehobene Plattenleitungsspannung angehoben wird, die Sourcespannungen der Zellentransfergatter und wachsen die Spannungsdifferenzen zwischen den Gates und den Sources der Transfergatter an. Als Ergebnis schalten die Transfergatter Tr0–Tr7 aufgrund eines Anstiegs bezüglich ihres Schwellenpegels aufgrund von Vorspannungseffekten in der Leiterplatte aus. Da die Knotenspannungen durch den Leseverstärker SA weiter erhöht werden, nachdem Tr0–Tr7 ausgeschaltet worden sind, wird dieses durch den Leseverstärker SA zufriedengestellte Spannungsinkrement durch die Kapazität gemeinsam genutzt, die zwischen dem Leseverstärker SA und den Zellentransfergattern Tr0–Tr7 existiert.
  • Folglich entsteht eine Spannung an beiden Elektroden von jedem der Zellentransfergatter Tr0–Tr7 und wird der Pegel einer Polarisation erniedrigt. Insbesondere erscheint zwischen dem Knoten BL2R und dem Knoten BL1R eine große Vorspannung. Wenn die Polarität der Speicherzelle M1, die nicht ausgewählt worden ist, mit der Richtung von der Plattenleitung zum Leseverstärker übereinstimmt (das heißt, dass die Daten "0" sind), erscheint ein elektrisches Feld, um diese akkumulierte Polarisation zu reduzieren. Dieser Effekt wird Störung genannt.
  • <Drittes Beispiel einer herkömmlichen Schreiboperation>
  • 32 zeigt ein Zeitdiagramm und eine Spannungswellenfigur hat nahezu dieselbe Architektur wie die Knoten BL1R–BL7R während einer Operation, bei welcher die Zellen BM7 und M7 durch Auswählen einer Wortleitung Wr<7> ausgewählt werden, wie beispielsweise für die in 29 gezeigten Zellen vom 2T2C-Typ, werden Daten "1" aus der Zelle M7 durch das Doppelplattenpuls-Antriebsverfahren gelesen.
  • Dieses dritte Beispiel einer Operation wird nachfolgend unter Bezugnahme auf 32 detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) erniedrigt, um die Entzerrung des Paars von Bitleitungen freizugeben. Die Wortleitungs-Steuerspannung V(WLr<7>) wird erniedrigt, um eine Wortleitung WLr<7> auszuwählen. Als Nächstes werden Blockauswahlsignale V(BSr<0>) und V(BSr<1>) angehoben, um die Speicherzellen BM7 und M7 mit dem Bitleitungspaar BL und BBL zu verbinden.
  • Später werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) angehoben, um die Ladung einer Polarisation in den Speicherzellen BM7 und M7 zu den Bitleitungen BL und BBL auszulesen.
  • Dann wird das Leseverstärker-Aktivierungssignal V(SEN) angehoben und wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt, um den Leseverstärker SA zu aktivieren, um eine vergleichende Verstärkung durchzuführen. Zu diesem Zeitpunkt werden deshalb, weil die in der Speicherzelle BM7 gespeicherten Polarisationsdaten "1" sind, das heißt, dass sie eine Richtung vom Leseverstärker zur Plattenleitung haben, die Knoten BBL0R–BBL7R signifikant erfüllt, wenn die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" zu "H" geändert werden, wenn die angehobene Spannung in der Wortleitung niedrig ist. Als Ergebnis erscheinen Spannungsdifferenzen zwischen:
    Knoten BBL7R und Knoten BBL6R
    Knoten BBL6R und Knoten BBL5R;
    Knoten BBL5R und Knoten BBL4R;
    Knoten BBL4R und Knoten BBL3R;
    Knoten BBL3R und Knoten BBL2R;
    Knoten BBL2R und Knoten BBL1R.
  • Die Gründe sind nachfolgend gezeigt.
  • Wenn die angehobene Spannung in der Wortleitung niedrig ist und der Schwellenpegel der Transfergatter BTr0–BTr7 hoch ist, wenn die Knotenspannung durch die Plattenleitung auf einen Wert erhöht wird, der höher als die Versorgungsspannung des Leseverstärkers SA ist, steigt die Sourcespannung jedes Zellentransfergatters an und wachsen die Spannungsdifferenzen zwischen den Gates und Sources der Transfergatter BTr0–BTr7 an. Als Ergebnis schalten die Transfergatter BTr0–BTr7 aufgrund eines Anstiegs bezüglich ihres Schwellenpegels aufgrund von Vorspannungseffekten in der Leiterplatte aus. Da die Knotenspannungen durch den Leseverstärker SA weiter erhöht werden, nachdem BTr0–BTr7 ausgeschaltet worden sind, wird dieses durch den Leseverstärker SA zur Verfügung gestellte Spannungsinkrement durch die Kapazität gemeinsam genutzt, die zwischen der Plattenleitung und den Zellentransfergattern BTr0–BTr7 existiert.
  • Folglich erscheint eine große Vorspannung insbesondere zwischen den Knoten BBL7R und den Knoten BBL6R. Wenn die Polarität der Speicherzelle BM6, die nicht ausgewählt worden ist, mit der Richtung vom Leseverstärker zur Plattenleitung übereinstimmt (das heißt, dass die Daten "1" sind), erscheint ein elektrisches Feld, um die akkumulierte Polarisation zu reduzieren. Dieser Effekt wird Störung genannt.
  • Die obigen Erklärungen wurden für den Fall gemacht, in welchem die Bitleitung während eines Lesens von Daten auf 0 V vorgeladen war. Jedoch findet bei dem ersten und dem zweiten Beispiel einer Operation eine Störung auch selbst dann statt, wenn die Bitleitung während eines Lesens von Daten auf einen hohen Pegel vorgeladen ist.
  • Bis heute ist das obige Problem selbst in Bezug auf eine Störung im herkömmlichen ferroelektrischen Direktzugriffsspeicher vom Kettentyp nicht aufgezeigt worden, und auch keine Lösung ist präsentiert worden.
  • Darüber hinaus gibt es ein weiteres Problem beim FRAM der herkömmlichen Speicherzellenstruktur, das darin besteht, dass dann, wenn Daten durch das Einzelplattenpuls-Antriebsverfahren gelesen werden, die Plattenspannung signifikant erhöht wird und die Zuverlässigkeit des Zellenkondensators unbestimmt ist. Die Gründe dafür sind nachfolgend gezeigt.
  • 33 ist eine schematische Beschreibung eines Teils eines ferroelektrischen Direktzugriffsspeichers mit der herkömmlichen Speicherzellenarchitektur und insbesondere eines Teils des Speicherzellenfelds und eines Teils der peripheren Schaltung.
  • In 33 sind Speicherzellen in Linien im Speicherzellenbereich aufgereiht. Bei diesem Beispiel sind zwei Speicherzellen M0 und BM0 als Beispiele genommen, sind die Transistoren in diesen Zellen als Tr0 und BTr0 bezeichnet und die Kondensatoren als C0 und BC0. Eine der Elektroden von jedem Kondensator C0 und BC0 ist jeweils elektrisch an die Plattenleitungen PL<0> und PL<B0> angeschlossen; die Gates der Transistoren Tr0 und BTr0 sind elektrisch an die Wortleitungen WL<0> und WL<B0> angeschlossen; und eine der Elektroden der Transistoren Tr0 und BTr0 ist jeweils elektrisch an die Bitleitung BL und ihre komplementäre Bitleitung BBL angeschlossen.
  • Eine Entzerrungsschaltung EQ, ein Leseverstärker vom Flip-Flop-Typ SA und ein Spaltenauswahlgatter CG sind elektrisch an das obige Bitleitungspaar BL und BBL angeschlossen.
  • Die Entzerrungsschaltung EQ wird durch die Entzerrungssteuersignale V(BEQL) gesteuert, der Leseverstärker SA wird durch die Leseverstärker-Aktivierungssteuersignale V(SEN) und V(BSEP) gesteuert und das Spaltenauswahlgatter CG wird durch das Spaltenauswahl-Steuersignal V(CSL) gesteuert.
  • 34 ist ein Zeitdiagramm, das eine Operation anzeigt, bei welcher die Wortleitungen WL<0> und WL<B0> in dem in 33 gezeigten ferroelektrischen Direktzugriffsspeicher ausgewählt werden, um die Zellen M und BM0 auszuwählen, und Daten "1" durch das Einzelplattenpuls-Antriebsverfahren aus der Zelle M0 gelesen werden.
  • Die obige Operation wird unter Bezugnahme auf 34 detailliert erklärt. Es wird angenommen, dass die Zelle M0 eine Polarität in der Richtung von der Bitleitung zur Plattenleitung hat (Daten "1") und die Zelle BM0 eine Polarität in der Richtung von der Plattenleitung zur Bitleitung hat (Daten "0").
  • Zuerst wird die Entzerrung der Bitleitungen BL und BBL durch reduzieren des Entzerrungs-Steuersignals V(BEQL) freigegeben, um dazu bereit zu sein, Daten zu den Bitleitungen BL und BBL auszulesen. Als Nächstes werden die Wortleitungen WL<0> und WL<B0> durch Anheben der Wortleitungsspannungen V(BL<0>) und V(BL<B0>) von 0 V auf VPP ausgewählt. Dann werden die Ladungen einer Polarisation in den Speicherzellen M0 und BM0 zu dem Bitleitungspaar BL und BBL durch Anheben der Plattenleitungsspannung V(PL<0>) und V(PL<B0>) von 0 V auf V(PLPW) ausgelesen.
  • Beim nächsten Schritt wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht und wird das Leseverstärkersignal V(BSEP) erniedrigt, um den Leseverstärker SA zu aktivieren und eine Leseverstärkung durchzuführen. Daten werden vom Chip durch Erhöhen des Spaltenauswahlsignals V(CSL) ausgelesen, um das Spaltenauswahlgatter CG einzuschalten.
  • Da die obige Leseverstärkung durchgeführt wird, wenn die Plattenleitungsspannungen V(PL<0>) und V(PL<B0>) auf V(PLPW) erhöht werden, wird die Plattenleitungsspannung V(PL<0>) auf eine Spannung erhöht, die höher als V(PLPW) ist, und zwar aufgrund einer Kopplung der Bitleitung PL und der Plattenleitung PL<0>, wenn in der Zellen M0 gespeicherte Daten "1" ausgelesen werden.
  • Später werden die Plattenleitungsspannungen V(PL<0>) und V(PL<B0>) auf 0 V erniedrigt und werden auch die Wortleitungsspannungen V(WL<0>) und V(WL<B0>) von VPP auf 0 V erniedrigt, um zu veranlassen, dass die Wortleitungen WL<0> und WL<B0> nicht ausgewählt werden. Schließlich wird das Leseverstärker-Aktivierungssignal V(SEN) erniedrigt und wird das Leseverstärkersignal V(BSEP) angehoben, um den Leseverstärker SA zu deaktivieren.
  • Wie es zuvor aufgezeigt ist, gibt es ein derartiges Problem, dass dann, wenn die Plattenspannung durch eine Kopplung der Bitleitung BL und Plattenleitung PL<0> signifikant erhöht wird, die Zuverlässigkeit des Zellenkondensators beeinträchtigt wird.
  • Andererseits wird, wenn die Versorgungsspannung für einen Halbleiterspeicher erniedrigt worden ist, seine Betriebsgeschwindigkeit auch erniedrigt, außer wenn die Schwellenspannung des MOS-Transistors proportional erniedrigt wird. Jedoch deshalb, weil Information in einer Form einer elektrischen Ladung in einem Kondensator in der Speicherzelle im DRAM gespeichert ist, kann die Schwelle im Transfergatter nicht reduziert werden. Als Ergebnis wird der minimale Wert der Schwelle um 0,7 V gelassen.
  • Weil die Schwelle im MOS-Transistor nicht erniedrigt werden kann, treten die folgenden zwei Probleme auf:
    • (1) Wenn der MOS-Transistor kleiner gemacht wird, bleibt sein Schwellenwert hoch. Dann wird eine Landungsdichte in der Leiterplatte extrem hoch, was in einer Erhöhung bezüglich des elektrischen Felds bei dem Übergang, einer Erhöhung bezüglich eines Leckstrom bei dem Übergang und einer Absenkung bezüglich der Auffrischcharakteristiken resultiert;
    • (2) da die Spannungsdifferenz zwischen der Wortleitungsspannung VWL und der Bitleitungsspannung VBL nicht genug erhöht werden kann, um das Zellentransfergatter einzuschalten, ist eine hohe Spannungserhöhungsrate (VWL/VBL) erforderlich. Folglich wird die Entwicklung der Erhöhungsschaltung kompliziert.
  • Dann haben die folgenden zwei Vorschläge einen DRAM zugelassen, um den Schwellenwert des MOS-Transistors zu reduzieren. Diese Technologien zielen auf ein Reduzieren einer Stromleckage bei dem Transfergatter selbst unter einem niedrigen Schwellenwert ab.
  • (1) Verfahren einer negativen Wortleitung (NWL)
  • 35A und 35B zeigen eine schematische Konfiguration eines DRAM an, der das NWL-Verfahren verwendet, und die Beziehung zwischen der Wortleitung WL und der Spannung hohen Pegels VBL(H) und der Spannung niedrigen Pegels VBL(L) der Bitleitungen BL und /BL.
  • In 35A ist Q ein Zellentransfergatter, C der Zellenkondensator, WL die Wortleitung, WLD der Wortleitungstreiber, BL und /BL das Bitleitungspaar und SA der Leseverstärker und SDA der Leseverstärkertreiber.
  • Bei diesem Verfahren wird der niedrige Pegel "L" der durch den Leseverstärker SA verstärkten Spannung, nämlich der Bitleitungsspannung VBL(L), auf die Erdungsspannung VSS eingestellt, und wird die Spannung "L" der Wortleitung WL auf die negative Spannung VBB eingestellt. Dann wird eine negative Vorspannung VBB zwischen dem Gate und dem Source des Zellentransfergatters Q angelegt und werden die Abtrenn- bzw. Grenzcharakteristiken des Transfergatters Q verbessert.
  • Es ist zu beachten, dass der hohe Pegel "H" der Wortleitung WL auf einen Wert erhöht worden ist, der höher als der hohe Pegel "H" der Ausgabe des Leseverstärkers SA ist, nämlich der Bitleitungsspannung VBL(H) und zwar um einen Betrag des Schwellenwerts VTh3 des Zellentransfergatters Q plus α (nämlich wenigstens VTh3).
  • (2) Verfahren einer erhöhten Leseerdung (BSG)
  • 36A und 36B zeigen eine schematische Konfiguration eines DRAM an, der das BSG-Verfahren verwendet, und die Beziehung zwischen der Wortleitung WL und der Spannung hohen Pegels VBL(H) und der Spannung niedrigen Pegels VBL(L) der Bitleitungen BL und /BL.
  • In 36A ist Q das Zellentransfergatter, C der Zellenkondensator, WL die Wortleitung, WLD der Wortleitungstreiber, BL und /BL das Bitleitungspaar, SA der Leseverstärker, SDA der Leseverstärkertreiber und VOFF die Offsetspannung.
  • Bei diesem Verfahren wird der niedrige Pegel "L" der durch den Leseverstärker SA verstärkten Spannung, nämlich der Bitleitungsspannung VBL(L), auf einen Wert eingestellt, der um VOFF höher als die Erdungsspannung VSS ist. Da eine negative Vorspannung VOFF zwischen dem Gate und dem Source des Zellentransfergatters Q angelegt wird, werden die Abtrenn- bzw. Ausschaltcharakteristiken des Transfergatters Q verbessert.
  • Es ist zu beachten, dass der hohe Pegel "H" der Wortleitung WL auf einen Wert erhöht worden ist, der um einen Betrag des Schwellenwerts Vth2 des Zellentransfergatters Q plus α (nämlich wenigsten Vth2) höher als der hohe Pegel "H" der Ausgabe des Leseverstärkers SA, nämlich der Bitleitungsspannung VBL(H), ist.
  • Wie es oben angegeben ist, sind diese Verfahren vorgeschlagen worden, um Anforderungen für einen niedrigen Energieverbrauch und eine niedrigere Spannung im DRAM zu erfüllen. Jedoch ist, solange ein positiver Wert als Schwellenwert des Zellentransfergatters verwendet wird, ein Wert von VPP, der höher als die Versorgungsspannung VCC plus Vth (der Schwellenwert des Zellentransfergatters) ist, als die Erhöhungsspannung für die Wortleitung erforderlich. Dasselbe gilt für einen herkömmlichen ferroelektrischen Direktzugriffsspeicher.
  • Wie es oben aufgezeigt ist, gibt es ein Problem bezüglich des herkömmlichen ferroelektrischen Direktzugriffsspeichers, das darin besteht, dass eine Störung während Lese/Schreib-Operationen induziert wird und dass die akkumulierte Polarisation gedämpft wird.
  • Es gibt ein weiteres Problem beim FRAM der herkömmlichen Speicherzellenstruktur, das darin besteht, dass dann, wenn Daten durch das Einzelplattenpuls-Antriebsverfahren gelesen werden, die Plattenspannung signifikant erhöht wird und die Zuverlässigkeit des Zellenkondensators beeinträchtigt wird.
  • Ein weiteres Problem beim DRAM und beim ferroelektrischen Direktzugriffsspeicher der herkömmlichen Speicherzellenstruktur besteht darin, dass eine Erhöhungsschaltung nötig ist, um eine Wortleitungsspannung zur Verfügung zu stellen, die höher als die Versorgungsspannung plus der Schwellenwert des Zellentransfergatters ist, weil sie einen positiven Wert für die Schwelle des Zellentransfergatters in beiden Fällen der Verfahren NWL und BSG verwenden.
  • Die europäische Patentanmeldung 0 631 287 A2 offenbart einen ferroelektrischen Speicher mit einer Bitleitung zum Entwickeln eines Signals in einer ferroelektrischen Speicherzelle, einer Entzerrungsschaltung zum Verbinden der Bitleitung mit einer Spannung von Null, einem Leseverstärker, einem zweiten MOS-Transistorschalter für den Leseverstärker und einer Steuersignal-Manipulationseinrichtung, um Steuersignale zum Ausschalten des zweiten MOS-Transistors und zum Einschalten der Entzerrungsschaltung zu liefern und um den zweiten MOS-Transistor einzuschalten, nachdem die Entzerrungsschaltung ausgeschaltet worden ist. Die in D1 beschriebene ferroelektrische Speichervorrichtung leidet an einer unerwünschten Vorspannung, die zum Stören einer akkumulierten Polarisation in ferroelektrischen Speicherzellen erscheint. Die vorliegende Erfindung sucht danach, eine Einrichtung zum Vermeiden der Effekte einer solchen Störung zur Verfügung zu stellen.
  • Die vorliegende Erfindung ist erreicht worden, um die obigen Probleme zu überwinden, und hat als ihre Aufgabe, einen ferroelektrischen Speicher zur Verfügung zu stellen, der das Auftreten einer Störung während Lese/Schreib-Operationen in einem ferroelektrischen Direktzugriffsspeicher vom Kettentyp reduzieren kann, was die Erniedrigung bezüglich einer in der Speicherzelle gespeicherten Polarisationsladung reduziert oder eliminiert.
  • Die Erfindung ist durch den Anspruch 1 definiert.
  • Eine weitere Aufgabe dieser Erfindung besteht im Bereitstellen eines ferroelektrischen Speichers, der die Erhöhung der Plattenleitung während der Lese/Schreib-Operationen durch das Einzelplattenpuls-Antriebsverfahren reduzieren kann, um die Zuverlässigkeit des Zellenkondensators nicht zu beeinträchtigen.
  • Ebenso besteht eine weitere Aufgabe dieser Erfindung im Bereitstellen eines Halbleiterspeichers, wie beispielsweise eines ferroelektrischen Direktzugriffsspeichers, der bei niedrigen Spannungen arbeiten und weniger Energie verbrauchen kann.
  • Die Merkmale eines ersten Aspekts der vorliegenden Erfindung für einen ferroelektrischen Direktzugriffsspeicher sind diejenigen, dass er eine Speicherzelleneinheit mit in Reihe geschalteten Speicherzellen hat, wobei beide Elektroden von jedem ferroelektrischen Kondensator jeweils elektrisch an den Source und den Drain des ersten MOS-Transistors angeschlossen sind, mit einer Vielzahl von Wortleitungen, von welchen jede elektrisch an das Gate eines jeweiligen MOS-Transistors in der Speicherzelleneinheit angeschlossen ist, einer Plattenleitung, die elektrisch an eine Elektrode der Speicherzelleneinheit angeschlossen ist, einer Bitleitung, die elektrisch an die andere Elektrode der Speicherzelleneinheit über eine Schaltvorrichtung zum Auswählen eines Blocks angeschlossen ist, einem Leseverstärker, der die Spannungen eines Bitleitungspaars der Bitleitung und ihrer komplementären Bitleitung verstärkt, und wobei der zweite MOS-Transistor zwischen der Schaltvorrichtung zum Auswählen eines Blocks und dem Leseverstärker eingefügt ist; und dass dann, wenn der minimale Wert der Gatespannung des zweiten MOS-Transistors als VPP1 bezeichnet ist, dann, wenn die Plattenleitungsspannung angehoben wird und der Leseverstärker eine vergleichende Verstärkung durchführt, und dann, wenn der maximale Wert der Gatespannung im zweiten MOS-Transistor als VPP2 bezeichnet ist, wenn die Plattenleitungsspannung erniedrigt wird und der Lesverstärker eine vergleichende Verstärkung durchführt, die Beziehung VPP1 < VPP2 zur Verfügung gestellt wird.
  • Die Merkmale eines zweiten Aspekts der vorliegenden Erfindung für einen ferroelektrischen Direktzugriffsspeicher bestehen darin, dass er ein Speicherzellenfeld hat, das mehr als eine Speicherzelle aufweist, wobei eine Elektrode des ersten MOS-Transistors elektrisch an wenigstens einen ferroelektrischen Kondensator angeschlossen ist, eine Wortleitung an das Gate des ersten MOS-Transistors angeschlossen ist, die Bitleitung elektrisch an den ersten MOS-Transistor seines Knotens auf der anderen Seit des Transistors angeschlossen ist, wo der ferroelektrische Kondensator elektrisch angeschlossen ist, eine Plattenleitung elektrisch an den ersten MOS-Transistor an seinem Knoten auf der anderen Seite des Transistors angeschlossen ist, wo der ferroelektrische Kondensator elektrisch angeschlossen ist, einen Leseverstärker, der die Spannung eines Bitleitungspaars der Bitleitung und ihre komplementäre Leitung verstärkt, und wobei der zweite MOS-Transistor zwischen der Bitleitung und dem Leseverstärker eingefügt ist; und dass dann, wenn der minimale Wert der Gatespannung im zweiten MOS-Transistor als VPP1 bezeichnet ist, wenn die Plattenleitungsspannung angehoben ist und der Leseverstärker eine vergleichende Verstärkung durchführt, und wenn der maximale Wert der Gatespannung im zweiten MOS-Transistor als VPP2 bezeichnet ist, wenn die Plattenleitungsspannung erniedrigt ist und der Leseverstärker eine vergleichende Verstärkung durchführt, die Beziehung VPP1 < VPP2 zur Verfügung gestellt wird.
  • Bei den Merkmalen des ersten und des zweiten Aspekts der vorliegenden Erfindung für einen ferroelektrischen Direktzugriffsspeicher ist dann, wenn der maximale Wert der Gatespannung im zweiten MOS-Transistor als VPP3 bezeichnet ist, wenn die Plattenleitungsspannung angehoben ist und der Leseverstärker keine vergleichende Verstärkung durchführt, VPP1 < VPP3 vorzuziehen. In diesem Fall ist der Wert von VPP3 gleich oder größer als die Summe der maximalen Amplitude bezüglich der Bitleitungsspannung und der Schwellenspannung des zweiten MOS-Transistors.
  • Bei den Merkmalen des ersten und des zweiten Aspekts der vorliegenden Erfindung für einen ferroelektrischen Direktzugriffspeicher ist es vorzuziehen, dass VPP2 gleich oder größer als die Summe der maximalen Amplitude bezüglich der Bitleitungsspannung und der Schwellenspannung des zweiten MOS-Tansistors ist (dieselbe wie die erhöhte Spannung VPP auf der Wortleitung).
  • Bei den Merkmalen des ersten und des zweiten Aspekts der vorliegenden Erfindung für einen ferroelektrischen Direktzugriffsspeicher ist es vorzuziehen, dass VPP1 kleiner als die Summe der maximalen Amplitude bezüglich der Bitleitungsspannung und der Schwellenspannung des zweiten MOS-Transistors ist.
  • Bei den Merkmalen des ersten und des zweiten Aspekts der vorliegenden Erfindung für einen ferroelektrischen Direktzugriffsspeicher kann VPP1 dasselbe wie die maximale Amplitude bezüglich der Bitleitungsspannung oder der externen Versorgungsspannung VCC oder 0 V sein.
  • Ein weiteres Merkmal des ersten Aspekts der vorliegenden Erfindung für einen ferroelektrischen Direktzugriffsspeicher kann eine zusätzliche Entzerrungsschaltung enthalten. Diese Entzerrungsschaltung ist elektrisch an das Bitleitungspaar zwischen der Schaltvorrichtung für eine Blockauswahl und dem zweiten MOS-Transistor angeschlossen und entzerrt das Bitleitungspaar zu einer spezifizierten Zeitgabe zu 0 V.
  • In diesem Fall ist es möglich, die Polarisation wieder mit einer Richtung von der Plattenleitung zum Leseverstärker in der Speicherzelle zu schreiben, indem die Entzerrungsschaltung derart gesteuert wird, dass sie einschaltet, während die Gatespannung des zweiten MOS-Transistors 0 V ist, und die Entzerrungsschaltung gesteuert wird, um nur dann einzuschalten, wenn der Leseverstärker inaktiv wird.
  • Die obigen Operationen können dann verwendet werden, wenn Daten von außerhalb des Speicherchips geschrieben werden, nachdem Daten aus der ausgewählten Zelle in der Speicherzelleneinheit ausgelesen sind, und dann, wenn Daten wieder geschrieben werden nachdem Daten aus der ausgewählten Zelle in der Speicherzelleneinheit ausgelesen sind.
  • Ebenso ist es dann, wenn Daten wieder geschrieben werden, nachdem Daten aus der ausgewählten Zelle in der Speicherzelleneinheit ausgelesen sind, und dann, wenn Daten von außerhalb des Speicherchips geschrieben werden, nachdem Daten aus der ausgewählten Zelle in der Speicherzelleneinheit ausgelesen sind, möglich, die Polarisation wieder mit einer Richtung von der Plattenleitung zu dem Leseverstärker in der Speicherzelle durch Steuern der Entzerrungsschaltung zum Einschalten, während die Gatespannung des zweiten MOS-Transistors 0 V ist, zu schreiben.
  • Weitere Merkmale des ersten Aspekts der vorliegenden Erfindung für einen ferroelektrischen Direktzugriffsspeicher sind eine Hinzufügung eines Paars der dritten Transistoren und eine Hinzufügung eines Paars der vierten Transistoren zum ersten Ausführungsbeispiel dieser Erfindung. Jeder der dritten Transistoren empfängt die Spannung einer jeweiligen Bitleitung bei seiner Steuerelektrode und das Paar der Eingangs/Ausgangs-Knoten des Leseverstärkers sind elektrisch zwischen jedem Paar der Elektroden der Transistoren angeschlossen. Jeder der vierten Transistoren ist zwischen dem Paar der Eingangs/Ausgangs-Knoten des Leseverstärkers und einer jeweiligen Bitleitung eingefügt und wird gesteuert, um Daten, die durch den Leseverstärker verstärkt wurden, zu einer jeweiligen Bitleitung dadurch weiterzuleiten, indem er eingeschaltet wird, nachdem die Plattenleitungsspannung auf 0 V abfiel.
  • Ein dritter Aspekt der vorliegenden Erfindung für einen Halbleiterspeicher hat die Merkmale, dass er eine Speicherzelle hat, die wenigstens einen ersten MOS-Transistor mit einer Schwelle von 0 V oder nahe 0 V und wenigstens einen Kondensator als Speicher, der elektrisch mit einer Elektrode des obigen Transistors verbunden ist, eine Wortleitung, die elektrisch mit dem Gate des ersten MOS-Transistors verbunden ist, eine Bitleitung, die elektrisch mit dem ersten MOS-Transistor bei dem Knoten auf der anderen Seite des Transistors verbunden ist, wo der Kondensator für den Speicher elektrisch angeschlossen ist, und einen Leseverstärker, der die Spannung bei der Bitleitung mit der Referenzspannung vergleicht und die Bitleitungsspannung verstärkt, aufweist.
  • Ein weiteres Merkmal des dritten Aspekts der vorliegenden Erfindung für einen Halbleiterspeicher besteht darin, dass der isolierende Film, der zwischen den Elektroden des Kondensators für einen Speicher verwendet wird, ein ferroelektrischer dünner Film sein kann.
  • Ein weiteres Merkmal des dritten Aspekts der vorliegenden Erfindung für einen Halbleiterspeicher besteht darin, dass der isolierende Film, der zwischen den Elektroden des Kondensattors für einen Speicher verwendet wird, ein Gateoxidfilm sein kann. Die Merkmale eines vierten Aspekts der vorliegenden Erfindung für einen Halbleiterspeicher bestehen darin, dass er eine Speicherzelleneinheit hat, die in Reihe geschaltete Speicherzellen aufweist, wobei beide Elektroden von jedem des ferroelektrischen Kondensators jeweils elektrisch an den Source und den Drain des ersten MOS-Transistors angeschlossen sind, eine Vielzahl von Wortleitungen, von welchen jede elektrisch an das Gate des ersten MOS-Transistors in der Speicherzelleneinheit angeschlossen ist, eine Plattenleitung, die elektrisch an eine Elektrode der Speicherzelleneinheit angeschlossen ist, jeweils einen ersten MOS-Transistor für eine Blockauswahl, von welchem eine Elektrode elektrisch an die andere Elektrode der Speicherzelleneinheit angeschlossen ist, wobei die Bitleitung elektrisch an die andere Elektrode des ersten MOS-Transistors angeschlossen ist, einen Leseverstärker, der die Spannung eines Bitleitungspaars der Bitleitung und ihrer komplementären Bitleitung verstärkt. Ebenso hat der erste MOS-Transistor das Merkmal, dass er einen Schwellenwert von 0 V oder nahe 0 V hat.
  • Ein weiteres Merkmal des dritten und vierten Aspekts der vorliegenden Erfindung für einen Halbleiterspeicher besteht darin, dass die erhöhte Spannung auf der Wortleitung gleich der Versorgungsspannung sein kann.
  • Ein weiteres Merkmal des dritten und des vierten Aspekts der vorliegenden Erfindung für einen Halbleiterspeicher besteht darin, dass die Spannung auf der Wortleitung ein negativer Wert sein kann, wenn sie nicht ausgewählt worden ist.
  • Ein weiteres Merkmal des dritten und vierten Aspekts der vorliegenden Erfindung für einen Halbleiterspeicher besteht darin, dass die Ausgabe der niedrigeren Spannung, die durch den Leseverstärker gegeben ist, ein positiver Wert bei einem von dem ersten bis zum fünften Ausführungsbeispiel der vorliegenden Erfindung für einen Halbleiterspeicher sein kann.
  • Gemäß einem fünften Aspekt der vorliegenden Erfindung wird ein ferroelektrischer Speicher zur Verfügung gestellt, der eine Speicherzelleneinheit aufweist, die eine Vielzahl von Speicherzellen aufweist, wobei in jeder von ihnen eine der zwei Elektroden eines ferroelektrischen Kondensators elektrisch an den Source eines ersten MOS-Transistors angeschlossen ist und die andere Elektrode an seinen Drain; eine Vielzahl von Wortleitungen, von welchen jede elektrisch an das Gate des ersten MOS-Transistors angeschlossen ist; eine Plattenleitung, die elektrisch an eine der zwei Elektroden der Speicherzelleneinheit angeschlossen ist; eine Bitleitung, die elektrisch an die andere Elektrode der Speicherzelleneinheit über eine Blockauswahl-Schaltvorrichtung angeschlossen ist; einen Leseverstärker zum Vergleichen und Verstärken der Spannungen eines Bitleitungspaars der Bitleitung und ihrer komplementären Bitleitung; eine Entzerrungsschaltung, die zwischen dem Bitleitungspaar angeschlossen ist, zum Entzerren des Bitleitungspaars auf 0 V mit einer spezifischen Zeitgabe; und einen zweiten MOS-Transistor, der zwischen der Entzerrungsschaltung und dem Leseverstärker eingefügt ist, zum selektiven Trennen der Entzerrungsschaltung und des Leseverstärkers voneinander, mit einem Trennungs-Steuersignal, das an sein Gate angelegt wird.
  • Gemäß einem sechsten Aspekt der vorliegenden Erfindung wird ein ferroelektrischer Speicher zur Verfügung gestellt, der eine Speicherzelleneinheit aufweist, die eine Vielzahl von Speicherzellen aufweist, wobei in jeder von ihnen eine der zwei Elektroden eines ferroelektrischen Kondensators elektrisch an den Source eines ersten MOS-Transistors angeschlossen ist und die andere Elektrode an seinen Drain; eine Vielzahl von Wortleitungen, von welchen jede elektrisch an das Gate des ersten MOS-Transistors angeschlossen ist; eine Plattenleitung, die elektrisch an eine der zwei Elektroden der Speicherzelleneinheit angeschlossen ist; eine Bitleitung, die elektrisch an die andere Elektrode der Speicherzelleneinheit über eine Blockauswahl-Schaltvorrichtung angeschlossen ist; einen Leseverstärker zum Vergleichen und Verstärken der Spannungen eines Bitleitungspaars aus der Bitleitung und ihrer komplementären Bitleitung; ein Paar von zweiten Transistoren, von welchen jeder die Spannung des Bitleitungspaars bei jeder Steuerelektrode empfängt, wobei das Paar der Eingangs/Ausgangs-Knoten des Leseverstärkers elektrisch zwischen einem jeweiligen Paar der Elektroden der Transistoren angeschlossen ist; und ein Paar von dritten Transistoren zum Schreiben von Daten, von welchen jeder zwischen dem Paar der Eingangs/Ausgangs-Knoten des Leseverstärkers und dem Bitleitungspaar eingefügt ist und gesteuert wird, um Daten, die durch den Leseverstärker verstärkt wurden, zum Bitleitungspaar weiterzuleiten.
  • Beim ferroelektrischen Speicher gemäß dem sechsten Aspekt der vorliegenden Erfindung kann der ferroelektrische Speicher weiterhin eine Entzerrungsschaltung aufweisen, die zwischen dem Bitleitungspaar angeschlossen ist, zum Entzerren des Bitleitungspaars auf 0 V mit einer spezifischen Zeitgabe.
  • Gemäß einem siebten Aspekt der vorliegenden Erfindung wird ein ferroelektrischer Speicher zur Verfügung gestellt, der ein Speicherzellenfeld aufweist, das eine Vielzahl von Speicherzellen aufweist, wobei in jeder von ihnen eine Elektrode eines ersten MOS-Transistors elektrisch an eine Elektrode von wenigstens einem ferroelektrischen Kondensator angeschlossen ist; eine Wortleitung, die elektrisch an das Gate des ersten MOS-Transistors angeschlossen ist; eine Bitleitung, die elektrisch an den ersten Transistor beim Knoten auf der anderen Seite des Transistors angeschlossen ist, wo der ferroelektrische Kondensator elektrisch angeschlossen ist; eine Plattenleitung, die elektrisch an den ferroelektrischen Kondensator bei dem Knoten auf der anderen Seite an dem Kondensator angeschlossen ist, wo der erste MOS-Transistor elektrisch angeschlossen ist; einen Leseverstärker zum Vergleichen und Verstärken der Spannungen eines Bitleitungspaars aus der Bitleitung und ihrer komplementären Begleitung; eine Entzerrungsschaltung, die zwischen dem Bitleitungspaar angeschlossen ist, zum Entzerren des Bitleitungspaars auf 0 V mit einer spezifischen Zeitgabe; und einen zweiten MOS-Transistor, der zwischen der Entzerrungsschaltung und dem Leseverstärker eingefügt ist, zum selektiven Trennen der Entzerrungsschaltung und des Leseverstärkers voneinander, mit einem Trennungs-Steuersignal, das an sein Gate angelegt ist.
  • Gemäß einem achten Aspekt der vorliegenden Erfindung wird ein Halbleiterspeicher zur Verfügung gestellt, der eine Speicherzelle aufweist, die wenigstens einen ersten MOS-Transistor mit einem Schwellenpegel von 0 V oder nahe 0 V und wenigstens einen Kondensator zum Speichern von Information, der elektrisch an einem Anschluss von ihm an eine Elektrode des Transistors angeschlossen ist, aufweist; eine Wortleitung; die elektrisch an das Gate des ersten MOS-Transistors angeschlossen ist; eine Bitleitung, die elektrisch an den ersten MOS-Transistor bei dem Knoten auf der anderen Seite des Transistors angeschlossen ist, wo der Speicherkondensator angeschlossen ist; eine Plattenleitung, die an dem anderen Anschluss des Kondensators angeschlossen ist; und einen Leseverstärker, der die Spannungen auf der Bitleitung und ihre komplementären Bitleitung vergleicht und die Spannungsdifferenz verstärkt.
  • Gemäß einem neunten Aspekt der vorliegenden Erfindung wird ein ferroelektrischer Speicher zur Verfügung gestellt, der eine Speicherzelleneinheit aufweist, die eine Vielzahl von Speicherzellen aufweist, wobei in jeder von ihnen eine der zwei Elektroden eines ferroelektrischen Kondensators elektrisch an den Source eines ersten MOS-Transistors mit einem schnellen Pegel von 0 V oder nahe 0 V angeschlossen ist, und die andere Elektrode an seinen Drain; eine Vielzahl von Wortleitungen, von welchen jede elektrisch an das Gate des ersten MOS-Transistors angeschlossen ist; eine Plattenleitung, die elektrisch an eine der zwei Elektroden der Speicherzelleneinheit angeschlossen ist; eine Bitleitung, die elektrisch an die andere Elektrode der Speicherzelleneinheit über eine Blockauswahl-Schaltvorrichtung angeschlossen ist; einem Leseverstärker zum Vergleichen und Verstärken der Spannungen eines Bitleitungspaars aus der Bitleitung und ihrer komplementären Begleitung; und eine Entzerrungsschaltung, die zwischen dem Bitleitungspaar angeschlossen ist, zum Entzerren des Bitleitungspaars auf 0 V mit einer spezifischen Zeitgabe.
  • Gemäß einem zehnten Aspekt der vorliegenden Erfindung wird ein Halbleiterspeicher zur Verfügung gestellt, der eine Speicherzelle aufweist, die wenigstens einen ersten MOS-Transistor mit einem Schwellenpegel von 0 V oder nahe 0 V und wenigstens einen Kondensator zum Speichern von Information, der elektrisch an einem Anschluss von ihm an eine Elektrode des Transistors angeschlossen ist, aufweist, wobei der andere Anschluss des Kondensators an ein vorbestimmtes Energieversorgungspotenzial angeschlossen ist; eine Wortleitung, die elektrisch an das Gate des ersten MOS-Transistors angeschlossen ist; eine Bitleitung, die elektrisch an den ersten MOS-Transistor bei dem Knoten auf der anderen Seite des Transistors angeschlossen ist, wo der Speicherkondensator angeschlossen ist; und einen Leseverstärker, der die Spannungen auf der Bitleitung und ihrer komplementären Begleitung vergleicht und die Spannungsdifferenz verstärkt.
  • Diese Zusammenfassung der Erfindung beschreibt nicht notwendigerweise alle nötigen Merkmale, so dass die Erfindung auch eine Unterkombination von diesen beschriebenen Merkmalen sein kann.
  • Die Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung verstanden werden, wenn sie im Zusammenhang mit den beigefügten Zeichnungen genommen wird, wobei:
  • 1 eine schematische Darstellung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem ersten Ausführungsbeispiel der Erfindung ist.
  • 2 ein Zeitdiagramm ist, das eine Reihe von Operationen beim ersten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r, und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 3 ein Zeitdiagramm ist, das eine Reihe von Operationen beim zweiten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 4 ein Zeitdiagramm ist, das eine Reihe von Operationen beim dritten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 5 ein Zeitdiagramm ist, das eine Reihe von Operationen beim vierten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 6 ein Zeitdiagramm ist, das eine Reihe von Operationen beim fünften Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 7 ein Zeitdiagramm ist, das eine Reihe von Operationen als Lesezyklus beim sechsten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 8 ein Zeitdiagramm ist, das eine Reihe von Operationen als Schreibzyklus beim sechsten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 9 ein Zeitdiagramm ist, das eine Reihe von Operationen als Leszyklus beim siebten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 10 ein Zeitdiagramm ist, das eine Reihe von Operationen als Schreibzyklus beim siebten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 11 ein Zeitdiagramm ist, das eine Reihe von Operationen beim achten Ausführungsbeispiel der Erfindung des in 1 gezeigten ferroelektrischen Direktzugriffspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 12 eine schematische Darstellung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem zweiten Ausführungsbeispiel der Erfindung ist.
  • 13 ein Zeitdiagramm ist, das eine Reihe von Operationen beim neunten Ausführungsbeispiel der Erfindung des in 12 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r und BBL0r–BBL7r zeigt, die in 1 gezeigt sind.
  • 14 eine schematische Darstellung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem dritten Ausführungsbeispiel der Erfindung ist.
  • 15 ein Zeitdiagramm ist, das eine Reihe von Operationen beim zehnten Ausführungsbeispiel der Erfindung des in 14 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt.
  • 16 eine schematische Darstellung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem vierten Ausführungsbeispiel der Erfindung ist.
  • 17 ein Zeitdiagramm ist, dass eine Reihe von Operationen beim zehnten Ausführungsbeispiel der Erfindung des in 16 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt.
  • 18 eine Spannungswellenfigur ist, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BBL0r–BBL7r zeigt, die in 16 gezeigt sind, und zwar während Operationen, die in 17 gezeigt sind.
  • 19 eine schematische Darstellung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem fünften Ausführungsbeispiel der Erfindung ist.
  • 20 ein Zeitdiagramm ist, das eine Reihe von Operationen beim elften Ausführungsbeispiel der Erfindung des in 19 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt.
  • 21 eine Spannungswellenfigur ist, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BBL0r–BBL7r zeigt, die in 19 gezeigt sind, und zwar während Operationen, die in 20 gezeigt sind.
  • 22 ein Zeitdiagramm ist, das eine Reihe von Operationen beim zwölften Ausführungsbeispiel der Erfindung des in 19 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt.
  • 23 eine Spannungswellenfigur ist, die detaillierte Änderungen bezüglich einer Spannung bei den in 19 gezeigten Knoten BBL0r–BBL7r zeigt, und zwar während Operationen, die in 22 gezeigt sind.
  • 24 eine schematische Darstellung eines Teils der elektrischen Schaltung eines DRAM gemäß dem sechsten Ausführungsbeispiel der Erfindung ist.
  • 25A ein Schaltungsdiagramm ist, das äquivalent zu einer ferroelektrischen Direktzugriffsspeicherzelle vom 1T1C-Typ ist.
  • 25B eine Hystereseschleife ist, die Leseoperationen von Daten "0" und 21" im Zellenkondensator anzeigt.
  • 26A–26D die Ersatzschaltbilder einer ferroelektrischen Direktzugriffsspeicherzelle vom 2T2C-Typ sind, die ihre Schreiboperation und die Richtung einer Polarisation in einem ferroelektrischen Kondensator darstellen.
  • 27A–27C die Ersatzschaltbilder der ferroelektrischen Direktzugriffsspeicherzelle vom 2T2C-Typ sind, die ihre Leseoperation und die Richtung einer Polarisation in einem ferroelektrischen Kondensator darstellen.
  • 28 ist eine Spannungswellenfigur, die Änderungen bezüglich der Spannung zeigt, die an eine Plattenleitung in einer 2T2C-Typ-FRAN-Zelle während Daten-Schreib/Lese-Operationen angelegt ist.
  • 29 ist eine schematische Darstellung eines Teils der elektrischen Schaltung eines herkömmlichen ferroelektrischen Direktzugriffsspeichers vom Kettentyp.
  • 30 ist ein Zeitdiagramm, das eine Reihe von Operationen beim ersten Ausführungsbeispiel der Erfindung des in 29 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r zeigt, die in 29 gezeigt sind.
  • 31 ist ein Zeitdiagramm, das eine Reihe von Operationen beim zweiten Ausführungsbeispiel der Erfindung des in 29 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r zeigt, die in 29 gezeigt sind.
  • 32 ist ein Zeitdiagramm, das eine Reihe von Operationen beim dritten Ausführungsbeispiel der Erfindung des in 29 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0r–BL7r zeigt, die in 29 gezeigt sind.
  • 33 ist eine schematische Darstellung eines Teils der Schaltung eines herkömmlichen ferroelektrischen Direktzugriffsspeichers.
  • 34 ist ein Zeitdiagramm, das die Operationen des in 33 gezeigten ferroelektrischen Direktzugriffsspeichers zeigt.
  • 35A ist ein Diagramm der elektrischen Schaltung eines repräsentativen Teils eines DRAM, der das Verfahren einer negativen Wortleitung (NWL) verwendet.
  • 35B ist eine Spannungswellenfigur, die die Beziehung zwischen einer Wortleitungsspannung und einer Bitleitungsspannung im DRAM zeigt, der das Verfahren einer negativen Wortleitung (NWL) verwendet.
  • 36A ist ein Diagramm der elektrischen Schaltung eines repräsentativen Teils eines DRAM, der das Verfahren einer erhöhten Leseerdung (BSG) verwendet.
  • 36B ist eine Spannungswellenfigur, die die Beziehung zwischen einer Wortleitungsspannung und einer Bitleitungsspannung in einem DRAM zeigt, der das Verfahren einer erhöhten Leseerdung (BSG) verwendet.
  • Unter Bezugnahme auf die beigefügten Zeichnungen werden nachfolgend Ausführungsbeispiele der vorliegenden Erfindung detailliert beschrieben werden.
  • <Erstes Ausführungsbeispiel>
  • 1 ist eine schematische Darstellung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem ersten Ausführungsbeispiel der Erfindung, und spezifischer eines Teils einer Schaltungsverbindung aus dem Speicherzellenfeld und seiner peripheren Schaltung.
  • In 1 sind Speicherzelleneinheiten in Linien im Speicherzellenbereich aufgereiht. Jede Speicherzelleneinheit besteht aus einer Vielzahl von in Reihe geschalteten Speicherzellen, wobei beide Elektroden eines jeweiligen ferroelektrischen Kondensators elektrisch jeweils mit dem Source und dem Drain eines E-Typ-NMOS-Transistors verbunden sind.
  • In der Figur sind als Beispiel zwei Zelleneinheiten aus acht Speicherzellen M0–M7 und weiteren acht Speicherzellen BM0–BM7 gezeigt. Die Transistoren und die Kondensatoren in den Zellen M0–M7 sind als Tr0–Tr7 und C0–C7 bezeichnet, und die Transistoren die Kondensatoren in den Zellen BM0–BM7 als BTr0–BTr7 und BC0–BC7.
  • Die Gates der Transistoren Tr0–Tr7 und BTr0–Btr7 sind elektrisch an die Wortleitungen WLr<0>–WLr<7> angeschlossen; eine Elektrode von jeder Zelleneinheit ist elektrisch an BL<0> oder BL<1> angeschlossen; die andere Elektrode ist elektrisch an eine des Paars von komplementären Bitleitungen BL und BBL über den für eine Blockauswahl verwendeten MOS-Transistor QB0 oder QB1 angeschlossen.
  • Basierend auf einem Adressensignal wird eine der Wortleitungen WLr<0>–WLr<7> durch eine Wortleitungs-Auswahlschaltung (nicht gezeigt) ausgewählt und dann eine der Wortleitungs-Treiberspannungen V(WLr<0>)–V(WLr<7>) zugeführt.
  • Basierend auf einem Adressensignal wird die Plattenleitung PL<0> oder PL<1> durch eine Plattenleitungs-Auswahlschaltung (nicht gezeigt) ausgewählt und dann eine Plattenleitungsspannung V(PL<0>) oder V(PL<1>) zugeführt.
  • Die MOS-Transistoren QB0 und QB1 für eine Blockauswahl werden durch die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) gesteuert.
  • Die Bitleitungen BL und BBL sind elektrisch an einem Leseverstärkerbereich 10 angeschlossen. Dieser Leseverstärkerbereich hat eine Entzerrungsschaltung EQ zum Entzerren des Bitleitungspaars BL und BBL, einen Leseverstärker SA zum Verstärken der BL- und BBL-Spannungen und ein Spaltenausfallgatter CG.
  • Zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA ist ein NMOS-Transistor QS seriell in den BL- und BBL-Leitungen eingefügt. Basierend auf einem separaten Steuersignal ϕt, das an das Gate des Transistors QS angelegt wird, werden die Entzerrungsschaltung EQ und der Leseverstärker SA selektiv verbunden oder isoliert.
  • Die Entzerrungsschaltung EQ, die durch ein Entzerrungs-Steuersignal V(BEQL) gesteuert wird, hat NMOS-Tansistoren QN, von welchen jeder jeweils elektrisch zwischen der Erdungsspannungsleitung, wo eine Bitleitungs-Vorladespannung VSS angelegt ist, und der Bitleitung BL und BBL angeschlossen ist, und einen zwischen den Bitleitung BL und BBL eingefügten NMOS-Transistor QE.
  • Der Leseverstärker SA besteht aus einem NMOS-Teil, der elektrisch an das Bitleitungspaar BL und BBL bei einem Paar von Leseknoten angeschlossen ist und durch ein Leseverstärker-Aktivierungssignal V(SEN) bezüglich seines aktiven/inaktiven Zustands gesteuert wird, und einem PMOS-Teil, der elektrisch an das Bitleitungspaar BL und BBL bei einem Paar von Leseknoten angeschlossen ist und durch ein Leseverstärker-Aktivierungssignal V(BSEP) bezüglich seines aktiven/inaktiven Zustands gesteuert wird.
  • Der NMOS-Teil, von welchem Drains elektrisch an das Bitleitungspaar BL und BBL angeschlossen sind, wie in herkömmlichen Fällen, besteht aus zwei NMOS-Transistoren, von welchen Gates elektrisch an das Bitleitungspaar BL und BBL angeschlossen sind, und einem NMOS-Transistor, von welchem ein Gate das Leseverstärker-Aktivierungssignal V(SEN) empfängt, und gemeinsam zwischen den Sourceanschlüssen der zwei NMOS-Transistoren und der Seite niedrigerer ("L") Spannung VSS des Leseverstärkers eingefügt ist.
  • Der PMOS-Teil, von welchem Drains elektrisch an das Bitleitungspaar BL und BBL angeschlossen sind, wie in herkömmlichen Fällen, besteht aus zwei PMOS-Transistoren, von welchen Gates elektrisch an das Bitleitungspaar BL und BBL angeschlossen sind und einem PMOS-Transistor, von welchem ein Gate das Leseverstärker-Aktivierungssignal V(BSEP) empfängt, und gemeinsam zwischen den Sourceanschlüssen der zwei NMOS-Transistoren und der Seite höherer ("H") Spannung VCC des Leseverstärkers eingefügt ist.
  • Wie in herkömmlichen Fällen besteht das Spaltenausfallgatter CG aus NMOS-Transistoren QG, die jeweils zwischen einem Paar von Datenleitungen DQ und BDQ eingefügt sind, die durch die zwei Spalten (das Bitleitungspaar BL und BBL) gemeinsam genutzt werden. Dieses Spaltenauswahlgatter wird durch eine Spaltenauswahlleitung CSL geschaltet, die zum Auswählen eines erwünschten Bitleitungspaars BL und /BL vorbereitet ist, und transferiert Daten im Bitleitungspaar BL und BBL, nachdem die Daten durch den Leseverstärker in der entsprechenden Spalte zu dem Datenleitungspaar DQ und BDQ verstärkt sind. Dieses Spaltenauswahlgatter dient auch zum Schreiben von Daten die von außerhalb des Chips eingegeben sind, zu einem erwünschten Bitleitungspaar BL und /BL.
  • <Erstes Beispiel>
  • 2 ist ein Zeitdiagramm, das eine Reihe von Operationen in dem in 1 gezeigten ferroelektrischen Direktzugriffsspeicher vom Kettentyp zeigt, beobachtet dann, wenn sie Daten liest/schreibt oder Daten von außerhalb des Chips in einer Speicherzelle von 2T2C-Typ durch ein Einzelplattenpuls-Antriebsverfahren schreibt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0R–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 zeigt, die in 1 gezeigt sind.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<0>, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M0 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung Bl<0> (nämlich Daten "1") in die Zelle BM0 auf der BBL-Seite geschrieben wird; und das Daten "0" und Daten "1" jeweils aus den Speicherzellen M0 und BM0 gelesen werden und Daten "0" und Daten "1" von außerhalb des Chips geschrieben werden.
  • Die obige Operation wird nachfolgend detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass sie in einem schwebenden Zustand sind, um dafür bereit zu sein, Daten zu dem Bitleitungspaar BL und BBL auszulesen.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<0>) von VPP auf 0 V erniedrigt, um dazu bereit zu sein, eine Spannung an die Elektroden der Zelle M0 und BM0 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf "H" angehoben, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" auf "H" erhöht, um Daten zum Bitleitungspaar BL und BBL auszulesen. Um spezifischer zu sein, werden dann die zum Knoten BL0R des Zellentransistors Tr0 ausgelesene Ladung und die zum Knoten BBL0R des Zellentransistors BTr0 ausgelesene Ladung zu einem Paar von Leseknoten des Leseverstärkers SA durch Anheben der Spannung auf der Plattenleitung ausgelesen.
  • Als Nächstes wird das Isolations-Steuersignal ϕt von VPP auf 0 V erniedrigt, um den Isolationstransistor QS zum Isolieren des Bitleitungspaars BL und BBL zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA auszuschalten. Dann wird das Leseverstärker- Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Während der obigen Isolation wird das Spaltenauswahlsignal V(CSL) auf "H" erhöht, um die im Leseverstärker SA gespeicherten Daten zur Außenseite des Chips zu lesen und um Daten von außerhalb des Chips zum Leseverstärker SA zu schreiben.
  • Andererseits wird, wie es zuvor angegeben ist, nachdem der Isolationstransistor QS ausgeschaltet ist, das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht, um das Bitleitungspaar BL und BBL auf 0 V zu entzerren. Durch diese Operation werden Daten "0" (nämlich die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung) in die Zellen M0 und BM0 geschrieben.
  • Als Nächstes werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt und wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass sie wieder im schwebenden Zustand sind. Dann werden die durch den Leseverstärker SA zwischengespeicherten Daten in das Bitleitungspaar BL und BBL durch Erhöhen des Isolations-Steuersignals ϕt von 0 V auf VPP geschrieben, um den Isolationstransistor QS einzuschalten.
  • Dann wird, wenn die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "H" ist, die Polarisation mit einer Richtung von der Begleitung zu der Plattenleitung wieder in die Zelle M0 auf der BL-Seite geschrieben. Wenn jedoch die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "L" ist, wird damit fortgefahren, dass die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung, die die Daten war, die zum ersten Mal während des Abschaltens des Isolationstransistors QS geschrieben sind, zu schreiben wie sie ist.
  • Bei diesem Beispiel des ersten Ausführungsbeispiels der Erfindung werden die Daten in der Zelle M0 in die Polarisation mit einer Richtung von der Begleitung BL zu der Plattenleitung PL<0> (nämlich Daten "1") geändert und wird die Polarisation mit einer Richtung von der Plattenleitung PL<1> zu der Bitleitung (nämlich Daten "0") fortgesetzt in die Zelle BM0 geschrieben wie sie ist.
  • Später wird die Wortleitung WLr<0> auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Die obige Beschreibung ist eine Erklärung der Schreibzyklusoperation, wobei Daten zu einer Speicherzelle von außerhalb des Chips geschrieben werden, nachdem die Daten ausgelesen sind. Die Lese/Neuschreib-Zyklus-Operation kann auch wie nachfolgend basierend auf dem in 2 gezeigten Zeitdiagramm erklärt werden.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass sie in einem schwebenden Zustand sind, um dafür bereit zu sein, Daten zu dem Bitleitungspaar BL und BBL auszulesen.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<0>) von VPP auf 0 V erniedrigt, um dafür bereit zu sein, an beide Elektroden der Zelle M0 und BM0 ein Spannung anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf "VPP" erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" auf "H" erhöht, um Daten zu dem Bitleitungspaar BL und BBL auszulesen. Um spezifischer zu sein, werden dann die zum Knoten BL0R des Zellentransistors Tr0 und zum Knoten BBL0R des Zellentransistors BTr0 ausgelesenen Ladungen zu einem Paar von Leseknoten des Leseverstärkers SA durch Anheben der Spannung auf der Plattenleitung ausgelesen.
  • Als Nächstes wird das Isolations-Steuersignal ϕt von VPP auf 0 V erniedrigt, um den Isolationstransistor QS zum Isolieren des Bitleitungspaars BL und BBL zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA auszuschalten. Dann wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Während der obigen Isolation wird das Spaltenauswahlsignal V(CSL) auf "H" erhöht, um Daten zum Leseverstärker SA zu lesen und Daten zum Leseverstärker SA von außerhalb des Chips zu schreiben.
  • Andererseits wird, wie es zuvor angegeben ist, nachdem der Isolationstransistor QS ausgeschaltet ist, das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht, um das Bitleitungspaar BL und BBL zu 0 V zu entzerren. Durch diese Operation werden Daten "0" (nämlich die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung) in die Zellen M0 und BM0 geschrieben.
  • Als Nächstes werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt und wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass sie wieder im schwebenden Zustand sind. Dann werden die durch den Leseverstärker SA zwischengespeicherten Daten in das Bitleitungspaar BL und BBL durch Erhöhen des Isolations-Steuersignals ϕt von 0 V auf VPP zum Einschalten des Isolationstransistors QS geschrieben.
  • Dann wird, wenn die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "H" ist, die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung wieder in die Zelle M0 auf der BL-Seite geschrieben. Wenn jedoch die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "L" ist, wird die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung, die den Daten entsprach, die zum ersten Mal während des Abschaltens des Transistors QS geschrieben sind, fortgesetzt geschrieben wie sie ist.
  • Bei diesem Beispiel des ersten Ausführungsbeispiels der Erfindung werden die Daten in der Zelle M0 in die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung (nämlich Daten "0") geändert, und wird die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung PL<1> (nämlich Daten "1") fortgesetzt in die Zelle BM0 geschrieben wie sie ist.
  • Später wird die Wortleitung WLr<0> auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Der obige Lesezyklus und der obige Schreibzyklus haben denselben Antriebsmode des Entzerrungs-Steuersignals V(BEQL) und die Lesezykluszeit T(R) und die Schreibzykluszeit T(R/W) sind gleich zueinander.
  • Bei dem ferroelektrischen Direktzugriffsspeicher vom Kettentyp beim ersten Beispiel der vorliegenden Erfindung ist der Transistor zur Isolation QS zwischen dem Zellenfeld und dem Leseverstärker SA eingefügt und ist die Entzerrungsschaltung EQ zum Entzerren des Bitleitungspaars BL und BBL auf die Erdungsspannung mit einer spezifischen Zeitgabe zwischen dem obigen Isolationstransistor QS und dem Zellenfeld eingefügt. Als Ergebnis ist es möglich, die Störung zu ändern, auf die zuvor Bezug genommen ist.
  • Spezifischer wird der Isolationstransistor QS ausgeschaltet, um durch den Leseverstärker SA zwischengespeicherte Daten zu schützen, und wird dann die Entzerrungsschaltung EQ eingeschaltet, um Daten "0" in die Zelle zu schreiben. Als Nächstes wird die Plattenleitung auf 0 V erniedrigt und wird der Isolationstransistor QS eingeschaltet, nachdem die Entzerrungsschaltung EQ ausgeschaltet ist. Dann werden die durch den Leseverstärker SA zwischengespeicherten oder von außerhalb des Chips eingegebenen Daten in die Zelle geschrieben. Da Daten geschrieben werden, während die Plattenleitungsspannung auf 0 V erniedrigt worden ist, werden sowohl die Plattenleitungsspannung als auch die Bitleitungsspannung nicht gleichzeitig 0 V.
  • Somit werden die Spannungen an den Knoten BL0R–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 die in 1 gezeigt sind, nicht erhöht, oder werden die Sourcespannungen der Zellentransistoren Tr0–Tr7 und BTr0–BTr7 nicht erhöht, oder werden die Zellentransistoren nicht ausgeschaltet, und zwar aufgrund des Vorspannungseffekts in der Leiterplatte. Als Ergebnis wird die Störung nicht verursacht, welche ein Phänomen ist, dass sich die akkumulierte Ladung einer Polarisation aufgrund einer Vorspannung erniedrigt, die an den Elektroden des Zellentransfergatters erscheint.
  • Ebenso gibt es bei dem ferroelektrischen Direktzugriffsspeicher vom Kettentyp beim ersten Beispiel der vorliegenden Erfindung deshalb, weil die Leseverstärkung durchgeführt wird, nachdem der Isolationstransistor QS ausgeschaltet ist, einen sekundären Vorteil, dass das Ungleichgewicht bezüglich einer Kapazität in den Zellenkondensatoren vom Leseverstärker SA isoliert wird. Ein weiterer sekundärer Vorteil besteht darin, dass die große parasitäre Kapazität CB in den Bitleitungen auch vom Leseverstärker SA isoliert wird und die Leseoperation mit einer hohen Geschwindigkeit durchgeführt wird.
  • Beim obigen ersten Beispiel der vorliegenden Erfindung ist eine Reihe von Lese/Schreib-Operationen in Zellen vom 2T2C-Typ gezeigt. Jedoch können die Lese/Schreib-Operationen selbst in 1T1C-Typ-Zellen auf einfache Weise durch Auswählen einer Zelle und durch Vergleichen der von dieser Zelle zur Bitleitung ausgelesenen Spannung mit einer separat erzeugten Referenzspannung (beispielsweise einer aus einer Referenzzelle zur Gegenstück-Bitleitung, die komplementär zur obigen Bitleitung ist, ausgelesenen Spannung) durchgeführt werden.
  • <Zweites Beispiel>
  • Dieses Beispiel unterscheidet sich vom Ersten dadurch, dass das Verfahren zum Antreiben des Entzerrungs-Steuersignals V(BEQL) im Lesezyklus unterschiedlich von demjenigen im Schreibzyklus ist und jeder Zyklus unabhängig optimiert werden kann.
  • Bei dem Beispiel ist die Operation eines Schreibzyklus dieselbe wie diejenige, die in 2 gezeigt ist, wie sie zuvor angegeben ist, wird aber die Operation eines Lesezyklus wie folgt durchgeführt.
  • 3 ist ein Zeitdiagramm, das eine Reihe von Lesezyklusoperationen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp in 1 zeigt, die beobachtet werden, wenn er Daten von/zu einer Speicherzelle vom 2T2C-Typ durch das Einzelplattenpuls-Antriebsverfahren liest/erneut schreibt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BLR0–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der in 1 gezeigten Zellentransistoren BTr0–BTr7 zeigt.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<0>, wie in dem Fall des ersten Beispiels, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M0 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung PL<1> (nämlich Daten "1") in die Zelle BM0 auf der BBL-Seite geschrieben wird; und dass Daten "0" und Daten "1" jeweils aus den Speicherzellen M0 und BM0 gelesen und dann zurückgeschrieben werden.
  • Die obige Operation wird nachfolgend unter Bezugnahme auf 3 erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass sie in einem schwebenden Zustand sind, um dazu bereit zu sein, Daten zum Bitleitungspaar BL und BBL auszulesen.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<0>) von VPP auf 0 V erniedrigt, um dazu bereit zu sein, sie an beide Elektroden der Zelle M0 und BM0 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf "VPP" erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" auf "H" erhöht, um Daten zum Bitleitungspaar BL und BBL auszulesen. Zu diesem Zeitpunkt werden dann die zum Knoten BL0R des Zellentransistors Tr0 ausgelesene Ladung und die zum Knoten BBL0R des Zellentransistors BTr0 ausgelesene Ladung zu einem Paar von Leseknoten des Leseverstärkers SA ausgelesen.
  • Als Nächstes wird das Isolations-Steuersignal ϕt von VPP auf 0 V erniedrigt, um den Isolationstransistor QS auszuschalten, um das Bitleitungspaars BL und BBL zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA zu isolieren. Dann wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Während der obigen Isolation wird das Spaltenauswahlsignal V(CSL) erhöht, um die im Leseverstärker SA gespeicherten Daten zur Außenseite des Chips zu lesen.
  • Beim ersten Beispiel wird, nachdem der Isolationstransistor QS ausgeschaltet ist, das Bitleitungspaar BL und BBL auf 0 V entzerrt, um Daten "0" (nämlich die Polarisation mit einer Richtung von der Plattenleitung zur Bitleitung) in beide Zellen M0 und BM0 zu schreiben. Jedoch sollte es hier beachtet werden, dass das Bitleitungspaar BL und BBL nicht auf 0 V entzerrt wird, um Operationen beim zweiten Beispiel zu beschleunigen.
  • Wenn das Bitleitungspaar BL und BLL nicht auf 0 V entzerrt wird, bleibt die Spannung in der Bitleitung, wo die Daten auf der "L"-Seite ausgelesen sind, nahe 0 V, aber nicht exakt bei 0 V. Bei diesem Schritt werden Daten "0" nicht perfekt geschrieben. Jedoch veranlasst es kein Problem, weil die Spannung beim Ausschalten zu ihrer ursprünglichen Position (der y-Schnittstelle der Polarisationsachse) auf der Hystereseschleife des Zellenkondensators zurückkehrt.
  • Als Nächstes werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt und werden die durch den Leseverstärker SA zwischengespeicherten Daten in das Bitleitungspaar BL und BBL durch Erhöhen des Isolations-Steuersignals ϕt von 0 V auf VPP zum Einschalten des Isolationstransistor QS geschrieben.
  • Dann wird, wenn die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "H" ist, die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung wieder in die Zelle M0 auf der BL-Seite geschrieben. Wenn jedoch die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "L" ist, wird die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung, welche den Daten entsprach, die zum ersten Mal geschrieben sind, fortgesetzt in die Zelle M0 auf der BL-Seite geschrieben.
  • Das bedeutet bei diesem Beispiel, dass die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf "H" erhöht werden, während die Spannungen des Bitleitungspaars BL und BBL nahe 0 V sind, um Daten "0" in die Zelle M0 und BM0 zu schreiben, und dann die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt werden, und Daten "1" vom Leseverstärker SA zu der Zelle BM0 zu schreiben.
  • Später wird die Wortleitung WLr<0> auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Daher findet beim zweiten Beispiel, wie im Fall des ersten Beispiels, deshalb, weil sowohl eine Plattenleitungsspannung als auch eine Bitleitungsspannung nicht gleichzeitig "H" werden, eine solche Störung nicht auf, auf die beim ersten Beispiel der herkömmlichen Operation Bezug genommen wurde. Ebenso gibt es deshalb, weil die Leseverstärkung durchgeführt wird, nachdem der Isolationstransistor QS ausgeschaltet ist, einen sekundären Vorteil, dass das Ungleichgewicht bezüglich einer Kapazität in den Zellenkondensatoren vom Leseverstärker SA isoliert wird. Die große parasitäre Kapazität CB in den Bitleitungen wird auch vom Leseverstärker SA isoliert und die Leseoperation kann mit einer hohen Geschwindigkeit durchgeführt werden.
  • Dieses zweite Beispiel unterscheidet sich vom Ersten in Bezug auf das Verfahren zum Entzerren des Bitleitungspaars BL und BBL während der Operation eines Lesezyklus. Das bedeutet, dass bei dem Lese-(und Schreib-)Zyklus beim ersten Beispiel das Entzerrungs-Steuersignal V(BEQL) erhöht und erniedrigt werden muss, während der Isolationstransistor QS ausgeschaltet ist. Jedoch kann im Lesezyklus beim zweiten Beispiel das Entzerrungs-Steuersignal V(BEQL) niedrig gelassen werden, während der Isolationstransistor QS ausgeschaltet ist. Als Ergebnis ist es beim zweiten Beispiel möglich, den Lesezyklus und den Schreibzyklus unabhängig zu optimieren, um die Lesezykluszeit T(R) kürzer als die Schreibzykluszeit T(R/W) zu machen.
  • Beim obigen zweiten Beispiel der vorliegenden Erfindung ist eine Reihe von Lese/Schreib-Operationen in Zellen vom 2T2C-Typ gezeigt. Jedoch können die Lese/Schreib-Operationen selbst in Zellen vom 1T1C-Typ auf einfache Weise durch Auswählen einer Zelle und durch Vergleichen der von dieser Zelle zur Bitleitung ausgelesenen Spannung mit einer separat erzeugten Referenzspannung (beispielsweise einer von einer Referenzzelle zu der Gegenstück-Bitleitung, die komplementär zur obigen Bitleitung ist, ausgelesenen Spannung) durchgeführt werden.
  • <Drittes Beispiel>
  • Dieses Beispiel unterscheidet sich vom ersten und vom zweiten Beispiel diesbezüglich, dass es das Doppelplattenpuls-Antriebsverfahren anstelle des Einzelplattenpuls-Antriebsverfahren verwendet.
  • 4 ist ein Zeitdiagramm, das eine Reihe von Operationen des ferroelektrischen Direktzugriffsspeicher vom Kettentyp in 1 zeigt, beobachtet dann, wenn er Daten liest und Daten von außerhalb des Chips zu einer Speicherzelle vom 2T2C-Typ schreibt, und zwar durch das Doppelplattenpuls-Antriebsverfahren, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0R–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 zeigt, die in 1 gezeigt sind.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<0>, wie im Fall des ersten Beispiels, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M0 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung PL<1> (nämlich Daten "1") in die Zelle BM0 auf der BBL-Seite geschrieben wird; und dass Daten "0" und Daten "1" jeweils aus den Speicherzellen M0 und BM0 gelesen werden und dann Daten "1" und Daten "0" von außerhalb des Chips geschrieben werden.
  • Die obige Operation wird nachfolgend unter Bezugnahme auf 4 detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um es zu veranlassen, dass es in einem schwebenden Zustand ist, um dazu bereit zu sein, Daten zu lesen.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<0>) von VPP auf 0 V erniedrigt, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zelle M0 und BM0 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf VPP erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" zu "H" zu "L" mit Pulsen angetrieben, um die Differenz bezüglich einer Polarisation als Daten zu dem Bitleitungspaar BL und BBL auszulesen. Zu dieser Zeit werden dann die zum Knoten BL0R des Zellentransistors Tr0 ausgelesene Ladung und die zum Knoten BBL0R des Zellentransistors BTr0 ausgelesene Ladung zu einem Paar von Leseknoten des Leseverstärkers SA ausgelesen.
  • Als Nächstes wird das Isolations-Steuersignal ϕt von VPP auf 0 V erniedrigt, um den Isolationstransistor QS auszuschalten, um das Bitleitungspaars BL und BBL zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA zu isolieren. Dann wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Während der obigen Isolation wird das Spaltenauswahlsignal V(CSL) auf "H" erhöht, um die im Leseverstärker SA gespeicherten Daten zur Außenseite des Chips zu lesen und um Daten von außerhalb des Chips in den Leseverstärker SA zu schreiben.
  • Andererseits wird, wie es zuvor angegeben ist, nachdem der Isolationstransistor QS ausgeschaltet ist, das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht, um das Bitleitungspaar BL und BBL auf 0 V zu entzerren. Während dieser Entzerrung werden Daten "0" (nämlich die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung) in beide Zellen M0 und BM0 durch Antreiben der Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" zu "H" zu "L" mit Pulsen geschrieben.
  • Als Nächstes werden, nachdem das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt ist, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass es wieder im schwebenden Zustand ist, die durch den Leseverstärker SA zwischengespeicherten Daten durch Erhöhen des Isolations-Steuersignals ϕt von 0 V auf VPP zum Einschalten des Isolationstransistors QS in das Bitleitungspaar BL und BBL geschrieben.
  • Dann wird, wenn die Spannung auf der BBL-Seite im Leseverstärkerbereich 10 "H" ist, die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung wieder in die Zelle BM0 auf der BBL-Seite geschrieben. Da jedoch die Spannung auf der BBL-Seite im Leseverstärkerbereich 10 "L" ist, wird die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung, die den Daten entsprach, die zum ersten Mal während des Abschaltens des Transistors QS geschrieben sind, fortgesetzt geschrieben, wie sie ist. Andererseits wird deshalb, weil die Spannung auf der BL-Seite im Leseverstärkerbereich 10 aufgrund des Schreibens von außerhalb des Chips "H" ist, die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung in die Zelle M0 auf der BL-Seite geschrieben.
  • Das bedeutet, dass bei diesem Beispiel die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) erhöht werden, während die Spannungen des Bitleitungspaars BL und BBL auf 0 V entzerrt werden, um Daten "0" in die Zelle M0 und BM0 zu schreiben, und Daten "1" und Daten "0" werden jeweils in die Zellen M0 und BM0 vom Leseverstärker SA geschrieben, während die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt sind.
  • Später wird die Wortleitung WLr<0> auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Daher findet beim dritten Beispiel, wie im Fall des ersten Beispiels, da sowohl die Plattenleitungsspannung als auch die Bitleitungsspannung nicht gleichzeitig "H" werden, eine solche Störung nicht statt, auf die beim zweiten Beispiel der herkömmlichen Operation Bezug genommen wurde. Ebenso gibt es deshalb, weil die Leseverstärkung durchgeführt wird, nachdem der Isolationstransistor QS ausgeschaltet ist, einen sekundären Vorteil, dass das Ungleichgewicht bezüglich einer Kapazität in den Zellenkondensatoren vom Leseverstärker SA isoliert wird. Ebenso wird die große parasitäre Kapazität CB in den Bitleitungen vom Leseverstärker SA isoliert und kann die Leseoperation mit hoher Geschwindigkeit durchgeführt werden.
  • Beim obigen dritten Beispiel der vorliegenden Erfindung ist eine Reihe von Lese/Schreib-Operationen in Zellen vom 2T2C-Typ gezeigt. Jedoch können selbst in Zellen vom 1T1C-Typ die Lese/Schreib-Operationen auf einfache Weise durch Auswählen einer Zelle und durch Vergleichen der aus dieser Zelle zur Bitleitung ausgelesenen Spannung mit einer separat erzeugten Referenzspannung (beispielsweise einer aus einer Referenzzelle zu der Gegenstück-Bitleitung, die komplementär zur obigen Bitleitung ist, ausgelesenen Spannung) durchgeführt werden.
  • <Viertes Beispiel>
  • Verglichen mit dem dritten Beispiel, bei welchem die Wortleitung WLr<0>, ausgewählt wurde, um die Zelle M0 und BM0 auszuwählen, und das Doppelplattenpuls-Antriebsverfahren für Lese/Schreib-Operationen verwendet wurde, wird bei diesem vierten Ausführungsbeispiel die Wortleitung WLr<7> ausgewählt, um die Zellen M7 und BM7 auszuwählen, und wird das Doppelplattenpuls-Antriebsverfahren verwendet.
  • 5 ist ein Zeitdiagramm, das eine Reihe von Operationen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp in 1 zeigt, beobachtet dann, wenn er Daten von/zu einer Speicherzelle vom 2T2C-Typ durch das Doppelplattenpuls-Antriebsverfahren liest/erneut schreibt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0R–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 zeigt, die in 1 gezeigt sind.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<7>, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M7 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung PL<1> (nämlich Daten "1") in die Zelle BM7 auf der BBL-Seite geschrieben wird; und dass Daten "0" und Daten „1" jeweils aus den Speicherzellen M7 und BM7 gelesen werden und sie dann zurückgeschrieben werden.
  • Die obige Operation wird nachfolgend unter Bezugnahme auf 5 detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass es in einem schwebenden Zustand ist, um dazu bereit zu sein, Daten zum Bitleitungspaar BL und BBL auszulesen.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<7>) von VPP auf 0 V erniedrigt, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zelle M7 und BM7 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf VPP erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten. Später werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) mit Pulsen von "L" zu "H" zu "L" angetrieben, um nur die Differenz bezüglich einer Polarisation als Daten zum Bitleitungspaar BL und BBL auszulesen.
  • Dann wird das Isolations-Steuersignal ϕt von VPP auf 0 V erniedrigt, um den Isolationstransistor QS auszuschalten, um das Bitleitungspaars BL und BBL zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA zu isolieren. Dann wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Während der obigen Isolation wird das Spaltenauswahlsignal V(CSL) auf "H" erhöht, um die im Leseverstärker SA gespeicherten Daten zur Außenseite des Chips auszulesen und um Daten von außerhalb des Chips zum Leseverstärker SA zu schreiben.
  • Andererseits wird, wie es zuvor angegeben ist, nachdem der Isolationstransistor QS ausgeschaltet ist, das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht, um das Bitleitungspaar BL und BBL auf 0 V zu entzerren. Während dieser Entzerrung werden Daten "0" (nämlich die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung) in beide Zellen M7 und BM7 durch Antreiben der Plattenleitungsspannungen V(PL<0>) und V(PL<1>) mit Pulsen von "L" zu "H" zu "L" geschrieben.
  • Als Nächstes werden, nachdem das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt ist, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass es wieder im schwebenden Zustand ist, die durch den Leseverstärker SA zwischengespeicherten Daten durch Erhöhen des Isolations-Steuersignals ϕt von 0 V auf VPP zum Einschalten des Isolationstransistors QS in das Bitleitungspaar BL und BBL geschrieben.
  • Dann wird, wenn die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "H" ist, die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung wieder in die Zelle M7 auf der BL-Seite geschrieben. Wenn jedoch die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "L" ist, wird die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung, die den Daten entsprach, die zum ersten Mal während des Abschaltens des Isolationstransistors QS geschrieben sind, fortgesetzt in die Zelle M7 geschrieben.
  • Das bedeutet, dass bei diesem Beispiel die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) erhöht werden, während die Spannungen des Bitleitungspaars BL und BBL auf 0 V entzerrt sind, um Daten "0" in die Zelle M7 und BM7 zu schreiben, und während die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt sind, Daten "1" vom Leseverstärker SA zur Zelle BM7 geschrieben werden.
  • Später wird die Wortleitung WLr<7> auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Daher findet beim vierten Beispiel, wie im Fall des ersten Beispiels, da sowohl die Plattenleitungsspannung als auch die Bitleitungsspannung nicht gleichzeitig "H" werden, eine solche Störung nicht statt, auf die beim dritten Beispiel der herkömmlichen Operation Bezug genommen wurde. Ebenso gibt es deshalb, weil die Leseverstärkung durchgeführt wird, nachdem der Isolationstransistor QS ausgeschaltet ist, einen sekundären Vorteil, dass das Ungleichgewicht bezüglich einer Kapazität in den Zellenkondensatoren vom Leseverstärker SA isoliert wird. Ebenso wird die große parasitäre Kapazität CB in den Bitleitungen vom Leseverstärker SA isoliert und wird die Leseoperation mit hoher Geschwindigkeit durchgeführt.
  • Beim obigen vierten Beispiel der vorliegenden Erfindung wurde eine Reihe von Lese/Schreib-Operationen in den Zellen vom 2T2C-Typ gezeigt. Jedoch kann selbst in Zellen vom 1T1C-Typ die Lese/Schreib-Operationen auf einfache Weise durch Auswählen einer Zelle und durch Vergleichen der von dieser Zelle zur Bitleitung ausgelesenen Spannung mit einer separat erzeugten Referenzspannung (beispielsweise einer von einer Referenzzelle zu der Gegenstück-Bitleitung, die komplementär zur obigen Bitleitung ist, ausgelesenen Spannung) durchgeführt werden.
  • <Fünftes Beispiel>
  • Beim ersten Beispiel wurde die Plattenleitungsspannung auf 0 V erniedrigt, wurde das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt und wurden dann Daten in das Bitleitungspaar BL und BBL geschrieben. Das fünfte Beispiel ist vom ersten Beispiel diesbezüglich unterschiedlich, dass Operationen mit einer höheren Geschwindigkeit bei diesem Beispiel durchgeführt werden können, indem ein Schreiben von Daten in das Bitleitungspaar BL und BBL begonnen wird, bevor die Plattenleitungsspannung vollständig auf 0 V abfällt.
  • 6 ist ein Zeitdiagramm, das eine Reihe von Operationen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp in 1 zeigt, beobachtet dann, wenn er Daten liest oder Daten von außerhalb des Chips in eine Speicherzelle vom 2T2C-Typ durch das Einzelplattenpuls-Antriebsverfahren schreibt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0R–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 zeigt, die in 1 gezeigt sind.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<0>, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M0 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung PL<1> (nämlich Daten "1") in die Zelle BM0 auf der BBL-Seite geschrieben wird; und dass Daten "0" aus den Speicherzellen M0 gelesen werden und Daten "1" von außerhalb des Chips geschrieben werden.
  • Die obige Operation wird nachfolgend unter Bezugnahme auf 6 detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um es zu veranlassen, dass es in einem schwebenden Zustand ist, um dazu bereit zu sein, Daten zu dem Bitleitungspaar BL und BBL auszulesen.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<0>) von VPP auf 0 V erniedrigt, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zelle M0 und BM0 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf VPP erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" auf "H" erhöht, um Daten zum Bitleitungspaar BL und BBL auszulesen. Um spezifischer zu sein, werden die zum Knoten BL0R des Zellentransistors Tr0 ausgelesene Ladung und die zum Knoten BBL0R des Zellentransistors BTr0 ausgelesene Ladung dann zu einem Paar von Leseknoten des Leseverstärkers SA durch Anheben der Spannung auf der Plattenleitung ausgelesen.
  • Als Nächstes wird das Isolations-Steuersignal ϕt von VPP auf 0 V erniedrigt, um den Isolationstransistor QS auszuschalten, um das Bitleitungspaars BL und BBL zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA zu isolieren. Dann wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Während der obigen Isolation wird das Spaltenauswahlsignal V(CSL) auf "H" erhöht, um die im Leseverstärker SA gespeicherten Daten zur Außenseite des Chips zu lesen und um Daten von außerhalb des Chips zum Leseverstärker SA zu schreiben.
  • Andererseits wird, wie es zuvor angegeben ist, nachdem der Isolationstransistor QS ausgeschaltet ist, das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht, um das Bitleitungspaar BL und BBL auf 0 V zu entzerren. Durch diese Operation werden Daten "0" (nämlich die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung) in die Zellen M0 und BM0 geschrieben.
  • Als Nächstes werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt und wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass es wieder im schwebenden Zustand ist. Dann werden die durch den Leseverstärker SA zwischengespeicherten Daten in das Bitleitungspaar BL und BBL durch Erhöhen des Isolations-Steuersignals ϕt von 0 V auf VPP zum Einschalten des Isolationstransistor QS geschrieben.
  • Dann wird, wenn die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "H" ist, die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung wieder in die Zelle M0 auf der BL-Seite geschrieben. Wenn jedoch die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "L" ist, wird die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung, die den Daten entsprach, die zum ersten Mal während des Abschaltens des Transistors QS geschrieben sind, fortgesetzt geschrieben, wie sie ist.
  • Bei diesem Beispiel des ersten Ausführungsbeispiels der Erfindung werden die Daten in der Zelle M0 in die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung PL<1> (nämlich Daten "1") geändert, und wird die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung (nämlich Daten "0") fortgesetzt in die Zelle BM0 beschrieben, wie sie ist.
  • Später werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von "H" auf "L" erniedrigt, um die Blockauswahltransistoren QB0 und QB1 auszuschalten. Als Nächstes wird die Wortleitung WLr<0> auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Dieses fünfte Beispiel stellt, wie es der Fall beim ersten Beispiel ist, eine Verbesserung diesbezüglich zur Verfügung, dass eine Störung reduziert wird. Ein sekundärer Effekt besteht darin, dass das Ungleichgewicht bezüglich einer Kapazität in den Zellenkondensatoren vom Leseverstärker SA isoliert wird. Weiterhin wird deshalb, weil die parasitäre Kapazität CB in den Bitleitungen auch vom Leseverstärker SA isoliert wird, die Leseoperation mit einer hohen Geschwindigkeit durchgeführt.
  • Ebenso ist das fünfte Beispiel durch einen derartigen Vorteil charakterisiert, dass Operationen mit einer höheren Geschwindigkeit als beim ersten Beispiel durchgeführt werden können, weil das Schreiben der durch den Leseverstärker SA zwischengespeicherten Daten zum Bitleitungspaar BL und BBL beginnt, bevor die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) 0 V vollständig erreichen.
  • Beim obigen fünften Beispiel der vorliegenden Erfindung ist eine Reihe von Lese/Schreib-Operationen in Zellen vom 2T2C-Typ gezeigt. Jedoch können selbst in Zellen vom 1T1C-Typ die Lese/Schreib-Operationen auf einfache Weise durch Auswählen einer Zelle und durch Vergleichen der von dieser Zelle zur Bitleitung ausgelesenen Spannung mit einer separat erzeugten Referenzspannung (wie beispielsweise einer von einer Referenzzelle zu der Gegenstück-Bitleitung, die komplementär zu der obigen Bitleitung ist, ausgelesenen Spannung) durchgeführt werden.
  • <Sechstes Beispiel>
  • Dieses Beispiel beschreibt Operationen für den Fall, in welchem der "L"-Pegel des Isolations-Steuersignals ϕt einen Wert hat, der unterschiedlich von demjenigen in den Lese/Schreib-Zyklen beim ersten Beispiel ist.
  • 7 ist ein Zeitdiagramm, das eine Reihe von Lesezyklusoperationen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp in 1 zeigt, beobachtet dann, wenn er Daten in eine Speicherzelle vom 2T2C-Typ durch das Einzelplattenpuls-Antriebsverfahren liest/erneut schreibt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0R–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 zeigt, die in 1 gezeigt sind.
  • 8 ist ein Zeitdiagramm, das eine Reihe von Operationen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp in 1 zeigt, beobachtet dann, wenn er Daten liest und Daten von außerhalb des Chips zu einer Speicherzelle vom 2T2C-Typ durch das Einzelplattenpuls-Antriebsverfahren schreibt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0R–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 zeigt, die in 1 gezeigt sind.
  • Zuerst werden unter Bezugnahme auf 7 die Operationen während eines Lesezyklus spezifisch erklärt. Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<0>, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M0 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung PL<1> (nämlich Daten "1") in die Zelle BM0 auf der BBL-Seite geschrieben wird; und dass Daten "0" aus den Speicherzellen M0 gelesen werden und dann dorthin zurückgeschrieben werden.
  • Zuerst wird, nachdem das Ausgabefreigabe-Steuersignal/OE aktiv ("L") ist und Daten dazu bereit sind, ausgesendet zu werden, das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass es in einem schwebenden Zustand ist, um dazu bereit zu sein, die Daten zum Bitleitungspaar BL und BBL auszulesen.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<0>) von VPP auf 0 V erniedrigt, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zelle M0 und BM0 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf VPP erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" auf "H" erhöht, um Daten zum Bitleitungspaar BL und BBL auszulesen. Die zum Knoten BL0R des Zellentransistors Tr0 ausgelesene Ladung und die zum Knoten BBL0R des Zellentransistors BTr0 ausgelesene Ladung werden dann zu einem Paar von Leseknoten des Leseverstärkers SA ausgelesen.
  • Dann wird das Isolations-Steuersignal ϕt von VPP auf einen spezifischen Wert erniedrigt, der niedriger als VPP ist (in diesem Fall VCC). Dann wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Während das Isolations-Steuersignal ϕt auf VCC erniedrigt ist, wird das Spalten-Auswahlsignal V(CSL) auf erhöht, um im Leseverstärker SA gespeicherte Daten zur Außenseite des Chips zu lesen.
  • Es sollte beachtet werden, dass, obwohl beim sechsten Ausführungsbeispiel das Isolations-Steuersignal ϕt von VPP auf 0 V erniedrigt wurde und dann der Isolationstransistor QS vollständig ausgeschaltet wurde, das Isolations-Steuersignal ϕt bei diesem Beispiel von VPP auf nur "VCC" erniedrigt wird.
  • Wenn das Isolations-Steuersignal ϕt von VPP auf VCC erniedrigt wird, werden die Spannungen bei den Knoten BBL1r–BBL7r der Zellentransistoren BTr1–BTr7 durch Anheben der Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf "H" angehoben. Als Ergebnis wird der Knoten BBL0r des Zellentransistors BTr0 durch den Leseverstärker angehoben, aber gerade auf VCC-Vth erhöht. Daher wird das Ausmaß einer Erhöhung der Knoten BBL1r–BBL7r der Zellentransistoren BTr1–BTr7 kleiner als die Zeit, zu welcher der Knoten BBL0r auf VCC angehoben wird. Als Ergebnis kann das Ausmaß einer Störung reduziert werden.
  • Als Nächstes werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt und werden die durch den Leseverstärker SA zwischengespeicherten Daten durch Zurückbringen des Isolations-Steuersignal ϕt auf VPP zum Einschalten des Isolationstransistors QS in das Bitleitungspaar BL und BBL geschrieben. Wenn die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "H" ist, wird die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung wieder in die Zelle M0 auf der BL-Seite geschrieben. Wenn jedoch die Spannung auf der BL-Seite im Leseverstärkerbereich 10 "L" ist, wird die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung, welche den Daten entsprach, die zum ersten Mal geschrieben sind, fortgesetzt in die Zelle M0 auf der BL-Seite geschrieben.
  • Das bedeutet dass bei diesem Beispiel dann, wenn die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf "H" erhöht werden, die Spannung auf der BL-Seite im Leseverstärkerbereich 10 (Daten "0") in die Zelle M0 geschrieben wird. Andererseits ist dann, wenn die Spannung auf der BBL-Seite im Leseverstärkerbereich 10 (Daten "1") in die Zelle BM0 erneut geschrieben wird, die Zeit zum Wiederherstellen der Spannung beim Knoten BBL0r zu VCC kurz und werden Operationen schneller, weil die Spannung beim Knoten BBL0r bereits VCC-Vth erreicht hat, wenn das Isolations-Steuersignal ϕt zu VPP zurückkehrt.
  • Später werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von VPP auf 0 V erniedrigt, um die Blockauswahltransistoren QB0 und QB1 auszuschalten. Als Nächstes wird die Wortleitungsspannung V(WLr<0>) auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Das bedeutet, dass im Lesezyklus beim sechsten Beispiel die Spannung beim Knoten BBL0r des Zellentransistors BTr0 gesteuert wird, um sich auf genau VCC-Vth zu erhöhen. Ebenso wird das Isolations-Steuersignal ϕt auf VCC zurückgebracht, um die Spannung beim Knoten BBL0r auf VCC zu erhöhen, nachdem die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt sind. Als Ergebnis dieser Verbesserung wird das Ausmaß einer Erhöhung der Knoten BBL1r–BBL7r der Zellentransistoren BTr1–BTr7 klein und werden Operationen mit einem geringeren Ausmaß an Störung schneller.
  • Als Nächstes werden unter Bezugnahme auf 8 die Operationen während eines Schreibzyklus spezifisch erklärt. Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<0>, wird angenommen, dass die Polarisation einer Richtung von Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M0 auf BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BL zu der Plattenleitung PL<1> (nämlich Daten "1") in die Zelle BM0 auf der BBL-Seite geschrieben wird; und das Daten "0" und Daten "1" jeweils aus den Speicherzellen M0 und BM0 gelesen werden und Daten "0" und Daten "1" von außerhalb des Chips geschrieben werden.
  • In diesem Schreibzyklus werden Daten ausgelesen und dann von außerhalb des Chips mit derselben Zeitgabe wie derjenigen beim erneuten Schreiben geschrieben.
  • Zuerst wird, nachdem das Schreibfreigabe-Steuersignal/WE aktiv ("L") ist und Daten dazu bereit sind, geschrieben zu werden, das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben, um zu veranlassen, dass es im schwebenden Zustand ist, um dazu bereit zu sein, die Daten zu lesen.
  • Als Nächstes wird die Wortleitungsspannung V(WLR<0>) von "H" zu "L" erniedrigt, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zelle M0 und BM0 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von "L" zu "H" erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" zu "H" erhöht, um Daten zum Bitleitungspaar BL und BBL auszulesen. Die zum Knoten BL0r des Zellentransistors Tr0 ausgelesene Ladung und die zum Knoten BBL0r des Zellentransistors BTr0 ausgelesene Ladung werden dann zu einem Paar von Leseknoten des Leseverstärkers SA ausgelesen.
  • Dann wird das Isolations-Steuersignal ϕt von VPP zu einem spezifischen Wert erniedrigt, der niedriger als VPP ist (in diesem Fall VCC). Dann wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Während das Isolations-Steuersignal ϕt auf VCC erniedrigt ist, wird das Spaltenauswahlsignal V(CSL) erhöht, um Daten von außerhalb des Chips zum Leseverstärker SA zu schreiben.
  • Wenn das Isolations-Steuersignal ϕt von VPP auf VCC erniedrigt wird, werden die Spannungen bei den Knoten BBL1r–BBL7r der Zellentransistoren BTr1–BTr7 durch das Anheben der Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf "H" angehoben. Als Ergebnis wird die Spannung beim Knoten BBL0r des Zellentransistors BTr0 durch den Leseverstärker aber auf genau VCC-Vth angehoben.
  • Daher wird das Ausmaß einer Erhöhung der Knoten BBL1r–BBL7r der Zellentransistoren BTr1–BTr7 kleiner als die Zeit, zu welcher der Knoten BBL0r auf VCC angehoben ist. Als Ergebnis kann das Ausmaß einer Störung reduziert werden.
  • Das Ausmaß einer Störung gegenüber den Zellentransistoren Tr1–Tr7 wird im Vergleich mit derjenigen gegenüber den Zellentransistoren BTr1–BTr7 weiter reduziert, und eine weitere Beschleunigung bezüglich einer Operation kann erhalten werden.
  • Während einer Leseoperation von Zellendaten bleiben die Spannungen bei den Knoten BBL1r–BBL7r der Zellentransistoren BTr1–BTr7 auf "H", wie es oben angegeben ist. Nachdem die Spannung beim Knoten BL0r einmal auf 0 V erniedrigt ist, wird sie durch den Leseverstärker nur genau bis zu VCC-Vth auf "H" angehoben. Verglichen mit dem Fall, bei welchem sie auf VCC angehoben wird, wird das Ausmaß einer Erhöhung geringer und wird auch das Ausmaß einer Störung geringer. Weiterhin wird deshalb, weil die Spannung bei BL0r VCC-Vth erreicht hat, wenn das Isolations-Steuersignal ϕt zu VPP zurückgebracht wird, die Zeit zu VCC verkürzt, und dadurch werden Operationen schnell.
  • Als Nächstes werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt und werden die durch den Leseverstärker SA zwischengespeicherten Daten über das Bitleitungspaar BL und BBL durch Zurückschalten des Isolations-Steuersignal ϕt zu VPP zum Einschalten des Isolationstransistors QS in die Zellen M0 und BM0 geschrieben.
  • Das bedeutet, dass bei diesem Beispiel dann, wenn die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf "H" erhöht werden, die Spannung auf der BBL-Seite im Leseverstärkerbereich 10 (Daten "0") in die Zelle BM0 geschrieben wird.
  • Später werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von VPP auf 0 V erniedrigt, um die Blockauswahltransistoren QB0 und QB1 auszuschalten. Als Nächstes wird die Wortleitungsspannung V(WLr<0>) auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Das bedeutet, dass beim Lesezyklus beim sechsten Beispiel die Spannung beim Knoten BBL0r des Zellentransistors BTr0 gesteuert wird, um auf gerade VCC-Vth anzusteigen. Ebenso wird das Isolations-Steuersignal ϕt auf VCC zurückgebracht, um die Spannung beim Knosten BBL0r auf VCC zu erhöhen, nachdem die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt sind. Als Ergebnis dieser Verbesserung werden das Ausmaß einer Erhöhung der Knoten BBL1r–BBL7r der Zellentransistoren BTr1–BTr7 und das Ausmaß einer Erhöhung der Knoten BL1r–BL7r der Zellentransistoren Tr1–Tr7 gering und werden die Operationen mit einem geringeren Ausmaß an Störung schneller. Insbesondere wird bei den Zellentransistoren Tr1–Tr7 das Ausmaß einer Störung merklich reduziert.
  • Somit kann das Ausmaß einer Störung beim sechsten Ausführungsbeispiel reduziert werden, wie es der Fall beim ersten und beim zweiten Beispiel ist. Weiterhin werden Operationen schneller als diejenigen beim ersten und beim zweiten Beispiel, weil die Zeit zu VCC bei BL0r oder BBL0r verkürzt wird, wenn das Isolations-Steuersignal ϕt zu VPP zurückgebracht wird.
  • Beim obigen sechsten Beispiel der vorliegenden Erfindung ist eine Reihe von Lese/Schreib-Operationen in Zellen vom 2T2C-Typ gezeigt. Jedoch können selbst in Zellen vom 1T1C-Typ die Lese/Schreib-Operationen auf einfache Weise durch Auswählen einer Zelle und durch Vergleichen der von dieser Zelle zu der Bitleitung ausgelesenen Spannung mit einer separat erzeugten Referenzspannung (beispielsweise einer von einer Referenzzeile zur Gegenstück-Bitleitung, die komplementär zur obigen Bitleitung ist, ausgelesenen Spannung) durchgeführt werden.
  • <Siebtes Beispiel>
  • Beim siebten Beispiel wurde das Isolations-Steuersignal ϕt auf einen spezifischen Wert bei etwa dem Zeitpunkt fixiert, zu welchem die Plattenleitungsspannung abfiel, während die Verstärkung durch den Leseverstärker durchgeführt wurde. Jedoch werden bei diesem Beispiel Operationen deutlich in diejenigen, die erforderlich sind, um eine Störung zu reduzieren, und die anderen aufgeteilt.
  • Unter Bezugnahme auf 7 zeigt 9 Operationen während des Lesezyklus nahezu gleich denjenigen, die beim sechsten Beispiel gezeigt sind, und die Grundoperationen sind dieselben wie diejenigen beim sechsten Beispiel. Jedoch ist die "keine Sorge"-Periode der Spannung des Isolations-Steuersignals ϕt durch schattierte Bereiche gezeigt.
  • Die Spannung des Isolations-Steuersignals ϕt kann VPP oder ein kleinerer Wert sein (bei diesem Beispiel VCC), solange ein Signal von der Speicherzelle zum Leseverstärker weitergeleitet wird. Es ist möglich, eine Zugriffzeit zu verkürzen, wenn VCC derart gesteuert wird, dass es vor und nach einer Leseverstärkung konstant ist.
  • Nachdem Daten neu in die Speicherzelle geschrieben sind, wird die Spannung des Isolations-Steuersignals ϕt von VPP auf VCC erniedrigt.
  • Unter Bezugnahme auf 8 zeigt 10 Operationen während des Lesezyklus nahezu gleich denjenigen, die beim sechsten Beispiel gezeigt sind. Die Grundoperationen sind dieselben wie diejenigen beim sechsten Beispiel. Jedoch existiert die "keine Sorge"-Periode der Spannung des Isolations-Steuersignals ϕt, wie es durch schattierte Bereiche gezeigt ist.
  • Die Spannung des Isolations-Steuersignals ϕt kann VPP oder ein kleinerer Wert sein (bei diesem Beispiel VCC), solange ein Signal von der Speicherzelle zum Leseverstärker weitergeleitet wird. Es ist möglich, eine Zugriffszeit zu verkürzen, wenn VCC derart gesteuert wird, dass es vor und nach der Leseverstärkung konstant ist.
  • Nachdem Daten neu in die Speicherzelle geschrieben sind, wird die Spannung des Isolations-Steuersignals ϕt von VPP auf VCC erniedrigt.
  • Daher stellt das siebte Beispiel eine Reduzierung einer Störung gleich derjenigen zur Verfügung, die beim sechsten Beispiel erhalten wird, und eine weitere Beschleunigung eines Zugriffs.
  • Beim obigen siebten Beispiel der vorliegenden Erfindung ist eine Reihe von Lese/Schreib-Operationen in Zellen vom 2T2C-Typ gezeigt. Jedoch können selbst bei Zellen vom 1T1C-Typ die Lese/Schreib-Operationen auf einfache Weise durch Auswählen einer Zelle und durch Vergleichen der von dieser Zelle zur Bitleitung ausgelesenen Spannung mit einer separat erzeugten Referenzspannung (beispielsweise einer von einer Referenzzelle zur Gegenstück-Bitleitung, die komplementär zur obigen Bitleitung ist, ausgelesenen Spannung) durchgeführt werden.
  • <Achtes Beispiel>
  • Bei den ersten bis siebten Beispielen wurde die Spannung des Isolations-Steuersignals ϕt geändert. Bei diesem Beispiel ist die Spannung des Isolations-Steuersignals ϕt jedoch auf einen bestimmten Wert, wie beispielsweise VPP, fixiert oder ist der Isolations-Steuertransistor QS entfernt.
  • 11 ist ein Zeitdiagramm, das eine Reihe von Operationen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp in 1 zeigt, beobachtet dann, wenn er Daten liest und dann Daten von außerhalb des Chips in die Speicherzelle vom 2T2C-Typ durch das Doppelplattenpuls-Antriebsverfahren schreibt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 zeigt, die in 1 gezeigt sind.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<7>, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M7 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BBL zu der Plattenleitung PL<1> (nämlich Daten "1") in die Zelle BM7 auf der BBL-Seite geschrieben wird; und dass Daten "0" von der Speicherzelle M7 gelesen und dann von außerhalb des Chips geschrieben werden. Die obige Operation wird nachfolgend unter Bezugnahme auf 11 detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaar BL und BBL freizugeben, um zu veranlassen, dass es in einem schwebenden Zustand ist, und werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf VPP erhöht, um die Transistoren QB0 und QB1 einzuschalten, um dazu bereit zu sein, Daten zu lesen. Die Spannung des Isolations-Steuersignals ϕt ist auf einen konstanten Wert, wie beispielsweise VPP, festgelegt.
  • Als nächstes wird die Wortleitungsspannung V(WLr<7>) von VPP auf 0 V erniedrigt, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zellen M7 und BM7 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf VPP erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten. Später werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) mit Pulsen von "L" zu "H" zu "L" angetrieben, um nur die Differenz bezüglich einer Polarisation als Daten zum Bitleitungspaar BL und BBL zu lesen.
  • Als Nächstes wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um ein Signal durch den Leseverstärker SA zu verstärken. Es sollte beachtet werden, dass die Versorgungsspannung des Leseverstärkers SA kleiner als VCC ist. Durch Erhöhen des Spaltenauswahlsignal V(CSL) auf "H" werden die Daten auf der Seite des Leseverstärker SA zur Außenseite des Chips ausgelesen und von außerhalb des Chips zum Leseverstärker SA geschrieben.
  • Später werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) mit Pulsen von "L" zu "H" zu "L" angetrieben, um Daten in die Zellen M7 und BM7 erneut zu schreiben. Nachdem die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) "L" (0 V) werden, wird die Versorgungsspannung V(SAP) des Leseverstärkers SA von der Spannung, die niedriger als VCC ist, auf VCC erhöht.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<7>) auf VPP erhöht, werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) auf 0 V erniedrigt, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Das bedeutet, dass beim achten Beispiel die Versorgungsspannung V(SAP) des Leseverstärkers SA während des "H"-Zustands der Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf unter VCC erniedrigt wird, und die Versorgungsspannung V(SAP) des Leseverstärkers SA auf VCC erhöht wird, nachdem die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V abgefallen sind.
  • Somit kann eine Störung durch Steuern der Versorgungsspannung V(SAP) des Leseverstärkers SA während der Verstärkung durch den Leseverstärker reduziert werden.
  • Beim obigen achten Beispiel der vorliegenden Erfindung ist eine Reihe von Lese/Schreib-Operationen in Zellen vom 2T2C-Typ gezeigt. Jedoch können selbst in Zellen vom 1T1C-Typ die Lese/Schreib-Operationen auf einfache Weise durch Auswählen einer Zelle und durch Vergleichen der von dieser Zelle zu der Bitleitung ausgelesenen Spannung mit einer separat erzeugten Referenzspannung (beispielsweise einer von einer Referenzzelle zur Gegenstück-Bitleitung, die komplementär zur obigen Bitleitung ist, ausgelesenen Spannung) durchgeführt werden.
  • Nun ist das erste Ausführungsbeispiel der vorliegenden Erfindung zusammengefasst worden, wie es folgt.
  • Es wird hier angenommen, dass, nachdem der Leseverstärker aktiviert ist, die Plattenleitungen durch das Doppelplattenpuls-Antriebsverfahren zum erneuten Schreiben von Daten angetrieben werden.
  • Bei der Operation eines Lesens von Daten "1" im herkömmlichen ferroelektrischen Direktzugriffsspeicher wird die Bitleitungsspannung auf die Versorgungsspannung des Leseverstärkers angehoben und dann weiterhin durch die Plattenleitung angetrieben. Als Ergebnis wird der Knoten innerhalb der Speicherzelleneinheit erhöht und wird das Transfergatter ausgeschaltet, und zwar aufgrund des Vorspannungseffekts in der Leiterplatte.
  • Da die Plattenleitungsspannung sich unter dem obigen Zustand weiter erhöht, wird das Inkrement einer Ladung, die nach dem Ausschalten des Transfergatters gegeben ist, durch die Kapazität, die zwischen der Plattenleitung und dem Zellentransfergatter existiert, gemeinsam genutzt. Als Ergebnis steigt eine Vorspannung an beiden Elektroden jedes Zellentransfergatters an, was in einer Erniedrigung bezüglich der akkumulierten Ladung einer Polarisation in jedem Zellenkondensator und bezüglich des Auftretens einer Störung resultiert.
  • Zum Lösen dieses Problems ist bei dem ferroelektrischen Direktzugriffsspeicher vom Kettentyp beim ersten Beispiel der vorliegenden Erfindung der Isolationstransistor QS zwischen den Zellenfeld und dem Leseverstärker SA eingefügt und ist die Entzerrungsschaltung EQ zum Entzerren des Bitleitungspaars BL und BBL auf die Erdungsspannung mit einer spezifischen Zeitgabe zwischen dem obigen Isolationstransistor QS und dem Zellenfeld eingefügt. Dann wird es möglich, die Störung zu verhindern.
  • Spezifischer wird der Isolationstransistor QS ausgeschaltet, um ein Auslesen von Daten zu schützen, und dann wird die Entzerrungsschaltung EQ eingeschaltet, um ein zweites Antreiben der Plattenleitung durchzuführen, um Daten "0" in die Zelle zuerst zu schreiben.
  • Als Nächstes wird die Plattenleitung auf 0 V erniedrigt und wird der Isolationstransistor QS eingeschaltet, nachdem die Entzerrungsschaltung EQ ausgeschaltet ist. Dann werden Daten, die durch den Lesverstärker SA zwischengespeichert sind oder von außerhalb des Chips eingegeben sind, in die Zelle geschrieben. Zu dieser Zeit werden dann, wenn die durch den Leseverstärker SA zwischengespeicherten Daten "1" sind, die Daten "0" in der Zelle durch "1" ersetzt.
  • Die obigen Operation erlegen kein Problem einer Störung auf, das bei dem herkömmlichen Direktzugriffspeicher vom Kettentyp beobachtet wird, weil die Plattenleitung und der Leseverstärker nicht gleichzeitig "H" werden.
  • <Zweites Ausführungsbeispiel>
  • Bei dem beim ersten Ausführungsbeispiel beschriebenen ferroelektrischen Direktzugriffsspeicher vom Kettentyp wurde der Isolationstransistor QS zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA eingefügt und wurde der Isolationstransistor QS vor einer Leseverstärkung ausgeschaltet und später eingeschaltet, nachdem die Plattenleitungsspannung auf 0 V erniedrigt wurde, um Daten in Speicherzellen zu schreiben oder erneut zu schreiben.
  • Das Folgende ist die Erklärung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem zweiten Ausführungsbeispiel, wobei die Entzerrungsschaltung EQ und der Lesverstärker SA auf unterschiedliche Weise elektrisch isoliert sind.
  • 12 ist eine schematische Darstellung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem zweiten Ausführungsbeispiel der Erfindung, und spezifischer eines Teils einer Schaltungsverbindung des Speicherzellenfelds und seiner peripheren Schaltung.
  • Die Architektur des ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem zweiten Ausführungsbeispiel ist von derjenigen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem ersten Ausführungsbeispiel unterschiedlich: der Isolationstransistor QS ist weggelassen; und der Leseverstärkerbereich 20 und die Schreibschaltung 21 haben eine Differenzarchitektur. Die anderen Teile sind dieselben wie diejenigen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem ersten Ausführungsbeispiel, und sie sind auf dieselbe Weise wie in 1 bezeichnet.
  • Das bedeutet, dass im Leseverstärkerbereich 20 das Bitleitungspaar BL und BBL elektrisch an die Entzerrungsschaltung EQ und die Steuerelektroden des Transistors zur Leseeingabe (in diesem Fall das Gate des NMOS-Transistors QA) angeschlossen ist. Der Source dieses Transistors QA ist elektrisch an die Erdungsspannung VSS angeschlossen und sein Drain an das zweite Bitleitungspaar BL2 und BBL2. Dieses zweite Bitleitungspaar BL2 und BBL2 ist elektrisch an dem Leseverstärker SA, das Spaltenauswahlgatter CG und die Bitleitungs-Vorladeschaltung PR angeschlossen.
  • Der Unterschied gegenüber dem ersten Ausführungsbeispiel besteht in einer Schreibschaltung 21, die zwischen dem zweiten Bitleitungspaar BL2 und BBL2 und dem vorgenannten Bitleitungspaar BL und BBL eingefügt ist.
  • Die Bitleitungs-Vorladeschaltung PR hat NMOS-Transistoren (QP), von welchen jeder zwischen der Bitleitungs-Vorladeleitung, an welche eine Bitleitungs-Vorladespannung VPR angelegt ist, und der zweiten Bitleitung BL2 und zwischen der Bitleitungs-Vorladeleitung und der zweiten Vorladeleitung BBL2 eingefügt ist. Diese NMOS-Transistoren werden durch ein Bitleitungs-Vorladesteuersignal V(BLPR) gesteuert.
  • Die Schreibschaltung 21 besteht aus NMOS-Transistoren (QW), von welchen jeder zwischen der Bitleitung BL und der zweiten Bitleitung BL2 und zwischen der Bitleitung BBL und der zweiten Bitleitung BBL2 eingefügt ist. Die QW-Transistoren sind diejenigen zum Schreiben von Daten und werden durch ein Schreibsteuersignal V(SCHREIBEN) gesteuert.
  • Die Operation des ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem zweiten Ausführungsbeispiel ist von derjenigen des ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem ersten Ausführungsbeispiel wie folgt unterschiedlich. Das zweite Bitleitungspaar BL2 und BBL2 wird durch die Bitleitungs-Vorladeschaltung PR auf die feste Spannung VPR vorgeladen, und die zum Bitleitungspaar BL und BBL aus der ausgewählten Zelle ausgelesenen Spannungen werden direkt bei den Gates der Transistoren (QA) empfangen. Nachdem sie durch den Leseverstärker SA, der elektrisch an das zweite Bitleitungspaar BL2 und BBL2 angeschlossen ist, verstärkt sind, wird die Schreibschaltung 21 eingeschaltet, um das Bitleitungspaar BL und BBL und das zweite Bitleitungspaar BL2 und BBL2 zu verbinden, und dann werden die ausgelesenen Spannungen zurück in die ausgewählte Zelle geschrieben.
  • 13 ist ein Zeitdiagramm, das eine Reihe von Operationen des ferroelektrischen Direktzugriffspeichers vom Kettentyp in 12 gemäß dem zweiten Ausführungsbeispiel zeigt, beobachtet dann, wenn er Daten liest und Daten von außerhalb des Chips in eine Speicherzelle vom 2T2C-Typ durch das Einzelplattenpuls-Antriebsverfahren schreibt, und eine Spannungswellenfigur, die detaillierte Änderungen bezüglich einer Spannung bei den Knoten BL0R–BL7R der Zellentransistoren Tr0–Tr7 und den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 zeigt, die in 12 gezeigt sind.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<7>, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M7 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BBL zu der Plattenleitung PL<1> (nämlich Daten "1") in die Zelle BM7 auf der BBL-Seite geschrieben wird; und dass Daten "0" aus der Speicherzelle M7 gelesen werden.
  • Die obige Operation wird nachfolgend unter Bezugnahme auf 13 detailliert erklärt.
  • Zuerst wird das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL auf 0 V freizugeben, um zu veranlassen, dass es in einem schwebenden Zustand ist, um dazu bereit zu sein, Daten zum Bitleitungspaar BL und BBL auszulesen. Ebenso wird das Bitleitungs-Vorladesteuersignal V(BLPR) auf "L" erniedrigt, um die Vorladung des Bitleitungspaars BL2 und BBL2 freizugeben, um dazu bereit zu sein, die zum Bitleitungspaar BL und BBL ausgelesenen Daten automatisch zum Leseverstärker SA weiterzuleiten.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<7>) von VPP auf 0 V erniedrigt, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zellen M7 und BM7 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von 0 V auf VPP erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" auf "H" erhöht, um Daten zum Bitleitungspaar BL und BBL auszulesen.
  • Unter dem obigen Zustand ist das Schreibsteuersignal V(SCHREIBEN) 0 V und ist der Lesverstärker SA noch von den Zellenfeldern isoliert. Während dieses Zustands wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt und wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht, um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen.
  • Während der obigen Isolation wird das Spaltenauswahlsignal V(CSL) auf "H" erhöht und werden auf der Seite des Leseverstärker SA gespeicherte Daten zur Außenseite des Chips gelesen.
  • Andererseits wird nahezu zur selben Zeit wie die obige Lesverstärkung das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht, um das Bitleitungspaar BL2 und BBL2 auf 0 V zu entzerren. Dann werden deshalb, weil das Bitleitungspaar BL und BBL auf 0 V ist und die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) "H" sind, Daten "0" (nämlich die Polarisation mit einer Richtung von der Plattenleitung zur Bitleitung) in die Zellen M7 und BM7 geschrieben.
  • Als Nächstes wird die Plattenleitungsspannung V(PL<0>) und V(PL<1>) auf 0 V erniedrigt und wird auch das Entzerrungs-Steuersignal V(BEQL) auf "L" erniedrigt, um die Entzerrung des Bitleitungspaars BL und BBL freizugeben und um zu veranlassen, dass das Bitleitungspaar BL2 wieder in einem schwebenden Zustand ist. Später wird das Schreibsteuersignal V(SCHREIBEN) auf "H" erhöht, um die im Leseverstärker SA zwischengespeicherten Daten in das Bitleitungspaar BL und BBL zu schreiben.
  • Wenn die Spannung auf der BL2-Seite im Leseverstärkerbereich 20 "H" ist, wird die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung wieder in die Zelle M7 auf der BL-Seite geschrieben. Wenn jedoch die Spannung auf der BL2-Seite im Leseverstärkerbereich 20 "L" ist, wird die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung, die den Daten entsprach, die zum ersten Mal geschrieben sind, fortgesetzt in die Zelle M7 geschrieben.
  • Das bedeutet, dass bei diesem Beispiel dann, wenn die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) erhöht sind, während das Bitleitungspaar BL und BBL auf 0 V entzerrt sind, Daten "0" in die Zellen M7 und BM7 geschrieben werden. Später, während die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf 0 V erniedrigt sind, Daten "1" in die Zelle BM7 von dem Leseverstärker SA geschrieben.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<0>) auf VPP erhöht, werden die Leseverstärker-Aktivierungssignale V(SEN) und V(BSEP) deaktiviert und wird das Entzerrungs-Steuersignal V(BEQL) auf "H" erhöht.
  • Daher findet beim neunten Beispiel deshalb, weil sowohl die Plattenleitungsspannung als auch die Bitleitungsspannung nicht gleichzeitig "H" werden, eine solche Störung nicht statt, auf die beim dritten Beispiel der herkömmlichen Operation Bezug genommen wurde.
  • Ebenso gibt es einen sekundären Vorteil, dass deshalb, weil die zu dem Bitleitungspaar ausgelesenen Daten beim Gate des Transistors QA empfangen werden, ein Ungleichgewicht bezüglich einer Kapazität in den Zellenkondensatoren, wenn es irgendeines gibt, von dem Leseverstärker SA isoliert wird. Die große parasitäre Kapazität CB in den Bitleitungen wird auch vom Leseverstärker SA isoliert und die Leseoperation wird mit einer hohen Geschwindigkeit durchgeführt.
  • Der ferroelektrische Direktzugriffsspeicher vom Kettentyp gemäß dem zweiten Ausführungsbeispiel hat im Vergleich mit demjenigen gemäß dem ersten Ausführungsbeispiel eine komplexere Struktur bezüglich des Leseverstärkerbereichs 20 (ein benötigter Musterbereich wird groß). Jedoch ist bei diesem Beispiel ein Vergleich mit dem vierten Beispiel eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem ersten Ausführungsbeispiel die Taktungsoperation des Isolationstransistors QS, um ihn auszuschalten, durch das Isolations-Steuersignal ϕt während des Pulsantriebs der Plattenleitung und der Leseverstärkung nicht erforderlich. Als Ergebnis ist eine zugehörige Beschleunigung einer Operation möglich.
  • <Drittes Ausführungsbeispiel>
  • Der ferroelektrische Direktzugriffsspeicher gemäß dem dritten Ausführungsbeispiel hat den herkömmlichen Typ von Speicherzellen, wie es in 14 gezeigt ist. Im Vergleich mit dem herkömmlichen ferroelektrischen Direktzugriffsspeicher hat er nahezu dieselbe Struktur, außer das ein NMOS-Transistor QS seriell zwischen einer Entzerrungsschaltung EQ und einem Leseverstärker SA jeweils in der Bitleitung BL und BBL eingefügt ist.
  • <Zehntes Beispiel>
  • 14 ist eine schematische Darstellung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers vom Kettentyp gemäß dem zehnten Beispiel, und spezifischer eines Teils einer Schaltungsverbindung des Speicherzellenfelds und seiner peripheren Schaltung.
  • 14 zeigt Linien von Speicherzellen, von welchen jede aus einem Zellentransistor und einem ferroelektrischen Kondensator besteht, die im Speicherzellenfeldbereich in Reihe geschaltet sind. Bei diesem Ausführungsbeispiel sind zwei Speicherzellen M0 und BM0 als Beispiele gezeigt, und sind die Transistoren in diesen Speicherzellen M0 und BM0 als Tr0 und BTr0 bezeichnet, und die Kondensatoren als C0 und BC0. Eine der Elektroden von jedem Kondensator C0 und BC0 ist jeweils elektrisch an die Plattenleitung PL<0> und PL<B0> angeschlossen; das Gate jedes Transistors Tr0 und BTr0 ist elektrisch an die Wortleitung WLr<0> und WLr<B0> angeschlossen; und die andere Elektrode jedes Transistors Tr0 und BTr0 ist elektrisch an die Bitleitung BL und ihre komplementäre Bitleitung BBL angeschlossen.
  • Weiterhin sind eine Entzerrungsschaltung EQ, ein Leseverstärker SA vom Flip-Flop-Typ und ein Spaltenauswahlgatter CG elektrisch an das Bitleitungspaar BL und BBL angeschlossen. In jeder Bitleitung BL und BBL ist ein Isolationstransistor QS seriell zwischen der Entzerrungsschaltung EQ und dem Leseverstärker SA eingefügt.
  • Die obige Entzerrungsschaltung wird durch ein Entzerrungs-Steuersignal V(BEQL) gesteuert, der Leseverstärker SA durch Leseverstärker-Steuersignale V(SEN) und V(BSEP), das Spaltenauswahlgatter CG durch ein Spaltenauswahlsignal V(CSL) und der Isolations-Steuertransistor QS durch ein Isolations-Steuersignal ϕt.
  • 15 ist ein Zeitdiagramm, das zeigt, wie der ferroelektrische Direktzugriffsspeicher vom Kettentyp mit Zellen vom 2T2C-Typ in 14 arbeitet, wenn er die Wortleitungen WLr<0> und WLr<B0> auswählt, um die Zelle M0 und BM0 auszuwählen, Daten "1" aus der Zelle M0 liest und Daten "0" aus der Zelle BM0, und dann die Daten durch das Einzelplattenpuls-Antriebsverfahren dorthin zurückschreibt.
  • Die obige Operation wird nachfolgend unter Bezugnahme auf 15 detailliert erklärt. Es wird angenommen, dass die Polarisation mit einer Richtung von der Bitleitung zu der Plattenleitung (Daten "1") in die Zelle M0 geschrieben wird und die Polarisation mit einer Richtung von der Plattenleitung zu der Bitleitung (Daten "0") in die Zelle BM0 geschrieben wird.
  • Zuerst wird die Entzerrung der Bitleitungen BL und BBL durch Reduzieren des Entzerrungs-Steuersignals V(BEQL) freigegeben, um dazu bereit zu sein, Daten zu lesen. Als Nächstes werden die Wortleitungen WLr<0> und WLr<B0> durch Anheben der Wortleitungsspannungen V(WLr<0>) und V(WLr<B0>) von 0 V auf VPP ausgewählt. Dann werden die Ladungen einer Polarisation in den Speicherzellen M0 und BM0 zum Bitleitungspaar BL und BBL durch Anheben der Plattenleitungsspannung V(PL<0>) und V(PL<B0>) von 0 V auf V(PLPW) ausgelesen.
  • Als Nächstes wird das Isolations-Steuersignal ϕt von VPP auf 0 V erniedrigt, um den Isolations-Transistor QS auszuschalten. Das Leseverstärker-Aktivierungssignal V(SEN) wird erhöht und das Leseverstärker-Aktivierungssignal V(BSEP) wird erniedrigt, um eine Leseverstärkung durchzuführen. Dann wird das Spaltenauswahlsignal V(CSL) erhöht, um das Spaltenauswahlgatter CG einzuschalten, um Daten zur Außenseite des Chips auszulesen.
  • Als Nächstes wird das Entzerrungs-Steuersignal V(BEQL) erhöht, um die Entzerrungsschaltung EQ einzuschalten, und werden Daten "0" in die Zellen M0 und BM0 durch Entzerren des Bitleitungspaars BL und BBL auf 0 V geschrieben.
  • Als Nächstes werden die Plattenleitungsspannungen V(PL<0>) und V(PL<B0>) auf 0 V erniedrigt und werden die durch den Leseverstärker SA zwischengespeicherten Daten durch Zurückschalten des Isolations-Steuersignals ϕt von "L" auf "H", um den Isolationstransistor QS wieder einzuschalten, erneut in die Zellen M0 und BM0 geschrieben.
  • Wenn die Leseverstärkung von Daten "1", die aus der Zelle M0 ausgelesen werden, während die Plattenleitungsspannungen V(PL<0>) und V(PL<B0>) V(PLPW) werden, wird der Isolationstransistor QS ausgeschaltet und wird die Kapazitätskopplung zwischen der Bitleitung BL und der Plattenleitung PL<0> verhindert. Daher wird die Plattenleitungsspannung V(PL<0>) nicht auf eine Spannung höher als V(PLPW) erhöht.
  • Später wird veranlasst, dass die Wortleitung WL<0> und WL<B0> nicht selektiv ist, indem die Wortleitungs-Steuerspannungen V(WLr<0>) und V(WLr<B0>) von VPP auf 0 V reduziert werden. Schließlich wird das Leseverstärker-Aktivierungssignal V(SEN) erniedrigt und wird das Leseverstärkersignal V(BSEP) erhöht, um den Leseverstärker SA zu deaktivieren.
  • Es ist möglich, die Spannung am Gate des NMOS-Transistors QS zur Isolation zu steuern, wie es bei dem ersten, dem zweiten und den fünften bis achten Beispielen für das erste Ausführungsbeispiel gezeigt ist.
  • <Viertes Ausführungsbeispiel>
  • 16 ist eine schematische Beschreibung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung.
  • Dieser ferroelektrische Direktzugriffsspeicher hat nahezu die Selbe Architektur wie diejenige des herkömmlichen ferroelektrische Direktzugriffsspeichers, außer den folgenden Punkten:
    • (1) Jede Speicherzelle MC ist aus einem ferroelektrischen Kondensator gebildet, der elektrisch in Reihe zu einem NMOS-Transistor vom intrinsischen Typ (I-Typ) geschaltet ist, von welchem ein Schwellenwert 0 V oder nahe 0 V ist;
    • (2) die Wortleitungsspannung wird durch das NWL- oder das BSG-Verfahren auf die Versorgungsspannung VCC erhöht; und
    • (3) die Entzerrungsspannung VBLP für das Bitleitungspaar wird gesteuert, um ein Wert zu sein, der höher als 0 V ist, wenn das BSG-Verfahren verwendet wird.
  • Im Speicherzellenbereich in 16 sind Speicherzellen, von welchen jede aus dem ferroelektrischen Kondensator gebildet ist, der elektrisch in Reihe zu dem MOS-Transistor Qi vom I-Typ geschaltet ist, von welchem ein Schwellenwert 0 V oder nahe 0 V ist, in Linien aufgereiht. In jeder Zelle MC in einer Reihe im Speicherzellenbereich ist ein Knoten (auf der entgegengesetzten Seite zum Kondensator) der Elektroden des Transistors Qi elektrisch mit der Bitleitung BL oder ihrer komplementären Leitung BBL verbunden.
  • Das Gate des Transistors Qi in jeder Zelle MC in einer Linie ist elektrisch mit der Wortleitung WL<i> verbunden (WL<0>–WL<7> sind als Beispiele gezeigt). Die Plattenelektrode (auf der entgegengesetzten Seite zum Transistor) des Zellenkondensators C in der Zelle MC in einer Linie ist elektrisch an die Plattenleitung PL<i> angeschlossen (PL<0>–PL<7> sind als Beispiele gezeigt). Die Plattenleitung PL<i> ist nahezu parallel zur Wortleitung WL<i> angeordnet.
  • Die Wortleitungs-Erhöhungsspannung wird angelegt, um eine oder zwei (ein Paar) der Wortleitungen WL<i> basierend auf dem von einer Wortleitungs-Auswahlschaltung (nicht gezeigt) gesendeten Adressensignal auszuwählen. Ebenso wird die Plattenleitungs-Erhöhungsspannung angelegt, um eine oder zwei der Plattenleitungen PL<i> basierend auf dem von einer Plattenleitungs-Auswahlschaltung (nicht gezeigt) gesendeten Adressensignal auszuwählen.
  • EQ ist die Entzerrungsschaltung zum Entzerren des Bitleitungspaars BL und BBL; SA der Leseverstärker; und CG das Spaltenauswahlgatter, die konfiguriert sind wie in 1.
  • <Elftes Beispiel>
  • 17 ist ein Zeitdiagramm, das eine Reihe von auf NWL-basierenden Pseudo-SRAM-Operationen des in 16 gezeigten ferroelektrischen Direktzugriffsspeichers zeigt. Der ferroelektrische Direktzugriffsspeicher mit den Zellen vom 2T2C-Typ liest Daten und schreibt Daten von außerhalb des Chips durch das Doppelplattenpuls-Antriebsverfahren.
  • Wenn ein Strom eingeschaltet wird, erhöht sich die Versorgungsspannung VCC nach und nach. Dann arbeitet eine Einschalt-Erfassungsschaltung (nicht gezeigt) und wird ein Erfassungspuls V (Erfassung) erzeugt. In Reaktion auf diesen Puls werden alle Wortleitungen auf eine negative Spannung VPP vorgespannt. Dann wird das Entzerrungs-Steuersignal V(BEQL) "H" und wird das Bitleitungspaar BL und BBL entzerrt.
  • Nach einem Freigeben der Entzerrung werden die Adressen der Zeile und der Spalte durch Erniedrigen des Zeilenadressenhinweissignals/RAS und durch Erhöhen des Spaltenadressenhinweissignals CAS zwischengespeichert.
  • Die Spannungen der Wortleitung WL<0> und WL<1>, die basierend auf der Zeilenadresse ausgewählt sind, werden von 0 V auf VCC erhöht, um die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) mit Pulsen anzutreiben. Das Spaltenauswahlgatter CG wird durch die Verstärkung mit dem Leseverstärker SA eingeschaltet und das Spaltenauswahlsignal V(CSL) wird aktiviert, um Daten zur Außenseite des Chips auszulesen. Die Daten werden durch Antreiben der Plattenleitungsspannungen V(PL<0>) und V(PL<1>) mit Pulsen neu geschrieben.
  • Später werden die Spannungen der ausgewählten Wortleitung erniedrigt, um das Bitleitungspaar BL und BBL wieder zu entzerren, um eine Operation zu beenden.
  • Wie es oben angegeben ist, wird durch die Kombination aus der Verwendung des NWL-Verfahrens und des Transistors Qi vom I-Typ die Spannung, auf welche die Wortleitungen erhöht werden, von dem herkömmlichen Pegel VPP (= VCC + Vth oder ein höherer Wert) auf VCC erniedrigt. Als Ergebnis ist es möglich, die TDDB-(zeitabhängiger dielektrischer Durchbruch)-Charakteristik des Zellentransistors Qi zu verbessern.
  • <Zwölftes Beispiel>
  • 18 ist ein Zeitdiagramm, dass eine Reihe von Pseudo-SRAM-Operationen des in 16 gezeigten ferroelektrischen Direktzugriffsspeichers zeigt. Der ferroelektrische Direktzugriffsspeicher unter Verwendung von Zellen vom 2T2C-Typ und des BSG-Verfahrens liest Daten und schreibt Daten von außerhalb des Chips durch das Doppelplattenpuls-Antriebsverfahren.
  • Wenn der Strom eingeschaltet wird, erhöht sich die Versorgungsspannung VCC nach und nach. Dann arbeitet eine Einschalt-Erfassungsschaltung (nicht gezeigt) und wird ein Erfassungspuls V (Erfassung) erzeugt. In Reaktion auf diesen Puls wird die Entzerrungsspannung VBLP des Bitleitungspaars auf VOFF eingestellt. Unter diesem Zustand wird das Entzerrungs-Steuersignal V(BEQL) "H" und wird das Bitleitungspaar BL und BBL auf VOFF entzerrt. Nach einem Freigeben der Entzerrung wird /RAS erniedrigt und wird CAS erhöht, um die Adressen der Zeile und der Spalte zwischenzuspeichern.
  • Die Spannungen der Wortleitung WL<0> und WL<1>, die basierend auf der Zeilenadresse ausgewählt sind, werden von 0 V auf VCC erhöht, um die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) mit Pulsen anzutreiben. Nach der Verstärkung mit dem Leseverstärker SA und der Auswahl der Spaltenauswahlleitung V(CSL) werden Daten zur Außenseite des Chips ausgelesen und werden die Daten durch Antreiben der Plattenleitungsspannungen V(PL<0>) und V(PL<1>) mit Pulsen zurückgeschrieben.
  • Später werden die Spannungen einer ausgewählten Wortleitung erniedrigt, um das Bitleitungspaar BL und BBL wieder zu entzerren, um eine Operation zu beenden.
  • Es sollte hier beachtet werden, dass die Wortleitungsspannung nicht auf VPP (= VCC + Vth oder einen höheren Wert) erhöht wird, sondern von 0 V auf VCC.
  • Wie es oben angegeben ist, wird durch die Kombination der Verwendung des BSG-Verfahrens und des I-Typ-Transistors Qi die Spannung, auf welche die Wortleitungen erhöht werden, vom herkömmlichen Pegel VPP auf VCC erniedrigt. Als Ergebnis ist es möglich, die TDDB-(einen zeitabhängigen dielektrischen Durchbruch)-Charakteristik des Zellentransistors Qi zu verbessern.
  • <Fünftes Ausführungsbeispiel>
  • Beim vierten Ausführungsbeispiel wurde bei dem ferroelektrischen Direktzugriffsspeicher mit einem Feld von Speicherzellen, von welchen jede aus einem Zellentransistor bestand, der in Reihe zu einem ferroelektrischen Kondensator geschaltet ist, der I-Typ-Zellentransistor Qi zusammen mit dem NWL-Verfahren oder dem BSG-Verfahren verwendet. Dann wurde die Spannung, auf welche die Wortleitungen erhöht wurden, vom herkömmlichen Pegel VPP auf VCC erniedrigt und wurde die TDDB-(zeitabhängiger dielektrischer Durchbruch)-Charakteristik des Zellentransistors Qi verbessert.
  • Beim fünften Ausführungsbeispiel für einen ferroelektrischen Direktzugriffsspeicher vom Kettentyp wird das NWL-Verfahren oder das BSG-Verfahren verwendet und kann der I-Typ-Zellentransistor verwendet werden, ohne die Worterhöhungsspannung unter VPP (= VCC + Vth oder einen höheren Wert) zu erniedrigen. Dann wird der Vorspannungseffekt in der Leiterplatte reduziert und wird auch das Ausmaß einer Störung (einer Entwicklung eines elektrischen Felds, das eine Polarisation in nicht ausgewählten Zellen dämpft) reduziert.
  • 19 ist eine schematische Beschreibung eines Teils der elektrischen Schaltung eines ferroelektrischen Direktzugriffsspeichers gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung und zeigt spezifischer einen Teil eines Zellenfelds vom 2T2C-Typ und seiner peripheren Schaltung.
  • Dieser in 19 gezeigte ferroelektrische Direktzugriffspeicher hat nahezu dieselbe Architektur wie diejenige des in 29 gezeigten ferroelektrischen Direktzugriffsspeichers, außer den folgenden Punkten:
    • (1) die Zellentransistoren Tr0–Tr7 und BTr0–BTr07 sind die I-Typ-Tansistoren, von jedem von welchen ein Schwellenwert 0 V oder nahe 0 V ist; und
    • (2) das NWL-Verfahren oder BSG-Verfahren wird verwendet.
  • Die Elemente in 19 sind auf dieselbe Weise wie in 29 bezeichnet.
  • <Dreizehntes Beispiel>
  • 20 ist ein Zeitdiagramm, das eine Reihe von Operationen des in 19 gezeigten ferroelektrischen Direktzugriffsspeichers zeigt. Dieser ferroelektrische Direktzugriffsspeicher unter Verwendung von Zellen vom 2T2C-Typ und des NWL-Verfahrens liest Daten und schreibt Daten von außerhalb des Chips durch das Doppelplattenpuls-Antriebsverfahren.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<7>, wird angenommen, dass die Polarisation mit einer Richtung von Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in der Zelle M7 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BBL zu der Plattenleitung PL<1> (nämlich Daten "1") in der Zelle BM7 auf der BBL-Seite geschrieben werden; und dass Daten "0" und Daten "1" jeweils aus den Speicherzellen M7 und BM7 gelesen werden und dann dorthin zurückgeschrieben werden.
  • 21 zeigt detaillierte Änderungen bezüglich einer Spannung bei den Knoten BBL0r–BBL7r der in 19 gezeigten Zellentransistoren BTr0–BTr7.
  • Die obige Operation wird nachfolgend unter Bezugnahme auf 20 und 21 erklärt.
  • Wenn ein Strom eingeschaltet wird, erhöht sich die Versorgungsspannung VCC nach und nach. Dann arbeitet eine Einschalt-Erfassungsschaltung (nicht gezeigt) und wird ein Erfassungspuls V(Erfassung) erzeugt. In Reaktion auf diesen Puls werden alle Wortleitungen auf VPP erhöht und wird das Entzerrungs-Steuersignal V(BEQL) "H", um das Bitleitungspaar BL und BBL zu entzerren. Nach einem Freigeben der Entzerrung wird /RAS erniedrigt und wird CAS erhöht, um die Adressen der Zeile und der Spalte zwischenzuspeichern.
  • Als nächstes wird die Wortleitungsspannung V(WLr<7>) auf negativen Wert VBB erniedrigt, um eine Wortleitung WLr<7> auszuwählen, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zellen M7 und BM7 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von "L" auf "H" erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" zu "H" zu "L" mit Pulsen angetrieben, um die Differenz bezüglich einer Polarisation als Daten zum Bitleitungspaar BL und BBL auszulesen.
  • Wenn die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf "L" erniedrigt werden, wird das Leseverstärker-Aktivierungssignal V(SEN) erhöht und wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt, um den Leseverstärker SA zu aktivieren und um eine Leseverstärkung mit dem Leseverstärker SA durchzuführen. Das Spaltenauswahlgatter CG wird eingeschaltet, und Daten werden zur Außenseite des Chips gesendet, indem das Spaltenauswahlsignal V(CSL) auf "H" erhöht wird.
  • Später werden die Plattenleitungsspannung V(PL<0>) und V(PL<1>) mit Pulsen wieder von "L" zu "H" zu "L" angetrieben, um die durch den Leseverstärker SA erneut zum Bitleitungspaar BL und BBL zu schreiben. Wenn die Plattenleitungsspannung "H" wird, werden deshalb, weil die in der Zelle BM7 gespeicherten Polarisationsdaten eine Richtung vom Leseverstärker zur Plattenleitung haben (nämlich Daten "1"), die Spannungen beim Knoten BBL0R–BBL7R erhöht, wie es in 21 gezeigt, und zwar als Ergebnis einer vergleichenden Verstärkung durch den Leseverstärker SA und das Anheben der Plattenleitungsspannung. Dann erscheinen Spannungsdifferenzen über:
    Knoten BBL7R und Knoten BBL6R;
    Knoten BBL6R und Knoten BBL5R;
    Knoten BBL5R und Knoten BBL4R;
    Knoten BBL4R und Knoten BBL3R;
    Knoten BBL3R und Knoten BBL2R;
    Knoten BBL2R und Knoten BBL1R.
  • Diese Spannungsdifferenzen entstehen, weil die Knoten BBL1R–BBL7R auf einen Wert erhöht werden, der höher als die Versorgungsspannung des Leseverstärkers SA ist, und die Zellentransistoren BTr0–BTr7 aufgrund eines Anstiegs bezüglich ihres Schwellenpegels ausschalten, was durch den Vorspannungseffekt in der Leiterplatte verursacht wird.
  • Zu diesem Zeitpunkt arbeitet dann, wenn die Richtung einer Polarisation in der nicht ausgewählten Zelle BM6 vom Leseverstärker zur Plattenleitung ist (nämlich Daten "1"), ein elektrisches Feld zum Dämpfen dieser Polarisation.
  • Jedoch wird, wie es durch einen Vergleich mit dem dritten Beispiel der unter Bezug auf 32 beschriebenen herkömmlichen Operation angezeigt ist, der Anstieg bezüglich des Schwellenpegels aufgrund des Vorspannungseffekts in der Leiterplatte durch die Verwendung der I-Typ-Zellentransistoren BTr0–BTr7 reduziert. Als Ergebnis wird es weniger wahrscheinlich, dass die Transistoren ausschalten, und dann wird eine Störung reduziert.
  • <Vierzehntes Beispiel>
  • 22 ist ein Zeitdiagramm, das eine Reihe von Operationen des in 19 gezeigten ferroelektrischen Direktzugriffsspeichers vom Kettentyp zeigt. Der ferroelektrische Direktzugriffsspeicher unter Verwendung von Zellen vom 2T2C-Typ und des BSG-Verfahrens liest Daten und schreibt Daten neu durch das Doppelplattenpuls-Antriebsverfahren.
  • Wenn eine Wortleitung ausgewählt wird, wie beispielsweise WLr<7>, wird angenommen, dass die Polarisation mit einer Richtung von der Plattenleitung PL<0> zu der Bitleitung BL (nämlich Daten "0") in die Zelle M7 auf der BL-Seite geschrieben wird und die Polarisation mit einer Richtung von der Bitleitung BBL zu der Plattenleitung PL<1> (nämlich Daten "1") in der Zelle BM7 auf der BBL-Seite geschrieben werden; und dass Daten "1" und Daten "0" jeweils aus den Speicherzellen BM7 und M7 gelesen werden und dann Daten "0" und Daten "1" von außerhalb des Chips dorthin zurückgeschrieben werden.
  • 23 zeigt detaillierte Änderungen bezüglich einer Spannung bei den Knoten BBL0r–BBL7r der Zellentransistoren BTr0–BTr7 in 19 während Operationen, die in 22 gezeigt sind.
  • Die obige Operation wird nachfolgend unter Bezugnahme auf 22 und 24 detailliert erklärt.
  • Wenn ein Strom eingeschaltet wird, erhöht sich die Versorgungsspannung VCC nach und nach. Dann arbeitet eine Einschalt-Erfassungsschaltung (nicht gezeigt) und wird ein Erfassungspuls V(Erfassung) erzeugt. In Reaktion auf diesen Puls werden alle Wortleitungen auf VPP erhöht und wird die Entzerrung VBLP des Bitleitungspaars auf VOOF eingestellt, um einen schwebenden Zustand zur Verfügung zu stellen. Unter diesem Zustand wird das Entzerrungs-Steuersignal V(BEQL) "H" und wird das Bitleitungspaar BL und BBL auf VOFF entzerrt. Nach einem Freigeben der Entzerrung wird /RAS erniedrigt und wird CAS erhöht, um die Adressen der Zeile und der Spalte zwischenzuspeichern.
  • Als Nächstes wird die Wortleitungsspannung V(WLr<7>) auf 0 V erniedrigt, um dazu bereit zu sein, eine Spannung an beide Elektroden der Zellen M7 und BM7 anzulegen. Dann werden die Blockauswahlsignale V(BSr<0>) und V(BSr<1>) von "L" auf "H" erhöht, um die Blockauswahltransistoren QB0 und QB1 einzuschalten, und werden die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) von "L" zu "H" zu "L" mit Pulsen angetrieben, um die Differenz bezüglich einer Polarisation als Daten zum Bitleitungspaar BL und BBL auszulesen.
  • Wenn die Plattenleitungsspannungen V(PL<0>) und V(PL<1>) auf "L" erniedrigt werden, wird das Leseverstärker- Aktivierungssignal V(SEN) erhöht und wird das Leseverstärker-Aktivierungssignal V(BSEP) erniedrigt, um den Leseverstärker SA zu aktivieren und eine Leseverstärkung mit dem Leseverstärker SA durchzuführen.
  • Später werden die Plattenleitungsspannungen wieder mit Pulsen von "L" zu "H" zu "L" angetrieben, um die durch den Leseverstärker SA zwischengespeicherten Daten erneut in das Bitleitungspaar BL und BBL zu schreiben. Wenn die Plattenleitungsspannung "H" wird, werden deshalb, weil die in der Zelle BM7 gespeicherten Polarisationsdaten eine Richtung vom Leseverstärker zur Plattenleitung haben (nämlich Daten "1"), die Spannungen beim Knoten BBL0R–BBL7R erhöht, wie es in 23 gezeigt, und zwar als Ergebnis einer vergleichenden Verstärkung, die durch den Leseverstärker SA durchgeführt ist, und das Anheben der Plattenleitungsspannung. Dann erscheinen Spannungsdifferenzen über:
    Knoten BBL7R und Knoten BBL6R;
    Knoten BBL6R und Knoten BBL5R;
    Knoten BBL5R und Knoten BBL4R;
    Knoten BBL4R und Knoten BBL3R;
    Knoten BBL3R und Knoten BBL2R;
    Knoten BBL2R und Knoten BBL1R.
  • Diese Spannungsdifferenzen entstehen, weil die Knoten BBL1R–BBL7R auf einen Wert erhöht werden, der höher als die Versorgungsspannung ist, und die Zellentransistoren BTr0–BTr7 aufgrund eines Anstiegs bezüglich ihres Schwellenpegels ausschalten, was durch den Vorspannungseffekt in der Leiterplatte verursacht wird.
  • Zu diesem Zeitpunkt wirkt dann, wenn die Richtung einer Polarisation in der nicht ausgewählten Zelle BM6 vom Leseverstärker zur Plattenleitung ist (nämlich Daten "1"), ein elektrisches Feld zum Dämpfen dieser Polarisation.
  • Jedoch wird, wie es durch einen Vergleich mit dem dritten Beispiel der unter Bezug auf 32 beschriebenen herkömmlichen Operation angezeigt wird, der Anstieg bezüglich des Schwellenpegels aufgrund des Vorspannungseffekts in der Leiterplatte durch die Verwendung der I-Typ-Zellentransistoren BTr0–BTr7 reduziert. Als Ergebnis wird es weniger wahrscheinlich, dass die Transistoren ausschalten, und dadurch wird eine Störung reduziert.
  • Später wird das Spaltenauswahlsignal V(CSL) während der Aktivierung des Leseverstärkers SA "H" und werden Daten über das Spaltenauswahlgatter CG von außerhalb des Chips in den Leseverstärker SA geschrieben.
  • Nun ist das fünfte Ausführungsbeispiel der vorliegenden Erfindung wie folgt zusammengefasst worden.
  • Es soll angenommen werden, dass bei dem herkömmlichen ferroelektrischen Direktzugriffsspeicher vom Kettentyp, nachdem der Leseverstärker aktiviert ist, die Plattenleitungen durch das Doppelplattenpuls-Antriebsverfahren angetrieben werden, um die Daten erneut zu schreiben. Wenn Daten "1" gelesen werden, wird deshalb, weil die Spannung, die auf die Versorgungsspannung des Leseverstärkers angehoben worden ist, durch die Plattenleitung weiter erhöht wird, das Transfergatter aufgrund des Vorspannungseffekts in der Leiterplatte ausgeschaltet wird. Als Ergebnis entsteht eine Vorspannung an beiden Elektroden jeder Speicherzelle und wird die akkumulierte Ladung einer Polarisation in jeder Speicherzelle erniedrigt, um eine Störung zu verursachen.
  • Beim ferroelektrischen Direktzugriffsspeicher vom Kettentyp gemäß dem fünften Ausführungsbeispiel wird der I-Typ-Transistor, von welchem ein Schwellenpegel 0 V oder nahe 0 V ist, als das Zellentransfergatter verwendet; das NWL- oder das BSG-Verfahren wird verwendet; und VPP (VCC oder ein höherer Wert) wird als die Wortleitungsspannung zur Verfügung gestellt. Als Ergebnis der Verwendung von solchen I-Typ-Transistoren wird der Anstieg bezüglich einer Schwelle aufgrund des Vorspannungseffekts in der Leiterplatte reduziert. Dann wird es weniger wahrscheinlich, dass die Transistoren ausschalten, und somit wird eine Störung reduziert.
  • <Sechstes Ausführungsbeispiel>
  • Als nächstes wird eine Erklärung über den DRAM gemäß dem sechsten Ausführungsbeispiel zur Verfügung gestellt.
  • 24 ist eine schematische Beschreibung eines Teils der Struktur eines DRAM gemäß dem sechsten Ausführungsbeispiel der vorliegenden Erfindung und zeigt spezifischer einen Teil des Zellenfelds und seiner peripheren Schaltung.
  • Dieser DRAM ist vom herkömmlichen DRAM bei den folgenden Punkten unterschiedlich:
    • (1) Die Speicherzelle 11 ist aus einem Speicherkondensator C mit einem Gateoxidfilm als Kondensatorisolator gebildet, der elektrisch in Reihe zu dem I-Typ-MOS-Transistor Qi geschaltet ist, von welchem ein Schwellenwert 0 V oder nahe 0 V ist; und
    • (2) die Wortleitungsspannung wird auf die Versorgungsspannung VCC gemäß dem NWL- oder dem BSG-Verfahren erhöht.
  • Die übrige Architektur ist nahezu dieselbe wie diejenige des herkömmlichen DRAM.
  • Im Speicherzellenbereich in 24 ist die Speicherzelle 11, die aus einem Kondensator gebildet ist, der elektrisch in Reihe zu dem I-Typ-MOS-Transistor Qi geschaltet ist, von welchem ein Schwellenwert 0 V oder nahe 0 V ist, in Linien aufgereiht (nur eine Zelle ist in der Figur als Beispiel gezeigt).
  • Eine Vielzahl von Wortleitungen (nur eine Leitung ist in der Figur als Beispiel gezeigt) zum Auswählen der Speicherzelle 11 in dem Speicherzellenbereich und Paare der Bitleitungen BL und BBL (nur ein Paar ist in der Figur als Beispiel gezeigt) sind einander kreuzend vorgesehen.
  • Zwischen dem Bitleitungspaar BL und BBL sind eine Bitleitungs-Vorladeschaltung 31, ein Leseverstärker 16 und ein Spaltenauswahlgatter 17 eingefügt. Ein Paar von Datenleitungen DQ und BDQ ist elektrisch an das Spaltenauswahlgatter 17 angeschlossen.
  • Die obige Bitleitungs-Vorladeschaltung 31 wird durch ein Entzerrungs-Steuersignal EQL gesteuert und lädt das Bitleitungspaar BL und BBL auf die Spannung Vref vor, die durch eine Vorladungsversorgungsquellenleitung 41 zugeführt wird.
  • Der Leseverstärker 16 besteht aus einem NMOS-Leseverstärkerteil, der durch ein Leseverstärker-Steuersignal SEN gesteuert wird, und einem PMOS-Leseverstärkerteil, der durch ein Leseverstärker-Steuersignal bSEP gesteuert wird. Das Spaltenauswahlgatter 17 wird durch ein Spaltenauswahl-Steuersignal CSL gesteuert.
  • <Fünfzehntes Beispiel>
  • Als das fünfzehnte Beispiel wird eine Reihe von Operationen des in 24 gezeigten DRAM erklärt. Der DRAM, der das NWL-Verfahren verwendet, liest und schreibt Daten unter Verwendung der Versorgungsspannung VCC als seine Wortleitungs-Erhöhungsspannung.
  • Dieser DRAM ist von dem herkömmlichen DRAM, der das NWL-Verfahren verwendet, diesbezüglich unterschiedlich, dass die Versorgungsspannung VCC als seine Wortleitungs-Erhöhungsspannung verwendet wird. Die anderen Operationen sind dieselben wie diejenigen des herkömmlichen DRAM.
  • Wenn ein Strom eingeschaltet wird, erhöht sich die Versorgungsspannung VCC nach und nach. Dann arbeitet eine Einschalterfassungsschaltung (nicht gezeigt) und wird ein Erfassungspuls V erzeugt. In Reaktion auf diesen Puls werden alle Wortleitungen auf einen negativen Pegel VBB vorgespannt und wird das Entzerrungs-Steuersignal EQL "H", um das Bitleitungspaar BL und BBL zu entzerren.
  • Wenn Daten aus einer Speicherzelle gelesen werden, wird das Entzerrungs-Steuersignal EQL von "H" auf "L" erniedrigt, um die Entzerrung freizugeben, und bleibt das Bitleitungspaar BL und BBL bei einem schwebenden Zustand.
  • Als Nächstes wird ein Zeilenadressenhinweissignal (nicht gezeigt) aktiviert und wird auch ein Spaltenadressenhinweissignal (nicht gezeigt) aktiviert, um die Zeilen- und Spaltenadressen zwischenzuspeichern. Die basierend auf der Zeilenadresse ausgewählte Wortleitung WL wird von der negativen Spannung VBB auf VCC erhöht und dann werden Daten in der Speicherzelle zu der Bitleitung BL ausgelesen.
  • Später wird das Leseverstärker-Steuersignal SEN von "L" zu "H" und wird das Leseverstärker-Steuersignal bSEP von "H" zu "L". Dann wird der Leseverstärker 16 aktiviert und werden die Spannungen im Bitleitungspaar BL und BBL verstärkt.
  • Die verstärkte Ausgabe (ein Auslesen) vom Leseverstärker 16 wird erneut in die Zelle geschrieben und zu einer Pufferschaltung (nicht gezeigt) über das Datenleitungspaar DQ und BDQ ausgesendet.
  • Später wird die ausgewählte Wortleitung WL von "H" zu "L" erniedrigt, um einen Zugriff auf die Zelle zu stoppen, und wird der Leseverstärker 16 durch Schalten des Leseverstärker-Steuersignals bSEP von "L" zu "H" und des Leseverstärker-Steuersignals SEN von "H" zu "L" deaktiviert.
  • Das Entzerrungs-Steuersignal EQL wird auf "H" erhöht, um das Bitleitungspaar BL und BBL für einen Standby-Mode auf die Vorladespannung Vref einzustellen.
  • Da der DRAM beim fünfzehnten Beispiel das NWL-Verfahren verwendet (die Wortleitung wird negativ vorgespannt, während die Speicherzelle nicht ausgewählt ist), wird im Wesentlichen eine negative Spannung zwischen dem Gate und dem Source des Zellentransistors angelegt. Als Ergebnis wird eine ausreichende Trennung bzw. Grenze bzw. Ausschaltung zu dem Zellentransistor geliefert, wenn die Zelle nicht ausgewählt ist.
  • Bei dem DRAM unter Verwendung NWL-Verfahrens ist es dann, wenn NMOS-Transistoren, von welchen Schwellenwerte positiv sind, als Zellentransistoren verwendet werden, wie in dem Fall bei dem herkömmlichen DRAM, erforderlich, dass die Erhöhungsspannung der Wortleitungen VPP ist, was VCC (Versorgungsspannung) + Vth ist, oder ein höherer Pegel. Jedoch wird bei diesem Beispiel der I-Typ-Transistor verwendet, von welchem eine Schwelle 0 V und nahe 0 V ist, und somit wird die Schwelle des Zellentransistors erniedrigt. Daher ist es möglich, die Wortleitungs-Erhöhungsspannung auf die Versorgungsspannung VCC einzustellen und werden die TDDB-Charakteristiken des Zellentransistors verbessert.
  • <Sechzehntes Beispiel>
  • Beim sechzehnten Beispiel wird eine Reihe von Operationen des in 24 gezeigten DRAM erklärt. Der DRAM, der das BSG-Verfahren verwendet, liest Daten unter Verwendung der Versorgungsspannung VCC als die Wortleitungs-Erhöhungsspannung, und schreibt sie neu.
  • Dieser DRAM ist von dem herkömmlichen DRAM unter Verwendung des BSG-Verfahrens diesbezüglich unterschiedlich, dass die Versorgungsspannung VCC als seine Wortleitungs-Erhöhungsspannung verwendet wird. Die anderen Operationen sind dieselben wie diejenigen des herkömmlichen DRAM.
  • Wenn ein Strom eingeschaltet wird, erhöht sich die Versorgungsspannung VCC nach und nach. Dann arbeitet eine Einschalterfassungsschaltung (nicht gezeigt) und wird ein Erfassungspuls V(Erfassung) erzeugt. In Reaktion auf diesen Puls wird die Entzerrungsspannung des Bitleitungspaars (Vref, die von der Vorlade-Energieversorgungsspannung 41 zugeführt ist) auf einen Offsetwert eingestellt, der um VOFF höher als der Wortleitungs-"L"-Pegel ist. Unter dem obigen Zustand wird das Entzerrungs-Steuersignal EQL "H" und wird das Bitleitungspaar BL und BBL auf VOFF entzerrt.
  • Wenn Daten aus der Speicherzelle gelesen werden, wird das Entzerrungs-Steuersignal EQL von "H" zu "L" erniedrigt, um die Entzerrung freizugeben, und bleibt das Bitleitungspaar BL und BBL bei einem schwebenden Zustand.
  • Als Nächstes wird ein Zeilenadressenhinweissignal (nicht gezeigt) aktiviert und wird auch ein Spaltenadressenhinweissignal (nicht gezeigt) aktiviert, um die Zeilen- und Spaltenadressen zwischenzuspeichern. Die basierend auf der Zeilenadresse ausgewählte Wortleitung WL wird von 0 V auf VCC erhöht, und dann werden Daten in der Speicherzelle zur Bitleitung BL ausgelesen.
  • Später wird das Leseverstärker-Steuersignal SEN von "L" zu "H" und wird das Leseverstärker-Steuersignal bSEP von "H" zu "L". Dann wird der Leseverstärker 16 aktiviert und werden die Spannungen im Bitleitungspaar BL und BBL durch den Leseverstärker verstärkt.
  • Die verstärkte Ausgabe (die ausgelesen ist) vom Leseverstärker 16 wird in der Zelle erneut geschrieben und über das Datenleitungspaar DQ und BDQ zu einer Pufferschaltung (nicht gezeigt) ausgesendet.
  • Später wird die ausgewählte Wortleitung WL von "H" zu "L" erniedrigt, um einen Zugriff auf die Zelle zu stoppen, und wird der Leseverstärker 16 durch Schalten des Leseverstärker-Steuersignals bSEP von "L" zu "H" und des Leseverstärker-Steuersignals SEN von "H" zu "L" deaktiviert.
  • Das Entzerrungs-Steuersignal EQL wird auf "H" erhöht, um das Bitleitungspaar BL und BBL auf die Vorladespannung Vref (Offsetspannung VOFF) einzustellen, um in einem Standby-Mode zu sein.
  • Da der DRAM beim sechzehnten Beispiel das BSG-Verfahren verwendet (die Leseverstärkerausgabe "L", nämlich der Bitleitungspegel "L", ist um VOFF höher als der Wortleitungspegel "L"), wird im Wesentlichen eine negative Spannung zwischen dem Gate und dem Source des Zellentransistors angelegt. Als Ergebnis wird ein ausreichendes Auftrennen bzw. Ausschalten zum Zellentransistor zur Verfügung gestellt, wenn die Zelle nicht ausgewählt ist.
  • Bei dem DRAM unter Verwendung BSG-Verfahrens ist es dann, wenn NMOS-Transistoren, von welchen Schwellenwerte positiv sind, als Zellentransistoren verwendet werden, wie es der Fall bei einem herkömmlichen DRAM ist, erforderlich, dass die Erhöhungsspannung der Wortleitungen VPP ist, was VCC (Versorgungsspannung) +Vth, oder ein höherer Pegel. Jedoch wird bei diesem Beispiel der I-Typ-Transistor verwendet, von welchem eine Schwelle 0 V und nahe 0 V ist, und somit ist sein Schwellenpegel erniedrigt. Daher ist es möglich, die Wortleitungs-Erhöhungsspannung auf die Versorgungsspannung VCC einzustellen, und dann werden die TDDB-Charakteristiken des Zellentransistors verbessert.
  • Bei dem ferroelektrischen Direktzugriffsspeicher vom Kettentyp tritt insbesondere dann, wenn die Wortleitungs-Erhöhungsspannung erniedrigt wird, ein derartiges Problem auf, dass die Polarisation in der Speicherzelle sich während Lese/Schreib-Operationen erniedrigt. Jedoch kann der ferroelektrische Speicher gemäß dieser Erfindung das Ausmaß einer Störung, die das obige Problem verursacht, reduzieren.
  • Ebenso kann dann, wenn die Leseoperation durch das Einzelpulsantriebsverfahren bei einem ferroelektrischen Direktzugriffsspeicher mit Speicherzellen vom herkömmlichen Typ durchgeführt wird, die vorliegende Erfindung das Ausmaß einer Erhöhung bezüglich der Plattenleitung reduzieren, um die Zuverlässigkeit des Zellenkondensators nicht zu beeinträchtigen.
  • Die vorliegende Erfindung ermöglicht Operationen bei niedrigen Spannungen und möglicherweise bei einem niedrigen Energieverbrauch und stellt Halbleiterspeichervorrichtungen hoher Zuverlässigkeit zur Verfügung.
  • Das bedeutet, dass bei dem ferroelektrischen Speicher gemäß dem ersten Aspekt der vorliegenden Erfindung das Auftreten eines elektrischen Felds das zum Dämpfen der Polarisation in der nicht ausgewählten Zelle wirkt, nämlich einer Störung, verhindert wird, weil die Plattenleitung und der Leseverstärker nicht gleichzeitig "H" werden, wenn Daten "1" erneut geschrieben werden und Daten "1" von Außerhalb des Chips bei dem ferroelektrischen Direktzugriffsspeicher vom Kettentyp geschrieben werden.
  • Ebenso wird bei dem ferroelektrischen Speicher gemäß dem zweiten Aspekt der vorliegenden Erfindung eine Störung aufgrund der Entwicklung des elektrischen Felds, das zum Dämpfen der Polarisation in der nicht ausgewählten Zelle wirkt, verhindert, weil die Plattenleitung und der Leseverstärker nicht gleichzeitig "H" werden, wenn Daten "1" neu geschrieben werden und Daten "1" von außerhalb des Chips bei dem ferroelektrischen Direktzugriffsspeicher geschrieben werden, der ein Feld von Speicherzellen hat, von welchen jede aus einem ferroelektrischen Kondensator besteht, der in Reihe zu einem Transistor geschaltet ist.
  • Bei dem Halbleiterspeicher gemäß dem dritten Aspekt der vorliegenden Erfindung kann die Wortleitungs-Erhöhungsspannung im Halbleiterspeicher erniedrigt werden, der ein Feld von normalen Speicherzellen vom 1T1C-typ verwendet.
  • Ebenso können bei dem Halbleiterspeicher gemäß dem vierten Aspekt der vorliegenden Erfindung die TDDB-Charakteristiken des Transistors, der bei dem Zellenspeicher bei dem ferroelektrischen Direktzugriffsspeicher vom Kettentyp verwendet wird, verbessert werden.

Claims (15)

  1. Ferroelektrischer Speicher, der folgendes aufweist: eine Speicherzelleneinheit (M0–M7; BM0–BM7) mit einer Vielzahl von Speicherzellen (M0, M1, ..., M7; BM0, BM1, ..., BM7), von welchen in jeder eine der zwei Elektroden eines ferroelektrischen Kondensators (C0, C1, ..., C7; BC0, BC1, ..., BC7) elektrisch mit dem Sourceanschluss eines ersten MOS-Transistors (Tr0, Tr1, ..., Tr7; BTr0, BTr1, ..., BTr7) und die andere Elektrode mit seinem Drainanschluss verbunden ist; eine Vielzahl von Wortleitungen (WLr<0>, WLr<1>, ..., WLr<7>), von welchen jede elektrisch mit dem Gateanschluss des ersten MOS-Transistors (Tr0, Tr1, ..., Tr7; BTr0, BTr1, ..., BTr7) verbunden ist; eine Plattenleitung (PL<0>; PL<1>), die elektrisch mit einer der zwei Elektroden der Speicherzelleneinheit (M0–M7; BM0–BM7) verbunden ist; wobei eine Bitleitung (BL; BBL) eine eines Bitleitungspaars (BL, BBL) ist, die elektrisch mit der anderen Elektrode der Speicherzelleneinheit (M0–M7; BM0–BM7) über eine Blockauswahl-Umschaltvorrichtung (QB0; QB1) verbunden ist; eine Entzerrungsschaltung (EQ), die mit dem Bitleitungspaar (BL; BBL) gekoppelt ist und umschaltbar ist, um jede des Bitleitungspaars (BL; BBL) mit einer Spannung von Null zu verbinden; einen Leseverstärker (SA) zum Vergleichen und Verstärken der Spannungen eines Bitleitungspaars (BL; BBL) der Bitleitung (BL) und ihrer komplementären Bitleitung (BBL); einen zweiten MOS-Transistor (QS; QS), der zwischen der Blockauswahl-Umschaltvorrichtung (QB0; QB1) und dem Leseverstärker (SA) eingefügt ist; und eine Steuereinrichtung, die zum Bereitstellen von Steuersignalen zum Ausschalten des zweiten MOS-Transistors (QS; QS) und zum Einschalten der Entzerrungsschaltung (EQ) und zum Absenken der Plattenleitung auf null Volt und zum Einschalten des zweiten MOS-Transistors (QS; QS), nachdem die Entzerrungsschaltung (EQ) ausgeschaltet ist, arbeitet; wobei der ferroelektrische Speicher dadurch gekennzeichnet ist, dass er eine Einrichtung aufweist, die minimale Spannung (VPP1), die an dem Gateanschluss des zweiten MOS-Transistors (QS; QS) erscheint, wenn die Plattenleitungsspannung angehoben worden ist und der Leseverstärker (SA) eine vergleichende Verstärkung durchführt, immer kleiner als die maximale Spannung (VPP2) zu halten, die an dem Gateanschluss des zweiten MOS-Transistors (QS; QS) erscheint, wenn die Plattenleitungsspannung erniedrigt worden ist und der Leseverstärker (SA) eine vergleichende Verstärkung durchführt.
  2. Ferroelektrischer Speicher nach Anspruch 1, der weiterhin dadurch gekennzeichnet ist, dass er eine Einrichtung aufweist, um die minimale Spannung, die an dem Gateanschluss des zweiten MOS-Transistors (QS; QS) erscheint, wenn die Plattenleitungsspannung angehoben worden ist und der Leseverstärker (SA) eine vergleichende Verstärkung durchführt, immer kleiner als die maximale Spannung (VPP3) zu halten, die an dem Gateanschluss des zweiten MOS-Transistors (QS; QS) erscheint, wenn die Plattenleitungsspannung angehoben worden ist und auch der Leseverstärker (SA) keine vergleichende Verstärkung durchführt.
  3. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass VPP2 nicht kleiner als die Summe der maximalen Amplitude einer Spannung auf der Bitleitung (BL; BBL) und der Schwellenspannung des zweiten MOS-Transistors (QS; QS) ist.
  4. Ferroelektrischer Speicher nach Anspruch 3, dadurch gekennzeichnet, dass VPP2 gleich VPP ist, was der Wert ist, auf welchem die Wortleitung elektrisch angehoben ist.
  5. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass VPP1 nicht größer als die Summe der maximalen Amplitude einer Spannung auf der Bitleitung (BL; BBL) und der Schwellenspannung des zweiten MOS-Transistors (QS; QS) ist.
  6. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass VPP1 gleich der maximalen Amplitude einer Spannung auf der Bitleitung (BL; BBL) oder von VCC ist, was eine Versorgungsspannung ist, die von außerhalb des Speichers zugeführt wird.
  7. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass VPP1 gleich 0 V ist.
  8. Ferroelektrischer Speicher nach Anspruch 2, dadurch gekennzeichnet, dass VPP3 nicht kleiner als die Summe der maximalen Amplitude einer Spannung auf der Bitleitung (BL; BBL) und der Schwellenspannung des zweiten MOS-Transistors (QS; QS) ist.
  9. Ferroelektrischer Speicher nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Entzerrungsschaltung (EQ) zwischen dem zweiten MOS-Transitor (QS; QS) und den Speicherzellen hinzufügt ist und das Bitleitungspaar (BL; BBL) auf 0 V mit einer spezifischen Zeitgabe entzerrt.
  10. Ferroelektrischer Speicher nach Anspruch 9, dadurch gekennzeichnet, dass die Entzerrungsschaltung (EQ) derart gesteuert wird, dass sie in einem Zustand eingeschaltet wird, in welchem der Gateanschluss des zweiten MOS-Transistors auf 0 V steht, um eine Polarisierung mit einer Richtung von der Plattenleitung zu dem Leseverstärker in der Speicherzelle neu zu schreiben.
  11. Ferroelektrischer Speicher nach Anspruch 9, dadurch gekennzeichnet, dass die Entzerrungsschaltung (EQ) derart gesteuert wird, dass sie nur dann eingeschaltet wird, wenn der Leseverstärker (SA) inaktiv bleibt.
  12. Ferroelektrischer Speicher nach Anspruch 9, dadurch gekennzeichnet, dass die Entzerrungsschaltung (EQ) derart gesteuert wird, dass sie in einem Zustand eingeschaltet wird, in welchem der Gateanschluss des zweiten MOS-Transistors auf 0 V steht, wenn Daten aus einer ausgewählten Speicherzelle gelesen werden und dann Daten von außerhalb des Chips geschrieben werden, und die Entzerrungsschaltung (EQ) derart gesteuert wird, dass sie nur in einem Zustand eingeschaltet wird, in welchem der Leseverstärker (SA) inaktiv bleibt, wenn Daten aus einer ausgewählten Speicherzelle gelesen werden und dann neu geschrieben werden.
  13. Ferroelektrischer Speicher nach Anspruch 12, dadurch gekennzeichnet, dass die Zykluszeit für die Leseoperationen, die im Anspruch 11 beschrieben sind, kürzer als diejenige für die Schreiboperationen ist, die im Anspruch 10 beschrieben sind.
  14. Ferroelektrischer Speicher nach Anspruch 10, dadurch gekennzeichnet, dass die Entzerrungsschaltung (EQ) derart gesteuert wird, dass sie in einem Zustand eingeschaltet wird, in welchem der Gateanschluss des zweiten MOS-Transistors auf 0 V steht, wenn Daten aus einer ausgewählten Speicherzelle gelesen werden und dann neu geschrieben werden, und wenn Daten aus einer ausgewählten Speicherzelle gelesen werden und dann Daten von außerhalb des Chips geschrieben werden.
  15. Ferroelektrischer Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er weiterhin folgendes aufweist: ein Paar von dritten Transistoren (QA; QA), von welchen jeder die Spannung des Bitleitungspaars (BL; BBL) bei jeder Steuerelektrode empfängt, wobei das Paar der Eingangs/Ausgangs-Knoten des Leseverstärkers (SA) zwischen jedem Paar der Elektroden der Transistoren (QA; QA) elektrisch angeschlossen ist; und ein Paar von vierten Transistoren (QW; QW), von welchen jeder zwischen dem Paar der Eingangs/Ausgangs-Knoten des Leseverstärkers (SA) und dem Bitleitungspaar (BL; BBL) eingefügt ist und gesteuert wird, um Daten, welche durch den Leseverstärker (SA) verstärkt wurden, zu dem Bitleitungspaar (BL; BBL) weiterzuleiten, indem er eingeschaltet wird, nachdem die Plattenleitungsspannung auf 0 V abfiel.
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