DE3586877T2

DE3586877T2 - Mehrschritt-parallelanalog/digitalwandler.

Info

Publication number: DE3586877T2
Application number: DE8585200176T
Authority: DE
Inventors: Madhavprasad Venkatara Kolluri
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1984-02-15
Filing date: 1985-02-12
Publication date: 1993-06-17
Anticipated expiration: 2005-02-13
Also published as: EP0153778A2; US4649371A; EP0153778A3; CA1235517A; JPH0525409B2; DE3586877D1; EP0153778B1; JPS60217731A

Description

Die Erfindung bezieht sich auf eine Anordnung zum Umwandeln eines elektrischen analogen Signals in ein entsprechendes digitales Signal und insbesondere auf einen A/D-Wandler mit schrittweiser Nahrung, mit: einer Eingangsklemme zum Erhalten einer in eine entsprechende digitale Darstellung umzuwandelnden analogen Signalspannung, einer schaltbaren Stromquelle mit einer ersten und einer zweiten Ausgangsstromleitung, einem Spannungsteiler in Form einer Widerstandskette, wobei dieser Teiler mit den Ausgangsstromleitungen der genannten schaltbaren Stromquelle gekoppelt ist zum Erzeugen einer Anzahl Bezugsspannungen, die den Eingangsspannungssignalbereich in eine Anzahl Spannungsteilbereiche aufteilen, mit Mitteln, die eine Bezugsspannungsquelle mit der schaltbaren Stromquelle sowie mit dem genannten Spannungsteiler koppeln, Mitteln zum Vergleichen der Bezugsspannungen der genannten Widerstandskette mit der analogen Signalspannung an der Eingangsklemme, zum Erhalten einer Anzahl Steuersignale indikativ für den Spannungsteilbereich, der die analoge Spannung an der Eingangsklemme enthalt, einem Decoder mit Eingangsmitteln für die genannten abgeleiteten Steuersignale zum Erzeugen mindestens erster und zweiter binärer Steuersignale, die erste und zweite Stellen des digitalen Signals darstellen, entsprechend der analogen Eingangssignalspannung an der Eingangsklemme, Mitteln für die Steuersignale für das erste und das zweite binäre Signal des genannten Decoders zum Steuern der genannten schaltbaren Stromquelle zum Neueinstellen der Ströme in den genannten Ausgangsleitungen auf eine Art und Weise, wie dies durch die genannten ersten und zweiten binären Steuersignale bestimmt ist, wobei die Widerstandskette eine zweite Anzahl von Bezugsspannungen erzeugt, die indikativ sind für einen zweiten engeren Spannungsteilbereich, der die analoge Spannung an der Eingangsklemme enthalt, Mitteln zum Speichern der genannten ersten und zweiten binären Steuersignale, und einer Steuerlogik für ein Startsignal und mit Ausgangsmitteln, die mit den genannten Steuermitteln gekoppelt sind zum Herbeiführen eines Umwandlungszyklus des A/D-Wandlers und zum Liefern von Steuerimpulsen zu demselben zur Steuerung dessen Wirkung.
Ein derartiger A/D-Wandler ist aus dem US Patent Nr. 3.298.014 bekannt.
Es gibt viele Anordnungen zum Umwandeln einer analogen Größe in eine entsprechende digitale Größe. Eine der bereits bekannten A/D-Umwandlungstechniken ist der Vollparallel-A/D-Wandler, bei dem ein umzuwandelndes analoges Eingangssignal parallel einer Anzahl Vergleichsanordnungen zugeführt wird, wobei jede Vergleichsanordnung auf ein Potential bezogen wird, das von einer Widerstandskette abgeleitet wird, die eine Anzahl gleichwertiger Widerstände aufweist, die eine Bezugsspannung aufteilen zum Ableiten eines Vergleichsbezugspegels für jeden möglichen Quantisierungspegel. Für jeden Pegel des analogen Eingangssignals werden alle auf Quantisierungspegel unterhalb des Eingangssignals bezogenen Vergleichsanordnungen betätigt, während diejenigen Vergleichsanordnungen, die auf Pegel bezogen werden über dem Eingangssignalpegel nicht betätigt werden. Die Ausgangssignale aller Vergleichsanordnungen werden einem logischen Decoder zugeführt, der das entsprechende parallele digitale Ausgangssignal liefert. Dieser Wandlertyp ist sehr schnell, er ist aber auch äußerst aufwendig, da für einen n-Bit- Wandler2n-1 Vergleichsanordnungen und ein relativ aufwendiger Decoder erforderlich ist. Ein 10-Bit-A/D-Wandler erfordert 1023 Vergleichsanordnungen. Andere Nachteile sind, daß die Verlustleistung sehr hoch ist und daß er eine große Eingangskapazität aufweist und zwar wegen der Vielzahl von Vergleichsanordnungen, die mit der Eingangsklemme verbunden sind.
Eine andere Möglichkeit zur Lösung des Problems der A/D-Umwandlung ist der Analog/Digital-Wandler mit schrittweiser Nährung, dessen Grundgedanke in den Seiten 407-408 von "IEEE Transactions on Circuits and Systems", Heft CAS-25 Nr. 7, Juli 1978 beschrieben worden ist. Bei einem Stufenumsetzungsverfahren mit schrittweiser Näherung (SAR) kann die analoge Eingangsspannung in einen Strom umgewandelt werden und dieser Strom wird in jedem Taktimpulszyklus in einer Vergleichsanordnung mit einem Strombit von einem Digitalk/Analog-Wandler (DAC) verglichen, und zwar ausgehend von dem signifikantesten Bit (MSB) des Stromes. Das Ausgangssignal der Vergleichsanordnung stellt das entsprechende Ausgangsbit des A/D- Wandlers dar. Auf diese Weise wird ein analoges Signal in n Taktimpulszyklen in ein n- Bit-digitales Signal umgewandelt. Die Vorteile dieser Problemlösung sind, daß der Wandler viel weniger Bauelemente erfordert, beispielsweise nur eine Vergleichsanordnung, und daß die Verlustleistung viel geringer ist als bei dem Voll- Parallel-Verfahren. Ein großer Nachteil ist, daß das Umwandlungsverfahren viel langsamer ist, weil es mindestens n Taktimpulszyklen für ein n-Bit-digitales Ausgangssignal erfordert.
Eine Abwandlung des SAR-Verfahrens ist der Teilbereich-A/D-Wandler. Die grundliegende Theorie bei dieser Art von Wandler ist in den Seiten 20-22 des Handbuches: "Analog/Digital Conversion Handbook", copyright 1964 von Digital Equipment Corporation of Main Art, MASS. beschrieben. Fig. 18 dieses Handbuches zeigt einen Teilbereichwandler mit einer Widerstandskette, einer Reihe von Vergleichsanordnungen, von denen je ein Eingang mit der analogen Signaleingangsklemme verbunden ist und von denen ein zweiter Eingang mit den betreffenden in gleichen Abständen voneinanderliegenden Abgriffspunkten der Widerstandskette verbunden ist. Er enthält ebenfalls einen ersten und einen zweiten DAC, der mit dem oberen bzw. unteren Ende der Widerstandskette verbunden ist, sowie einen parallelen Decoder, der mit den Ausgängen der Vergleichsanordnungen gekoppelt ist. Das Teilbereichverfahren arbeitet dadurch, daß der gesamte Eingangssignalbereich in eine Anzahl Teilbereiche aufgeteilt wird, daß der betreffende Teilbereich durch die Vergleichsanordnungen und die Widerstandskette gewählt wird und daß dieser Teilbereich in weitere Teilbereiche, wie obenstehend, aufgeteilt wird und daß danach das Verfahren wiederholt wird, bis die erwünschte Aufteilung erreicht ist.
Während eines ersten Taktimpulszyklus wird der erste DAC auf die maximale Spannung und der zweite DAC auf Null gesetzt. Die Ausgänge der Vergleichsanordnungen zeigen an, in welchem Teilbereich das Eingangssignal liegt, beispielsweise zwischen den Bezugsspannungen, die zwei benachbarten Vergleichsanordnungen Ck und Ck+1 zugeführt worden sind. Während des nachfolgenden Taktimpulszyklus wird die Bezugsspannung für die Vergleichsanordnung Ck dem zweiten DAC zugeführt und die Bezugsspannung für die Vergleichsanordnung Ck+1 wird dem ersten DAC zugeführt, damit zwischen den Werten der Bezugsspannungen für Ck und Ck+1 ein zweiter Satz von Teilbereichen erzeugt wird. Dies wird wiederholt bis die gewünschte Auflösung erreicht worden ist. Eine weitergehende Ausführungsform eines A/D-Wandlers mit Teilbereichaufteilung ist aus dem bereits genannten, eingangs beschriebenen U.S. Patent 3.298.014 bekannt. Bei diesem Wandler werden die Teilbereiche durch zwei DAC in Antwort auf das erste und zweite binäre Steuersignal bestimmt. Die Ausgänge der DAC werden mit dem Widerstandskette-Spannungsteiler verbunden und liefern die Endspannungen der Teilbereiche. Ein großer Nachteil dieser Teilbereich-A/D-Wandler ist, daß sie zwei Digital/Analog-Wandler erfordern, was die Größe und den Preis der Anordnung steigert und zusätzliche Probleme aufweist, in dem Sinne, daß die beiden DAC genauestens aufeinander abgestimmt sein müssen.
Im Zusammenhang mit dem Obenstehenden hat die Erfindung zur Aufgabe, einen Analog/Digital-Wandler zu schaffen, bei dem die Nachteile des bekannten Wandlers nicht auftreten.
Die Erfindung hat außerdem zur Aufgabe, einen Teilbereich-A/D-Wandler zu schaffen, der nur einen einzigen DAC braucht zum Umwandeln eines analogen Eingangssignals in ein digitales Ausgangssignal.
Die Erfindung hat weiterhin zur Aufgabe, einen kleineren und wirtschaftlicher arbeitenden A/D-Wandler zu schaffen, der eine Bezugsspannungsquelle mit konstanter Belastung belastet.
Eine noch weitere Aufgabe der Erfindung ist es einen äußerst schnellen, hochauflösenden Allzweck-A/D-Wandler zu schaffen, der nach einem Mehrschritt- Parallelumwandlungsprinzip arbeitet.
Diese Aufgaben werden nach der Erfindung dadurch gelöst, daß ein einziger neuer in drei Positionen schaltbarer Stromausgangs-DAC in einem Teilbereich- A/D-Wandler benutzt wird.
Ein A/D-Wandler mit schrittweiser Näherung von dem Typ der eingangs beschriebenen Art weist dazu das Kennzeichen auf, daß die genannte schaltbare Stromquelle einen einzigen Digital/Analog-Wandler mit einem in drei Positionen schaltbaren Stromausgang mit der genannten ersten und zweiten Ausgangsstromleitung und einer dritten Ausgangsstromleitung und die genannte Widerstandskette mindestens drei reihengeschaltete gleichwertige Widerstände aufweist, wobei der erste und der zweite Endanschluß mit der genannten Bezugsspannungsquelle bzw. der genannten ersten Ausgangsstromleitung gekoppelt ist und wobei die genannte zweite und dritte Ausgangsstromleitung mit einem zwischenliegenden Anzapfpunkt der Widerstandskette bzw. der genannten Bezugsspannungsquelle gekoppelt ist, wobei die Widerstandskette mindestens drei Anzapfpunkte aufweist, an denen die genannten Bezugsspannungen entwickelt werden und wobei der Digital/Analog-Wandler eine Anzahl Stromquellen aufweist, die mit halbleitergesteuerten Dreistellungen-Schaltern einzeln gekoppelt sind, wobei diese Schalter die betreffenden Quellen mit der genannten ersten, zweiten und dritten Ausgangsstromleitung koppeln zur Neueinstellung des Stromflusses durch die Widerstandskette bei jedem Umwandlungszyklusschritt, damit bei jedem Schritt ein neuer Satz von Bezugsspannungen entwickelt wird, damit der Spannungsteilbereich schrittweise progressiv enger gemacht wird bei einem Umwandlungszyklus und als Funktion der ersten und zweiten binären Steuersignale des Decoders, die den Steuermitteln zugeführt werden.
In dem erfindungsgemäßen A/D-Wandler wird eine analoge Größe durch Quantisierung zweier Bits je Taktimpulszyklus mittels eines parallelen Kodierers in eine entsprechende digitale Größe umgewandelt.
Ein weiterer Vorteil der Erfindung ist es, daß eine einzige Anordnung von Vergleichsanordnungen und eine einzige Widerstandskette (Spannungsteiler) während jedes aufeinanderfolgenden parallelen Umwandlungsschrittes benutzt wird, wobei weiterhin die Apparatur vereinfacht und die Kosten und die Abmessungen verringert werden.
Obenstehendes und andere Aufgaben und Vorteile der Erfindung dürften aus einer Erwägung der nachfolgenden detaillierten Beschreibung einer bevorzugten Ausführungsform hervorgehen, wenn diese im Zusammenhang mit den beigefügten Zeichnungen gelesen werden, worin
Fig. 1 ein Blockschaltbild einer bevorzugten Ausführungsform der Erfindung ist,
Fig. 2 eine schematische Darstellung des D/A-Wandlers 12 nach Fig. 1 ist,
Fig. 3 eine schematische Darstellung des Decoders nach Fig. 1 ist,
Fig. 4 ein Blockschaltbild des Stufenumsetzungsregisters nach Fig. 1 ist,
Fig. 5 ein Zeit-Wellenform-Diagramm ist, das die Wirkungsweise des SAR nach Fig. 4 erläutert,
Fig. 6 ein Blockschaltbild des Steuerlogikmoduls nach Fig. 1 ist, und
Fig. 7 ein Zeit-Wellenform-Diagramm ist, das nützlich ist bei der Beschreibung der Wirkungsweise der Steuerlogik nach Fig. 6.
Fig. 1 zeigt ein Blockschaltbild des neuen Mehrschritt-parallel-A/D- Wandlers, der einen einzigen in drei Positionen schaltbaren Stromausgangs-DAC benutzt. Es ist eine Eingangsklemme 1 vorgesehen zum Empfangen eines analogen Eingangssignals, das in ein entsprechendes digitales Signal, beispielsweise eine 10-Bitdigitale Darstellung, umgewandelt werden soll. Von einer ersten, zweiten und dritten Vergleichsanordnung 2, 3 bzw. 4 ist der nicht-invertierende (+)-Eingang mit der Eingangsklemme 1 verbunden. Eine Widerstandskette (Spannungsteiler), die aus drei gleichwertigen Widerständen 5,6 und 7 besteht, ist mit einem Ende mit einer Klemme 8 verbunden, die dazu vorgesehen ist, eine Bezugsspannung (Vref) zu erhalten.
Die Widerstandskette 5-7 hat Abgriffspunkte 9,10 und 11, die mit dem invertierenden (-)-Eingang der Vergleichsanordnung 2, 3 bzw. 4 verbunden sind. Ein 10-Bit, in drei Positionen schaltbarer Stromausgangs-Digital/Analog-Wandler 12 hat eine erste Klemme, die mit einem Knotenpunkt zwischen dem Widerstand 5 und der Klemme 8 verbunden ist, an den ein Strom geschaltet werden kann. Der DAC 12 hat eine zweite Klemme für einen schaltbaren Strom I&sub0;&sub2;, der mit dem Abgriffspunkt 9 der Widerstandskette verbunden ist und eine dritte Klemme für einen schaltbaren Strom I&sub0;&sub1; der mit dem Abgriffspunkt 11 verbunden ist. Dadurch wird eine konstante Belastung der Bezugsspannungsquelle beibehalten.
Die Vergleichsanordnungen 2, 3 und 4 haben Ausgangsleitungen, die mit den Eingängen eines Decoders 13 verbunden sind. Der Decoder verwandelt die Ausgangssignale der Vergleichsanordnung in eine digitale 10-Bit-Darstellung jeweils zweibitweise, ausgehend von den zwei MSBs, die durch D&sub1;&sub0; und D&sub9; bezeichnet sind. Auf diese Weise wird in dem parallelen Decoder 13 während jedes Schrittes eines Umwandlungszyklus das analoge Eingangssignal jeweils zweibitweise quantisiert. Jedes Paar von Bits erscheint an den durch DD&sub1; und DD&sub2; bezeichneten Ausgangsleitungen des Decoders.
In der dargestellten Ausführungsform wird in jedem Schritt der gesamte Eingangssignalbereich in vier Teilbereiche aufgeteilt, wodurch an den Ausgangsleitungen DD&sub1; und DD&sub2; zwei Datenbits geliefert werden. Auf diese Weise wird eine analoge Eingangsspannung in fünf Schritten eines Umwandlungszyklus in die digitale Darstellung derselben umgewandelt. Bei jedem Schritt wird der Teilbereich mit der Eingangsspannung selektiert. In jedem nachfolgenden Schritt wird der selektierte Teilbereich weiterhin in kleinere Teilbereiche aufgeteilt, bis die erwünschte Auflösung erzielt ist.
Die beiden Datenbits an den Decoder-Ausgangsleitungen DD&sub1; und DD&sub2; werden einem Register mit schrittweiser Näherung (SAR) 14 zugeführt, dessen Wirkungsweise untenstehend detailliert beschrieben wird. Das SAR 14 ist eine abgeänderte Form desjenigen SARs, das bei einem herkömmlichen SAR-A/D-Wandler benutzt wird. Es enthält ein Schiebregister, Datenzwischenspeicherelemente und eine Decodierschaltungsanordnung. Das Schiebregister in SAR 14 schafft die genaue Zeitfolge zum Zwischenspeichern der Daten aus dem Decoder in den Datenzwischenspeichern, die ihrerseits unmittelbar die Ausgangspuffer 15 betreiben. Die Ausgangssignale des Schiebregisters und des Datenzwischenspeichers werden mittels UND-Gatter dekodiert zum Steuern der Schalter in dem DAC 12. Das digitale Ausgangssignal erscheint an den Ausgangsklemmen der Ausgangspuffer 15. Nur zwei der zehn Ausgangsklemmen sind dargestellt und zwar die Klemme 16 für das MSB (D&sub1;&sub0; und die Klemme 17 für das LSB (D&sub1;). Eine weitere Ausgangsklemme 18 liefert ein logisches Signal , das das Ende eines Umwandlungszyklus signalisiert.
Die Wirkungsweise des Analog/Digital-Wandlers wird mittels eines Steuerlogikmoduls 19 gesteuert, das seinerseits durch vier durch einen Mikroprozessor abgeleitete digitale Eingangssteuersignale gesteuert wird, die als CLK, START, und gekennzeichnet sind. Der CLK-Eingang ist die Taktimpulsverbindung des Systems zum Synchronisieren der jeweiligen Elemente des Wandlers. Die Wirkung des Wandlers setzt ein durch den START-Impuls, d. h. die negative Flanke dieses Impulses startet einen Umwandlungszyklus. Ein hoher Spannungspegel an dem -Eingang vermeidet, daß das System auf den START-Impuls reagiert. Eine niedrige Pegelspannung an dem Eingang macht die Ausgangspuffer wirksam, während ein hoher Spannungspegel die Ausgangspuffer in einen Dreizustands-Umstand (hohe Impedanz) zwingt. Die Steuerlogik 19 erzeugt ein Paar Steuersignale SPA und SPB, die dem SAR 14 über Steuerleitungen 20 zugeführt werden zum Starten eines Umwandlungszyklus. Die Steuerlogik erhält ebenfalls ein Signal über die Leitung 21 von dem SAR und liefert ihrerseits ein Signal über die Leitung 22 zu dem - Puffereinheit in dem Ausgangspuffer 15 um das Ende eines Umwandlungszyklus anzugeben.
In einer Ausführungsform der Erfindung wird eine DG-Speisespannung von +5 V und -5 V sowie eine Bezugsspannung, Vref, von 2,5 V benutzt. Bei Empfang eines äußeren START-Signals stellt die Steuerlogik den A/D-Wandler in einen Ausgangszustand zurück. Jeder der Widerstände 5, 6 und 7 hat den gleichen Wert R. In der Ausgangssituation, d. h. in dem Rückstellzustand, werden die zwei MSB-Ströme (Bits 10 und 9) des DACs 12 in die Stromleitung geschaltet, wobei der Strom in der Leitung I&sub0;&sub1; vom DAC 12I&sub0;&sub1; = Vref/4r ist und der Strom in der Leitung I&sub0;&sub2; = 0 ist.
Die Ableitung dieser Ströme wird untenstehend im Zusammenhang mit den einzelnen Systemmodulen näher erläutet. Der Strom, der danach durch die Widerstandskette 5-7 fließt, erzeugt Spannungsabfalle an den gleichen Widerständen und zwar derart, daß die Spannungspegel an den Abgriffpunkten 9,10 und 11 die folgenden Werte haben:
V&sub1; = 3Vref/4, V&sub2; = Vref/2 bzw. V&sub3; = Vref/4.
Mit anderen Worten: der in der Widerstandskette fließende Strom erzeugt an jedem Widerstand einen Spannungsabfall entsprechend 1/4 des Gesamtbereiches des A/D- Wandlers, d. h. einen Spannungsabfall von Vref/4 an jedem der Widerstände 5-7.
Es wird nun vorausgesetzt, daß die analoge Eingangsspannung Vin an der Klemme 1 sich auf einem Pegel zwischen den Bezugsspannungspegeln V&sub1; und V&sub2; befindet, wie in der nachfolgenden Tabelle dargestellt. So wird beispielsweise vorausgesetzt, daß Vin = 1,761 V ist. Mit einer Bezugsspannung Vref = 2,5 V, ist V&sub1; = 3(2,5)/4 = 1,875 V an dem Abgriffspunkt 9 des aus der Widerstandskette bestehenden Spannungsteilers, V&sub2;= 2,5/2 = 1,25 V an dem Abgriffspunkt 10, und V&sub3; = 2,5/4 = 0,625 V an dem Abgriffspunkt 11. Der Widerstandswert R jedes der Widerstände 5-7 beträgt 625 Ohm. UMWANDLUNGSTABELLE Schritt I Schritt II Schritt III Schritte IV und V sind gleich
Die analoge Eingangsspannung, Vin, wird mit diesen drei Spannungspegeln durch die Speicher-Vergleichsanordnungen 2-4 verglichen (positivflankengesteuert). Der Decoder 13 verwandelt danach die Ausgangssignale der Vergleichsanordnung in die ersten zwei Datenbits, d. h. die beiden MSB D&sub1;&sub0;und D&sub9;, die an den Ausgangsleitungen DD&sub1; bzw. DD&sub2; des Decoders erscheinen. Während des ersten Schrittes des Umwandlungszyklus liegt die Eingangsspannung innerhalb eines von vier Teilbereichen, d. h. Vin wird entweder zwischen 0 V und V&sub3;(Vref/4), V&sub3; und V&sub2; (Vref/2), V&sub2; und V&sub1;(3Vref/4), oder V&sub1; und Vref liegen. In dem vorausgesetzten Beispiel liegt Vin als sei es in dem Teilbereich zwischen den Spannungspegeln V&sub1; und V&sub2;, d. h. zwischen 3Vref/4 und Vref/2, wie in der Tabelle dargestellt. An der Decoderausgangsleitung DD&sub1; erscheint ein binäres "1"-Signal und an der Ausgangsleitung DD&sub2; erscheint ein binäres "0"-5ignal. Diese beiden MSB-Datenbits werden bei der nächsten negativen Flanke des Taktimpulssignals in einem Register 14 mit schrittweiser Näherung zwischenzeitlich gespeichert. Auf diese Weise hat der erste Umwandlungsschritt einen der vier Teilbereiche selektiert. Gleichzeitig überträgt das SAR 14 die beiden auf diese Weise abgeleiteten MSB, D&sub1;&sub0; und D&sub9;, zu den Ausgangspuffern D&sub1;&sub0; und D&sub9;, in denen sie gespeichert werden.
Um die nächsten zwei Bits (D&sub8; und D&sub7;) des digitalen Signals zu bestimmen ist es notwendig, den vorherbestimmten Teilbereich in vier kleinere Teilbereiche aufzuteilen, die durch in gleichen Abständen voneinanderliegende Spannungspegel zwischen den vorherbestimmten Spannungspegeln V&sub1; und V&sub2;getrennt werden. Während des nächsten (zweiten) Schrittes des Umwandlungszyklus werden die Schalter in dem DAC 12 durch SAR 14 gesteuert um Ströme der Bits 8 und 7 von DAC 12 zu erhalten um von der Stromleitung I&sub0;&sub1; auf die Stromleitung umzuschalten, wobei I&sub0;&sub1; zu Vref/16 R verringert wird, d. h. auf einen Wert 1/4 des Wertes während des ersten Schrittes. Dies verursacht, daß die Spannung an jedem der Widerstände 5-7 auf Vref/16 herabfallt.
Auch das Komplement der Datenbits D&sub1;&sub0; und D&sub9;, festgestellt in dem ersten Schritt, wird nun auf die Stromleitung I&sub0;&sub2; von DAC 12 geschaltet, d. h. I&sub0;&sub2; = · I&sub1;&sub0; + ·I&sub9;. In dem gewählten Beispiel ist dies, da festgelegt wurde, daß D&sub1;&sub0; = 1 und D&sub9;= 9 ist, I&sub0;&sub2; = 0·I&sub1;&sub0;+1·I&sub9; = I&sub9; = Vref/4 R. Der Strom I&sub0;&sub2; verursacht einen zusätzlichen Spannungsabfall von Vref/4 an Widerstand 5.
Der kombinierte Effekt von I&sub0;&sub1; und I&sub0;&sub2; ist V&sub1; an dem Abgriffspunkt 9 auf einen Wert von V&sub1;= Vref - Vref/16 - Vref/4 = 11Vref/16 zu stellen, was um einen Wert von Vref/16 unterhalb der Spitze des selektierten Teilbereiches ist. Der Spannungsabfall des Wertes Vref/16, der an den Widerständen 6 und 7 durch Ip1 auftritt, erzeugt Spannungen an den Abgriffspunkten 10 und 11 mit einem Wert von V&sub2; = 11Vref/16 - Vref/16 = 10Vref/16 bzw. V&sub3; = 10Vref/16 - Vref/16 = 9Vref/16. Mit anderen Worten: der vorherbestimmte Teilbereich, der durch Vref/2 und 3Vref/4 begrenzt wurde, wurde in vier kleinere Teilbereiche aufgeteilt und zwar dadurch, daß die Spannungen an den Abgriffspunkten 9, 10 und 11 auf die nachfolgenden Werte gestellt wurden: V&sub1; = 11Vref/16, V&sub2; = 10Vref/16 und V&sub3; = 9Vref/16.
Wie in dem Schritt I bestimmen die Vergleichsanordnungen und der Decoder die nächsten zwei Datenbits, D&sub8; und D&sub7; des digitalen Ausgangssignals entsprechend der analogen Eingangsspannung, Vin Am Ende des Schrittes 2 erzeugen die Decoderausgangsleitungen DD&sub1; und DD&sub2; je ein binäres "1"-Signal (siehe die Tabelle) für den vorausgesetzten Wert von Vin.
Dieser Prozeß wird für die Schritte III, IV und V zum Bestimmen der restlichen Datenbits, D&sub6; und D&sub5; (Schritt III), D&sub4; und D&sub3;(Schritt IV) und D&sub2; und D&sub1; (Schritt V) wiederholt. In jedem nachfolgenden Schritt wird ein kleinerer Teilbereich selektiert um nacheinander zu Vin umzuwandeln. Die Tabelle zeigt die ersten drei Schritte des Umwandlungszyklus für den vorausgesetzten Wert von Vin und zeigt die Ausgangsströme von DAC 12, die Spannungen an den Abgriffspunkten der Widerstandskette (V&sub1;, V&sub2; und V&sub3;) und die Ausgangsdatenbits des Decoders 13 (DD&sub1; und DD&sub2;). Der Strom in der Stromleitung beträgt: IO = Ifs - I&sub0;&sub1; - I&sub0;&sub2;, wobei Ifs (d. h. Ifull scale) von DAC 12 Vref/R beträgt.
Der Digital/Analog-Wandler 12 wird nun anhand der Fig. 2 eingehend beschrieben. Der DAC besteht aus zwei Pegeln verschachtelter gleichwertiger Stromquellen, welche die sechs MSB, D&sub1;&sub0;-D&sub5; erzeugen. Die Technik, Stromquellen zu verschachteln wird dazu benutzt, die Fehler durch Anpassung der Bauteile aneinander statisch auszumitteln und dadurch die Genauigkeit zu verbessern. Der erste Pegel enthält die acht Transistoren QA und der zweite Pegel enthält die sieben Transistoren QB. Die Transistoren Qa bilden sieben verschachtelte gleichwertige Stromquellen, die in einem Verhältnis 4:2:1 miteinander verbunden sind zum Erzeugen der drei MSB-Ströme I&sub1;&sub0;, I&sub9; und I&sub8; des DACs 12. Die achte Stromquelle, Transistor 32, ist mit dem zweiten Pegel von sieben verschachtelten gleichwertigen Stromquellen, Transistoren QB verbunden, die ebenfalls in einem Verhältnis 4:2:1 miteinander verbunden sind zum Erzeugen der nachfolgenden drei Strombits, I&sub7;, I&sub6; und I&sub5;. Die letzten vier Bitströme (I&sub4;-I&sub1;) des DACs werden von einem sogenannten R/2R-Leiter erzeugt, der die vier Transistoren QD1-QD4 und das Leiternetzwerk der Widerstände RB enthält. Die jeweiligen Bitströme werden mittels Dreistellungen-Schalter mit den drei Ausgangsstromleitungen I&sub0;&sub1;, I&sub0;&sub2; und I&supmin;&sub0; verbunden, wobei diese Schalter aus Differenzverstarkern 23 bestehen, die zwischen den EIN- und AUS-Zustand geschaltet werden und zwar unter Ansteuerung von Signalen, die über die Steuerleitungen 24 von dem SAR 14 erhalten werden.
Der DAC enthält eine Schaltungsanordnung zum Verschieben des Spannungspegels zum Liefern der erforderlichen Basisspannungen für die Transistoren QA, QB und QD1-QD5 der Spannungsquellen. Diese Schaltungsanordnung enthält einen Bezugssteuerverstärker 25, beispielsweise einen herkömmlichen Operationsverstarker, wie den uA 741, von dem der invertierende (-)-Eingang mit der analogen Erde verbunden ist und von dem der nicht-invertierende Eingang (+) über einen Widerstand, Rref (Rref = 4R) mit einer Eingangsklemme 26 für die Spannung Vref verbunden ist. Die Transistoren QC, QR1 und QR2 bilden eine negative Rückkopplungsschleife zwischen dem Ausgang des Bezugssteuerverstarkers 25 und dem nicht-invertierenden Eingang. Eine Vorspannungsstromquelle 27 liefert Vorspannungsstrom für die jeweiligen Transistoren, d. h. die Transistoren QC, QB usw.
Im eingeschwungenen Zustand zwingt die negative Rückkopplungsschleife des Verstärkers 25 die positive (nicht-invertierende) Eingangsklemme des Verstärkers zu einem Potential, das sehr nahe bei der negativen (invertierenden) Eingangsklemme derselben liegt, was, wie dargestellt, das analoge Erdpotential ist. Der durch den Widerstand Rref fließende Strom ist dadurch Vref/Rref Der Eingangs- Vorspannungsstrom des Verstarkers ist vernachlässigbar klein, so daß der Kollektorstrom des Transistors Qc ebenfalls Vref/Rref ist. Ohne Berücksichtigung der Basisströme sind die Kollektorströme der Transistoren QR1 und QR2 je gleich Vref/2Rref. Es lässt sich also sagen, daß der Bezugssteuerverstärker die Basiselektrode der Transistoren QR1 und QR2 derart betreibt, daß ihre Kollektorströme je Vref/2Rref betragen.
Alle Transistoren QA sind den Transistoren QR1 und QR1 identisch und bei jedem Transistor ist ebenfalls an seine Emitterleitung ein gleichwertiger Widerstand RA angeschlossen. Die Transistoren werden alle mit demselben Basispotential betrieben, so daß der Kollektorstrom jedes dieser Transistoren ebenfalls dem folgenden Wert entspricht: Vref/2Rref.
Die Kollektorelektroden von vier Transistoren QA sind miteinander verbunden und bilden eine Stromquelle, die einen Strom 110 in der Leitung 28 entsprechend dem Wert 4·Vref/2Rref = 2Vref/Rref beträgt. Dieser Strom I&sub1;&sub0; bildet die MSB-(Bit 10)-Stromquelle.
Auf ähnliche Weise bilden die zwei Qa-Transistoren 29 und 30 zusammen die nächste MSB-(Bit 9)-Stromquelle, I&sub9; = Vref/Rref. Ein einziger Transistor 31 bildet die dritte MSB-(Bit 8)-Stromquelle I&sub8; = Vref/2Rref. Der Strom in dem weiteren QA- Transistor 32 wird dem Netzwerk zugeführt, das aus den parallelgeschalteten Transistoren QB mit einem nachfolgenden R/2R-Leiternetzwerk besteht.
Es lässt sich darlegen, daß das Netzwerk auf der rechten Seite der durch 33 und 34 bezeichneten Schaltungspunkte mit den fünf Transistoren QD1-QD5 und das Leiternetzwerk mit den Widerständen RB einem einzigen Transistor QB mit einem Widerstand RB an der Emitterleitung entspricht. Der Gesamtkreis in dem zweiten Pegel entspricht dadurch acht Transistoren QB mit acht jeweiligen Emitterwiderständen RB. Auf diese Weise ist ersichtlich, daß der durch jeden der Transistoren QB fließende Kollektorstrom ein Achtel des von dem Kollektor des QA-Transistors 32 gelieferten Stromes beträgt. Aus diesem Grund entspricht der Kollektorstrom jedes der durch QB bezeichneten Transistoren dem Wert Vref/16Rref
Die Kollektorelektroden von vier der Transistoren QB sind miteinander verbunden zum Bilden der vierten MSB-(Bit 7)-Stromquelle, so daß I&sub7; = 4Vref/16Rref = Vref/4Rref ist. Auf ähnliche Weise bilden die beiden QB-Transistoren 35 und 36 zusammen die Bit-6-Stromquelle, I&sub6; = Vref/8Rref. Ein einziger Qa-Transistor 37 bildet die Bit-5-Stromquelle I&sub5; = Vref/16Rref.
Das auf der rechten Seite der Punkte der Schaltungsanordnung 33 und 34 dargestellte Netzwerk ist ein R-2R-Leiternetzwerk, das typisch dasjenige ist, das in vielen D/A-Wandlern verwendet wird. Der in den Knotenpunkt 34 fließende Strom wird auf binäre Weise durch jeden der Transistoren aufgeteilt.
Auf diese Weise fließen die nachfolgenden Ströme in den Kollektorkreisen der Transistoren QD1-QD5:
Bit 4 = Kollektorstrom von QD1 = I&sub4; = Vref/32Rref
Bit 3 = Kollektorstrom von QD2 = I&sub3; = Vref/64Rref
Bit 2 = Kollektorstrom von QD3 = I&sub2; = Vref/128Rref
Bit 1 = Kollektorstrom von QD4 = I&sub1; = Vref/256Rref
Ibeendigung = Kollektorstrom von QD1 = IT = Vref/256Rref.
Die durch QD1 bis QD5 bezeichneten Transistoren entsprechen den durch QB bezeichneten Transistoren. Die Kollektorströme, die durch die Transistoren QD1- QD5 fließen, sind nicht dieselben wie der durch den Transistor QB fließende Strom. Das Verhältnis der durch die Transistoren fließenden Ströme ist wie folgt:
Ic(QB)/Ic(QD1) = Ic(QD1)/Ic(QD2) = Ic(QD2)/Ic(QD3) = Ic(QD3)/Ic(QD4) = 2.
Da die Stromdichten in den Transistoren um einen Faktor 2 voneinander abweichen, wird die Basis-Emitter-Spannung, VBE dieser Transistoren um einen Faktor entsprechend (kT 1n 2)/q abweichen. Dies könnte zu Fehlern in der binären Gewichtung der Ströme führen. Eine Lösung dieses Problems ist, daß in den Basisschaltungen der Transistoren Widerstände Rc vorgesehen werden, wie dies in Fig. 2 dargestellt ist. An den Widerständen, die zwischen den Basiselektroden der Transistoren erscheinen, wird ein Spannungsabfall von (kT 1n 2)/q erzeugt. Dies gleicht die Differenz VBE aus, die dadurch entsteht, daß die Stromdichten um einen Faktor 2 verschieden sind. Wenn ein Strom entsprechend
durch diese Widerstände fließt, wird ein Spannungsabfall gleich (kT 1n 2)/q zwischen den Basiselektroden der Transistoren erzeugt. Dies wird die ungleichen Werte von VBE durch ungleiche Stromdichten der Transistoren korrigieren.
Die Schaltungsanordnung zum Erzeugen des Stromes
besteht aus den Transistoren QE, QF und aus den zwei identischen, durch QG bezeichneten Transistoren. Das Emitter-Gebiet des Transistors QF ist zweimal größer als das des Transistors QE. Folglich ist der Sättigungsstrom des Transistors QF zweimal größer als der des Transistors QE, d. h. IS(QF) = 2QIs(QE). Wenn Basisströme unberücksichtigt gelassen werden,ist der Kollektorstrom der beiden durch QG bezeichneten Transistoren gleich. Deswegen ist ihre VBE dieselbe. Bei Anwendung des Kirchhoffschen Spannungsgesetzes gilt:
VBE (QE) + VBE (QG) = IFRc + VBE (QF)= + VBE
VBE (QE) - VBE (QF) = IFRC
Da die Kollektorströme von QE und QF dieselben sind:
Die untenstehende Tabelle gibt eine Übersicht der jeweiligen Bitströme. Die spezifischen dargestellten Werte sind für eine Bezugsspannung Vref = 2,5 V und Rref = 2,5 kOhm, wobei Rref = 4R ist. Tabelle der Strom-Bitwerte Iref = Bezugsstrom I&sub1;&sub0; = Bit-10-Strom IBeendigung = R-2R Beend. Strom = Vref/256Rref
Die Bitströme I&sub1;&sub0;, I&sub9; und I&sub2;+I&sub1; sind je mit dem Emitter jeweiliger Zweiergruppen von Transistoren 23 verbunden. Alle restlichen Bitströme, I&sub3; bis I&sub8; sind je mit dem Emitter jeweiliger Dreiergruppen von Transistoren 23 verbunden. Die Transistoren 23 sind als Schalter wirksam und zwar unter Ansteuerung der Ausgangssignale des SARs 14 und werden den Basiselektroden derselben über die Eingangsklemmen 38 und die Leitungen 24 zugeführt. Die Transistoren 23 verteilen auf selektive Weise die Bitströme über die Ausgangsleitungen , I&sub0;&sub1; und I&sub0;&sub2; des DACs 12 und zwar unter Ansteuerung des SARs 14, das seinerseits durch die Widerstandskette, die Vergleichsanordnungen und den Decoder 13 gesteuert wird. Bei jedem Schritt eines Umwandlungszyklus werden neun Transistoren der gesamten Anordnung von Transistoren 23 eingeschaltet, aber nur ein Transistor 23 in jeder der neun Gruppen von Transistoren wird eingeschaltet werden. Wenn beispielsweise der mittlere Transistor 23 der Bit-8-Stromleitung eingeschaltet wird, werden die zwei anderen mit der Leitung I&sub8; verbundenen Transistoren abgeschaltet, so daß der Bit-8- Strom, I&sub8;, nur in der Ausgangsleitung I&sub0;&sub2; fließt.
Bei dem ersten Schritt eines Umwandlungszyklus werden die linken Transistoren 23 der Strombits 10 und 9 eingeschaltet, so daß die Ausgangsleitung einen Strom T&sub0; = I&sub9;+I&sub1;&sub0; = 1 mA + 2 mA = 3 mA für die Werte Vref = 2,5 V und Rref = 2,5 K führt. Gleichzeitig werden die rechten Transistoren 23 jeder Dreiergruppe von Transistoren, die mit den Strombitleitungen I&sub3; bis I&sub8; verbunden sind, eingeschaltet, so daß in der Ausgangsleitung I&sub0;&sub1; Bitströme I&sub3;-I&sub8; fließen. Auf ähnliche Weise werden die rechten Transistoren 23 des mit der Bitleitung I&sub2;+I&sub1; verbundenen Transistorpaares eingeschaltet, so daß dieser Strom ebenfalls in der Ausgangsleitung T&sub0;&sub1; ist. Der Endstrom It aus dem Transistor QD5 fließt ebenfalls in der Ausgangsleitung I&sub0;&sub1; Die Ausgangsleitung I&sub0;&sub2; führt keinen Strom in dem Schritt 1 des Umwandlungszyklus. Dadurch werden die Spannungen des Spannungsteilers 5, 6 und 7 wie folgt eingestellt:
V&sub1; = Vref/4, V&sub2; = Vref/2 bzw. V&sub3; = Vref/4.
Mit diesen Werten wird der A/D-Wandler die beiden MSB (Bit 10 und Bit 9) des digitalen Signals bestimmen, das der analogen Eingangsspannung entspricht. Für das obenstehend vorausgesetzte Beispiel gilt: D&sub1;&sub0; = 1 und D&sub9; = 0.
Wenn in dem ersten Schritt die beiden MSB des A/D- Umwandlungsprozesses bestimmt worden sind, müssen nun die Spannungen V&sub1;, V&sub2; und V&sub3; an dem Spannungsteiler in dem Schritt 2 auf einen neuen Satz von Werten geändert werden um die nächsten zwei Bits, Bit 8 und Bit 7, des digitalen Signals zu bestimmen. Unter Verwendung desselben Beispiels wie oben, sind die Spannungen, da die analoge Eingangsspannung zwischen 3/4 Vref und 1/2 Vref liegt:
V&sub1; = 11Vref/16, V&sub2; = 10Vref/16 und V&sub3; = 9Vref/16. Unbeachtet der analogen Eingangsspannung beträgt der Spannungsabfall an den Widerständen 6 und 7 der Widerstandskette Vref/16 während des zweiten Schrittes eines Umwandlungszyklus, d. h. 1/4 des Wertes in dem vorhergehenden Schritt (Schritt 1).
Wie obenstehend im Zusammenhang mit Fig. 1 beschrieben, schaltet während des zweiten Schrittes das SAR 14 die Strombits I&sub8; und I&sub7; des DACs 12 von der Ausgangsleitung I&sub0;&sub1; zu der Ausgangsleitung , wobei I&sub0;&sub1; auf Vref/16R abnimmt, wodurch der Spannungsabfall an jedem Widerstand der Widerstandskette den obengenannten Wert Vref/16 beträgt. In dem Schritt 2 schaltet das SAR 14 die rechten Transistoren jeder Dreiergruppe von Transistoren 23, die mit den Bitleitungen I&sub8; und I&sub7; verbunden sind, aus und schaltet die linken Transistoren derselben ein, so daß die Bitströme I&sub8; und I&sub7; nun in der Ausgangsleitung fließen. Der Strom in der Ausgangsleitung beträgt nun:
= D&sub1;&sub0;·I&sub1;&sub0; + D&sub9;·I&sub9; + I&sub8; + I&sub7; = 1·I&sub1;&sub0; + 0·I&sub9; + I&sub8;+ I&sub7; = I&sub1;&sub0; + I&sub8; + I&sub7; = 2 + .5 + .25 = 2.75 mA.
Der linke Transistor des Transistorpaares 23, der mit der Bitleitung I&sub1;&sub0; verbunden ist, bleibt eingeschaltet und der rechte Transistor bleibt ausgeschaltet.
Gleichzeitig werden das in dem Schritt 1 bestimmte Komplement der Bits D&sub1;&sub0; und D&sub9; zu der Ausgangsleitung 102 geschaltet, d. h.:
I&sub0;&sub2; = ·I&sub1;&sub0; + D&sub9;·I&sub9; = 0·I&sub1;&sub0; + 1·I&sub9; = I&sub9; = Vref/4R
(d. h. 2,5V/2,5K = 1 mA). Auf diese Weise wird der rechte Transistor des Transistorpaares 23, das mit der Billeitung I&sub9; verbunden ist, eingeschaltet und der linke Transistor dieses Paares wird ausgeschaltet. Außerdem trägt die Ausgangsstromleitung I&sub0;&sub1; nun die Strombits I&sub1; bis I&sub6; + Ibeendigung (I&sub0;&sub1; = I&sub1; I&sub2; . . . + I&sub6; + IT). Wie in dem Schritt 1 bleiben die rechten Transistoren jeder Dreiergruppe von Transistoren 23, die mit den Stromleitungen I&sub3; bis I&sub6; verbunden sind, eingeschaltet ebenso wie die rechten Transistoren des Transistorpaares 23, das mit der Strombitleitung I&sub2; + I&sub1; verbunden ist.
Zusammengefaßt gilt für den Schritt 2: = I&sub1;&sub0; + I&sub8; + I&sub7;; I&sub0;&sub1; + I&sub1; + I&sub2; . . . I&sub6;_IT und I&sub0;&sub2; = I&sub9;. Wie in dem ersten Schritt bestimmen Vergleichsanordnungen 2-4 und der Decoder 13 die Werte der beiden Bits, D&sub8;und D&sub7;, die für das vorausgesetzte Beispiel D&sub8;= 1 und D&sub7;= 1 betragen. Die Ströme 101 und
102 bringen die Spannungen V&sub1;, V&sub2; und V&sub3; an den Abgriffspunkten 9, 10 bzw. 11 der Widerstandskette 5-7 auf die Werte 11Vref/16, 10Vref/16 bzw. 9Vref/16. Der beschriebene Umwandlungsprozeß wird für die Schritte 3,4 und 5 wiederholt und zwar zur Bestimmung der restlichen Bits, D&sub1;-D&sub6;, und zwar jeweils zwei Bits je Schritt. In jedem nachfolgenden Schritt wird ein engerer Spannungsteilbereich selektiert, so daß man allmählich dem Wert von Vin annähert.
In jedem nachfolgenden Schritt wird I&sub0;&sub1; auf 1/4 des vorhergehenden Wertes verringert (beispielsweise I&sub0;&sub1; = Vref/64R in dem Schritt 3).
Der Strom I&sub0;&sub2; wird durch die Datenbits bestimmt, die in den vorhergehenden Schritten abgeleitet wurden. Die DAC-Bitströme, die in der Leitung I&sub0;&sub2; fließen, sind diejeningen, für die das entsprechende abgeleitete Ausgangsbit während aller vorhergenden Schritte in einem Umwandlungszyklus auf Null festgelegt wurden.
Fig. 3 zeigt eine schematische Darstellung einer vereinfachten Ausführungsform des Decoders 13. Die Ausgangsleitungen der Vergleichsanordnungen 2 (C&sub1;, ), 3 (C&sub2;, ) und 4 (C&sub3;, ) sind je mit der Basiselektrode eines betreffenden Differenzverstarkers von drei Differenzverstärkern, die aus den Transistoren Q&sub1;-Q&sub2;, Q&sub3;-Q&sub4; bzw. Q&sub5;-Q&sub6; zusammengesetzt sind, verbunden. Die Ausgangsleitungen C&sub2;, der Vergleichsanordnung 3 werden ebenfalls mit der betreffenden Basiselektrode eines Differenzverstärkers verbunden, der aus den Transistoren Q&sub7; und Q&sub8; besteht. Das MSB jedes decodierten Bitpaares erscheint an der Ausgangsleitung 39 (DD&sub1;) und 40 ( ) des Decoders, während das LSB an den Ausgangsklemmen 41 (DD&sub2;) und 42 ( ) erscheint.
Die Kollektorelektroden der Transistoren Q&sub1;, Q&sub4; und Q&sub5; werden miteinander und über einen Widerstand 43 mit der positiven Speisespannungsklemme V(+) verbunden. Die Kollektorelektroden der Transistoren Q&sub2;, Q&sub3; und Q&sub6; sind miteinander und über einen Widerstand 44 mit der positiven DC- Spannungsspeiseklemme V(+) verbunden. Die Ausgangsklemme 39 ist mit dem einen Ende des Widerstandes 44 und der Ausgang 40 mit dem einen Ende des Widerstandes 43 verbunden.
Die Emitterelektroden der Transistoren Q&sub1; und Q&sub2; sind unmittelbar miteinander und über eine Stromquelle 45 mit der negativen DC- Spannungsspeiseklemme V(-) verbunden. Auf ähnliche Weise sind die Emitterelektroden der Transistoren Q&sub3; und Q&sub4; miteinander und über eine Stromquelle 46 mit der Speiseklemme V(-) verbunden. Die miteinander verbundenen Emitterelektroden der Transistoren Q&sub5; und Q&sub6; sind über eine Stromquelle 47 mit der negativen Speisespannungsklemme verbunden. Jede der Stromquellen 45,46 und 47 liefert gleiche Ströme I. Wegen der dargestellten Kollektorverbindungen wird entweder ein Strom 1 oder ein Strom 21 durch die Widerstände 43 und 44 fließen, wodurch ein verschiedenes Ausgangssignal erzeugt wird. Ein verschiedenes Signal kann zur Bezeichnung eines logischen Zustandes benutzt werden.
Die Transistoren Q&sub9;, Q&sub1;&sub0;, Q&sub1;&sub1; und Q&sub1;&sub2; erfüllen die Rückstellfunktion. Der Kollektor des Transistors Q&sub9; ist mit dem Verbindungspunkt zwischen dem Widerstand 44 und den Kollektorelektroden der Transistoren Q&sub2;, Q&sub3; und Q&sub6; verbunden, während der Kollektor des Transistors Q&sub1;&sub0; unmittelbar mit der positiven DC- Speisespannungsklemme V(+) verbunden ist. Die Emitterelektroden von Q&sub9; und Q&sub1;&sub0; sind miteinander und über eine Stromquelle 48 mit der negativen Speiseklemme V(-) verbunden.
Die Kollektorelektroden der Transistoren Q&sub7; und Q&sub8; sind über betreffende Widerstände 49 und 50 und einen gemeinsamen Widerstand 51 mit der positiven Klemme V(+) verbunden. Die Ausgangsklemme 41 für das DD&sub2;-Datenbit ist mit einem Verbindungspunkt zwischen dem Widerstand 50 und den Kollektorelektroden der Transistoren Q&sub8; und Q&sub1;&sub1; verbunden, während die Ausgangsklemme 42 ( ) mit einem Verbindungspunkt zwischen dem Widerstand 49 und dem Kollektor des Transistors Q&sub7; verbunden ist.
Der Kollektor des Transistors Q&sub1;&sub2; ist mit einem Verbindungspunkt zwischen den Widerständen 49,50 und 51 verbunden. Die Emitterelektroden von Q&sub7; und Q&sub8; sind miteinander und über eine Stromquelle 52 mit der negativen DC- Speiseklemme verbunden, während die Emitterelektroden von Q&sub1;&sub1; und Q&sub1;&sub2; auf ähnliche Weise miteinander und über eine Stromquelle 53 mit der genannten negativen Klemme verbunden sind. Die Stromquellen 48 und 53 liefern je einen Strom 21 und die Stromquelle 52 liefert einen Strom 1.
Die Basiselektroden der Transistoren Q&sub1;&sub0; und Q&sub1;&sub2; sind miteinander und mit dem Ausgang eines invertierenden Verstarkers 54 verbunden. Der Eingang des Verstärkers 54 ist mit einer Eingangsklemme 55 verbunden, die ein Signal SPB von dem Steuerlogikmodul 19 erhält. Die Basiselektroden der Transistoren Q&sub9; und Q&sub1;&sub1; sind mit der Eingangsklemme 55 verbunden.
Der Decoder nach Fig. 3 arbeitet entsprechend der nachfolgenden Wahrheitstabelle: Wahrheitstabelle
Solange das an der Klemme 55 von SAR 14 empfangene SPB-Signal hoch ist, fließt durch den Widerstand 44 über den Transistor Q&sub9; und die Stromquelle 48 ein zusätzlicher Strom 21. Auf ähnliche Weise fließt durch den Widerstand 50 über den Transistor Q&sub1;&sub1; und die Stromquelle 53 ein zusätzlicher Strom 21. Dies zwingt die Ausgangssignale DD&sub1; und DD&sub2; des Decoders zu einem niedrigen Zustand. Die Wahrheitstabelle zeigt, daß es nur vier mögliche Kombinationen der Ausgangszustände der Vergleichsanordnungen 2-4 gibt und zwar durch die Art und Weise wie sie in der Schaltung verbunden sind.
Für die obengenannte vorausgesetzte Eingangsspannung Vin erzeugen während des Schrittes 1 die Vergleichsanordnungen 3 (C&sub2;) und 4 (C&sub3;) je ein logisches "1"-Ausgangssignal, während die Vergleichsanordnung 2 (C&sub1;) ein logisches "0"- Ausgangssignal erzeugt. Dies kommt daher, daß Vin zwischen den Spannungspegeln V&sub1; (Abgriffspunkt 9) und V&sub2;(Abgriffspunkt 10) des Spannungsteilers 5-7 liegt. Die Wahrheitstabelle zeigt, daß die Ausgangsleitungen DD&sub1; und DD&sub2; des Decoders nun ein logisches "1"- bzw. ein logisches "0"-Signal liefern (siehe auch den Schritt 1 in der Umwandlungstabelle).
Unter Bezugnahme des Schrittes 11 in der Umwandlungstabelle ist ersichtlich, daß Vin innerhalb der oberen der vier Spannungspegel liegt, so daß die drei Vergleichsanordnungen ein logisches "1"-Ausgangssignal liefern, d. h. die obere Zeile der Decoder-Wahrheitstabelle gilt nun. Aus diesem Grunde sind die Ausgangsleitungen DD&sub1;= 1 und DD&sub2;= 1, was dasselbe ist wie oben beschrieben und wie in der Umwandlungstabelle bei dem Schritt 11 dargestellt ist. Die dritten und vierten Datenbits, D&sub8; und D&sub7;, sind je ein logisches "1"-Signal und sind in dem Ausgangspuffer gespeichert. Eine ähnliche Analyse zeigt, daß die letzten sechs Datenbits, die in den Schritten III-V des Umwandlungszyklus abgeleitet sind, die nachfolgenden Werte erzeugen werden:
D&sub6; = 0 und D&sub5; = 1 (Schritt 3); D&sub4; = 0 und D&sub3; = 0 (Schritt 4); und D&sub2; = 0 und D&sub1; = 1 (Schritt 5).
Ein Diagramm des Registers mit schrittweiser Annäherung (SAR) 14 ist in Fig. 4 dargestellt. Es enthält ein 6-Stufen-Schiebregister aus D-Typ-Flip-Flop- Schaltungen 56-6 und den Datenspeicher-Flip-flop-Schaltungen 62-71. Die D-Flip-Flop- Schaltungen 56-61 werden durch die negative Flanke gesteuert. Wenn der Setz-Eingang eine logische 0 ist, werden die Q-Ausgänge denselben logischen Zustand erreichen, der an dem D-Eingang herrschte, gerade bevor das Taktimpulssignal von dem logischen Zustand 1 in den logischen Zustand 0 geht. Zu allen anderen Zeitpunkten hat der D- Eingang keinen Effekt auf den Q-Ausgang. Eine logische 1 an dem Setz-Eingang der D- Flip-flop-Schaltung zwingt, daß der Q-Ausgang eine logische 1 ist, ungeachtet des Zustandes des Taktimpulses und des D-Eingangs.
Die Datenzwischenspeicher-Flip-Flop-Schaltungen 62-71 sind "fall through"-Flip-Flop-Schaltungen, was bedeutet, daß solange der LE-Eingang eine logische 0 ist, der D-Ausgang des Speichers denselben logischen Zustand erreichen wird, der an dem D-Eingang vorhanden ist. Wenn der LE-Eingang eine logische 1 ist, wird der D-Ausgang des Speichers den logischen Zustand erreichen, der vorhanden war gerade bevor der LE-Eingang von dem logischen Zustand 0 in den logischen Zustand 1 überging. Der D-Ausgang des Speichers ändert sich nicht, solange der LE-Eingang eine logische 1 ist, unbeachtet irgendeiner Änderung des D-Einganges.
Das SAR enthält ebenfalls eine Decodierschaltung, die aus NOR-Gattern 72-79 und UND-Gattern 110-115 besteht. Das SAR wird durch Eingangssignale an den Eingangsklemmen 80 und 81 für die DD&sub1; und DD&sub2;-Ausgangssignale des Decoders 13 gesteuert und an den Klemmen 82, 83, 84 und 85 durch die logischen Steuerausgangssignale SPA, , SPB bzw. CLK.
Die D-Eingangsklemme der Flip-Flop-Schaltung 56 ist ständig verbunden mit einer Klemme 86, an der ein logisches "0"-Signal beibehalten wird. Die Ausgangsklemmen 87a bis 87x (nur einige dieser Klemmen sind bezeichnet) liefern die Steuersignale, die den Basiselektroden von Schalttransistoren 23 des DACs 12 über die DAC-Eingangsklemme 38 zugeführt werden (Fig. 2). Das Paar von Datenbits DD&sub1; und DD&sub2; von dem Decoder 13, die an den Eingangsklemmen 80 und 81 erscheinen, werden in die Datenspeicher-Flip-Flop-Schaltungen 62-71 gespeichert. Die Datenspeicherausgänge D&sub1;&sub0;-D&sub1; betreiben unmittelbar die Ausgangspuffer. Die Verbindungen mit den Ausgangspuffern sind nur für die Datenbits D&sub1;&sub0;(Klemmen 90, 90b), D&sub2; Klemmen 88a, 88b) und D&sub1;(Klemmen 89a, 89b) dargestellt. Die Ausgangsklemmen 88a, 88b und 89a, 89b sowie 90a, 90b koppeln diese Datenbits mit den Zuständen D&sub1;&sub0;, D&sub2; bzw. D&sub1; des Ausgangspuffers 15.
Das SPA-Signal an der Klemme 82 wird mit einem Eingang jedes der NOR-Gatter 72-75 gekoppelt. Ein zweiter Eingang der NOR-Gatter 72-75 wird mit einem betreffenden Ausgang der NOR-Gatter 76-79 verbunden. Ein Eingang jedes der NOR-Gatter 76-79 mit drei Eingängen wird mit der Klemme 83 gekoppelt, die das -Signal von dem logischen Steuermodul 19 erhält.
Das SPB-Signal, das an der Klemme 84 erscheint, wird mit den Setz- Eingansklemmen der Schiebregister-Flip-Flop-Schaltungen 56-61 verbunden und die CLK-Signale an der Klemme 85 werden mit den Taktimpulseingangsklemmen der Flip- Flop-Schaltungen verbunden. Die -Ausgänge der Flip-Flop-Schaltungen 56,58,59 und 60 werden mit entsprechenden zweiten Eingängen von NOR-Gattern 76,77,78 bzw. 79 verbunden. Die Q-Ausgänge der Flip-Flop-Schaltungen 57,58 und 59 sind mit dritten Eingängen von NOR-Gattern 77,78 bzw. 79 gekoppelt. Die SPB-Klemme 84 ist mit einem dritten Eingang des NOR-Gatters 76 gekoppelt.
Der Ausgang des NOR-Gatters 72 ist mit dem LE-Eingang von Datenspeicher-Flip-Flop-Schaltungen 62 und 63 verbunden. Auf ähnliche Weise sind die betreffenden Ausgänge N&sub6;, N&sub7; und N&sub8; der NOR-Gatter 73, 74 und 75 mit LE- Eingängen von Datenspeicher-Flip-Flop-Schaltungen 64-65, 66-67 bzw. 68-69 verbunden. Die D-Eingänge der Datenspeicher-Flip-Flop-Schaltungen 62, 64,66, 68 und 70 sind mit der Eingangsklemme 80 (DD&sub1;-Bit) gekoppelt, während die D-Eingänge der Datenspeicher-Flip-Flop-Schaltungen 63,65,67,69 und 71 mit der Eingangsklemme 81 gekoppelt sind (DD&sub2;-Bit).
Ein Eingang der UND-Gatter 110-115 ist mit einem betreffenden D- Ausgang der Datenspeicher-Flip-Flop-Schaltungen 64-69 verbunden. Ein zweiter Eingang der UND-Gatter 110 und 111 ist je mit dem -Ausgang der Flip-Flop- Schaltung 56 verbunden. Auf ähnliche Weise ist ein zweiter Eingang der UND-Gatter 112,113 mit dem -Ausgang der FlipFlop-Schaltung 58 verbunden und ein zweiter Eingang der UND-Gatter 114, 115 ist mit dem -Ausgang der Flip-Flop-Schaltung 59 verbunden.
Außerdem ist der Q-Ausgang der Flip-Flop-Schaltung 56 mit den Ausgangsklemmen 87e und 87h des SARs 14 verbunden, der Q-Ausgang der Flip-Flop- Schaltung 58 ist mit der Ausgangsklemme 87k und 87n verbunden, der Q-Ausgang der Flip-Flop-Schaltung 59 ist mit der Ausgangsklemme 87q und 87t verbunden, und der Q- Ausgang der Flip-Flop-Schaltung 60 ist mit der Ausgangsklemme 87w verbunden und der -Ausgang der Flip-Flop-Schaltung 60 ist mit der Ausgangsklemme 87x verbunden. Die Q-Ausgänge der Flip-Flop-Schaltungen 56-60 sind je mit den D-Eingängen der Flip- Flop-Schaltungen 57-61 verbunden. Der -Ausgang der Flip-Flop-Schaltung 61 ist mit den LE-Eingängen der Datenspeicher-Flip-Flop-Schaltungen 70 und 71 verbunden.
Die Wirkungsweise des SARs 14 lässt sich anhand des Zeitdiagramms nach Fig. 5 näher erläutern, wobei dieses Diagramm zur Basiserläuterung dient. Das Schiebregister (Flip-Flop-Schaltungen 56-61) liefert die richtige Zeitfolge zum Speichern der Datenbits (DD&sub1; und DD&sub2;) aus dem Decoder in die Datenspeicher (Flip-Flop- Schaltungen 62-71). Die Ausgänge der Datenspeicher D&sub1;&sub0;-D&sub1; betreiben unmittelbar die Ausgangspuffer.
Das SAR wirkt zum Decodieren der ihm zugeführten Eingangssignale und liefert dabei die durch A-X bezeichneten Ausgangssignale, die an den Klemmen 87a-87x erscheinen zum selektiven Betreiben der Schalter (Transistoren 23) in dem DAC 12. Das SAR wird vorzugsweise als übliche Logik ausgestaltet.
Zu dem Zeitpunkt T&sub1; in dem Zeitdiagramm nach Fig. 5 wird die START-Eingangswellenform negativ und die SPA- und SPB-Wellenformen werden je positiv, wobei alle Flip-Flop-Schaltungen des Schiebregisters derart gesetzt werden, daß die Q-Ausgänge logisch "1" sind und daß die Q-Ausgänge logisch "0" sind. Folglich sind die Q&sub4;-Q&sub8;-Ausgänge der Flip-Flop-Schaltungen 56-60 positiv und der -Ausgang der Flip-Flop-Schaltung 61 zu dem Zeitpunkt T&sub1; negativ. Die positive Flanke des SPA- Signals an der Klemme 82 erzeugt negative Flanken der Wellenformen N&sub5;-N&sub8;an den Ausgängen der NOR-Gatter 72-75. Da mindestens ein Eingang jedes der NOR-Gatter 76-79 hoch ist zu dem Zeitpunkt T&sub1;, sind alle NOR-Gatter-Ausgangswellenformen N&sub1;- N&sub4; niedrig.
Vor dem Zeitpunkt T&sub1; befinden sich die Ausgänge der Vergleichsanordnungen 2-4 (C&sub1;-C&sub3;), des Decoders 13 (DD&sub1;, DD&sub2;, der Datenspeicher (D&sub1;&sub0;-D&sub1;) und der UND-Gatter 110-115 in Zuständen, die durch den letzteren Umwandlungszyklus bestimmt sind, was durch die diagonalen Linien in dem Diagramm angegeben ist. Da die Vergleichsanordnungen 2-4 nur reagieren, wenn die - Wellenform hoch ist, bleiben sie in demselben Zustand, weil der Zeitpunkt T&sub1; irgendwo in der Mitte eines Taktimpulses auftritt. Auch setzen zu dem Zeitpunkt T&sub1;die Datenspeicher 62-69 (D&sub1;&sub0;-D&sub3;) den Zustand voraus, in dem die D-Ausgänge positiv sind (logisch eins) und die -Ausgänge negativ sind (logisch null), da DD&sub1; und DD&sub2; beide sich in einem niedrigen Zustand befinden.
Das Obenstehende verursacht, daß die Transistorschalter in dem DAC 12 derart geschaltet werden, daß die Strombits I&sub1;&sub0; und I&sub9; zu der Ausgangsleitung und alle weiteren Strombits zu der Ausgangsleitung I&sub0;&sub1; geschaltet werden. Dies führt dazu, daß die Spannungen an den Abgriffspunkten 9, 10 und 11 V&sub1;= 1,875 V, V&sub2; = 1,25 V bzw. V&sub3;= 0,625 V sind (wobei jeder Widerstand 5, 6 und 7 einen Widerstandswert R = 625 Ohm aufweist). Zu dem Zeitpunkt T&sub2; wird das Signal hoch, wodurch die Vergleichsanordnungen 2-4 (Wellenformen C&sub1;-C&sub3;) nun auf die an ihren Eingangsklemmen vorhandenen Spannungspegeln reagieren. Für den vorausgesetzten Wert von Vin = 1,761 V wird der Ausgang der Vergleichsanordnung 2 (Wellenform C&sub1; in Fig. 5) nun niedrig sein (logisch 0), während die Ausgänge der Vergleichsanordnungen 3 (Wellenform C&sub2;) und 4 (Wellenform C&sub3;) nun je hoch sind (logisch 1). Dadurch wird entsprechend der Wahrheitstabelle des Decoders, da C&sub1; = 0, C&sub2; = 1 und C&sub3; = 1 ist, der Ausgang DD&sub1; vorbereitet hoch zu werden (logisch 1) und der Ausgang DD&sub2; wird vorbereitet, niedrig zu werden (logisch 0). Zu dem Zeitpunkt T&sub3; wird das SPB-Signal an der Klemme 55 des Decoders 13 niedrig, wodurch der Decoder freigegeben wird, so daß der Ausgang DD&sub1; hoch wird (logisch 1).
Die Zeitperiode zwischen T&sub1; und T&sub3; ist dazu vorgesehen, Zeit einzuräumen für die Ströme, damit diese sich in dem DAC 12 setzen. Während dieser Periode wird das SPA-Signal niedrig, worauf die Ausgänge der NOR-Gatter N&sub5;-N&sub8; alle hoch werden, wodurch der SPA-Eingang und die N&sub1;-N&sub4;-Eingänge der NOR-Gatter 72- 75 dann alle logisch 0 sind.
Die positive Flanke des Taktimpulses zu dem Zeitpunkt T&sub3;verriegelt die Vergleichsanordnungen 2-4, so daß sie nicht länger auf Änderungen in der analogen Eingangsspannung, Vin, reagieren. Auch zu dem Zeitpunkt T&sub3; wird der Decoder 13 freigegeben, so daß er auf die Ausgangssignale der Vergleichsanordnungen reagieren kann. Bei der negativen Flanke des nächsten -Signals wird der Ausgang N&sub1;des NOR-Gatters 76 hoch, wodurch der Ausgang N&sub5; des NOR-Gatters 72 niedrig wird. Dies schaltet die Flip-Flop-Schaltungen 62 und 63 in Arbeitslage, so daß diese Datenspeicher für Bits D&sub1;&sub0; und D&sub9; nun auf die Signale DD&sub1; und DD&sub2; von dem Decoder, die an den Klemmen 80 und 81 erhalten worden sind, reagieren. Die Wellenformen D&sub1;&sub0; und D&sub9; sind nun hoch (logisch 1) bzw. niedrig (logisch 0).
Zu diesem Zeitpunkt kann keiner der anderen Datenspeicher reagieren, weil die Ausgangsklemmen N&sub6;, N&sub7; und N&sub8; der NOR-Gatter 73,74 bzw. 75 sich noch in dem hohen Zustand (logisch 1) befinden. Da der D&sub9;-Ausgang niedrig ist und der - Ausgang des Datenspeichers 63 hoch ist, (siehe die Wellenformen B und D) wird der linke Transistor 23, der mit der Ausgangsleitung I&sub9; in dem DAC 12 verbunden ist, gesperrt und der rechte Transistor, der mit der Ausgangsleitung I&sub9; verbunden ist, wird leitend. Dadurch wird nun der Strom I&sub9; (1 mA) von der Ausgangsleitung zu der Ausgangsleitung I&sub0;&sub2; des DACs 12 umgeschaltet. Auch ist der linke Transistor 23, der mit der Strombitleitung I&sub1;&sub0; verbunden ist, noch leitend, da der Ausgang D&sub1;&sub0;hoch ist, so daß der Strom I&sub1;&sub0; nach wie vor in der Ausgangsleitung fließt. Dies hat keinen Einfluß auf die Ausgangswellenformen C&sub1;, C&sub2; und C&sub3; der Vergleichsanordnung, da die Vergleichsanordnungen 2-4 sich in der Speicherbetriebsart befinden.
Zu dem Zeitpunkt T&sub4; wird die CLK-Wellenform positiv, wodurch das NOR-Gatter 76 dazu gebracht wird, an der Ausgangsklemme N&sub1; eine logische 0 zu erzeugen, wodurch die NOR-gatter 72 die Möglichkeit erhalten, an dem Ausgang N&sub5; ein logisches 1-Signal zu erzeugen, da die beiden Eingänge, N&sub1; und SPA, zu dem Zeitpunkt T&sub4; beide logisch 0 (niedrig) sind. Die Datenbits DD&sub1; und DD&sub2;werden nun in den D&sub1;&sub0;- und D&sub9;-Datenspeichern 62 bzw. 63 gespeichert. Dies vervollständigt den Schritt 1, wobei DD&sub1; = D&sub1;&sub0; = 1 und DD&sub2; = D&sub9;= 0 in den Flip-Flop-Schaltungen 62 und 63 gespeichert werden und über die Flip-Flop-Ausgangsleitungen mit den D&sub1;&sub0;- und D&sub9;-Stufen des Ausgangspuffers 15 gekoppelt und darin gespeichert werden.
Zu dem Zeitpunkt T&sub4; sorgt die negative Flanke des CLK-Signals an der Klemme 85 dafür, daß das logische 0-Signal an der Klemme 86 (D-Eingang der Flip- Flop-Schaltung 56) an dem Q&sub4;-Ausgang der Flip-Flop-Schaltung 56 erscheint, d. h. die Q&sub4;-Wellenform wird niedrig (logisch 0). Dadurch werden die Ausgangsleitungen 87e und 87h des SARs 14 negativ, wodurch die rechten Transistoren jeder Dreiergruppe von Transistoren 23, die mit den Bitleitungen I&sub8; und I&sub7; in DAC 12 verbunden sind, gesperrt werden. Zu diesem Zeitpunkt sind die - und -Ausgänge der Datenspeicher-Flip- Flop-Schaltungen 64 und 65 je niedrig (logisch 0), so daß die mittleren Transistoren 23, die mit den Strombitleitungen I&sub8; und I&sub7; im DAC 12 ebenfalls gesperrt werden. Aber, da der -Ausgang der Flip-Flop-Schaltung 56 hoch ist, ebenso wie die D&sub8;- und D&sub7;- Ausgänge der Flip-Flop-Schaltungen 64 und 65, haben die UND-Gatter 80 und 81 je einen logischen 1 (hoch) Ausgang. Die Ausgänge der Gatter 80 und 81 (Wellenformen F und I) werden mit den linken Transistoren 23 der Strombitleitungen I&sub8; bzw. I&sub7; gekoppelt, wodurch diese Transistoren leitend werden. Dadurch werden die Strombits I&sub8; und I&sub7; in dem DAC 12 von der Ausgangsleitung 101 zu der Ausgangsleitung %Q geschaltet.
In dem Schritt II des Umwandlungszyklus ist der D&sub1;&sub0;-Ausgang des Datenspeichers 62 niedrig (logisch 0) und der -Ausgang des Datenspeichers 63 ist hoch (logisch 1), siehe die Wellenformen B und D. Dadurch wird der rechte Transistor des Transistorpaares 23, der mit der Bitleitung I&sub9; in dem DAC 12 verbunden ist, leitend sein, so daß der Strom I&sub9; in der Ausgangsleitung I&sub0;&sub2; fließen wird. Auf gleiche Weise fließt, wie obenstehend erwähnt, da der Ausgang D&sub1;&sub0; hoch ist, der Strom I&sub1;&sub0; in der Ausgangsleitung . Der Schritt II sieht nun:
= I&sub1;&sub0; + I&sub8; + I&sub7; = 1 mA + .5 mA + .25 mA = 1,75 mA.
Auf gleiche Weise gilt: I&sub0;&sub2; = I&sub9; = 1 mA und I&sub0;&sub1; = I&sub1; + I&sub2;... + I&sub6; + It = .25 mA.
Dadurch sind die Spannungen an den Abgriffspunkten 9, 10 und 11 V&sub1;= 1,718 V, V&sub2; = 1,562 V bzw. V&sub3;= 1,40625 V.
Die Zeitperiode zwischen T&sub5; und T&sub6; entspricht der Zeitperiode T&sub3;-T&sub4;. Die Vergleichsanordnungen sind auf der positiven Flanke des Taktimpulssignals verriegelt. Da Vin > V&sub1; > V&sub2; > V&sub3; ist, ist C&sub1;= 1, C&sub2;= 1 und C&sub3;= 1. In der Währheitstabelle des Decoders ist ersichtlich, daß DD&sub1;= 1 und DD&sub2;= 1 ist. Bei der negativen Flanke der Wellenform N&sub6;, werden die D&sub8;- und D&sub7;-Datenspeicher (Flip-Flop- Schaltungen 64 und 65) aktiviert. Da D&sub8; sowie D&sub7; logisch "1" sind, tritt in I&sub0;&sub2; keine Änderung auf. Die positive Flanke der Wellenform N&sub6; verriegelt D&sub8; und D&sub7;den Schritt II zu vervollständigen.
Auf eine Art und Weise, die derjenigen entspricht, die zu dem Zeitpunkt T&sub4;, auftritt, verursacht zu dem Zeitpunkt T&sub6; die negative Flanke des CLK-Signals an der Klemme 85, daß der Q- und -Ausgang der Flip-Flop-Schaltung 58 seinen Zustand ändert, d. h. Q&sub6; = 0 und = 1. Dadurch werden die Strombits I&sub6; und I&sub5; des DACs 12 von der Ausgangsleitung I&sub0;&sub1; auf die Ausgangsleitung umgeschaltet, wobei I&sub0;&sub1; auf .0625 mA verringert wird, wobei die Spannungen an den Abgriffspunkten 9,10 und 11 in V&sub1; = 1,83594 V, V&sub2; = 1,79688 V bzw. V&sub3; = 1,75781 V geändert werden. Es ist kein zusätzlicher Zeitabschnitt für die DAC-Ströme vorgesehen um sich zu setzen. Die Zeitperiode T&sub6;-T&sub7; entspricht den Zeitperioden T&sub3;-T&sub4; und T&sub5;-T&sub6;. Die Vergleichsanordnungen werden wieder auf die positive Flanke des Taktimpulssignals verriegelt und da V&sub1; > V&sub2; > Vin > V&sub3; ist, ist C&sub1;= 0, C&sub2;= 0 und C&sub3;= 1. Aus der Wahrheitstabelle geht hervor, daß die Decoderausgänge DD&sub1;= 0 und DD&sub2;= 1 sind. Bei der negativen Flanke der Wellenform N&sub7; werden die D&sub6;- und D&sub5;- Datenspeicher 66 und 67 wirksam gemacht, so daß das Strombit I&sub6; nun auf die Ausgangsleitung I&sub0;&sub2; geschaltet wird. Die Ausgänge der Vergleichsanordnungen können sich nicht ändern, da sie verriegelt sind. Dadurch ist I&sub0;&sub2; = I&sub9; + I&sub6; = 1,125 mA. Die positive (ansteigende) Flanke der Wellenform N&sub7; verriegelt D&sub6; und D&sub5; und vervollständigt damit den Schritt III.
Ebenso wie bei den Zeitpunkten T&sub4; und T&sub6; werden zu dem Zeitpunkt T&sub7; die Strombits 14 und 13 des DACs 12 von der Ausgangsleitung I&sub0;&sub1; zu der Ausgangsleitung geschaltet, wodurch der Strom I&sub0;&sub1; auf 0.015625 mA verringert wird und die Spannungen an den Abgriffspunkten 9,10 und 11 auf V&sub1; = 1 78711 V, V&sub2; = 1,77734 V bzw. V&sub3; = 1,76758 V verringert werden. Die Zeitperiode T&sub7;-T&sub8; entspricht den Zeitperioden T&sub3;-T&sub4;, T&sub5;-T&sub6; und T&sub6;-T&sub7;. Da V&sub1; > V&sub2; > V&sub3; > Vin ist, werden die Ausgänge der Vergleichsanordnungen C&sub1;= 0, C&sub2;= 0 und G&sub3;= 0, die auf der positiven Flanke von CLK verriegelt werden. Aus der Wahrheitstabelle des Decoders gilt, DD&sub1; = 0 und DD&sub2; = 0. Bei der negativen Flanke der Wellenform N&sub8;, werden die D&sub4;- und D&sub3;-Datenspeicher wirksam. Da D&sub4;= 0 und D&sub3;= 0 ist, werden Strombits I&sub4; und I&sub3; zu der Ausgangsleitung I&sub0;&sub2; geschaltet, d. h. I&sub0;&sub2; = I&sub9; + I&sub6; + I&sub4; + I&sub3; = 1 71875 mA. Die Ausgänge der Vergleichsanordnungen können nicht ändern, da sie in einer verriegelten Betriebsart sind. Die positive Flanke der Wellenform N&sub8; verriegelt D&sub4; und D&sub3; zum Vervollständigen des Schrittes IV.
Ebenso wie für die Zeitpunkte T&sub4;, T&sub6; und T&sub7; werden zu dem Zeitpunkt T&sub8; die Strombits I&sub2; und I&sub1; von DAC 12 von der Ausgangsleitung I&sub0;&sub1; zu der Ausgangsleitung geschaltet, wobei der Strom I&sub0;&sub1; auf den Endstrom verringert wird, IT = .00390625 mA. Die Spannungen an den Abgriffspunkten 9,10 und 11 werden nun V&sub1; = 1,76514 V, V&sub2; = 1,7627 V und V&sub3; = 1,76025 V. Da V&sub1; > V&sub2; > Vin > V&sub3; ist, sind die Ausgänge der Vergleichsanordnungen C&sub1;= 0, C&sub2;= 0 und C&sub3;= 1, die auf der positiven Flanke von CLK verriegelt sind. Die Wahrheitstabelle des Decoders zeigt, daß DD&sub1;= 0 und DD&sub2;= 1 ist für diese Werte. Bei der positiven Flanke des -Ausgangs der Flip-Flop-Schaltung 61 sind die Datenbits D&sub2; und D&sub1; zur Vervollständigung des Schrittes V verriegelt.
Der Ausgang Q&sub8; der Flip-Flop-Schaltung 60 wird mit dem logischen Steuermodul gekoppelt, das daraufhin das -Signal erzeugt, das das Ende des Umwandlungszyklus angibt.
Fig. 6 ist ein Blockschaltbild des logischen Steuermoduls 19 und Fig. 7 ist ein Zeitdiagramm zur Erläuterung der Wirkungsweise des Moduls nach Fig. 6. Die Steuersignale START, CLK, , werden den Eingangspufferstufen 91,92,93 beziehungsweise 94 zugeführt. Die Eingangspuffer verwandeln die Standard-TTL- Pegelsignale zu den inneren logischen Pegeln des A/D-Wandlers. Sie erzeugen ebenfalls das Komplement des Signals, d. h. der CLK-Eingangspuffer 92 erzeugt zwei komplementäre Signale für den inneren Gebrauch, CLK und .
Der CLK-Eingang liefert die System-Takimpulsverbindung. Wenn das START-Eingangssignal auf einen niedrigen Pegel geht, wird der Umwandlungsprozeß gestartet. Ein Eingangssignal mit hohem Pegel an dem -Eingang wird vermeiden, daß das System einem START Signalimpuls entspricht und wird dadurch vermeiden, daß eine Umwandlung erfolgt. Ein Signal mit niedrigem Pegel macht die Ausgangspuffer wirksam und ein -Signal mit hohem Pegel zwingt die Ausgangspuffer in eine 3-Zustände-Betriebsart.
Zu dem Zeitpunkt T&sub1; wird die START-Wellenform niedrig (logisch 0). Da die -Wellenform dann ebenfalls niedrig wird, wird der Ausgang N&sub9; des NOR- Gatters 95 hoch (logisch 1). Das logische 1-Signal an der Klemme N&sub9; macht die Flip- Flop-Schaltung 96 an ihrem CLK-Eingang wirksam, so daß die logische "1", die ständig mit der Din-Klemme von der Klemme 97 gekoppelt ist, die FlipFlop-Schaltung derart einstellt, daß der Q&sub1;-Ausgang hoch wird. Der Q&sub1;-Ausgang der Flip-Flop-Schaltung 96 liefert das SPA-Signal an der Ausgangsklemme 98. Das Q&sub1;-Ausgangssignal wird ebenfalls der SPB-Ausgangsklemme 99 über das ODER-Gatter 100 zugeführt, so daß die Wellenformen SPB und SPA beide positiv sind, wenn die START-Wellenform negativ wird.
Gleichzeitig erhält die Eingangsklemme 101 ein logisches 1-Signal von dem Q&sub8;-Ausgang der Flip-Flop-Schaltung 60 in dem SAR 14 (siehe Fig. 4 und 5). Das logische 1-Signal an der Klemme 101 erzeugt an der Ausgangsklemme N&sub1;&sub0; des NOR- Gatters 102 ein logisches 0-Signal. Da die OE- und -Eingänge zu dem NOR-Gatter 103 nun ebenfalls logisch 0 sind, wird der Ausgang N&sub1;&sub1; dieses Gatters hoch (logisch 1). Dies erzeugt an dem Setz-Eingang der D-Flip-Flop-Schaltung 104 über einen Inverter 105 ein logisches 0-Signal.
Zu dem Zeitpunkt T&sub2; steuert das CLK-Signal von dem Puffer 92 den CLK-Eingang der D-Flip-Flop-Schaltungen 106 und 104. Da der Q&sub1;-Ausgang der Flip- Flop-Schaltung 96, der mit dem D-Eingang der Flip-Flop-Schaltung 106 verbunden ist, hoch ist (logisch 1), wird der Q&sub2;-Ausgang der FlipFlop-Schaltung 106 hoch. Auf gleiche Weise wird, da der Q&sub8;-Ausgang der Flip-Flop-Schaltung 60 in dem SAR 14 (siehe Fig. 4 und 5) hoch und mit dem D-Eingang der Flip-Flop-Schaltung 104 verbunden ist, der Q&sub1;&sub0;-ausgang der Flip-Flop-Schaltung 104 hoch.
Bei der nächsten negativen Flanke des -Signals von dem K-Puffer 92 überträgt die D-Flip-Flop-Schaltung 107 das logische 1-Signal an dem Eingang Din zu dem Ausgang Q&sub3;, d. h. der Ausgang Q&sub3; wird hoch. Das logische 1-Signal an Q&sub3;wird zu dem Rückstelleingang der Flip-Flop-Schaltung 96 gekoppelt, die sofort rückgestellt wird. Der Q&sub1;-Ausgang der Flip-Flop-Schaltung 96 und folglich das SPA-Signal wird niedrig, wenn der Ausgang Q&sub3; der Flip-Flop-Schaltung 107 hoch wird. Aber das SPB- Signal bleibt hoch, da die Flip-Flop-Schaltung nach wie vor das logische 1-Signal von dem Q&sub2;-Ausgang der Flip-Flop-Schaltung 106 über das ODER-Gatter 100 erhält.
Da der Eingang Din der Flip-Flop-Schaltung 106 nun niedrig ist, sorgt die nächste negative Flanke des CLK-Signals dafür, daß die Flip-Flop-Schaltung 106 umgeschaltet wird und dafür sorgt, daß der Ausgang Q&sub2; niedrig wird. Dies tritt zu dem Zeitpunkt T&sub3; auf und verursacht, daß die SPB-Wellenform niedrig wird. Zu der nächsten negativen Flanke des -Signals überträgt die Flip-Flop-Schaltung 107 das logische 0-Signal an dem Din-Eingang zu dem Q&sub3;-Ausgang, wodurch die Wellenform Q&sub3; niedrig wird.
Zu dem Zeitpunkt T&sub8; wird der Q&sub8;-Ausgang der Flip-Flop-Schaltung 60 in dem SAR 14 niedrig (siehe Fig. 5), so daß die Klemme 101 logisch 0 wird. Da die Ausgangsklemme N&sub1;&sub1; des NOR-Gatters 103 nach wie vor eine logische 1 ist, bleibt der Ausgang N&sub1;&sub0; des NOR-Gatters 102 logisch 0. Aber die Din-Klemme der Flip-Flop- Schaltung 104 wird nun logisch 0. Die nächste negative Flanke des CLK-Signals tritt zu dem Zeitpunkt T&sub9; auf und steuert die Flip-Flop-Schaltung 104 derart, daß der Q&sub1;&sub0;- Ausgang negativ wird. Dies ist das -Signal und es wird über die Ausgangsklemme 22 zu der -Pufferstufe in dem Ausgangspuffer 15 übertragen, wodurch das Ende der Umwandlung signalisiert wird.
Nachdem das -Signal das Ende der Umwandlung signalisiert bat, wird zu einem Zeitpunkt, der durch den Benutzer bestimmt wird, der OE-Eingang auf eine logische 0 gebracht. Das ED-Signal wird logisch 1. Dadurch werden die Ausgangspuffer aus der drei-Zustandslage (hohe Impedanz) freigegeben, so daß die Ausgangspuffer in den wirksamen Zustand geschaltet werden und das Ergebnis der A/D-Umwandlung erscheint an den Ausgangsklemmen des A/D-Wandlers. Da die OE- Leitung mit dem Eingang des NOR-Gatters 103 verbunden ist, wird der Ausgang N&sub1;&sub1; logisch 0. Dieser Ausgang wird mit dem Eingang des NOR-Gatters 102 verbunden. Der andere Eingang des NOR-Gatters 102 wird mit der Klemme 101 verbunden, die ein logisches 0-Signal von dem Q&sub8;-Ausgang der Flip-Flop-Schaltung 60 in dem SAR 14 erhält (siehe Fig. 4 und 5). Da die beiden Eingänge des NOR-Gatters 102 logisch 0 sind, wird der Ausgang N&sub1;&sub0; dieses Gatters logisch 1. Das logische 0-Signal an dem Ausgang des Gatters 103 erzeugt ein logisches 1-Signal an dem Setz-Eingang der Flip- Flop-Schaltung 104 über den Inverter 105. Der Q&sub1;&sub0;-Ausgang der Flip-Flop-Schaltung 104 wird dadurch logisch 1, welcher Wert über die Klemme 22 zu der -Pufferstufe übertragen wird. Diese Stufe bringt den A/D-Wandler in einen Zustand, der für die nächste Umwandlung geeignet ist.
Obschon die Erfindung anhand eines spezifischen bevorzugten Ausführungsbeispiels beschrieben wurde, dürfte es einleuchten, daß im Rahmen der Erfindung andere Ausführungsformen für den Fachmann durchaus möglich sind. Während beispielsweise der A/D-Wandler als 10-Bit-Wandler beschrieben wurde, wobei das analoge Eingangssignal in fünf Schritten in digitale Form umgewandelt wurde, und zwar mit zwei Bits je Schritt, dürfte es einleuchten, daß mit üblichen Abänderungen der Einrichtung nach der vorliegenden Erfindung mehr als zwei Bits in jedem Schritt umgewandelt werden können und mehr oder weniger Schritte benutzt werden können zum Liefern eines vollständigen Umwandlungszyklus.
In den Zeitdiagrammen nach Fig. 5 bezeichnen die schraffierten Gebiete für die Spannungen V&sub1;, V&sub2; und V&sub3; daß diese Spannungen einen Mittelwert haben, der nicht relevant ist. Die in der Tabelle nach Fig. 5 dargestellten Werte treten zu den Zeitpunkten auf, wie diese durch die vertikalen Pfeile oben in der Tabelle angegeben sind. Vor dem Zeitpunkt T&sub1; werden die Werte von I&sub0;&sub1;, I&sub0;&sub2;, V&sub1;, V&sub2; und V&sub3;durch die Ergebnisse eines vorhergehenden Umwandlungszyklus bestimmt.

Claims

1. A/D-Wandler mit schrittweiser Näherung, mit: einer Eingangsklemme (1) zum Erhalten einer in eine entsprechende digitale Darstellung umzuwandelnden analogen Signalspannung, einer schaltbaren Stromquelle (12) mit einer ersten (Io1) und einer zweiten (Io2) Ausgangsstromleitung, einem Spannungsteiler (5, 6, 7) in Form einer Widerstandskette, wobei dieser Teiler mit den Ausgangsstromleitungen der genannten schaltbaren Stromquelle gekoppelt ist zum Erzeugen einer Anzahl Bezugsspannungen, die den Eingangsspannungssignalbereich in eine Anzahl Spannungsteilbereiche aufteilen, mit Mitteln, die eine Bezugsspannungsquelle (8) mit der schaltbaren Stromquelle sowie mit dem genannten Spannungsteiler koppeln, Mitteln zum Vergleichen (2, 3, 4) der Bezugsspannungen der genannten Widerstandskette mit der analogen Signalspannung an der Eingangsklemme (1), zum Erhalten einer Anzahl Steuersignale indikativ für den Spannungsteilbereich, der die analoge Spannung an der Eingangsklemme enthält, einem Decoder (13) mit Eingangsmitteln für die genannten abgeleiteten Steuersignale zum Erzeugen mindestens erster (DD1) und zweiter (DD2) binärer Steuersignale, die erste und zweite Stellen des digitalen Signals darstellen, entsprechend der analogen Eingangssignalspannung an der Eingangsklemme, Mitteln (14) für die Steuersignale für das erste und das zweite binäre Signal des genannten Decoders zum Steuern der genannten schaltbaren Stromquelle (12) zum Neueinstellen der Ströme in den genannten Ausgangsleitungen auf eine Art und Weise, wie dies durch die genannten ersten und zweiten binären Steuersignale bestimmt ist, wobei die Widerstandskette eine zweite Anzahl von Bezugsspannungen erzeugt, die indikativ sind für einen zweiten engeren Spannungsteilbereich, der die analoge Spannung an der Eingangsklemme enthält, Mitteln (15) zum Speichern der genannten ersten und zweiten binären Steuersignale, und einer Steuerlogik (19) für ein Startsignal und mit Ausgangsmitteln (20), die mit den genannten Steuermitteln (14) gekoppelt sind zum Herbeiführen eines Umwandlungszyklus des A/D-Wandlers und zum Liefern von Steuerimpulsen zu demselben zur Steuerung dessen Wirkung, dadurch gekennzeichnet, daß die genannte schaltbare Stromquelle einen einzigen Digital/Analog-Wandler (12) mit einem in drei Positionen schaltbaren Stromausgang mit der genannten ersten und zweiten Ausgangsstromleitung und einer dritten Ausgangsstromleitung ( ) und die genannte Widerstandskette mindestens drei reihengeschaltete gleichwertige Widerstände (5, 6, 7) aufweist, wobei der erste und der zweite Endanschluß mit der genannten Bezugsspannungsquelle (8) bzw. der genannten ersten Ausgangsstromleitung (101) gekoppelt ist und wobei die genannte zweite (102) und dritte ( ) Ausgangsstromleitung mit einem zwischenliegenden Anzapfpunkt (9) der Widerstandskette bzw. der genannten Bezugsspannungsquelle (8) gekoppelt ist, wobei die Widerstandskette mindestens drei Anzapfpunkte (9, 10, 11) aufweist, an denen die genannten Bezugsspannungen (V1, V2, V3) entwickelt werden und wobei der Digital/Analog-Wandler eine Anzahl Stromquellen (QA, QB, QD1, . . . QD5) aufweist, die mit halbleitergesteuerten Dreistellungen-Schaltern (23) einzeln gekoppelt sind, wobei diese Schalter die betreffenden Quellen mit der genannten ersten, zweiten und dritten Ausgangsstromleitung koppeln zur Neueinstellung des Stromflusses durch die Widerstandskette bei jedem Umwandlungszyklusschritt, damit bei jedem Schritt ein neuer Satz von Bezugsspannungen entwickelt wird, damit der Spannungsteilbereich schrittweise progressiv enger gemacht wird bei einem Umwandlungszyklus und als Funktion der ersten und zweiten binären Steuersignale des Decoders, die den Steuermitteln zugeführt werden.

2. A/D-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die genannten Vergleichsmittel Vergleichsanordnungen (2, 3, 4) aufweisen, von denen der eine Eingang mit der Eingangsklemme (1) gekoppelt ist und die anderen Eingänge mit Anzapfpunkten (9, 10 bzw. 11) an der Widerstandskette derart gekoppelt sind, daß den zweiten Eingängen der Vergleichsanordnungen gleichmäßig zunehmende Bezugsspannungen zugeführt werden, wodurch Ausgangssignale der Vergleichsanordnungen denjenigen Spannungsteilbereich bestimmen, der die analoge Eingangsspannung enthält.

3. A/D-Wandler nach Anspruch 1 oder 2, wobei die genannte Widerstandskette und die genannten Vergleichsmittel während jedes Schrittes eines Umwandlungszyklus vier Spannungsteilbereiche erzeugen, wobei jeder nachfolgende Spannungsteilbereich ein Viertel des Spannungsbereichs des Teilbereichs in dem vorhergehenden Schritt deckt.

4. A/D-Wandler nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die genannte dritte Ausgangsstromleitung ( ) mit der genannten Bezugsspannungsquelle (8) verbunden wird, sowie mit der genannten Widerstandskette (5, 6, 7), deren Strom durch die genannten Steuermittel (14) gesteuert wird, so daß an der genannten Bezugsspannungsquelle eine konstante Belastung eingehalten wird.

5. A/D-Wandler nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, daß die genannten Steuermittel (14) die schaltbare Stromquelle (12) steuern, so daß der Stromfluß in der zweiten Stromleitung (Io2) in jedem Schritt eines Umwandlungszyklus der Summe der Bitströme entspricht, für die der Wert der genannten ersten und zweiten Steuersignale in einem der vorhergehenden Schritte des Umwandlungszyklus eine logische Null war.