DE69331170T2

DE69331170T2 - Mehrmoden-Analog/Digitalwandler und Verfahren

Info

Publication number: DE69331170T2
Application number: DE69331170T
Authority: DE
Inventors: James R. Hochschild; William A. Severin; Henry Tin-Hang Yung
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-03-31
Filing date: 1993-03-22
Publication date: 2002-06-20
Anticipated expiration: 2013-03-23
Also published as: JPH0629846A; EP0564143A2; EP0564143A3; US5369407A; EP0564143B1; DE69331170D1

Description

TECHNISCHES GEBIET DER ERFINDUNG

Diese Erfindung bezieht sich allgemein auf das Gebiet elektronischer Systeme und insbesondere auf einen Mehrmoden-Analog/Digital-Umsetzer und das entsprechende Verfahren.

HINTERGRUND DER ERFINDUNG

Analog/Digital-Umsetzer ("ADCs") sind elektronische Vorrichtungen, die aus einer analogen Eingabe ein digitales Signal erzeugen. ADCs dienen auf vielen Gebieten einschließlich der Computer-E/A-Schnittstellen, der Labor-Testeinrichtung und der Verbrauchsgüter wie etwa der digitalen Magnetbandgeräte zum Schließen der Lücke zwischen Einrichtungen zur digitalen Signalverarbeitung und Einrichtungen zur analogen Signalverarbeitung.
ADCs setzen ihr analoges Eingangssignal nach einer mathematischen Übertragungsfunktion in ein digitales Eingangssignal um. Linear, A-Gesetz-kompandierend und u-Gesetz-kompandierend sind drei in der Technik bekannte Übertragungsfunktionen, die eine weite Verbreitung gefunden haben. Bisher setzten ADCs Daten gemäß entweder (1) einer linearen Übertragungsfunktion, (2) einer der Kompandierungsfunktionen oder gemäß (3) einer vom Anwender gewählten Kompandierungsfunktion um. Kein bekannter ADC ließ zu, daß ein Anwender eine analoge Eingabe alternativ durch eine lineare oder durch eine kompandierende Übertragungsfunktion in eine digitale Ausgabe umsetzte. Wenigstens zwei Bausteine waren erforderlich, um alle drei Umsetzungsmodi auszuführen.
Deshalb bestand ein Bedarf an einem ADC, der so betrieben werden kann, daß er eine analoge Eingabe entweder nach einer linearen, einer A-Gesetzkompandierenden oder einer u-Gesetz-kompandierenden Übertragungsfunktion in eine digitale Ausgabe umsetzt.
US-A-4.764.753 offenbart einen Analog/Digital-Umsetzer, der für die Herstellung auf einer integrierten Schaltung geeignet ist. Der Umsetzer ist von jenem Typ, bei dem die von einem D/A-Umsetzer erzeugte Spannung sukzessive von einem analogen Eingangssignal subtrahiert wird und der Digitalcode des integrierten D/A-Umsetzers als digitale Ausgangsgröße abgeleitet wird, wobei die Übereinstimmung zwischen der vom D/A-Umsetzer erzeugten Spannung und dem analogen Eingangssignal durch einen Komparator erfaßt wird. Das Ausgangssignal des Komparators wird zurückgeführt und dem subtrahierten Ergebnis überlagert sowie zur Steuerung des D/A-Umsetzers verwendet. In einem Beispiel enthält eine Matrixschaltung Kondensatoren, deren Kapazitätswerte sequentiell durch einen Faktor 2 gewichtet werden. Die ersten Anschlüsse dieser Kondensatoren werden gemeinsam an einen invertierenden Eingang eines Operationsverstärkers angeschlossen, der einen Integrator bildet. Die anderen Anschlüsse der Kondensatoren werden gemeinsam mit Elektroden von Schaltern verbunden, die drei Zustände einnehmen. Ein Aufwärts-/Abwärtszähler besitzt 6-bit-Ausgänge, die zur Steuerung der Schalter verwendet werden. Eine analoge Addierschaltung enthält einen Kondensator und einen Schalter.
US-A-4.982.194 offenbart einen Analog/Digital-Umsetzer mit Rückwärtsabtastung und Ladungs-Neuverteilung. In einem Beispiel schaltet ein erster Schalter entweder ein analoges Eingangssignal oder ein Referenzsignal an den Eingangsanschluß einer Kondensatoranordnung. Die Kondensatoranordnung besteht aus binär gewichteten Kondensatoren sowie einem zusätzlichen Kondensator mit einem Gewicht, das dem niedrigstwertigen Bit der Kondensatoranordnung entspricht. Ein erster Anschluß jedes Kondensators ist über einzeln steuerbare Schalter mit dem Eingangsanschluß der Anordnung oder mit analoger Erde verbunden. Die zweiten Anschlüsse der Kondensatoren sind jeweils mit einem Ausgangsanschluß der Anordnung verbunden, der als Eingang mit dem Komparator verbunden ist. Der Ausgangsanschluß der Anordnung und die zweiten Anschlüsse der einzelnen Kondensatoren sind über einen Schalter mit analoger Erde verbunden. Ein Rückkopplungsschalter verbindet den Ausgang des Komparators mit seinem Eingang. Nach Abschluß einer Sukzessiv-Approximations-Routine oder Konversion wird ein endgültiger digitaler Wert des Analogeingangs durch einen Signalspeicher gespeichert und, falls erwünscht, ausgegeben.
Die vorliegende Erfindung schafft einen Analog/Digital-Umsetzer, wie er in Anspruch 1 beansprucht ist.
Gemäß der vorliegenden Erfindung wird ein Analog/Digital-Umsetzer geschaffen, der die Nachteile und Probleme, die mit den herkömmlichen Analog/Digital-Umsetzern verbunden sind, im wesentlichen beseitigt oder verringert.
Es wird ein Multimoden-Analog/Digital-Umsetzer beschrieben, der eine analoge Eingabe gemäß einer linearen oder einer kompandierenden Übertragungsfunktion in einen digitalen Wert umsetzt. Der Umsetzer enthält einen Komparator, ein Sukzessiv-Approximations-Register und eine Ladungs- Neuverteilungsvorrichtung. Der Komparator vergleicht die Eingangsspannung mit einer generierten Spannung. Das Sukzessiv-Approximations-Register erzeugt in Antwort auf das Ausgangssignal des Komparators ein vorläufiges Binärwort. Die Ladungs-Neuverteilungsvorrichtung erzeugt die generierte Spannung gemäß dem vorläufigen Binärwort und einer gewählten Übertragungsfunktion. Die Übertragungsfunktion wird aus einer Gruppe, bestehend aus linear und kompandierend, gewählt.
Ein erster technischer Vorteil der offenbarten Erfindung ist ihre Flexibilität. Ein Anwender kann eine analoge Eingabe in eine digitale Ausgabe übertragen gemäß einer von drei Übertragungsfunktionen: linear, A-Gesetz-kompandierend oder u-Gesetz-kompandierend.
Ein zweiter technischer Vorteil der offenbarten Erfindung ist ihre Kompaktheit. Alle drei Betriebsmodi werden durch eine Vorrichtung vollzogen, die im wesentlichen dieselbe Größe wie die ADCs im Stand der Technik besitzt.
Ein dritter technischer Vorteil des offenbarten Systems ist seine Genauigkeit. Die ADCs verwenden Kondensatoranordnungen nach dem Ladungs- Neuverteilungsverfahren. Herkömmliche Photolithographie-Techniken sind geeignet, um abgestimmte Kondensatorgruppen zu schaffen, die die Genauigkeit der resultierenden Ausgabe erhöhen.

KURZBESCHREIBUNG DER ZEICHNUNG

Zum besseren Verständnis der vorliegenden Erfindung und deren Vorteile sei nun auf die folgenden Beschreibungen verwiesen, die im Zusammenhang mit der begleitenden Zeichnung zu sehen sind, worin:
Fig. 1a und 2b eine lineare bzw. eine kompandierende Übertragungsfunktion graphisch darstellen;
Fig. 2 einen übergeordneten Schaltplan des offenbarten Mehrmoden- Analog/Digital-Umsetzers zeigt;
Fig. 3a und 3b einen Sukzessiv-Approximations-Entscheidungsbaum für eine lineare bzw. eine kompandierende Übertragungsfunktion graphisch darstellen;
Fig. 4a und 4b einen übergeordneten Schaltplan der analogen Hälfte des offenbarten Analog/Digital-Umsetzers zeigen;
Fig. 5 einen übergeordneten Schaltplan der digitalen Hälfte des offenbarten Analog/Digital-Umsetzers zeigt;
Fig. 6 einen Schaltplan des in Fig. 4a gezeigten STARRAY-Blocks zeigt;
Fig. 7 einen Schaltplan des in Fig. 4b gezeigten SEGARRAY-Blocks zeigt;
Fig. 8 einen Schaltplan der in Fig. 4a gezeigten STPSW-Zelle zeigt;
Fig. 9 einen Schaltplan der in Fig. 4b gezeigten SEGSW-Zelle zeigt;
Fig. 10 einen Schaltplan des in Fig. 4a gezeigten ADN-Blocks zeigt;
Fig. 11 einen übergeordneten Schaltplan des in Fig. 5 gezeigten STPDEC- Blocks zeigt;
Fig. 12 einen Schaltplan der in Fig. 11 gezeigten SSWCON-Zelle zeigt;
Fig. 13 einen Schaltplan des in Fig. 11 gezeigten AUCON-Blocks zeigt;
Fig. 14a und 14b einen übergeordneten Schaltplan des in Fig. 5 gezeigten SEGDEC-Blocks zeigt;
Fig. 15 einen Schaltplan des in Fig. 14a gezeigten DASWCONA-Blocks zeigt;
Fig. 16 einen Schaltplan des in Fig. 14a gezeigten DASWCONB-Blocks zeigt;
Fig. 17 einen Schaltplan des in Fig. 14a gezeigten DASWCONC-Blocks zeigt;
Fig. 18 einen Schaltplan der in den Fig. 14a und 14b gezeigten DASWCOND- Zelle zeigt;
Fig. 19 einen Schaltplan des in Fig. 14b gezeigten DASWCONE-Blocks zeigt;
Fig. 20 einen Schaltplan des in Fig. 14b gezeigten DASWCONF-Blocks zeigt;
Fig. 21 einen übergeordneten Schaltplan des in Fig. 5 gezeigten Blocks ADSAR zeigt;
Fig. 22 einen Schaltplan des in Fig. 21 gezeigten SIGL-Blocks SGNL zeigt; und
Fig. 23 einen Schaltplan der in Fig. 21 gezeigten BITL-Zelle zeigt

GENAUE BESCHREIBUNG DER ERFINDUNG

Die bevorzugte Ausführungsform der vorliegenden Erfindung und deren Vorteile werden verständlicher durch Bezugnahme auf die Fig. 1 bis 23 der Zeichnung, wobei für gleiche und sich entsprechende Teile in den verschiedenen Figuren gleiche Bezugszeichen verwendet werden.
Die offenbarte Erfindung wird in Verbindung mit dem folgenden Inhaltsverzeichnis beschrieben:

I. Mathematischer Hintergrund

A. Linear
B. Kompandierend
1. A-Gesetz-kompandierend
2. u-Gesetz-kompandierend

II. ADC, Übersicht

A. Implementierung
B. Arbeitsweise

III. Elektronische Implementierung

A. Signalbeschreibung
B. Analog, Übersicht
C. Digital, Übersicht
D. Stufenkondensatormatrix
E. Segmentkondensatormatrix
F. Stufenschalter
G. Segmentschalter
H. Segmentmatrix-Eingangsschalter
I. Stufendecodierer
1. Stufenschalter-Controller
2. Kompandierungs-Controller
J. Segmentmatrix-Decodierer
1. Segmentschalter-Controller A
2. Segmentschalter-Controller B
3. Segmentschalter-Controller C
4. Segmentschalter-Controller D
5. Segmentschalter-Controller E
6. Segmentschalter-Controller F
K. Sukzessiv-Approximations-Register
1. Vorzeichenbit-Signalspeicher
2. Bit-Signalspeicher

I. MATHEMATISCHER HINTERGRUND

Die Fig. 1a und 1b stellen eine lineare bzw. eine kompandierende Übertragungsfunktion graphisch dar.

A. Linear

In Fig. 1a kann ein digitaler Wert auf der horizontalen Achse über die folgende einfache Beziehung mit einem analogen Wert auf der vertikalen Achse verknüpft sein:
y = 1/m x/xmax
wobei y der digitale Wert ist, x der analoge Wert ist, xmax der analoge Maximalwert ist und m die Steigung der dargestellten Linie ist. Eine lineare Übertragungsfunktion ist vor allem dort angebracht, wo die erwarteten Eingangswerte gleichmäßig verteilt sind.
In der gezeigten Ausführungsform besitzt ein lineares Datenwort eine Länge von 13 Bits. Das erste Bit ist ein Vorzeichenbit, das angibt, ob die analoge Ausgangsgröße über oder unter einem gewählten Referenzwert liegt.

B. Kompandierend

Kompandierende ("komprimierende + expandierende") Übertragungsfunktionen werden verwendet, wenn Genauigkeit und Auflösung um einen bestimmten Punkt wichtiger als Linearität sind. In Fig. 1b sind die wichtigsten Werte jene in der Nähe des Nullpunkts des zugrundeliegenden Koordinatensystems. Ein größerer Anteil von digitalen Werten als von analogen Werten, die vom Nullpunkt entfernt sind, ist analogen Werten in der Nähe des Nullpunkts zugeordnet. Zur Beschreibung der gezeigten Kurve kann eine logarithmische Funktion verwendet werden. Zur Implementierung in digitaler Elektronik wird die logarithmische Kurve jedoch durch sechzehn lineare Segmente angenähert. Der Endpunkt jedes Segments ist in der Figur durch einen fetten Punkt angegeben. Die A-Gesetzkompandierenden und u-Gesetz-kompandierenden Übertragungsfunktionen unterscheiden sich in der Nähe des Nullpunkts etwas voneinander.
In der gezeigten Ausführungsform besitzt das kompandierende Datenwort eine Länge von acht Bits. Das erste Bit ist ein Vorzeichenbit, das angibt, ob die analoge Ausgangsgröße über oder unter einem gewählten Referenzwert liegt.

1. A-Gesetz-kompandierend

Die A-Gesetz-kompandierende Übertragungsfunktion ist gegeben durch die Gleichung:

2. u-Gesetz-kompandierend

Die u-Gesetz-kompandierende Übertragungsfunktion ist gegeben durch die Beziehung:
wobei u = 255.

II. ADC, ÜBERSICHT

A. Implementierung

Fig. 2 zeigt einen übergeordneten Schaltplan des offenbarten Multimoden- Analog/Digital-Umsetzers, der allgemein mit 10 angegeben ist. Der ADC 10 enthält eine erste Kondensatoranordnung, die allgemein mit 12 bezeichnet ist und die Kondensatoren C1 bis C5 umfaßt. Der ADC 10 enthält eine zweite Kondensatoranordnung, die allgemein mit 14 bezeichnet ist und die Kondensatoren C7 bis C16 umfaßt. Wie gezeigt ist, sind die ersten Anschlüsse aller Kondensatoren in der Anordnung 12 miteinander verbunden, so daß sie einen Schaltpunkt 16 bilden. Der zweite Anschluß jedes Kondensators in der Anordnung 12 ist mit einem Block 18 verbunden, der mit STUFENMATRIXSCHALTER bezeichnet ist. Die ersten Anschlüsse aller Kondensatoren in der Anordnung 14 sind miteinander verbunden, so daß sie einen Schaltpunkt 20 bilden. Der zweite Anschluß jedes Kondensators in der Anordnung 14 ist mit einem Block 22 verbunden, der als SEGMENTMATRIXSCHALTER bezeichnet wird.
Die Kondensatoren C1 bis C5 und C7 bis C16 sind so gefertigt, daß ihre relativen Kapazitätswerte genau bekannt sind. Wie gezeigt ist, besitzen die Kondensatoren C1 bis C5 einen Kapazitätswert von 1C, 2C, 4C, 8C bzw. 16C, wobei C ein Einheitskapazitätswert ist. Die Kondensatoren C7 bis C16 besitzen einen Kapazitätswert von 1C, 1C, (31/32)C, 2C, 4C, 8C, 16C, 32C, 64C bzw. 128C. In der weiter unten beschriebenen elektronischen Implementierung beträgt C = 0,2 pF.
Der Schaltpunkt 16 ist mit dem invertierenden Eingang eines Operationsverstärkers 24 verbunden. Der nichtinvertierende Eingang des Operationsverstärkers 24 ist mit einem Spannungsreferenzwert VMID verbunden, während der Ausgang mit einem Schaltpunkt 26 verbunden ist. Die Schaltpunkte 16 und 26 sind über zwei parallele Schaltungspfade miteinander verbunden. Der erste Schaltungspfad enthält einen Schalter 28. Der zweite Schaltungspfad enthält einen Kondensator C6. Der Kondensator C6 ist ebenfalls so gefertigt, daß sein relativer Kapazitätswert genau bekannt ist. Wie gezeigt ist, besitzt der Kondensator C6 einen Kapazitätswert von 32C. Der Schaltpunkt 26 kann über einen Schalter 30 alternativ mit SEGMENTMATRIXSCHALTER 22 verbunden oder von diesen getrennt werden.
Der Schaltpunkt 20 ist mit dem invertierenden Eingang eines Komparators 32 verbunden. Der nichtinvertierende Eingang des Komparators 32 ist mit dem Spannungswert VMID verbunden. Der Ausgang des Komparators 32 erzeugt das Digitalsignal CONIPO. Der Schaltpunkt 20 ist über einen Schalter 34 mit der Referenzspannung VMID verbunden. ANALOGE EINGABE kann über einen Schalter 36 an den Block 22 geschaltet werden.
STUFENMATRIXSCHALTER 18 und SEGMENTMATRIXSCHALTER 22 werden durch einen Block 38, der mit DIGITALE DECODIERUNG bezeichnet ist, über einen Steuerbus 40 gesteuert. STUFENMATRIXSCHALTER 18 und SEGMENTMATRIXSCHALTER 22 schalten die Kondensatoren C1 bis C5 und C7 bis C16 an eine von mehreren Spannungen. STUFENMATRIXSCHALTER 18 schaltet jeden der Kondensatoren C1 bis C5 an eine von drei Referenzspannungen: DAVRM, DAGND oder DAVRP. SEGMENTMATRIXSCHALTER 22 schaltet jeden der Kondensatoren C7 bis C16 an einen von vier Spannungswerten: DAVRM, VMID, DAVRP oder die Spannung am Schaltpunkt 26. SEGMENTMATRIXSCHALTER 22 kann außerdem ANALOGE EINGABE an die Kondensatoren C7 bis C16 schalten.
Der Block 38 (DIGITALE DECODIERUNG) empfängt zwei Eingaben, COMPO und MODUSWAHL, und erzeugt ein einzige Ausgabe DIGITALE AUSGABE. MODUSWAHL gibt an, welche der drei Übertragungsfunktionen vom ADC 10 bei seiner Umsetzung von ANALOGE EINGABE zu verwenden ist. Der ADC 10 kann eine lineare, A-Gesetz-kompandierende oder u-Gesetzkompandierende Übertragungsfunktion verwenden. DIGITALE AUSGABE repräsentiert den digitalen Wert der umgesetzten ANALOGE EINGABE. Die Arbeitsweise des Blocks 38 (DIGITALE DECODIERUNG) ändert sich in Abhängigkeit von der Moduswahleingabe und wird weiter unten genauer beschrieben.

B. Arbeitsweise

In allen Betriebsmodi arbeitet der ADC 10 als Ladungs- Neuverteilungsvorrichtung und setzt den analogen Spannungswert durch das Sukzessiv-Approximations-Verfahren in einen digitalen Wert um.
In einer Ladungs-Neuverteilungsvorrichtung wird auf einen Schaltungspunkt eine anfängliche Ladung aufgebracht, indem der Schaltungspunkt mit einer bekannten Referenzspannung verbunden wird. Hier werden die Schaltpunkte 16 und 20 mit VMID verbunden. Der Schaltpunkt wird dann durch Vorrichtungen mit einer hohen Impedanz isoliert, so daß die gesamte Ladung auf dem Schaltpunkt während der Betriebszeit der Vorrichtung konstant bleibt. Hier halten die Kondensatoren C1 bis C5, die Kondensatoren C7 bis C16 und der Operationsverstärker 24 sowie der Komparator 32 die anfängliche Ladung auf den Schaltpunkten 16 und 20 aufrecht.
Die anfängliche Spannung am Schaltpunkt oder an den Schaltpunkten wird durch selektives Schalten einer unterschiedlichen Referenzspannung an den zweiten Anschluß jeden Kondensators verändert. Die an den ausgewählten Kondensatoren hervorgerufene Potentialdifferenz zieht einen Teil der anfänglichen Ladung auf den Schaltpunkten an bzw. stößt diesen ab. Ob die Potentialdifferenz die anfängliche Ladung anzieht oder abstößt, hängt davon ab, ob die Differenz zwischen der ersten und der zweiten Referenzspannung positiv oder negativ ist. Die Ladungsänderung auf dem Anschluß des ausgewählten Kondensators und auf dem Schaltpunkt ruft eine Änderung der Spannung am Schaltpunkt, Vout, hervor.
wobei Ci der Kapazitätswert des i-ten Kondensators ist und ΔVi der durch die gewählte Referenzspannung hervorgerufene Spannungsabfall am i-ten Kondensators ist. Diese Spannung kann als Zwischenwert (Schaltpunkt 16) oder als Eingabe in einen Komparator (Schaltpunkt 20) durch Zwischenspeichern des Signals mit Vorrichtungen mit einer hohen Eingangsimpedanz verwendet werden. Hier dienen der Operationsverstärker 24 und der Komparator 32 als Vorrichtungen mit einer hohen Eingangsimpedanz.
Ein ADC setzt eine analoge Spannung unter Anwendung des Sukzessiv- Approximations-Verfahrens in einen digitalen Wert um, indem die analoge Spannung mittels eines Komparators mit einer Folge bekannter Spannungswerte verglichen wird. Jeder Spannungswert wird durch den ADC aus einem vorläufigen Binärwort erzeugt. Wenn der Komparator angibt, daß der bekannte Spannungswert größer als der analoge Spannungswert ist, wird das Binärwort um ein bestimmtes Maß verkleinert. Wenn der bekannte Spannungswert kleiner als der analoge Spannungswert ist, wird das Binärwort um ein bestimmtes Maß vergrößert. Der durch das neue Binärwort angegebene neue Spannungswert wird dann durch einen Komparator mit dem analogen Spannungswert verglichen und das Binärwort entsprechend modifiziert. Dieser Prozeß wird wiederholt, bis das vorläufige Binärwort der analogen Eingangsspannung entspricht. Folglich sind für einen ADC mit n Bits n Umsetzungsschritte erforderlich.
Die Fig. 3a und 3b zeigen graphisch einen Sukzessiv-Approximations- Entscheidungsbaum für eine lineare bzw. eine u-Gesetz-kompandierende Übertragungsfunktion. Die Unterschiede zwischen den zwei Bäumen entstehen aus der unterschiedlichen Weise, in der das vorläufige Binärwort im jeweiligen Modus decodiert wird. Außerdem ist im linearen Modus der Ausgang des Operationsverstärkers 24 stets mit dem Kondensator C7 verbunden. In den kompandierenden Modi ist der Ausgang des Operationsverstärkers 24 mit einem Kondensator in der Anordnung 14 entsprechend den decodierten drei höchstwertigen Bits ("MSB") verbunden: höchstwertiges Bit bis niedrigstwertiges Bit = 000, Kondensator C7; 001, Kondensator C10; 010, Kondensator C11; 011, Kondensator C12; ...; und... Kondensator C16.
In beiden Betriebsmodi wird das Vorzeichenbit oder AD 13 anfänglich bestimmt, indem der analoge Eingangswert mit VMID verglichen wird. Wenn der analoge Wert größer als VMID ist, wird anschließend die Referenzspannung DAVRP an die ausgewählten Kondensatoren C7 bis C16 angelegt. Wenn der analoge Wert Meiner als VMID ist, wird anschließend die Referenzspannung DAVRM an die ausgewählten Kondensatoren C7 bis C16 angelegt. Die der an die Anordnung 14 angelegten Referenzspannung entgegengesetzte Referenzspannung wird als Vr an ausgewählte Kondensatoren in der Anordnung 12 angelegt. Das Ausgangssignal der Anordnung 12 wird durch den invertierenden Operationsverstärker 24 geleitet, bevor es von der Anordnung 14 verarbeitet wird. Das Ausgangssignal des Operationsverstärkers 24 ist dann mit der Anordnung 14 vorzeichenkompatibel.
Die analoge Eingangsspannung wird dann abgegriffen, indem alle unteren Anschlüsse der Kondensatoren in der Anordnung 14 mit Ausnahme des Kondensators C9 an die analoge Eingangsspannung Vin geschaltet werden. Die Anordnungen 12 und 14 werden voneinander getrennt, indem der Schalter 30 geöffnet wird. Der untere Anschluß des Kondensators C9 und der obere Anschluß der Anordnung 14 werden durch Schließen des Schalters 34 an VMID geschaltet. Als Ergebnis wird am oberen Anschluß der Anordnung 14 eine Ladung gespeichert, die zur analogen Eingangsspannung proportional ist. Gleichzeitig werden die unteren Anschlüsse der Kondensatoren C1 bis C5 an einen Spannungswert DAVGND geschaltet. Der Schalter 28 wird geschlossen, so daß der obere Anschluß der Anordnung 12 über den Ausgang des Operationsverstärkers 24 entladen wird. (VMID und DAVGND sind zu diesem Zweck äquivalent.)
Beide Schalter 28 und 34 werden geöffnet. Alle unteren Anschlüsse der Kondensatoren in der Anordnung 14 werden dann auf DAVGND geschaltet. Das Vorzeichenbit der analogen Eingangsspannung wird durch das Ausgangssignal des Komparators bestimmt. Zur Vereinfachung wird in der folgenden Abhandlung angenommen, daß das Vorzeichenbit positiv ist.

1. Linear

In Fig. 3a ist Vr gleich der gewählten Referenzspannung DAVRP oder DAVRM, was durch das Vorzeichenbit bestimmt wird. Im linearen Modus bei positivem Vorzeichen ist der untere Anschluß des Kondensators C16 mit der positiven Referenz Vr verbunden. Dies führt zu einer Umsetzungsspannung, die zu -(Vin - Vr/2) proportional ist und an den Eingängen des Komparators auftritt, wobei Vin ANALOGSPANNUNG ist. Dies ist der Umsetzungsschritt 1. Wenn die Spannung negativ ist, wird eine 1 als höchstwertiges Bit (MSB) aufgezeichnet. Dann wird der durch den oberen Arm von Schritt 2 repräsentierte Test ausgeführt. Andernfalls wird eine 0 aufgezeichnet, wobei der untere Anschluß des Kondensators C16 auf DAVGND zurückwechselt.
Das zweite MSB wird dann bestimmt, indem der untere Anschluß des Kondensators C15 an Vr geschaltet wird. Dies ist der Umsetzungsschritt 2. Unter der Annahme, daß das MSB eine 1 ist, tritt an den Eingängen des Komparators eine Spannung auf, die zu
proportional ist. Dies entspricht dem durch den oberen Arm des Umsetzungsschritts 2 repräsentierten Test. Wenn die Spannung negativ ist, wird als zweites MSB eine 1 aufgezeichnet. Danach wird der Test ausgeführt, der dem oberen Zweig von Schritt 3 im Entscheidungsbaum von Fig. 3a entspricht. Andernfalls wird der Test ausgeführt, der den zweithöchsten Arm im Schritt 3 entspricht. In ähnlicher Weise können die Bits 10 bis Sbestimmt werden.
Der Ausgang des Operationsverstärkers 24 ist mit dem unteren Anschluß des Kondensators C7 in der Anordnung 14 verbunden. Die gleiche Vorgehensweise der sukzessiven Approximation wie in der Anordnung 14 wird für die vier niedrigstwertigen Bits in der Anordnung 12 fortgesetzt. Der Kondensator C1 ist stets mit DAVGND verbunden. Der in Fig. 3a gezeigte Entscheidungsbaum setzt sich deshalb für acht weitere Schritte fort. Der Kondensator C1 wird an die positive Referenzspannung geschaltet, wenn das Vorzeichenbit H (Hochpegel) ist. Der Kondensator Cl wird an die negative Referenzspannung geschaltet, wenn das Vorzeichenbit L (Tiefpegel) ist.

2. Kompandierend

In Fig. 3b ist Vr gleich der gewählten Referenzspannung DAVRP oder DAVRM, was durch das Vorzeichenbit bestimmt wird. In den u-Gesetz- und A- Gesetz-kompandierenden Modi werden die unteren Anschlüsse der Kondensatoren C9 (Kondensatoren C7 und C8 bei A-Gesetz), C10, C11 und C12 zur Bestimmung des MSB an Vr geschaltet. Dies entspricht dem Umsetzungsschritt 1. Die spezielle Reihenfolge des Schaltens der Kondensatoren C7 bis C16 wird durch die drei MSB des durch den Block 38 (DIGITALE DECODIERUNG) decodierten vorläufigen Binärworts bestimmt. Wie im linearen Modus ist das anfängliche Binärwort eine Eins gefolgt von Nullen. Im linearen Wort gibt es elf Nullen. Im kompandierenden Wort gibt es nur sechs Nullen (wenn die vier niedrigstwertigen Bits gezählt werden). Im kompandierenden Modus wird der Ausgang des Operationsverstärkers 24 an denjenigen Kondensator geschaltet, der dem decodierten Segment entspricht. Vr wird an alle Kondensatoren unterhalb dem decodierten Segment geschaltet, während DAVGND an alle Kondensatoren über dem decodierten Segment geschaltet wird. Durch dieses Schema können die kompandierenden Modi die von den kompandierenden Übertragungsfunktionen verlangte variable Schrittweite haben.
Das betreffende decodierte Segment wird durch das folgende Schema bestimmt: (bit&sub7; = 0 bit&sub6; = 0 bit&sub5; = 0) entspricht dem Segment 1,001 entspricht dem Segment 2,010 entspricht dem Segment 3, ... und 111 entspricht dem Segment 8.
Die Segmente 1 bis 8 entsprechen den Kondensatoren C9 (Kondensatoren C7 und C8 bei A-Gesetz) bis C16. Ein Kondensator befindet sich über einem anderen, wenn sein Bezeichner kleiner als der Bezeichner des anderen ist. Ein Kondensator ist unter einem anderen, wenn sein Bezeichner größer als der Bezeichner des anderen ist. Beispielsweise sind die Kondensatoren C9, C11 und C12 unter dem Kondensator 13. Die Kondensatoren C14, C15 und C16 liegen über dem Kondensator 13.
Wenn das MSB eine 1 ist, wird das zweite MSB bestimmt, indem die unteren Anschlüsse der Kondensatoren C9 (Kondensatoren C7 und C8 bei A-Gesetz), C10, C11, C12, C13 und C14 an Vr geschaltet werden, während die übrigen unteren Anschlüsse in der Anordnung 14 mit DAVGND verbunden werden. Dies entspricht dem oberen Arm im Umsetzungsschritt 2. Andernfalls werden die unteren Anschlüsse der Kondensatoren C9 (Kondensatoren C7 und C8 bei A-Gesetz) und C10 an Vr geschaltet. Dies entspricht dem unteren Arm im Umsetzungsschritt 2.
Zur Bestimmung des dritten MSB, unter der Annahme, daß sowohl das MSB als auch das zweite MSB 0 sind, wird der untere Anschluß des Kondensators C9 (Kondensatoren C7 und C8 bei A-Gesetz) an Vr geschaltet. Dies entspricht dem untersten Arm im Umsetzungsschritt 3. Wenn das dritte MSB eine 1 ist, wird der untere Anschluß des Kondensators C10 an den Ausgang des Operationsverstärkers 24 geschaltet. Dies entspricht dem zweituntersten Arm im Umsetzungsschritt 4. Andernfalls, bei u-Gesetz, wird der untere Anschluß des Kondensators C9 wieder an DAVGND gelegt, während der Kondensator C7 mit dem Ausgang des Schaltpunkts 26 verbunden wird. Dies entspricht dem untersten Arm im Umsetzungsschritt 4. (Bei A-Gesetz werden die unteren Anschlüsse der Kondensatoren C7 und C8 an den Ausgang des Schaltpunkts 26 geschaltet.)
Die Anordnung 12 fährt dann ähnlich wie die oben im Zusammenhang mit dem linearen Modus beschriebene Prozedur mit dem Sukzessiv-Approximations- Verfahren fort. Wenn die drei MSB gleich 0 sind, wird bei der u-Gesetz- Kompandierung der Kondensator C1 an die positive Referenzspannung geschaltet, wenn das Vorzeichenbit H ist. Der Kondensator C1 wird an die negative Referenzspannung geschaltet, wenn das Vorzeichenbit L ist und alle MSB gleich 0 sind. Wenn die MSB nicht alle 0 sind, wird der Kondensator C1 an DAVGND geschaltet. Bei der A-Gesetz-Kompandierung wird der Kondensator C1 an DAVGND geschaltet.

III. ELEKTRONISCHE IMPLEMENTIERUNG

A. Signalbeschreibung

Die folgenden, nacheinander beschriebenen Signale werden vom ADC verwendet:
AD1 bis AD13 sind die dreizehn Ausgangsbits des ADC.AD1 ist das niedrigstwertige Bit, während AD13 das Vorzeichenbit ist. In beiden kompandierenden Modi werden die Bits 5 bis neun 9 nicht verwendet. Während der Umsetzung bilden diese das vorläufige Binärwort oder die "Versuchsbits".
ADBUF ist das Ausgangssignal des Blocks ADIN. Es ist entweder ANALOGE EINGABE oder BUF.
ADLD ist ein digitales Freigabesignal, das eine Analog/Digital-Decodierungsoperation auslöst.
ADNRS ist die Negation von ADSMD. Es wird von den Stufenschaltern verwendet, um die drei Leitungssteuerbusse zu erzeugen.
ADRS ist das digitale Signal ADSMD, das jedoch verzögert ist.
ADSM ist das verzögerte Eingangssignal ADLD.
ADSMD ist das Signal ADSM, das jedoch verzögert ist.
ANALOGE EINGABE ist die analoge Spannung, die in einen digitalen Wert umzusetzen ist.
AU ist ein digitales Eingangssignal für den ADC. Es wird im Zusammenhang mit LINEAR verwendet. Wenn LINEAR L ist und AU H ist, setzt der ADC digitale Daten gemäß einer A-Gesetz-kompandierenden Übertragungsfunktion um. Wenn beide L sind, setzt der ADC digitale Daten gemäß einer u-Gesetzkompandierenden Übertragungsfunktion um.
B1A, B1B, B2 und C bis I sind die analogen Spannungspegel, die am jeweils unteren Anschluß der Kondensatoren C7 bis C16 anliegen werden. Sie werden durch SEGSW-Zellen erzeugt. (B2 wird durch eine STPSW-Zelle erzeugt.)
B1A(0,3), B1B(0,3), B2(0,2) und C(0,3) bis I(0,3) sind Steuerbusse mit vier Leitungen, die die SEGSW-Zellen steuern. (der Bus B2(0,2) ist ein Steuerbus mit drei Leitungen. Er steuert eine STPSW-Zelle.)
B5Q bis B9Q entsprechen dem fünften bis neunten Ausgangsbit bzw. dem 13- bit-Ausgang des Blocks ADSAR.
BIT ist ein digitales Eingangssignal für den Block SSWCON und die Blöcke DASWCONB, DASWCOND, DASWCONE und DASWCONR. Es entspricht einem Bit des 13-bit-Ausgangs des Blocks ADSAR.
BSW ist die vierte Leitung in den Steuerbussen mit vier Leitungen B1A(0,3), B1B(0,3) und C(0,3) bis I(0,3). Wenn H, schaltet dieses Bit ADBUF an den n-ten Kondensator des Blocks SEGARRAY.
BUF ist das zwischengespeicherte Ausgangssignal des Blocks STARRAY.
CLK ist ein Taktsignal im Block SGNL und in der Zelle BITL.
CLR ist ein Signalspeicher-Löschsignal im Block SGNL und in der Zelle BITL.
COMPO ist das Ausgangssignal des Komparators SEGARRAY.
DAVGND ist eine Referenzspannung von 2,5 V.
DAVRM ist eine genaue, negative Referenzspannung für niedrige Impedanz von 1 V (VMID -1,5 V).
DAVRP ist eine genaue, positive Referenzspannung für niedrige Impedanz von 4 V (VMID + 1,5 V).
EOC ist ein digitales Signal, das durch den Block ADSAR erzeugt wird. Es gibt den Abschluß einer Analog/Digital-Umsetzung an.
ESAU ist ein digitales Signal, das durch den Block SEGDEC erzeugt wird. Es wird verwendet, um das Signal auf der ersten und der zweiten Leitung des Steuerbusses mit drei Leitungen ST1(0,2) zu erzeugen.
GCON ist die erste Datenleitung in den Steuerbussen mit drei Leitungen ST1(0,2) bis ST5(0,2) und B2(0,2). Wenn L, schaltet dieses Bit DAVGND an den n-ten Kondensator im Block STARRAY.
GSW ist die erste Datenleitung in den Steuerbussen mit vier Leitungen B1A(0,3), B1B(0,3) und C(0,3) bis I(0,3). Wenn L, schaltet dieses Bit VMID an den n-ten Kondensator des Blocks SEGARRAY.
IBIAS1 ist ein 18-uA-B1As-Strom für den Operationsverstärker im Block STARRAY.
IBIAS2 ist ein 30-uA-B1As-Strom für den Komparator im Block SEGARRAY.
LINEAR ist ein digitales Eingangssignal für den ADC. Wenn H, decodiert der ADC ANALOGE EINGABE gemäß einer linearen Übertragungsfunktion. Wenn L, decodiert der ADC die analoge Eingabe gemäß der durch AU angegebenen kompandierenden Übertragungsfunktion.
M1Q bis M3Q entsprechen dem zwölften, elften bzw. zehnten Ausgangsbit des 13-bit-Ausgangs des Blocks ADSAR.
MCOMP ist eine digitale Ausgangsgröße des Blocks SIGNL. Sie wird in die BITL-Zellen eingegeben. Im n-ten Umsetzungsschritt entspricht sie dem (13 - n)- ten Bit des vorläufigen Binärworts.
MMN ist ein digitales Löschsignal für den Block ADSAR.
NAU ist die Negation von AU.
NBIT ist die Negation von BIT.
NCON ist die dritte Leitung in den Steuerbussen mit drei Leitungen ST1(0,2) bis ST5(0,2) und B2(0,2). Wenn H, schaltet dieses Bit DAVRM an den n-ten Kondensator im Block STARRAY.
NLINEAR ist die Negation von LINEAR.
NSW ist die dritte Leitung in den Steuerbussen mit vier Leitungen B 1 A(0,3), B1B(0,3) und C(0,3) bis I(0,3). Wenn L, schaltet dieses Bit DAVRM an den n-ten Kondensator des Blocks SEGARRAY.
OADB ist eine Gruppe von digitalen Signalen. Ein Signal wird in jeden Segmentschalter-Controller, der sich von DASWCONC unterscheidet, eingegeben. Sie werden im Block SEGDEC erzeugt.
OPIN ist eine Gruppe von digitalen Signalen. Ein Signal wird in jeden Segmentschalter-Controller, der sich von DASWCONF unterscheidet, eingegeben. Sie werden im Block SEGDEC erzeugt.
PCON ist die zweite Leitung in den Steuerbussen mit drei Leitungen ST1(0,2) bis ST5(0,2) und B2(0,2). Wenn H, schaltet dieses Bit DAVRP an den n-ten Kondensator im Block STARRAY.
PSW ist die zweite Leitung in den Steuerbussen mit vier Leitungen B1A(0,3), B1B(0,3) und C(0,3) bis I(0,3). Wenn H, schaltet dieses Bit DAVRM an den n-ten Kondensator des Blocks SEGARRAY.
PWDN ist ein digitales Signal, das den Komparator in SEGARRAY ausschaltet. Es ist bei L aktiv.
SARCK ist ein Haupt-Taktsignal, das außerhalb des AOC erzeugt wird.
SARDIN ist das durch eine BITL-Zelle empfangene SARDOUT.
SARDOUT ist ein von dem Block SGNL erzeugtes Ausgangssignal. Dieses ist ein Übergang von L nach H, der durch die BITL-Zellen wandert.
SARNCK ist die Negation von SARCK. Sie wird im Block ADSAR erzeugt und verwendet.
SGNQ ist die Negation von SGQ.
SGQ entspricht dem dreizehnten Bit des 13-bit-Ausgangs von Block ADSAR.
ST1 bis ST5 sind analoge Spannungen, die an den unteren Anschluß der Kondensatoren C1 bis C5 angelegt werden. Sie werden durch die STPSW-Zellen erzeugt.
ST1(0,2) bis ST5(0,2) sind Busse mit drei Leitungen, die die STPSW-Zellen steuern.
VMID ist eine genaue Referenz-Mittenspannung für niedrige Impedanz von 2,5 V.
ZOUT ist ein digitales Signal, das von DASWCONC, GASWCOND und DASWCONE erzeugt wird. Es bewirkt, daß bei beiden kompandierenden Modi der nächsthöhere Kondensator an DAVGND geschaltet wird.
ZIN ist ein vom nächsthöheren Segmentschalter-Controller empfangenes Eingangssignal ZOUT.

B. Analog, Übersicht

Die Fig. 4a und 4b zeigen einen übergeordneten Schaltplan der analogen Hälfte des offenbarten Analog/Digital-Umsetzers, der allgemein durch 42 gekennzeichnet und mit ADANA bezeichnet ist. Der ADANA-Block 42 enthält einen Stufenkondensatormatrix-Block 44, der mit STARRAY bezeichnet ist, einen Segmentkondensatormatrix-Block 46, der mit SEGARRAY bezeichnet ist, sechs Stufenschalterzellen 48, die mit STPSW bezeichnet sind, neun Segmentschalterzellen 50, die mit SEGSW bezeichnet sind, und einen Segmentmatrix- Eingangsschalter-Block 52, der mit ADIN bezeichnet ist.
Der STARRAY-Block 44 erzeugt ein zwischengespeichertes analoges Ausgangssignal BUF, das den vier niedrigstwertigen Bit des provisorischen Binärworts entspricht. Der STARRAY-Block 44 besitzt die Eingänge IBIAS1, VMID, ADSM und ST1 bis ST5. Er wird im Zusammenhang mit Fig. 6 näher beschrieben.
Der SEGARRAY-Block 46 erzeugt die digitale Ausgabe COMPO. Der SEGARRAY-Block 46 besitzt die Eingänge ADSM, IBIAS2, B1A, B1B, B2, C bis I und VMID. Er wird in Zusammenhang mit Fig. 7 näher beschrieben.
Die STPSW-Zellen 48 schalten eine der drei Referenzspannungen über ST1 bis ST5 an einen bestimmten Kondensator im STARRAY-Block 44 und über B2 an einen Kondensator im SEGARRAY-Block 46. Der bestimmte Kondensator, den jede STPSW-Zelle steuert, hängt von der betreffenden Verbindung der Zelle mit dem STARRAY-Block 44 und dem SEGARRAY-Block 46 ab. Jede STPSW- Zelle 48 hat einen einzigen Ausgang, entweder ST1, ST2, ST3, ST4, ST5 oder B2. Jede Zelle besitzt Eingänge DAVRP, DAVGND, DAVRM und einen Steuerbus mit drei Leitungen, entweder ST1(0,2), ST2(0,2), ST3(0,2), ST4(0,2), ST5(0,2) oder B2(0,2). Die STPSW-Zelle 48 wird im Zusammenhang mit Fig. 8 näher beschrieben.
Die SEGSW-Zellen schalten einen von vier Spannungspegeln über B1A, B1B, B2 und C bis I an einen bestimmten Kondensator im SEGARRAY-Block 46. Der bestimmte Kondensator, den jede SEGSW-Zelle steuert, hängt von der betreffenden Verbindung der Zellen mit dem SEGARRAY-Block 46ab. Jede SEGSW- Zelle 50 besitzt einen einzigen Ausgang, entweder B1A, B1B, B2, C, D, E, F, G, H oder I. Jede Zelle besitzt Eingänge DAVRM, DAVRP, DAVGND, ADBUF und einen Steuerbus mit vier Leitungen, B1A(0,3), B1B(0,3), C(0,3), D(0,3), E(0,3), F(0,3), G(0,3), H(0,3) oder I(0,3). Die SEGSW-Zelle 50 wird im Zusammenhang mit Fig. 9 näher beschrieben.
Der ADN-Block 52 schaltet in Abhängigkeit vom Logikpegel von ADSMD entweder ANALOGE EINGABE oder BUF an den Ausgang ADBUF. Er wird im Zusammenhang in Fig. 10 näher beschrieben.
Außerdem erzeugt der ADANA-Block 42 aus dem Eingangssignal ADLD über die Kette von Invertern, die die Inverter 54, 58, 60, 62, 64, 66, 68, 70 umfassen, die Signale ADSMD und ADSM. Das Signal ADSMD wird vom Ausgang des letzten Inverters 70 erzeugt. Das Signal ADSM wird vom Ausgang des zweiten Inverters, dem Inverter 58, erzeugt.

C. Digital, Übersicht

Fig. 5 zeigt einen übergeordneten Schaltplan der digitalen Hälfte des offenbarten Analog/Digital-Umsetzers, die allgemein mit 72 gekennzeichnet und mit ADDIG bezeichnet wird. Der ADDIG-Block 72 enthält einen Stufendecodierer- Block 74, der mit STPDEC bezeichnet ist, einen Segmentmatrix-Decodierer- Block 76, der mit SEGDEC bezeichnet ist, und ein Sukzessiv-Approximations- Register 78, das mit ADSAR bezeichnet ist. Der ADDIG-Block 72 erzeugt die Steuerbusse ST1(0,2) bis ST5(0,2) und B1A(0,3), B1B(0,3), B2(0,2), C(0,3), D(0,3), E(0,3), F(0,3), G(0,3), H(0,3), I(0,3), das Signal EOC (Ende der Umsetzung) und das DIGITALE AUSGABE mit den dreizehn Bits AD1 bis AD13.
Der STPDEC-Block 74 erzeugt die fünf Steuerbusse mit drei Leitungen ST1 (0,2) bis ST5(0,2). Er besitzt die Eingänge ESAU, AD1 bis AD4, SGNQ und ADSMD. Er wird im Zusammenhang mit Fig. 11 näher beschrieben.
Der SEGDEC-Block 76 erzeugt die zehn Steuerbusse mit vier Leitungen B1A(0,3), B1B(0,3), B2(0,2), C(0,3), D(0,3), E(0,3), F(0,30), G(0,3), H(0,3) und I(0,3), (B2(0,2) ist ein Steuerbus mit drei Leitungen.) Er besitzt die Eingänge LINEAR, SGNQ, SGQ, M1Q bis M3Q, B5Q bis B9Q, AU und ADSMD. Er wird im Zusammenhang mit den Fig. 14a und 14b näher beschrieben.
Der ADSAR-Block 78 erzeugt das DIGITALE AUSGABE mit den dreizehn Bits AD1 bis AD13 und das Signal EOC (Ende der Umsetzung). Er besitzt die Eingänge COMPO, SARCK und MMN. Er wird im Zusammenhang mit Fig. 21 näher beschrieben.

D. Stufenkondensatormatrix

Fig. 6 zeigt einen Schaltplan des in Fig. 4a gezeigten STARRAY-Blocks 44. Der STARRAY-Block 44 enthält einen Operationsverstärker 24 mit einer hohen Impedanz. Der nichtinvertierende Eingang des Operationsverstärkers 24 ist mit der Referenzspannung VMID verbunden. Der invertierende Eingang des Operationsverstärkers 24 ist mit dem Schaltpunkt 16 verbunden. Der Ausgang des Operationsverstärkers 24 ist mit dem Schaltpunkt 26 verbunden. Der Operationsverstärker 24 ist über den Eingang IBIAS1 mit einer Vorspannung belegt. Der Schaltpunkt 16 ist mit dem ersten Anschluß jedes der fünf Kondensatoren C1 bis C6 verbunden. Der zweite Anschluß der Kondensatoren C1 bis C5 ist mit einem der Eingänge ST1 bis ST5 verbunden. Die Kondensatoren C1 bis C5 besitzen die Kapazitätswerte 1C, 2C, 4C, 8C bzw. 16C. Der Schaltpunkt 26 erzeugt das Ausgangssignal BUF.
Zwei parallele Schaltungspfade verbinden die Schaltpunkte 16 und 26. Der erste Schaltungspfad verbindet den Schaltpunkt 16 über den CMOS-Schalter 28 mit dem Schaltpunkt 26. Der CMOS-Schalter 28 wird durch das Eingangssignal ADSM gesteuert, nachdem dieses, wie gezeigt ist, durch die Inverter 80 und 82 invertiert wurde. Der zweite Strompfad verbindet den Schaltungspunkt 16 über den Kondensator C6 mit dem Schaltungspunkt 26. Der Kondensator C6 besitzt einen Kapazitätswert von 32C.

In der gezeigten Ausführungsform ist C = 0,2 pF.

E. Segmentkondensatormatrix

Fig. 7 zeigt einen Schaltplan des in Fig. 4b gezeigten SEGARRAY-Blocks 46. Der SEGARRAY-Block 46 enthält einen Komparator 32 mit einer hohen Eingangsimpedanz. Der nichtinvertierende Eingang des Komparators 32 ist mit dem Schaltungspunkt 20 verbunden. Sein invertierender Eingang ist mit der Referenzspannung VMID und über den CMOS-Schalter 34 mit dem Schaltungspunkt 20 verbunden. Der CMOS-Schalter 34 wird durch das Signal ADSM gesteuert, nachdem es, wie gezeigt ist, durch die Inverter 84 und 86 invertiert wurde. Der Komparator 32 ist über den Eingang IBIAS2 mit einer Vorspannung belegt und kann, um Strom zu sparen, über das durch einen Inverter 88 invertierte Eingangssignal PWDN ausgeschaltet werden. Der Ausgang des Komparators 32 erzeugt COMPO.
Der Schaltungspunkt 20 ist mit dem ersten Anschluß jedes Kondensators C7 bis C16 verbunden. Der zweite Anschluß jedes Kondensators C7 bis C 16 ist mit einem der Eingangssignale BIN B1B, B2 und C bis I verbunden. Die Kondensatoren C7 bis C16 besitzen einen Kapazitätswert von 1C, 1C (31/32)C, 2C, 4C, 8C, 16C, 32C, 64C bzw. 128C.

F. Stufenschalter

Fig. 8 zeigt einen Schaltplan der in Fig. 4a gezeigten STPSW-Zelle 48. Die STPSW-Zelle 48 enthält die n-Kanal-Transistoren 90 und 92 und den p-Kanal- Transistor 94. Die Drains der Transistoren 90 bis 94 sind mit einem Schaltungspunkt 96 verbunden. Der Schaltungspunkt 96 dient als Ausgang der STPSW-Zelle 48 und erzeugt eines der Signale ST1 bis ST5.
Das Gate des Transistors 90 ist über einen Inverter 98 mit dem Eingang GCON verbunden. Die Source des Transistors 90 ist mit der Referenzspannung DAVGND verbunden. Das Gate des Transistors 94 ist über einen Inverter 100 mit dem Eingang PCON verbunden. Die Source des Transistors 94 ist mit der Referenzspannung DAVRP verbunden. Das Gate des Transistors 92 ist über einen Inverter 102 mit dem Eingang NCON verbunden. Die Source des Transistors 92 ist mit der Referenzspannung DAVRM verbunden.
Die Eingänge der STPSW-Zelle 48, GCON, PCON und NCON, bilden einen der Steuerbusse mit drei Leitungen ST1(0,2) bis ST5(0,2) und B2(0,2). Der Ausgang der STPSW-Zelle 48 durch den Schaltungspunkt 96 erzeugt eines der Steuersignale ST1 bis ST5 und B2. Der betreffende Steuerbus und die betreffende Steuerleitung werden durch die Lage der STPSW-Zelle 48 in Fig. 4a bestimmt.

G. Segmentschalter

Fig. 9 zeigt einen Schaltplan der in Fig. 4b gezeigten SEGSW-Zelle 50. Die SEGSW-Zelle enthält die n-Kanal-Transistoren 104, 106, 108 und 110 und die p- Kanal-Transistoren 112 und 114. Die Drains der Transistoren 104 bis 114 sind mit einem Schaltungspunkt 116 verbunden. Der Schaltungspunkt 116 dient als Ausgang der SEGSW-Zelle 50. Die Gates der Transistoren 104 und 106 sind über einen Inverter 118 mit dem Eingang GSW verbunden. Die Sources der Transistoren 104 und 106 sind mit einer Referenzspannung DAVGND verbunden. Das Gate des Transistors 112 ist über einen Inverter 120 mit dem Eingang PSW verbunden. Die Source des Transistors 112 ist mit einer Referenzspannung DAVRP verbunden. Das Gate des Transistors 108 ist über einen Inverter 122 mit dem Eingang NSW verbunden. Die Source des Transistors 108 ist mit einer Referenzspannung DAVRM verbunden. Das Gate des Transistors 110 ist über einen Inverter 124 mit dem Eingang BSW verbunden. Das Gate des Transistors 114 ist über einen Inverter 126 und einen Inverter 124 ebenfalls mit dem Eingang BSW verbunden. Die Sources der Transistoren 110 und 114 sind mit dem Eingang ADBUF verbunden.
Die Eingänge der SEGSW-Zelle 50, GSW, PSW, NSW und BSW bilden einen der zehn Steuerbusse mit vier Leitungen B1A(0,3), B1B(0,3), C(0,3), D(0,3), E(0,3), F(0,3), G(0,3), H(0,3) und I(0,3). Der Ausgang der SEGSW-Zelle 50 bildet eines der Steuersignale B1A, B1B, C, D, E, F, G, H oder I. Der betreffende Steuerbus und die betreffende Steuerleitung werden durch die Lage der SEGSW- Zelle 50 in Fig. 4b bestimmt.

H. Segmentmatrix-Eingangsschalter

Fig. 10 zeigt einen Schaltplan des in Fig. 4a gezeigten ADIN-Blocks 52. Dieser Block schaltet über den Eingang ADSMD abwechselnd die Eingänge ANALOGE EINGABE oder BUF an den Ausgang ADBUF. Der ADIN-Block 52 enthält die CMOS-Schalter 128 und 130. Das Durchschalten des Schalters 128 wird durch das verzögerte und durch die Inverter 132, 134, 136 und 138 invertierte Signal ADSMD gesteuert. Das Durchschalten des CMOS-Schalters 130 wird durch das durch dieselbe Kette von Invertern verzögerte Eingangssignal ADSMD gesteuert. Wie gezeigt ist, sind die CMOS-Schalter 128 und 130 asymmetrisch mit dem Signal ADSMD gekoppelt, so daß einer und nur einer der Schalter gleichzeitig leitet.

I. Stufendecodierer

Fig. 11 zeigt einen Schaltplan des in Fig. 5 gezeigten STPDEC-Blocks 74. Der STPDEC-Block 74 erzeugt die fünf Steuerbusse mit drei Leitungen ST1(0,2) bis 515(0,2). Der STPDEC-Block 74 besitzt die Eingänge ESAU, AD1 bis AD4, SGNQ und ADSMD. Der STPDEC-Block 74 enthält vier Stufenschalter- Controller-Zellen 140, die mit SSWCON bezeichnet sind, und einen einzelnen Kompandierungs-Controller-Block 142, der mit AUCON bezeichnet ist. Jede SSWCON-Zelle 140 erzeugt einen der vier Steuerbusse mit drei Leitungen ST2(0,2) bis ST5(0,2). Jede besitzt die Eingänge ADRS, ADNRS, BIT, NBIT und SGNQ. Die betreffende Eingabe für BIT und NBIT und der betreffende Ausgangssteuerbus werden durch die Lage der SSWCON-Zelle 140 im STPDEC- Block 74 bestimmt. Die SSWCON-Zelle 140 wird im Zusammenhang mit Fig. 12 näher beschrieben.
Der AUCON-Block 142 erzeugt den Steuerbus mit drei Leitungen ST1(0,2). Er besitzt die Eingänge ESAU und SGNQ. Der AUCON-Block 142 wird im Zusammenhang mit Fig. 13 näher beschrieben.
Der STPDEC-Block 74 enthält ferner die Inverter 144, 146, 148, 150, 152 und 154. Die Inverter 144 bis 150 erzeugen die Negation der Eingänge AD1 bis AD4. Die Ausgangssignale der Inverter 144 bis 150 werden den NBIT-Eingängen der einzelnen SSWCON-Zellen 140 zugeleitet. Der Inverter 152 erzeugt aus ADSMDG das Signal ADNRS. Der Inverter 154 erzeugt aus dem Signal ADNRS das Eingangssignal ADRS. Diese beiden Signale sind Eingangssignale für jede SSWCON-Zelle 140.

1. Stufenschalter-Controller

Fig. 12 zeigt einen Schaltplan der in Fig. 11 gezeigten SSWCON-Zelle 140. Das Ausgangssignal GCON wird durch den Ausgang eines NOR-Gatters 156 erzeugt. Das Gatter 156 besitzt die Eingänge ADRS und NBIT. Das Ausgangssignal PCON wird durch den durch einen Inverter 160 invertierten Ausgang eines NAND-Gatters 158 erzeugt. Das Gatter 158 besitzt die Eingänge ADNRS, BIT und SGNQ. Das Ausgangssignal NCON wird durch den durch einen Inverter 164 invertierten Ausgang eines NOR-Gatters 162 mit drei Eingängen erzeugt. Das Gatter 162 besitzt die Eingänge ADRS, NBIT und SGNQ.

2. Kompandierungs-Controller

Fig. 13 zeigt einen Schaltplan des in Fig. 11 gezeigten AUCON-Blocks 142. Das Ausgangssignal GCON wird aus dem Eingangssignal ESAU, das durch einen Inverter 166 invertiert wurde, erzeugt. Das Ausgangssignal PCON wird durch den Ausgang eines NOR-Gatters 168 erzeugt. Das Gatter 168 besitzt die Eingänge ESAU und SGNQ. Das Ausgangssignal NCON wird durch den Ausgang eines NAND-Gatters 170 erzeugt. Das Gatter 170 besitzt die Eingänge GCON und SGNQ.

J. Segmentmatrix-Decodierer

Die Fig. 14a und 14b zeigen einen Schaltplan des in Fig. 5 gezeigten SEGDEC-Blocks 76. Der SEGDEC-Block 76 erzeugt die Steuerbusse mit vier Leitungen B1A(0,3), B1B(0,3), B2(0,2), C(0,3) bis I(0,3) und die Signale ESAU und SGNQ. (B2(0,2) ist ein Steuerbus mit drei Leitungen.) Der SEGDEC-Block 76 besitzt die Eingänge AU, ADSMD, M1Q bis M3Q, B5Q bis B9Q, SGQ und LINEAR. Der SEGDEC-Block 76 enthält einen Segmentschalter- Controller-A-Block 172, der mit DASWCONA bezeichnet ist, einen Segmentschalter-Controller-B-Block 174, der mit DASWCONB bezeichnet ist, einen Segmentschalter-Controller-C-Block 176, der mit DASWCONC bezeichnet ist, fünf Segmentschalter-Controller-Blöcke 178, 180, 182, 184 und 186, die mit DASWCOND bezeichnet sind, einen Segmentschalter-Controller-E-Block 188, der mit DASWCONE bezeichnet ist, und einen Segmentschalter-Controller-F- Block 190, der mit DASWCONF bezeichnet ist.
Das Signal ESAU wird durch den Ausgang eines NAND-Gatters 192 erzeugt. Das Gatter 192 besitzt als Eingänge ADNRS und den Ausgang eines NAND- Gatters 194. Das Gatter 194 besitzt als Eingänge NLINEAR und den Ausgang eines ODER-Gatters 196. Das Gatter 196 besitzt als Eingänge AU und den Ausgang eines NAND-Gatters 198 mit drei Eingängen. Das Gatter 198 besitzt als Eingänge M1Q, der durch einen Inverter 200 invertiert wird, M2Q, der durch einen Inverter 202 invertiert wird, und M3Q, der durch einen Inverter 204 invertiert wird. Das Ausgangssignal SGNQ wird vom Ausgang eines NOR-Gatters 206 erzeugt, das mit SGQ verbunden ist.
Der SEGDEC-Block 76 erzeugt einige Signale zum internen Gebrauch. ADRS wird aus dem durch die Inverter 208 und 210 zwischengespeicherten Eingangssignal ADSMD erzeugt. Das Signal ADNRS wird durch den Ausgang des Inverters 208 erzeugt. Das Signal NAU wird aus dem durch einen Inverter 212 invertierten Eingangssignal AU erzeugt. Das Signal NLINEAR wird aus dem durch einen Inverter 214 invertierten Eingangssignal LINEAR erzeugt.
Der DASWCONA-Block 172 erzeugt den Steuerbus mit vier Leitungen B1A(0,3). Er besitzt die Eingänge ADRS, ADNRS, AU, NLINEAR, SGNQ, SGQ, OPiN und OADB. OPIN und OADB sind mit dem Ausgang des Gatters 198 verbunden. Der DASWCONA-Block 172 wird im Zusammenhang mit Fig. 15 näher beschrieben.
Der DASWCONB-Block 174 erzeugt den Steuerbus mit vier Leitungen B1B(0,3). Er besitzt die Eingänge ADRS, ADNRS, AU, NAU, LINEAR, NLINEAR, SGNQ, SGQ, OPIN, BIT und OADB. OPIN und OADB sind mit dem Ausgang des Gatters 198 verbunden. Der Eingang BIT ist mit B5Q verbunden.
Der DASWCONB-Block 174 wird im Zusammenhang mit Fig. 16 näher beschrieben.
Der DASWCONC-Block 176 erzeugt den Steuerbus mit drei Leitungen B2(0,2). Er besitzt die Eingänge ADNRS, AU, LINEAR, SGNQ, SGQ und OPIN. OPIN ist mit dem Ausgang des Gatters 198 verbunden. Zusätzlich ist das Ausgangssignal ZOUT mit dem Eingang ZIN des DASWCOND-Blocks 178 verbunden. Der DASWCONC-Block 176 wird im Zusammenhang mit Fig. 17 näher beschrieben.
Die DASWCOND-Zellen 178 bis 186 erzeugen die Steuerbusse mit vier Leitungen C(0,3) bis G(0,3). Jede Zelle besitzt die Eingänge ADRS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, OPIN, BIT und OADB. Zusätzlich erzeugt jede Zelle ZOUT, das wie gezeigt ist, der benachbarten Zelle zugeleitet wird. Die DASWCOND-Zellen 178 bis 186 werden unmittelbar folgend und im Zusammenhang mit Fig. 18 näher beschrieben.
In der DASWCOND-Zelle 178 ist der Eingang BIT mit B6Q verbunden. Die Eingangssignale OPEN und OADB werden durch den Ausgang eines NAND- Gatters 216 mit zwei Eingängen bzw. eines NAND-Gatters 218 mit drei Eingängen erzeugt. Das Gatter 216 besitzt als Eingänge die Ausgänge der Inverter 200 und 202. Das Gatter 218 besitzt als Eingänge M3Q und die Ausgänge der Inverter 200 und 202.
In der DASWCOND-Zelle 180 ist der Eingang BIT mit B7Q verbunden. Die Eingangssignale OPIN und OADB werden durch den Ausgang eines NAND- Gatters 220 mit zwei Eingängen bzw. eines NAND-Gatters 222 mit drei Eingängen erzeugt. Das Gatter 220 besitzt als Eingänge den Ausgang eines ODER- Gatters 224 und den Ausgang des Inverters 200. Das Gatter 224 besitzt als Eingänge die Ausgänge der Inverter 202 und 204. Das Gatter 222 besitzt als Eingänge M2Q und die Ausgänge der Inverter 200 und 204.
In der DASWCOND-Zelle 182 sind die Eingänge OPIN und BIT mit M1Q bzw. mit B8Q verbunden. Das Eingangssignal OADB wird durch den Ausgang eines NAND-Gatters 226 mit drei Eingängen erzeugt. Das Gatter 226 besitzt als Eingänge M3Q, M2Q und den Ausgang des Inverters 200.
In der DASWCOND-Zelle 184 ist der Eingang BIT mit B9Q verbunden. Die Eingangssignale OPIN und OADB werden durch den Ausgang eines NOR- Gatters 228 bzw. eines NAND-Gatters 230 mit drei Eingängen erzeugt. Das Gatter 228 besitzt als Eingänge den Ausgang eines UND-Gatters 232 und den Ausgang des Inverters 200. Das Gatter 232 besitzt als Eingänge die Ausgänge der Inverter 202 und 204. Das Gatter 230 besitzt als Eingänge M1Q und die Ausgänge der Inverter 202 und 204.
In der DASWCOND-Zelle 186 ist der Eingang BIT mit M3Q verbunden. Die Eingangssignale OPIN und OADB werden durch den Ausgang eines NOR- Gatters 234 bzw. eines NAND-Gatters 236 mit drei Eingängen erzeugt. Das Gatter 234 besitzt als Eingänge die Ausgänge der Inverter 200 und 202. Das Gatter 236 besitzt als Eingänge M3Q, M1Q und den Ausgang des Inverters 202.
Der DASWCONE-Block 188 erzeugt den Steuerbus mit vier Leitungen H(0,3). Er besitzt die Eingänge ADRS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, OPIN, BIT und OADB. Zusätzlich ist das Ausgangssignal ZOUT mit dem Eingang ZIN der DASWCONF-Zelle 190 verbunden. Der Eingang BIT ist mit M2Q verbunden. Die Eingangssignale OPIN und OADB werden durch den Ausgang eines NOR-Gatters 238 mit drei Eingängen bzw. eines NAND-Gatters 240 mit drei Eingängen erzeugt. Das Gatter 238 besitzt als Eingänge die Ausgänge der Inverter 200, 202 und 204. Das Gatter 240 besitzt als Eingänge M2Q, M1Q und den Ausgang des Inverters 204. Der DASWCONE-Block 188 wird im Zusammenhang mit Fig. 19 näher beschrieben.
Der DASWCONF-Block 190 erzeugt den Steuerbus mit vier Leitungen I(0,3). Er besitzt die Eingänge ADRNS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, BIT und OADB. Die Eingänge BIT und OADB sind mit M1Q und mit dem Ausgang des Gatters 238 verbunden. Der DASWCONF-Block 190 wird im Zusammenhang mit Fig. 20 näher beschrieben.

1. Segmentschalter-Controller A

Fig. 15 zeigt einen Schaltplan des in Fig. 14a gezeigten DASWCONA-Blocks 172. Das Ausgangssignal GSW wird durch den Ausgang eines NAND-Gatters 242 erzeugt. Das Gatter 242 besitzt als Eingänge ADNRS und den Ausgang eines NOR-Gatters 244. Das NOR-Gatter 244 besitzt als Eingänge AU und den Ausgang eines NAND-Gatters 246. Das NAND-Gatter 246 besitzt die Eingänge NLINEAR und OADB.
Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 248 erzeugt. Das Gatter 248 besitzt als Eingänge den Ausgang eines NAND-Gatters 250 mit drei Eingängen und den Ausgang eines NAND-Gatters 252 mit zwei Eingängen. Das Gatter 250 besitzt die Eingänge AU, NLINEAR und OPIN. Das Gatter 252 besitzt die Eingänge ADNRS und SGQ.
Das Ausgangssignal NSW wird durch den Ausgang eines NAND-Gatters 254 mit drei Eingängen erzeugt. Das NAND-Gatter 254 besitzt als Eingänge ADNRS, SGNQ und den durch einen Inverter 256 invertierten Ausgang des Gatters 250.
Das Ausgangssignal DSW wird durch den Ausgang eines NOR-Gatters 258 erzeugt. Das Gatter 258 besitzt als Eingänge ADRS und den Ausgang des Gatters 246.

2. Segmentschalter-Controller B

Fig. 16 zeigt einen Schaltplan des in Fig. 14a gezeigten DASWCONB-Blocks 174. Das Ausgangssignal GSW wird durch den Ausgang eines NAND-Gatters 260 erzeugt. Das Gatter 260 hat als Eingänge ADNRS und den Ausgang eines NOR-Gatters 262. Das Gatter 262 hat als Eingänge den Ausgang eines UND- Gatters 264 und eines UND-Gatters 266. Das Gatter 264 besitzt die Eingänge AU und NLINEAR. Das Gatter 266 besitzt die Eingänge LINEAR und BIT.
Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 268 erzeugt. Das Gatter 268 besitzt als Eingänge den Ausgang eines NOR-Gatters 270 und den Ausgang eines NAND-Gatters 272. Das Gatter 270 besitzt als Eingänge den Ausgang eines UND-Gatters 274 mit drei Eingängen und den Ausgang eines UND-Gatters 276. Das Gatter 274 besitzt die Eingänge AU, NLINEAR und OPIN. Das Gatter 276 besitzt die Eingänge BIT und LINEAR.
Das Ausgangssignal NSW wird durch den Ausgang eines NAND-Gatters 278 mit drei Eingängen erzeugt. Das Gatter 278 besitzt als Eingänge ADNRS, SGNQ und den durch einen Inverter 280 invertierten Ausgang des Gatters 270.
Das Ausgangssignal GSW wird durch den Ausgang eines NOR-Gatters 282 erzeugt. Das Gatter 282 hat als Eingänge ADRS und den Ausgang eines NOR- Gatters 284 mit drei Eingängen. Das Gatter 284 besitzt die Eingänge NAU, LINEAR und OADB.

3. Segmentschalter-Controller C

Fig. 17 zeigt einen Schaltplan des in Fig. 14a gezeigten DASWCONC-Blocks 176. Das Ausgangssignal GCON wird durch den Ausgang eines NOR-Gatters 286 mit drei Eingängen erzeugt. Das Gatter 286 hat als Eingänge LINEAR, AU und den Ausgang eines NAND-Gatters 288. Das Gatter 288 besitzt die Eingänge ADNRS und OPIN.
Das Ausgangssignal PCON wird durch den Ausgang eines NOR-Gatters 290 mit vier Eingängen erzeugt. Das Gatter 290 hat als Eingänge SGNQ, AU, LINEAR und den Ausgangs des Gatters 288.
Das Ausgangssignal NCON wird durch den durch einen Inverter 294 invertierten Ausgang eines NOR-Gatters 292 erzeugt. Der Inverter 292 hat als Eingänge AU, LINEAR, SGQ und den Ausgang des Gatters 288.
Das interne Signal ZOUT wird durch den Ausgang des Gatters 288 erzeugt.

4. Segmentschalter-Controller D

Fig. 18 zeigt einen Schaltplan der in den Fig. 14a und 14b gezeigten DASWCOND-Zelle. Das Ausgangssignal GSW wird durch den Ausgang eines NAND-Gatters 296 erzeugt. Das Gatter 296 besitzt als Eingänge ADNRS und den durch einen Inverter 300 invertierten Ausgang eines NOR-Gatters 298. Das Gatter 298 besitzt als Eingänge den Ausgang eines UND-Gatters 302 und eines UND- Gatters 304. Das Gatter 302 hat als Eingangssignale BIT, das durch einen Inverter 306 invertiert wird, und LINEAR. Das Gatter 304 besitzt die Eingänge ZIN und NLINEAR.
Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 308 erzeugt. Das Gatter 308 besitzt als Eingänge SGNQ und den Ausgang eines NAND-Gatters 310. Das Gatter 310 besitzt als Eingänge ADNRS und den durch einen Inverter 314 invertierten Ausgang eines NOR-Gatters 312. Das Gatter 312 besitzt als Eingänge den Ausgang eines UND-Gatters 316 und den Ausgang eines UND-Gatters 318. Das Gatter 316 besitzt die Eingänge NLINEAR und OPIN. Das Gatter 318 besitzt die Eingänge LINEAR und BIT.
Das Ausgangssignal NSW wird durch den Ausgang eines NOR-Gatters 320 erzeugt. Das Gatter 320 besitzt als Eingänge SGNQ und den durch einen Inverter 322 invertierten Ausgang des Gatters 310.
Das Ausgangssignal BSW wird durch den Ausgang eines NOR-Gatters 324 erzeugt. Das Gatter 324 hat als Eingänge ADRS und den Ausgang eines NOR- Gatters 326. Das Gatter 326 besitzt die Eingänge LINEAR und OADB.
Das interne Signal ZOUT wird durch den Ausgang des Gatters 310 erzeugt.

5. Segmentschalter-Controller E

Fig. 19 zeigt einen Schaltplan des in Fig. 14b gezeigten DASWCONE-Blocks 188. Das Ausgangssignal GSW wird durch den Ausgang eines NOR-Gatters 328 mit drei Eingängen erzeugt. Das Gatter 328 besitzt als Eingänge ADRS und den Ausgang eines UND-Gatters 330 und den Ausgang eines UND-Gatters 332. Das Gatter 330 hat als Eingangssignale BIT, das durch einen Inverter 334 invertiert wird, und LINEAR. Das Gatter 332 hat die Eingänge ZIN und NLINEAR.
Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 336 erzeugt. Das Gatter 336 hat als Eingänge SGNQ und den Ausgang eines NAND- Gatters 338. Das Gatter 338 hat als Eingänge ADNRS und den durch einen Inverter 342 invertierten Ausgang eines NOR-Gatters 340. Das Gatter 340 hat als Eingänge den Ausgang eines UND-Gatters 344 und den Ausgang eines UND- Gatters 346. Das Gatter 344 besitzt die Eingänge NLINEAR und OPIN. Das Gatter 346 besitzt die Eingänge LINEAR und BIT.
Das Ausgangssignal NSW wird durch den Ausgang eines NAND-Gatters 348 erzeugt. Das Gatter 348 hat als Eingänge SGNQ und den durch einen Inverter 350 invertierten Ausgang des Gatters 338.
Das Ausgangssignal BSW wird durch den Ausgang eines NAND-Gatters 352 erzeugt. Das Gatter 352 hat als Eingänge ADNRS und den Ausgang eines NOR- Gatters 354. Das Gatter 354 besitzt die Eingänge LINEAR und OADB.
Das interne Signal ZOUT wird durch den Ausgang des Gatters 338 erzeugt.
Im Betrieb koppelt DASWCONE den Kondensator C15 nicht an ANALOGE EINGABE. Dies dämpft den Eingangsspannungspegel um etwa 25%, ohne die Auflösung oder Genauigkeit des Umsetzers zu beeinträchtigen.

6. Segmentschalter-Controller F

Fig. 20 zeigt einen Schaltplan des in Fig. 14b gezeigten DASWCONF-Blocks 190. Das Ausgangssignal GSW wird durch den Ausgang eines NAND-Gatters 356 erzeugt. Das Gatter 356 besitzt als Eingänge ADNRS und den Ausgang eines NOR-Gatters 358. Das Gatter 358 besitzt als Eingänge den Ausgang eines UND- Gatters 360 und den Ausgang eines UND-Gatters 362. Das Gatter 360 besitzt die Eingangssignale ZIN, das durch einen Inverter 364 invertiert wird, und NLINEAR. Das Gatter 362 besitzt die Eingänge LINEAR und BIT.
Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 366 erzeugt. Das Gatter 366 besitzt als Eingänge SGNQ und den Ausgang eines NAND-Gatters 368 mit drei Eingängen. Das Gatter 368 besitzt die Eingänge ADNRS, LINEAR und BIT.
Das Ausgangssignal NSW wird durch den Ausgang eines NAND-Gatters 370 erzeugt. Das Gatter 370 besitzt als Eingänge SGNQ und den durch einen Inverter 372 invertierten Ausgang des Gatters 368.
Das Ausgangssignal BSW wird durch den Ausgang eines NOR-Gatters 374 erzeugt. Das Gatter 374 besitzt als Eingänge ADRS und den Ausgang eines UND- Gatters 376. Das Gatter 376 besitzt die Eingänge NLINEAR und OADB.

K Sukzessiv-Approximations-Register

Fig. 21 zeigt einen übergeordneten Schaltplan des in Fig. 5 gezeigten ADSAR- Blocks 78. Der ADSAR-Block 78 erzeugt das DIGITALE AUSGABE mit dreizehn Bits AD1 bis AD13 und das Signal EOC (Ende der Umsetzung). AD1 bis AD13 bilden das vorläufige Binärwort vor Abschluß der Analog/Digital- Umsetzung. Der ADSAR-Block 78 besitzt die Eingänge COMPO, MMN, SARCK, ADSMD und LINEAR. Der ADSAR-Block 78 enthält einen Vorzeichen-Signalspeicher 378, der mit SGNL bezeichnet ist, zwölf 1-bit-Signalspeicher 380 bis 402, die mit BITL bezeichnet sind, und einen Logik-Block 404. Das interne Signal CLR wird durch den Ausgang eines NOR-Gatters 406 erzeugt. Das Gatter 406 besitzt als Eingangssignale MMN, das durch den Inverter 408 invertiert wird, und ADSMD. Das interne Signal SARNCK wird durch den Ausgang eines Inverters 410 erzeugt, der mit SARCK verbunden ist. Der Ausgang des Gatters 410 wird ein zweites Mal durch den Inverter 412 invertiert, um das Signal SARCK als das vom Block 378 und den Zellen 380 bis 394 verwendete Signal zu erzeugen.
Der SGNL-Block 378 erzeugt die Ausgangssignale AD13, MCOMP und ein Taktsignal SARDOUT (in Fig. 22 gezeigt). Er besitzt als Eingänge COMPO, CLR und SARCK. Der SGNL-Block 378 erzeugt das (13 - n)-te Bit des vorläufigen Binärworts während des n-ten Umsetzungsschritts. Der SGNL-Block 378 gibt dieses Signal als MCOMP aus. MCOMP wird durch SARDOUT bei Abschluß des n-ten Umsetzungsschritts in der (13 - n)-ten BITL-Zelle verriegelt. Die erste BITL-Zelle erzeugt AD1, die zweite Zelle erzeugt AD2 usw. SARDOUT ist eine Signalflanke von L nach H, die nacheinander durch die BITL-Zellen 380 bis 402 wandert. MCOMP wird durch COMPO festgelegt. Nach dem Verriegeln von AD 13 durch den Signalspeicher 430 ist MCOIVIIP auch von AD 13 abhängig. Wenn das Vorzeichenbit positiv ist, ist MCOMP gleich COMPO. Wenn das Vorzeichenbit negativ ist, entspricht MCOMP der Negation von COMPO. Der SGNL-Block 378 wird im Zusammenhang mit Fig. 22 näher beschrieben.
Die Bitzellen 380 bis 402 erzeugen das zwölfte bis erste digitale Ausgangsbit AD12 bis AD1 und das Signal SARDOUT (in Fig. 23 gezeigt). Jede BITL-Zelle besitzt die Eingänge MCOMP, SARDIN und CLR. Die Zellen 380 bis 390 und die Zelle 392 besitzen als Eingang SARCK, während die Zellen 396 bis 492 als Eingang einen Ausgang des Logik-Blocks 404 besitzen, wie weiter unten näher beschrieben wird. Die Zelle 392 besitzt den Eingang SARNCK. Zusätzlich besitzt die Zelle 396 als Eingangssignal SARDIN, das vom Logik-Block 404 erzeugt wird. Jede Zelle 378 bis 402 erzeugt, wie gezeigt ist, ein Bit des provisorischen Binärworts MCOMP. Am Ende des Umsetzungsprozesses erzeugen die BITL- Zellen 378 bis 402 die Ausgangssignale AD12 bis AD1. Das Eingangssignal SARDIN stellt sicher, daß nur eine Zelle der Zellen 380 bis 402 gleichzeitig aktiv ist und daß nur die n-te Zelle während des n-ten Umsetzungsschritts aktiv ist. Die BITL-Zellen 378 bis 402 werden im Zusammenhang mit Fig. 23 näher beschrieben.
Der digitale Block 404 bewirkt, daß die BITL-Zellen 396 bis 402 in beiden kompandierenden Modi fünf Umsetzungsschritte früher verriegeln. Dies stellt sicher, daß durch die Zellen 396 bis 402 die vier niedrigstwertigen Bits verriegelt werden und an AD4 bis AD1 ausgegeben werden. Das Eingangssignal SARDIN für die BITL-Zelle 396 wird am durch den Inverter 416 invertierten Ausgang eines NOR-Gatters 414 erzeugt. Das Gatter 414 besitzt als Eingänge den Ausgang eines UND-Gatters 416 und den Ausgang eines UND-Gatters 418. Das Gatter 416 besitzt als Eingangssignale LINEAR, das durch einen Inverter 420 invertiert wird, und SARDOUT von der BITL-Zelle 384. Das Gatter 418 besitzt als Eingangssignale LINEAR und SARDOUT von der BITL-Zelle 394. Das Eingangssignal CLK für die BITL-Zellen 396 und 400 wird durch den Ausgang eines NOR- Gatters 422 erzeugt. Das Gatter 422 besitzt als Eingänge den Ausgang eines UND-Gatters 424 und den Ausgang eines UND-Gatters 426. Das Gatter 424 besitzt als Eingangssignale SARNCK und das Ausgangssignal des Inverters 420. Das Gatter 426 besitzt als Eingangssignale SARCK und LINEAR. Das Eingangssignal CLK für die BITL-Zellen 398 und 402 wird durch den durch einen Inverter 428 invertierten Ausgang eines Gatters 422 erzeugt.

1. Vorzeichenbit-Signalspeicher

Fig. 22 zeigt einen Schaltplan des in Fig. 21 gezeigten SGNL-Blocks 378. Der SGNL-Block 378 enthält ein erstes D-Flipflop 430 und ein zweites D-Flipflop 432. Der Eingang des Flipflops 432 ist mit einer positiven Spannungsversorgung DVDD verbunden. Der Takteingang ("CK") und der Löscheingang ("NCL") des Flipflops 432 ist mit dem Eingang CLK bzw. CLR verbunden. Der Eingang des Flipflops 430 ist mit COMPO verbunden. Der Takteingang ("CK") des Flipflops 430 ist mit dem invertierenden Ausgang des Flipflops 432 verbunden.
Das Ausgangssignal AD13 wird durch den durch den Inverter 436 invertierten Ausgang eines NOR-Gatters 434 erzeugt. Das Gatter 434 besitzt als Eingänge den Ausgang eines UND-Gatters 438 und den Ausgang des Flipflops 432.
Das Ausgangssignal MCOMP wird durch den Ausgang eines NOR-Gatters 440 erzeugt. Das Gatter 440 besitzt als Eingänge den Ausgang eines UND-Gatters 442 und den Ausgang eines UND-Gatters 444. Das Gatter 442 besitzt als Eingänge den Ausgang des Flipflops 430 und das durch einen Inverter 446 invertierte COMPO. Das Gatter 444 besitzt als Eingänge den invertierten Ausgang des Flipflops 430 und COMPO.
Das Ausgangssignal SARDOUT wird durch den Ausgang des Flipflops 432 erzeugt.
Anfänglich wird der Ausgang des Flipflops 432 durch das Signal CLR zurückgesetzt. Die Umsetzung beginnt, wenn das Flipflop 432 durch den Übergang von CLR auf H freigegeben wird. CLR wird aus ADSMD (ADLD verzögert) erzeugt. Während das Flipflop 432 zurückgesetzt ist, wird ANALOGE EINGABE abgetastet und durch den ADC gehalten. Der Komparator 32 (in Fig. 7 gezeigt) vergleicht ANALOGE EINGABE mit DAVGND und erzeugt COMPO. Das CLK-Eingangssignal am Flipflop 432 erzeugt einen Taktzyklus später einen Übergang von L nach H in SARDOUT. Dieser Übergang verriegelt COMPO im Flipflop 430. Der Übergang von L nach H in SARDOUT wandert dann durch die BITL-Zellen 380 bis 402. Während der restlichen Umsetzung ändert sich der Ausgang des Flipflops 432 nicht, da DVDD auf H liegt. AD13 gibt nach dem ersten Umsetzungsschritt den endgültig verriegelten Wert von COMPO an.
Das Ausgangssignal MCOMP erzeugt jedes nachfolgende Bit im vorläufigen Binärwort. MCOMP entspricht COMPO, wenn AD13 eine logische 1 ist. MCOMP entspricht die Negation von COMPO, wenn AD13 eine logische 0 ist. COMPO ist eine logische 1, wenn das vorläufige Binärwort eine analoge Spannung erzeugt, die kleiner als ANALOGE EINGABE ist. COMPO ist eine logische 0, wenn das vorläufige Binärwort eine analoge Spannung erzeugt, die größer als ANALOGE EINGABE ist.

2. Bit-Signalspeicher

Fig. 23 zeigt einen Schaltplan der in Fig. 21 gezeigten BITL-Zelle. Die BITL- Zelle enthält ein erstes D-Flipflop 448 und ein zweites D-Flipflop 450. Der Eingang des Flipflops 450 ist mit SARDIN verbunden. Der Takteingang ("CK") und der Löscheingang ("NCL") des Flipflops 450 sind mit CLK bzw. CLR verbunden. Der Eingang des Flipflops 448 ist mit MCOMP verbunden, während der Takteingang ("CK") des Flipflops 448 mit dem invertierenden Ausgang des Flipflops verbunden ist.
Das Ausgangsbit Q wird durch den durch einen Inverter 454 invertierten Ausgang eines NOR-Gatters 452 erzeugt. Das Gatter 452 besitzt als Eingänge, den Ausgang eines UND-Gatters 456 und den Ausgang eines UND-Gatters 458. Das Gatter 456 besitzt als Eingänge SARDIN und den invertierten Ausgang des Flipflops 450. Das Gatter 458 besitzt als Eingänge die Ausgänge der Flipflops 448 und 450. Das betreffende Bit von DIGITALE AUSGABE, dem Q entspricht, hängt von der Lage der BITL-Zelle im ADSAR-Block 78 ab.
Das Ausgangssignal SARDOUT wird durch den Ausgang des Flipflops 450 erzeugt.
Anfänglich ist SARDIN null, während der Ausgang des Flipflops 450 durch das Eingangssignal CLR zurückgesetzt wird. Das "wahre" Bit Q des vorläufigen Binärworts ist SARDIN oder eine logische 0. Eventuell geht der Eingang SARDIN auf H, wenn das Ausgangssignal SARDOUT des SGNL-Blocks 478 die n-te BITL-Zelle im n-ten Umsetzungsschritt erreicht. SARDIN bewirkt dann, daß das "wahre" Bit Q auf H geht. Der Komparator vergleicht anschließend ANALOGE EINGABE mit der durch das vorläufige Binärwort erzeugten analogen Spannung. Das Flipflop 448 verriegelt MCOMP durch den Übergang des invertierten Ausgangssignals des Flipflops 450 von L nach H einen Taktzyklus später. Das Flipflop 448 gibt an seinem nichtinvertierenden Ausgang MCOMP aus. Der Ausgang des Flipflops 448 ändert sich während der restlichen Umsetzung nicht, da SARDIN auf H bleibt.
Wie oben beschrieben wurde, gibt MCOMP wieder, ob das vorläufige Binärwort größer oder kleiner als ANALOGE EINGABE ist und ob AD13 größer als L ist.
Das Ausgangssignal EOC wird von SARDOUT der BITL-Zelle 402 erzeugt.

Claims

1. Analog/Digital-Umsetzer (10) zum Vergleichen eines analogen Eingangsspannungswerts mit einem generierten Spannungswert zum Umsetzen eines analogen Eingangsspannungswerts in einen digitalen Wert durch das Verfahren der sukzessiven Approximation, wobei der Umsetzer enthält:

ein Sukzessiv-Approximations-Register (78) zum Erzeugen eines vorläufigen Binärworts in Abhängigkeit vom Ausgangssignal eines Komparators (32) zum Testen der Approximation, und

eine Ladungs-Neuverteilungsvorrichtung (C7 bis C16, 22) zum Erzeugen der generierten Spannung in Abhängigkeit von dem vorläufigen Binärwort, dadurch gekennzeichnet, daß das Sukzessiv-Approximations-Register (78) nicht nur abhängig vom Ausgangssignal des Komparators (32), sondern auch abhängig von einer Kombination digitaler Eingangssignale (AU, LINEAR) arbeitet, um die Auswahl einer Übertragungsfunktion aus der Gruppe, bestehend aus linear und kompandierend, freizugeben.

2. Umsetzer nach Anspruch 1, bei dem die Ladungs-Neuverteilungsvorrichtung die Auswahl einer linearen Übertragungsfunktion, einer nach einer A-Funktion kompandierenden Übertragungsfunktion oder einer gemäß einer u-Funktion kompandierenden Übertragungsfunktion bewirkt.

3. Umsetzer nach Anspruch 1 oder 2, bei dem die Ladungs- Neuverteilungsvorrichtung ferner enthält:

eine erste Gruppe (12) von Kondensatoren (C1 bis C5) zur Erzeugung eines ersten Spannungswerts an einem ersten Schaltungspunkt (16), wobei eine erste Anschlußklemme jedes der Kondensatoren mit dem ersten Schaltungspunkt verbunden ist;

eine zweite Gruppe (14) aus Kondensatoren (C7 bis C16) zum Erzeugen der Spannung an einem Ausgangsschaltungspunkt (20), wobei eine erste Anschlußklemme jedes der Kondensatoren mit dem Ausgangsschaltungspunkt verbunden ist;

einen Skalierungskondensator (C6) mit einer ersten und einer zweiten Anschlußklemme, wobei die erste Anschlußklemme mit dem ersten Schaltungspunkt (16) verbunden ist und die zweite Anschlußklemme mit einem Zwischenschaltungspunkt (26) verbunden ist; und

eine Schaltanordnung (18, 22) zum selektiven Koppeln einiger der ersten (12) und zweiten (14) Gruppen von Kondensatoren an Spannungen erster bzw. zweiter Gruppen von Spannungen, wobei die zweite Gruppe von Spannungen die Spannung am Zwischenschaltungspunkt umfaßt.

4. Umsetzer nach Anspruch 3, bei dem die erste Gruppe (12) von Kondensatoren fünf Kondensatoren (C1 bis C5) enthält.

5. Umsetzer nach Anspruch 4, bei dem die fünf Kondensatoren (C1 bis C5) eine genaue relative Kapazität von 1C, 2C, 4C, 8C bzw. 16C haben, wobei C = 0,2pF.

6. Umsetzer nach einem der Ansprüche 3 bis 5, bei dem die zweite Gruppe (14) von Kondensatoren zehn Kondensatoren (C7 bis C16) enthält.

7. Umsetzer nach Anpruch 6, bei dem die Kondensatoren (C7 bis C16) jeweils einen genauen relativen Kapazitätswert von 1C, 1C (31/32)C, 2C, 4C, 8C, 16C, 32C, 64C und 128C haben, wobei C = 0,2pE.

8. Umsetzer nach einem der Ansprüche 3 bis 7, bei dem der Skalierungskondensator (C6) eine Kapazität von 32C hat, wobei C = 0,2pF.

9. Umsetzer nach einem der vorhergehenden Ansprüche, ferner enthaltend eine Schaltungsanordnung zum Dämpfen der Eingangsspannungsgröße um einen vorbestimmten Wert.