DE2937261A1

DE2937261A1 - Mos-feldeffekttransistor

Info

Publication number: DE2937261A1
Application number: DE19792937261
Authority: DE
Inventors: Maurice H Hanes; Earl S Schlegel
Original assignee: Westinghouse Electric Corp
Current assignee: CBS Corp
Priority date: 1978-09-15
Filing date: 1979-09-14
Publication date: 1980-03-27
Also published as: GB2031226A; US4206469A; JPS5555570A; BE878753A; CA1121516A; BR7905850A; FR2436504B1; FR2436504A1; IN151120B; IN152227B

Description

MOS-Feldeffekttransistor

Die Erfindung betrifft einen MOS-Feldeffekttransistor, bei
welchem auf einem Substrat mit einer ersten Dotierungskonzentration eines ersten Leitfähigkeitstyps eine Epitaxialschicht mit einer zweiten Dotierungskonzentration des ersten Leitfähigkeitstyps angebracht ist, mit einer auf der Oberfläche der Epitaxialschicht angeordneten Source-Elektrode,
welche eine Vielzahl von fingerförmigen Vorsprüngen hat, die zwischen eine entsprechende Vielzahl von Gate-Fingern einer gegen die Epitaxialschicht isolierten Gate-Elektrode greifen.

Es besteht ein Trend bei elektrischen Stromversorgungssystemen zu höheren Frequenzen, höheren Spannungen und höheren Strömen. Bereits bekannte MOS-Halbleiteranordnungen zeigen gewisse
Eigenschaften, welche ihre Verwendung zur Handhabung höherer Leistungen im umschaltenden Einsatz als besser geeignet erscheinen läßt gegenüber bipolaren Feldeffekttransistoren, die bisher bei solchen Anwendungen Verwendung finden. Die
attraktiven Eigenschaften von MOS-Halbleiteranordnungen
umfassen:
Fs/ai 0 30 013/085 0 das

das Fehlen von Speicherladungen, so daß beim Abschalten keine Zeitverzögerung entsteht;

einen positiven Temperaturkoeffizienten für den Widerstand, so daß derartige MOS-Halbleiteranordnungen leicht im Parallelbetrieb arbeiten;
das Fehlen eines zweiten Durchbruches; sowie eine hohe Eingangsimpedanz.

Ein weiterer Vorteil derartiger MOS-Halbleiteranordnungen gegenüber bipolaren Feldeffekttransistoren besteht auch darin, daß eine größere Kanalbreite in einer Flächeneinheit des Chips untergebracht werden kann und mehr Ladung pro Kanalflächeneinheit steuerbar ist.

Eine doppelt diffundierte MOS-Halbleiteranordnung (D-MOS) wurde von Sigg et al in einem Aufsatz "D-MOS Transistor for Microwave Applications" in der IEEE Transactions on Electron Devices, Ausgabe ED-19, 45-53 (1972) veröffentlicht. Die D-MOS-Halbleiteranordnung hat einen planaren Aufbau und den Drain-Kontakt auf der Oberfläche. Der Halbleiteraufbau ist in der Lage, einer hohen Drain-Spannung standzuhalten, wobei trotzdem eine kurze Kanallänge vorhanden ist, wodurch sich ein hoher Gegenwirkleitwert ergibt. Die Gate-Oxidschicht ist im wesentlichen keiner Drain-Source-Spannung ausgesetzt, so daß man mit einer viel dünneren Isolierschicht unter dem Gate auskommt und damit niedrigere Spannungen zur Steuerung ausreichen. Dies trägt ebenfalls zur Erhöhung des Gegenwirkleitwertes bei.

In einem Aufsatz "MOS Moves Into Higher Power Applications" beschrei ben Kooi und Ragle in der Zeitschrift Electronics , 24. Juni 1976, MOS-Transistoren mit anisotropisch geätzten

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-6- ^wsl ^)⁷Us *i^5e ι

ätzten V-Vertiefungen und kurzen Kanalstrecken In den Wänden der V-Vertiefungen. Dieser Aufbau hat den Vorteil, daß der Drain-Kontakt am Boden der Halbleiterscheibe angebracht und deshalb eine verhältnismäßig große Kanalbreite in einem gegebenen Chip-Bereich untergebracht werden kann. Dieser Aufbau hat den Vorteil, daß das Gate-Oxid der hohen Drain-Spannung nicht standhalten muß,und daß der Gegenleitwert vergrößert wird.

Die beiden vorausstehend beschriebenen Halbleiteranordnungen haben jedoch den Nachteil einer sehr hohen Eingangskapazität, daß das Gate-Metall die Source überlappt. Die Ausführung mit der V-Vertiefung bringt ferner den Nachteil mit sich, daß infolge der anisotropischen Ätzung die 111-Kristallebenen mit ihren charakteristisch hohen fixierten Ladungsdichten und geringen Trägermobilität freigelegt werden.

In der Zeitschrift IEEE Transactions on Microwave Theory and Techniques, MTT-24, 306-311 (1976) veröffentlichten Oakes et al einen Aufsatz "A Power Silicon Microwave MOS Transistor". Der Aufbau dieses MOS-Transistors zeigt die Vorteile der D-MOS und V-MOS-Anordnungen, wobei ein Verfahren für das Aufbringen des Gate-Metalls Verwendung findet, das eine besonders genaue Ausrichtung des Gate-Metalls über dem Kanal und damit die Erreichung einer niederen Eingangskapazität möglich macht. Da keine anisotropische Ätzung verwendet wird, hat der Halbleiteraufbau eine höhere Trägermobilität und ist für die Verwendung im Mikrowellenbereich gut geeignet, jedoch ist der Halbleiteraufbau nicht für die Verwendung von hoher Leistung bei niederen Frequenzen einsetzbar.

Eine

030013/0850 ORIGINAL INSPECTED

Eine von Yoshida et al in der Zeitschrift IEEE J. Solid State Circuits, SC-H, 472-477 (Aug. 1976) mit dem Aufsatz "A High Power MOSFET With a Vertical Drain Electrode And Meshed Gate Structure" beschriebene MOS-Halbleiteranordnung ist in der Lage, Leistungen von 200 Watt (20 Ampere, 100 V) bei Betriebstemperaturen von 180 C aufzunehmen. Diese Halbleiteranordnung hat jedoch die Nachteile, daß einerseits eine P-Kanalstrecke verwendet wird, welche die höhere Mobilität der Elektronen nicht ausnützt und andererseits, daß die Eingangskapazität der Halbleiteranordnung sehr hoch ist (2000 pF).

Der Erfindung liegt die Aufgabe zugrunde, einen verbesserten MOS-Feldeffekttransistor zu schaffen, mit dem die vorausstehend erläuterten Nachteile überwunden werden können. Diese Aufgabe wird ausgehend von dem eingangs erwähnten MOS-Feldeffekttransistor erfindungsgemäß dadurch gelöst, daß die Epitaxialschicht einen ersten Bereich eines zweiten Leitfähigkeitstyps umfaßt, in welchem teilweise ein zweiter Bereich vom ersten Leitfähigkeitstyp ausgebildet ist, daß sich der zweite Bereich unter die fingerförmigen Vorsprünge der Source-Elektrode erstreckt und eine höhere Dotierungskonzentration als dritte Teilbereiche unter den Gate-Fingern hat, wobei diese dritten Teilbereiche vom ersten Leitfähigkeitstyp sind; und daß die Drain-Elektrode auf der Bodenfläche des Substrats angebracht ist.

Weitere Ausgestaltungen der Erfindung sind Gegenstand von weiteren Ansprüchen.

Die Erfindung wird besonders vorteilhaft bei einem MOS-Feldeffekttransistor verwirklicht, bei dem sich die Diffusions-

bereiche

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ORDINAL INSPECTED

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bereiche in der Epitaxialschicht über die gesamte Oberfläche dieser Epitaxialschicht mit Ausnahme derjenigen Bereiche erstrecken, die unter den Gate-Fingern liegen. Diese Bereiche werden durch die Diffusion nicht verändert. Im Betrieb eines solchen MOS-Feldeffekttransistors stellt man fest, daß die elektrischen Felder benachbarter P-Bereiche, wenn die Sperrspannung im abgeschalteten Zustand ansteigt, einander überschneiden. Durch die Überlappung der Krümmungen der Feldzonen nimmt die effektive Krümmung der Äquipotentialebenen in der Nähe der PN-Übergänge im Überlappungsbereich der Felder ab. Wenn die Sperrspannung weiter erhöht wird, ergibt sich eine stärkere Überlappung mit einer weiteren Verringerung der Krümmung des Feldes an den Übergangsbereichen. Dementsprechend wird die normalerweise mit größerer Krümmung der Übergangsbereiche auftretende Erhöhung der Felder verringert und ein Spannungsdurchbruch infolge vergrößerter Feldstärken vermieden.

Die Vorteile und Merkmale der Erfindung ergeben sich auch aus der nachfolgenden Beschreibung von Ausführungsbei spielen in Verbindung mit den Ansprüchen und der Zeichnung. Es zeigen:

Fig. 1 eine erste Ausführungsform eines Transistors gemäß der Erfindung;

Fig. 2 eine Teildraufsicht auf den Transistor gemäß Fig. 1;

Fig. 3, 4 und 5 Schnitte längs den Linien IH-III, IV-IV, und V-V der Fig. 2;

Fig. 6

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Fig. 6 eine detaillierte Darstellung eines als Gate verwendeten Fingerpaars des Transistors gemäß Fig. 1;

Fig. 7 bis 16 verschiedene Verfahrensschritte bei der Herstellung des Transistors gemäß der Erfindung;

Fig. 17 und 18 eine weitere Ausführungsform der Erfindung;

Fig. 19 Kontaktanschlüsse für einen Leistungsbetrieb des Transistors gemäß der Erfindung;

Fig. 20 die Ausbildung von Äquipotentiallinien im Transistor gemäß der Erfindung bei einer niederen, einer mittleren und einer höheren Spannung im abgeschalteten Zustand des Transistors.

In Fig. 1 ist ein Transistor 20 gemäß der Erfindung dargestellt, dessen Source-Elektrode 30 bzw. 40 aus einer Metallschicht mit einer Vielzahl von fingerförmigen Vorsprüngen besteht. Zum Βείφϊθΐ ist die Source-Elektrode 30 mit den Fingern

3I₁, 31,...., 31 und 31 , versehen. Der Teil 40 der Source- 1 δ η n+1

Elektrode umfaßt die Finger 4I₁, 41_. . . , 41 und 41 +1. Die

l i η η

Gate-Elektrode 50 des Transistors 20 wird ebenfalls von einer Metallschicht gebildet, welche eine Vielzahl von Gate-Fingern, und zwar die Fingeröl.,, 51_ bis 51 , sowie 51 und ferner

1 2 n+1 η

61 , 61 .... 61 sowie 61 aufweist. Die Gate-Finger 5I₁ bis 1 Δ n~ in 1

51 greifen zwischen die fingerförmigen Vorsprünge 31 bis

31 und die Gate-Finger 6I₁ bis 61 greifen zwischen n+i in

die fingerförmigen Vorsprünge 41. bis 41 . der Source-Elektrode. Die Veränderliche η kennzeichnet die Anzahl der

Gate-

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293726Ί

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Gate-Finger.

Bei der nachfolgenden Beschreibung der Erfindung werden Abmessungen angegeben, welche die speziellen Abmessungen eines beispielsweisen erläuterten Transistors gemäß der Erfindung sind. Dieser Transistor 20 hat eine Parallelkonfiguration, wobei sich die Querseite 21 parallel zur Richtung der Gate-Finger erstrecktund etwa 1, 62 mm lang ist. Die Längsseite 23 verläuft senkrechijzur Querseite 21 und ist etwa 3,25 mm lang. Die als Gate-Elektrode 50 wirksame und sich über die gesamte Länge von 3, 25 mm parallel zu den Längsseiten 23 erstreckende Metallschicht ist im Längsbereich etwa 20 ,um breit. Von diesem Streifen aus erstrecken sich die Gate-Finger nach beiden Seiten mit einer Breite von etwa 8 ,um, wobei diese etwa 0, 598 mm lang sind. Die dazwischengreifenden Finger 31. bis 31 und

41. bis 41 der Source-Elektrode sind etwa 14 ,um breit und 1 η /

auch etwa 0, 598 mm lang. Bei der speziell beschriebenen Ausführungsform ist die Variable η gleich 125. Der Abstand der zahnförmig ineinandergreifenden Finger beträgt etwa 2 ,um.

Auf einem Silicium substrat 24 ist eine Epitaxialschicht 22 angeordnet, welche N~-dotiert ist und einen hohen Widerstand hat. Das Silicium substrat 24 ist N -dotiert mit einem entsprechend niederen Widerstand. Die Dotierungskonzentration wird durch

3
die Zahl X der Donatoratome/cm angegeben und beträgt für

+ 17

denN -dotierten Bereich X größer 10 bzw. für den N -dotierten

1 fi
BereichX kleiner 10 . Die auf der Bodenfläche des Silicium substrats 24 angebrachte Metallschicht stellt die Drain-Elektrode 28 dar. Die Source-Elektrode wird von den beiden Metallschichten 30 und 40 gebildet. Die Gate-Elektrode 50 ist gegen die Epitaxialschicht 22 durch eine zwischengefügte Siliciumdioxidschicht

isoliert.

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isoliert.

Der Abschnitt 29 des Transistors 20 ist in Fig. 2 in detaillierter Draufsichtldargestellt. Einen Schnitt durch diesen Abschnitt längs der Linie III-III der Fig. 2 zeigt Fig. 3, wobei dieser Schnitt durch die fingerförmigen Vorsprünge 31 und 41

Lt Lt

verläuft. In der Epitaxialschicht 22 ist ein P-Diffusionsbereich 71 ausgebildet, so daß ein PN-Übergang 72 entsteht, der sich über die gesamte Breite des Transistors 20 erstreckt. Dieser P-Diffusionsbereich 71 erstreckt sich bis zu einer Tiefe von 4 ,um in die Epitaxialschicht 22. Ein N-Diffusionsbereich 73 ist im oberen Teil des P-Diffusionsbereiches 71 ausgebildet, so daß ein PN-Übergang 75 entsteht, der sich ebenfalls über die gesamte Breite des Transistors 20 erstreckt. Der N-Diffusionsbereich 73 dringt bis zu einer Tiefe von etwa 3 .umin den P-Diffusionsbereich 71 ein. Die beiden Bereiche 71 und 73 können sowohl flacher als auch tiefer sein, wobei jedoch der P-Diffusionsbereich 71 etwa um 1 .um tiefer als der N-Diffusionsbereich 73 ist.

In Fig. 4 ist ein weiterer Schnitt längs der Linie IV-IV der Fig. 2 dargestellt, aus dem die Strukturierung der Diffusionsbereiche 71 und 73 unterhalb der Gate-Finger 51 _ und 61 gezeigt ist. Ein Teilbereich 77 der epitaxialen Schicht 22 unter den Gate-Fingern ist nicht diffundiert. Eine Draufsicht auf die Diffusionsbereiche 71 und 73 in der Epitaxialschicht 22 unter den Gate-Fingern 5I₁. 51 61 und 61 ist in Fig. durch gestrichelte Linien 81 bis 88 angedeutet. Innerhalb dieser Linien 81, 83, 85 und 87 befinden sich die nicht

diffundierten Teilbereiche der epitaxialen Schicht 22. Zwischen den gestrichelten Linien 81 und 82, 83 und 84, 85 und

sowie

03001370850

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sowie 87 und 88 befinden sich die P-Diffusionsbereiche 71. Die gesamten Bereiche außerhalb der P-Diffusionsbereiche71 stellen die N-Diffusionsbereiche 73 dar.

In Fig. 5 ist ein Schnitt längs der Linie V-V der Fig. 2 dargestellt. Die Breite des nicht diffundierten Teilbereiches 77 in der Schnittebene ist kleiner als in der Schnittebene der Fig. 4, da der P-Diffusionsbereich 71 und dementsprechend auch die nichtidiffundierten Teilbereiche 77 eine schna Ie langgestreckte Form haben. In Fig. 6 ist maßstäblich verzerrt eine detaillierte Draufsicht auf die Gate-Finger 6I₁ und 51. der Fig. 2 dargestellt, aus welcher auch die darunterliegenden Diffusionsbereiche 71 und 73 hervorgehen. Der nicht diffundierte Teilbereich 77 ist 0,594 mm lang und 4,um breit. Der Diffusionsbereich 71 ist 0,596 mm lang und 6 ,um breit. Die Diffusionsbereiche 71 und 77 sind zentrisch unter den Gate-Fingern 51. und 61. angeordnet, so daß die Finger etwa mit einem Rand von 1 ,um überlappen.

Das Herstellungsverfahren des Transistors gemäß der Erfindung sieht vor, daß eine N -Epitaxialschicht 22 auf der Oberfläche 181 des Siliciumsubstrats 24 gemäß Fig. 7 aufgewachsen wird. Das Siliciumsubstr at 24 ist etwa 200 ,um dick und hat vorzugsweise eine N -Dotierung bei einer 100-Kristallorientierung. Durch die N -Dotierung wird ein niedriger Widerstand in einer Größenordnung erreicht, bei welchem eine Widerstandserwärmung beim Hochstrombetrieb vermieden wird. Die 100-Kristallorientierung bewirkt eine niedere fixierte Oberflächenladungsdichte und eine hohe Oberflächenmobilität. Dadurch wird die Schwellwertspannung verringert und der

Gegen-

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Gegenwirkleitwert erhöht. Die Epitaxialschicht 22 ist vorzugsweise 15 ,um dick und auf ein Niveau von etwa 1 χ 10

3 '
Atome/cm dotiert. In der Regel werden sowohl die Dicke der Schichten als auch das Dotierungsniveau durch die maximale Spannung bestimmt, welcher der Transistor im abgeschalteten Zustand standhalten soll. Die niedere N -Dotierung ermöglicht eine Ausweitung der Verarmungsschicht in der Epitaxialschicht 22. Auf der Epitaxialschicht 22 wird eine thermische Oxidschicht 185 bis zu einer Dicke zwischen etwa

0, 9 ,um und etwa 2 ,um, vorzugsweise mit einer Dicke von

1, 3 ,um aufgewachsen. Die Oxidschicht 185 muß in jedem Fall dick genug sein, um eine Maskierung für die Diffusion zu bewirken, jedoch soll sie andererseits dünn genug sein, daß die Schicht beim Einfluß von Temperaturänderungen nicht bricht. Die Oxidschicht 185 wird maskiert und geätzt, um Inselbereiche 42, bis 42 auf der Oberfläche der Epitaxialschicht 22 auszubilden, wobei die Inselbereiche im wesentlichen eine langgezogene bzw. länglich ovale Form haben und in einem Abstand von etwa 18 ,um voneinander angeordnet sind. Eine derartige Anordnung ist in Fig. 8 prinzipiell dargestellt. Jeder der Inselbereiche 42. bis 42 hat prinzipiell eine parallel zur Seite 187 verlaufende Achse 91, welche die längere Achse ist, und eine kürzere Achse 93 in Querrichtung. Jeder der Inselbereiche ist längs der Hauptachse 91 etwa 0, 598 mm lang und längs der Querachse etwa 12 ,um breit. Der Inselbereich 42. ist von der Kante 187 16 ,um und von der senkrecht zu verlaufenden Kante 189 202 ,um entfernt. Entsprechend ist der Inselbereich 42 bezüglich der gegenüberliegenden Kante 91 und der dazu rechtwinklig verlaufenden Kante 189 angeordnet. Als Ätzmittel kann jegliche Substanz Verwendung finden, welche ein kontrolliertes Ätzen von

Silicium-

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-14- ^fcVV'**^v' WS187P-2022

Siliciumdioxid möglich macht, jedoch wird vorzugsweise gepufferte Fluorwasserstoffsäure bzw. Flußsäure verwendet. Eine entsprechende Reihe von Inselbereichen 32 bis 32 ist parallel zu der bereits erläuterten Reihe von Inselbereichen angeordnet, die in derselben Weise hergestellt wird. Diese

Inselbereiche 32, bis 32 sind von den Kanten 187 und 91 bzw. 1 η

von der Kante 93 genauso weit entfernt wie die entsprechenden gegenüberliegenden Inselbereiche 42 bis 42 . Die nicht von den Inselbereichen abgedeckte Oberfläche der Epitaxialschicht 22 wird einer Diffusion mit Akzeptoren, vorzugsweise Bor, unterzogen, um die P-Diffusionsbereiche 71 zu schaffen. Zur Erzeugung der N-Diffusionsbereiche 73 wird anschließend eine Diffusion mit Donatoratomen, vorzugsweise Phosphor ausgeführt. In beiden Fällen kann dieselbe Oxidmaske verwendet werden, wodurch eine korrekte Ausrichtung der einzelnen Diffusionsbereiche aufeinander sichergestellt ist. Eine nicht korrekte Ausrichtung der Diffusionsbereiche 71 und 73 bewirkt eine schlechte Verteilung der Schaltströme in den Diffusionsbereichen, wodurch unnötige und zusätzliche Verlust wärme erzeugt und der Gesamtwirkungsgrad herabgesetzt wird. Ein Schnitt längs der Linie IX-DC der Fig. 8 ist in Fig. 9 dargestellt.

Auf der Oberfläche der Halbleiteranordnung gemäß Fig. 8 wird thermisch eine dünne Oxidschicht 84 aufgewachsen. Dieser Verfahrensschrittjist in Fig. 10 dargestellt. Anschließend wird der Halbleiteraufbau erneut maskiert und die Inselbereiche 32 j bis 32 sowie 42 bis 42 weggeätzt, so daß nur noch die dünne Oxidschicht 184 über einem Teil des N-Diffusionsbereiches 73 zurückbleibt. Eine zweite dünne Oxidschicht wird auf der Oberfläche der Halbleiteranordnung gemäß Fig.

t hermisch

030013"/085O

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thermisch aufgewachsen, wodurch ein Aufbau gemäß Fig. 12 entsteht, bei welchem nunmehr auch die freiliegenden Oberflächen der Epitaxialschicht 22 mit einer dünnen Oxidschicht überzogen sind, welche nachfolgend die isolierende Oxidschicht unter der die Gate-Elektrode bildenden Metallschicht wird. Diese Oxidschicht 188 ist vorzugsweise etwa 1200 R bis etwa 1600 A dick, womit sie dick genug ist, um die G ate-Spannungen auf zunehmen, und andererseits dünn genug ist, um einen guten Gegenwirkleitwert zu gewährleisten. Anschließend wird mit Hilfe einer Maskier- und Ätztechnik die Oxidschicht 184 entfernt, wodurch ein Muster mit Flächenbereichen 95 entsteht, wie es in Fig. 13 dargestellt ist.

Im nächsten Verfahrensschritt wird gemäß Fig. 14 die Oberfläche z.B. mit einer aufgedampften Metallschicht 92 versehen, diezunächst die gesamte Oberfläche der Halbleiteranordnung überzieht. Diese Metallschicht 92 kann beispielsweise aus Titan, Paladium und Gold bestehen, welches Metalle sind, die mit Oxiden und Silicium chemisch sehr reaktionsfreudig sind, womit eine gute chemische Verbindung mit den Oberflächen gewährleistet ist, auf welchen die Metalle angebracht sind. Die Metallschicht 92 ist vorzugsweise etwa 6000 A dick, jedoch kann sie beliebig in einem Bereich zwischen 6000 R und 10 000 R Dicke liegen. Teile der Metallschicht92 werden photolithographisch weggeätzt, damit man den Aufbau gemäß 15 erhält, in welchem die Metallschichten der Source-Elektrode und der Gate-Elektrode durch einen Zwischenraum 186 voneinander getrennt sind. Dieser Zwischenraum sollte z.B. mindestens 2 ,um betragen, um die Möglichkeit von Kurzschlüssen zwischen der Gate-Elektrode und der Source-Elektrode zu vermeiden. Die

Drain-

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Drain-Elektrode wird auf der Unterseite des Substrats 24 durch das Aufplattieren einer Metallschicht 28 hergestellt.

Eine weitere Metallschicht 94 wird in herkömmlicher Weise auf die Metallkontakte 92 der Source-Elektrode auf plattiert, um die Elektrodendicke zu vergrößern und dadurch den Source-Widerstand zu verringern. Die Kanten des in Fig. 15 dargestellten Transistors werden durch Ätzen des Randes der Epitaxialschicht 22 entfernt, um einen Mesaaufbau zu erhalten, und anschließend passiviert. In Fig. 16 ist ein solcher mit Mesa-Kanten 96 und einer Passivierungsschicht 98 versehener Aufbau dargestellt. Als Material für die Passivierungsschicht wird vorzugsweise ein Siliconlack oder Silicongummi benutzt, wie er für diesen Zweck bekannt ist. Die Diffusionsbereiche 71 und 73 haben angrenzend an die passivierten Mesa-Kanten 96 im wesentlichen keine Krümmung.

Um Chip-Fläche zu sparen und die Stromkapazität zu erhöhen, kann die Source-Elektrode an der Basis der fingerförmigen Vorsprünge von dem Mittelbereich aus nach außen konisch verlaufend ausgebildet sein, wie dies in Fig. 17 dargestellt ist. In dieser Darstellung hat die Metallschicht der Source-Elektrode 40' eine Breite von 0, 2 mm im Zentrumsbereich 120, wobei sich die Breite zur Außenkante verlaufend verringert und dort etwa eine Breite von 0,1 mm im Bereich der Endabschnitte HO und 130 hat. Die Metallschicht der gegenüberliegenden Source-Elektrode 30' ist in der gleichen Weise aufgebaut. Der Abstand zwischen den einzelnen fingerförmigen Vorsprüngen und den Gate-Fingern bleibt gleichmäßig etwa 2 ,um groß. Deshalb ergibt sich eine Verlängerung der fingerförmigen Vorsprünge sowie der Gate-Finger entsprechend

der

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der konischen Verjüngung der Source-Elektroden, d.h. die fingerförmigen Vorsprünge nehmen von dem Mittelbereich des Aufbaus nach außen hin zu, was entsprechend auch für die Gate-Finger entspricht, so daß die äußeren Gate-Finger 41' und 31* sowie die Gate-Finger 41' . und 31* die größte Länge haben, und zwar etwa 0,698 mm.

Aus Zweckmäßigkeitsgründen ist die Gate-Elektrode 50' im Mittelbereich vergrößert, so daß eine Zentrumsfläche 55 von etwa 150 ,um χ 150 ,um entsteht. Der Abstand zwischen den Fingern

bleibt gleichmäßig 2 .um. Aus diesem Grund müssen die fingerförmigen Vorsprünge der Source-Elektrode 30' und 40' im Bereich der Zentrumsfläche 55 und die Gate-Finger entsprechend kürzer sein. So können die fingerförmigen Vorsprünge

31 und 41 sowie die Gate-Finger 51 und 61 etwa 0, 533 mm mm ^& m m

lang sein, wobei m eine Zahl zwischen 1 und η ist.

In Fig. 18 ist eine Draufsicht auf den Transistor gemäß Fig. 17 in seiner Gesamtheit schematisch dargestellt. Für den Betrieb des Transistors, der als Leistungstransistor einsetzbar ist, sind die P-Diffusionsbereiche 71 sehr nah nebeneinander angeordnet. WenrJdie Spannung am Transistor ansteigt und der Transistor im abgeschalteten Zustand ist, treffen sich die Felder benachbarter PN-Übergänge ,.wogegen die horizontalen Komponenten derselben gegeneinander gerichtet sind und sich gegenseitig aufheben, so daß die Avalanche-Spannung wegen der Verkrümmung der PN-Übergänge nicht unnotwendigerweise erniedrigt wird.

In Fig. 19 ist eine teilweise Schnittdarstellung zur Erläuterung der Wirkungsweise des Transistors gezeigt. Ein Spannungspotential V wird an die Drain-Elektrode 28 angelegt, wogegen

ein

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ein Spannungspotential V undV an der Gate-Elektrode und

VJ Ö

der Source-Elektrode liegt. Für den speziellen Anwendungsfall ist die Spannung V ein Massepotential, wogegen die Spannung V ein positives Potential zwischen 3 und 4 V bis 200 V ist. Wenn an der Gate-Elektrode eine Nullvor spannung herrscht,

d. h. V^ Null V beträgt, ist der Transistor abgeschaltet. G

Wenn die Spannung V„ ein positives Potential von etwa 5 V bis

etwa 25 V annimmt, wird eine Inversionsschicht 100 im P-Diffusionsbereich an der Oberfläche der Epitaxial schicht 22 erzeugt und der Transistor eingeschaltet. Diese Inversionsschicht 100, welche eine Elektronenschicht darstellt, läßt Strom von dem der Source- zugeordneten Diffusionsbereich 73 durch den P-Diffusionsbereich 71 fließen. Der Strom wird von den Majoritätsträgern durch die Epitaxialschicht 22 und das Substrat 24 zur Drain-Elektrode 28 weitergeführt. Die Halbleiteranordnungen haben eine kurze Kanallänge und Kanalbreite pro Oberflächeneinheit des Chips, wodurch sich eine hohe Stromkapazität bei einem geringen Spannungsabfall ergibt. Die Kanallänge wird durch die Dicke des P-Diffusionsbereiches 71 bestimmt und hat entsprechend der Lehre der Erfindung etwa eine Länge von 1 ,um,

Die Sperr- Spannungsverhältnisse des Halbleiteraufbaus

gemäß der Erfindung werden anhand der Fig. 20 erläutert, welche einen der Darstellung gemäß Fig. 19 entsprechenden Aufbau zeigt. Wenn der Transistor im abgeschalteten Zustand ist, d.h. wenn die Gate-Spannung V_ gleich Null ist, muß der Transistor die volle Drain-Spannung V abblocken. Die maximale abzublockende Spannung bestimmt sich aus der Dicke und der Dotierungskonzentration der Epitaxialschicht 22. Gemäß der Erfindung ist diese Epitaxialschicht

etwa

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etwa 15 ,um dick, um sicherzustellen, daß eine Sperrspannung von 200 V bei einer Dotierungskonzentration von

+ 15 3

etwa 10 Donatoratomen/cm sicher aufgenommen werden kann. Bei einem niedrigen Spannungsniveau für die Spannung

V_ von beispielsweise 1 V können die Verarmungszonen G

des P-Diffusionsbereiches 71 durch die gestrichelten Linien angegeben werden. Bei einer solchen niederen Spannung treffen die Äquipotentiallinien 104 nicht aufeinander, d.h. die volle Feldstärke entsteht an den Krümmungsbereichen der Äquipotentialflächen. Bei einer dazwischenliegenden Spannung V_n von etwa 5 V ergibt sich ein Verlauf für die Äquipotentiallinien 106, wie er aus der Darstellung hervorgeht. Bei dieser Spannung greifen die Verarmungszonen 108 übereinander, wie dies im Punkt 109 angedeutet ist. Die effektive Krümmung der Äquipotentialflächen wird dadurch verringert. Entsprechend wird die maximale Feldstärke im Punkt 109 verringert, da sich eine partielle Aufhebung der horizontalen Komponenten der Felder einander gegenüberliegender PN-Übergänge einstellt. Bei dem hohen Spannungsniveau V_n von beispielsweise 175 V ergeben sich Äquipotentiallinien 110 für die übereinandergreifenden P-Diffusionsbereiche 71, wie sie aus der Zeichnung hervorgehen. Bei einem solchen hohen Spannungsniveau treffen die gekrümmten Übergangsbereiche 112 an der mit 111 bezeichneten Stelle aufeinander. Die Äquipotentialflächen sind in diesem Punkt sehr wenig gekrümmt, so daß die dort existierende Feldstärke entsprechend reduziert wird, was gleichzeitig eine Verringerung der nachteiligen Einflüsse erhöhter elektrischer Feldstärke auf die Avalanche-Spannung bei gekrümmten PN-Übergängen bewirkt.

Durch

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Durch das Anbringen der Drain-Elektrode 28 an der Bodenfläche des Transistors wird die Stromführungskapazität des Transistor Chips weiter vergrößert.

030013/0860

L e e f s e i t e

Claims

Patentansprüche

(i}M0S-F eldeffekttransistor, bei welchem auf einem Substrat mit einer ersten Dotierungskonzentration eines ersten Leitfähigkeitstyps eine Epitaxialschicht mit einer zweiten Dotierungskonzentration des ersten Leitfähigkeitstyps angebracht ist, mit einer auf der Oberfläche der Epitaxialschicht angeordneten Source-Elektrode, welche eine Vielzahl von fingerförmigen Vorsprüngen hat, die zwischen eine entsprechende Vielzahl von Gate-Fingern einer gegen die Epitaxialschicht isolierten Gate-Elektrode greifen, dadurch gekennzeichnet,

- daß die Epitaxialschicht (22) einen ersten Bereich (71) eines zweiten Leitfähigkeitstyps umfaßt, in welchem teilweise ein zweiter Bereich (73) vom ersten Leitfähigkeitstyp ausgebildet ist,

- daß sich der zweite Bereich (73) unter die fingerförmigen

Vorsprünge (3I₁..., 31 -41,..., 41 ,) der Source-Elektrol ni ι ni

de (30, 40) erstreckt und eine höhere Dotierungskonzentration als dritte Teilbereiche (77) unter den Gate-Fingern (51.. .. ,

51 ; 6I₁.. ., 61 ) hat, wobei diese dritten Teilbereiche vom ersten η ι η

Leitfähigkeitstyp mit zweiter Doterierungskonzentration sind; und daß die Drain-Elektrode (28) auf der Bodenfläche des Substrats

(24) angebracht ist.

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ORIGINAL IMSPECTED

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2. MOS-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet,

- daß die zweiten Bereiche (73) so nah beieinander angeordnet sind, daß während des Betriebs des Feldeffekttransistors, wenn die Sperrspannung am Transistor ansteigt und der Transistor im abgeschalteten Zustand ist, die Horizontalkomponenten der elektrischen Felder von aneinander angrenzenden zweiten Bereichen sich gegenseitig aufheben, wodurch ein Spannungsdurchbruch an der Krümmung der PN-Übergänge vermieden wird.
3. MOS-Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet,

- daß die Dotierungskonzentration des zweiten Bereiches größer als die erste Dotierungskonzentration ist,
4. MOS-Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,

- daß der erste Leitfähigkeitstyp N-Leitung und der zweite Leitfähigkeitstyp P-Leitung ist.
5. MOS-Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet,

- daß die erste Dotierungskonzentration größer oder gleich

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als 10 Donatoratome/cm ist, und daß die zweite Dotierungs-

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konzentration kleiner oder gleich als 10 Donatoratome/cm
6. MOS-Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet,

- daß der erste Bereich (71) um etwa 1 ,um tiefer als der zweite Bereich (73) in die Epitaxialschicht eindringt.

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7. MOS-Feldeffekttransistor nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, - daß die Epitaxialschicht ß2) eine Dicke von etwa 15 .um

030013/0850 ORIGINAL INSPECTED