DE2131939C3

DE2131939C3 - Logisch gesteuerte Inverterstufe

Info

Publication number: DE2131939C3
Application number: DE2131939A
Authority: DE
Inventors: Utz Dipl.-Ing. Dr. 7000 Stuttgart Baitinger; Werner Dipl.-Ing. 7030 Boeblingen Haug
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-06-26
Filing date: 1971-06-26
Publication date: 1975-11-27
Also published as: IT950050B; US3875426A; FR2144259A5; CA951384A; GB1323990A; DE2131939B2; JPS517031B1; DE2131939A1

Description

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Die fcrnndung betrifft eine logisch gesteuerte Inverterstufe, bestehend aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last ge-•chalteten Feldeffekt-Transistor, wobei durch Anlegen geeigneter Gate-Potentiale über den ersten Feldeffekt-Transistor die Aufladung und über den 'zweiten Feldeffekt-Transistor die Entladung der kapazitiven Last erfolgt.

Derartige Inverterstufen finden unter anderem vielfältige Anwendung als Grundbausteine für logische Schaltkreise in Computern. Es sei insbesondere auf. NAND-Schaltkreise und NOR-Schaltkreise verwiesen, wie sie als Decoder in monolithischen Speichern zum Einsatz gelangen. Hier kommt es bekanntlich auf eine niedrige Verlustleistung und auf eine hohe Gleichstromstabilität an. Die Ausgänge der Inverterstufen bzw. der damit aufgebauten logischen Schaltkreise sind hierbei auf die Selektionskreise der Speicherzellen, also beispielsweise auf die Wortleitungen der Speichermalrizen geschaltet. Bei jeder Selektion müssen die eine kapazitive Last darstellenden Wortleitungen umgeladen werden. Dabei ergibt sich als weitere Forderung, daß diese Umladung möglichst schnell erfolgen muß, um eine kurze Zugriffszeit zu erhalten.

Es ist bereits eine grüße Anzahl von Inveaem bekannt, die prinzipiell aus zwei in Reihe geschalteten Transistoren bestehen, wobei eine an den Verbindung-_:punkt beider angeschlossene kapazitive Last über den einen Transistor aufladbar und über den anderen Transistor entladbar ist. Mit einem derartigen Inverter läßt sich eine relativ geringe Verlustleistung in Verbindung mit einer niedrigen Ausgangsimpedanz erreichen, was ihn zum Betreiben kapazitiver Lasten besonders geeignet macht. Nachteilig ist, was im Zuge der Beschreibung noch näher erläutert wird, daß in Abhängigkeit vom jeweils vorausgegangenen Schaltzustand das Potential am Ausgang Undefiniert ist und daß bei seiner Verwendung als NOR-Decoder zum Ansteuern von Speichermatrizen Probleme in der Zeitfolge der auslösenden Impulse auftreten.

Aus der Vielzahl bekannter bzw. bereits vorgeschlagener Inverterstufen bzw. damit aufgebauter logischer Schaltkreise aus Feldeffekt-Transistoren sei eine Weiterbildung herausgegriffen, mit der sich ein weiteres Problem lösen läßt. Dieses Problem besteht darin, daß derartige Schaltkreise relativ hohe Betriebsspannungen benötigen. Hohe Betriebsspannungen sind aus vielerlei Gründen unvorteilhaft. Einer dieser Gründe besteht darin, daß die Höhe der Betriebsspannung Auswirkungen auf die Höhe der Verlustleistung hat. Das bedeutet, daß auf einer vorgegebene Fläche eines monolithischen Halbleiterkörpers nur eine begrenzte Anzahl derartiger logischer Schaltkreise untergebracht werden kann. Außerdem steigen die Kosten für die Stromversorgungsquelle, wenn die zu liefernde Spannung ansteigt. Aus diesen und anderen Gründen ist es wünschenswert, die Betriebsspannungen bei derartigen Schaltkreisen auf ein Minimum zu reduzieren. Die bereits vorgeschlagene Weiterbildung besteht darin, daß die kapazitive Last nicht direkt an den Ausgang eines derartigen NOR-Schaltkreises angeschlossen ist, sondern daß der Ausgang auf das Gate eines zusätzlichen Feldeffekt-Transistors geführt ist, an dessen Source die kapazitive Last angeschlossen ist. Ein zusätzliches Merkmal dieser Schaltung besteht darin, daß das Gate über eine zusatzliche Kapazität mit der Source verbunden ist. Diese KapazitP' wird aufgeladen, um den zusätzlichen Feldeffekt-1. ansistor leitend und entladen, um den Transistor nichtleitend zu machen. Nachdem der Leitzustand des Feldeffekt-Transistors durch Aufladen oder Entladen der Kapazität festgelegt ist, wird der Drain des Transistors ein Impuls zugeführt. Dieser Impuls wird demnach über den Feldeffekt-Transistor auf die kapazitive Last übertragen oder nicht übertragen in Abhängigkeit davon, ob der Transistor leitend oder nichtleitend ist. Ist die Kapazität geladen und der Feldeffekt-Transistor damit leitend, so wird das Potential an der Source erhöht, da an der kapazitiven Last eine Spannung abfällt. Infolge der über die zusätzliche Kapazität erfolgenden Rück-

Weiterbildungen bestehen darin, daß der Widerstand aus einem hochohmigen vierter. Feldeffekt-Transistor besteht. Dabei erweist es sich als vorteilhaft. Gate und Drain des vierten Feldeffekt-Transistors an die 5 Betriebsspannung zu legen.

Vorteilhafte Weiterbildungen bestehen darin, daß der Inverter als NOR-Schaltkreis ausgebildet ist, indem parallel zum zweiten Feldeffekt-Transistor weitere, entsprechend steuerbare Feldeffekt-Transistoren

l NAND

tkrei ausgebildet ist, in p p

zitiven Last mehrere in Reihe geschaltete und entsprechend steuerbare zweite Feldeffekt-Transistoren angeordnet sind.

Die Erfindung wird im folgenden an Hand der in der Zeichnung dargestellten Ausführungs- und AnWendungsbeispiele näher erläutert. Es zeigt

Fig. 1 einen in bekannter Weise mi'tels eines ebenso bekannten Inverters, von dem der erfindungs-

kopplung von der Source zum Gate des Transistors wird auch das Potential am Gate erhöht. Das bedeutet, daß die Gate-Source-Spannung über dem Betriebsschwellwert bleibt und der genannte Impuls Übertrags wird, auch wenn das anfängliche, vom Ausgang des NOR-Schaltkreises an das Gate des Transistors gelieferte Potential und damit die Gate-Source-Spannung relativ niedrig sind. Da diese den Leitzustand des Transistors bestimmende Spannung , p

im wesentlichen der Betriebsspannung entspricht, io angeordnet sind, oder daß der Inverter als NAND-kann diese relativ niedrig gewählt werden. Nachteilig Schaltkreis ausgebildet ist, indem parallel zur kapabei diesem typischen, wechselstromm-ßig arbeitenden l d

NOR-Schaltkreis ist, daß im Wechsel fn^;t dem genannten, eine höhere Adresse darsf ^llendi. ^J_*m zusätzlichen Transistor zugefühnui Imnui ein Auffrischimpuls zugeführt werden muß. ue ..?. genannte Kapazität auflädt, und den Tran-jii.oi iestend macht. Das bedes'tei, daß der zusät urhe, eine höhere Adresse darstellende Impu- · e>-st nach einer gewissen

Verzögerungszeit über den Tiuiisistor zur kapazitiven &a gemäße Inverter ausgeht, aufgebauten NOR-Schalt-Last übertragen werden kann. Aus diesen Gründen kreis,

sind sehr strenge Anforderungen an die Zeit^folge der Fig. 2 die Schaltung eines Ausfihrungsbeispiels

einzelnen Impulse zu stellen. Ferner müssen die Tran- des erfindungsgemäßen Inverters, sistoren der Decoder im leitenden Zustand nieder- Fig. 3 einen mittels des erfindungsgemäßen Inver-

ohmig sein, um wegen der notwendigen Verzöge- 25 ters gemäß F i g. 2 aufgebauten NOR-Schaltkreis, rungszeit zu keiner Verlangsamung des Selektions- F i g. 4 als Blockschaltbild einen Ausschnitt au

Vorganges zu führen. Das hat eine weitere Ver- einer Speichermatrix, die über NOR-Schaltkreise als schärfung der Anforderungen an die Zeitpbläufe zur Decoder adressiert wird,

Folge, da im Interesse einer niedrigen Verlustleistung Fig. 5 die Zeitfolge der einzelnen Adressen und

nie alle Feldeffekt-Transistoren des Schaltkreises 30 die Zeitfolge der in den NOR-Schaltkreisen daraus gleichzeitig leitend sein dürfen. gev/onnenen Selektionsimpulse und Lesesignale,

Der Erfindung liegt die Aufgabe zugrunde, einen däß I

logisch steuerbaren Inverter anzugeben, der bei seiner Herstellung in integrierter Technik nur geringen
Platzbi-iarf in Verbindung mit möglichst geringer 35
Verlustleistung aufweist. Weiterhin sollen die Schaltzeiten der Inverterstufe möglichst kurz und durch
definierte Ausgangspegel auch konstant sein. Eine
wesentliche Aufgabe ist auch in der Verwendbarkeit
des Inverters für logische Schaltkreise zu sehen, die 40 nungsquelle V ist über einen Lastwiderstand R die sich insbesondere zur Ansteuerung von monolithi- Reihenschaltung zweier Transistoren TD und TA mit ih i bi ki Rük dem Gegenpol, im betrachteten Beispiel also mit

Massepoientiai, verbunden. An den aus Source von Transistor TD und Drain von Transistor TA bestehenden Verbindungspunkt beider Transistoren ist die Source eines weiteren Transistors TX angeschlossen, dessen Drain mit dem Gate des Transistors TD verbunden ist. Die steuerbaren Eingänge der Inverter-

geschalteten Fel, stufe sind mit A und D bezeichnet. Der Eingang D

legen geeigneter Gate-Potentiale über den ersten S" liegt am Gate des Transistors TD, während der Ein-Feldeffekt-Transistor die Aufladung und über den gang A mit dem Gate des Transistors TA verbunden zweiten Feldeffekt-Transistor die Entladung der ka- k.t. Das Gate des Transistors TX ist mit der Drain des

·.? ι j „,c.j[nt dadurch ⁿe!ö£t daß in P.eihe Transistors TO v<*rbi>nd°n Γ)ργ opme.iniame Verbin-

zur kapazitiven F ast ein dritter Feldeffekt-Transistor dungspunkt der beiden Transistoren TD und TA bilangeordnet ist, dessen Gate-Potential an einem den 55 det den Ausgang O der Inverterstufe. Die über den ersten Feldeffekt-Transistor mit der Betriebsspannung Ausgang O 2 J betreibende kapazitive Last ist mit CL verbindenden Widerstand abgegriffen wird und der bezeichnet. Von dem bekannten und gebräuchlichsten bei gesperrtem erstem Feldeffekt-Transistor Intend Inverter unterscheidet sich diese erfindungsgemäße ist und damit ein ihm zugeführtes, definiertes Poten- Schaltung durch den die Transistoren TD, TX und tial an die kapazitive Last legt. Eine zusätzliche Ver- 60 den Widerstand R enthaltenden Sth:ütungsteil Y, der kürzung der Schaltzeiten wird dadurch erhalten, daß in F i g. 2 gestrichelt eingerahmt ist und in den weitezum dynamischer. Betrieb der Inverterstufe parallel ren Ausführungsbeispielen entsprechend bezeichnet zum ersten Feldeffekt-Transistor eine Kapazität an- ist. An Stelle des Schaltungsteils Y enthält der gegeoränet ist. Ein vorteilhaftes Ausführungsbeispiel nannte bekannte Inverter im wesentlichen lediglich besteht darin, daß der dritte Feldeffekt-Transistor 65 einen zum Transistor TA in Reihe geschalteten FeIddas Gate-Potential (-.:> ersten Feldeffekt-Transistors effekt-Transistor, dessen Gate ebenfalls an den an die kapazitive Last 'egt. Spezielle besonders für Steuereingang D angeschlossen ist. die Ausführung in monolithischer Technik geeignete il d Pliä

Sektiosip g,

Fig. 6 einen mittels des erfindungsgemäßen Inver-

ters gemäß F i g. 2 aufgebauten NAND-Schaltkreis

und

Fig. 7 ein weiteres Ausiührungsbeispiel eines

NOR-Schaltkreises für dynamischen 3etrieb.

Die in Fig. 2 gezeigte, erfindungsgemäße logisch

gesteuerte Inverterstufe besteht im wesentlichen nur nus Feldeffekt-Transistoren. An eine Betriebsspan-

sich insbeson g

sehen Matrixspeichern eignen, wobei keine Rücksichtnahme auf die Zeitfolge höherer Adres&.-n (Chip-Auswahl) und niedriger Adressen (Zellen-Auswahl) erforderlich sein soll.

Diese Aufgabe wird für eine logisch gesteuerte Inverterstufe, bestehend aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last geschalteten Feldeffekt-Transistor, wobei durch Anit GtePotentiale über den ersten

euereingang D ang
Die Potentiale und Polaritäten der Betriebs- und

Steuerspannungen sind unter Berücksichtigung der Art der verwendeten Feldeffekt-Transistoren so festgelegt, daß im Ausgangszustand, bei dem also.keine Signalc an den Eingängen A und D anliegen, die Transistoren T_A und T₀ gesperrt und der Transistor T_x leitend ist. In diesem Zustand wjrd demnach über den Transistor T_x das am ,'Eingang D/herrschende definierte Potential an den Ausgang O gelegt. Ein Signal am Eingang D bewirkt, daß Transistor TD leitend und Transistor TX gesperrt wird. Das bedeutet, daß die Kapazität CL am Ausgang O über den Transistor TD auf das Potential der Betriebsspannungsquellc V aufgeladen wird. Ein Signal am Eingang A bringt den Transistor TA in den leitenden Zustand und die Kapazität CL am Ausgang O wird über diesen Transistor nach Masse entladen

Diese Funktionsweise wird nunmehr an Hand des in Fig. 3 dargestellte?, mittels der ernndungsgemaßen Inverterstufe gemäß F i g. 2 aufgebauten NOR-Schaltkreises näher betrachtet. Demnach besteht dieser NOR-Schaltkreis aus der erfindungsgemäßen Inverterstufe, bei der parallel zum Transistor TA mit dem F.ingang A beispielsweise zwei weitere Transistorcn TB und TC mit den Eingängen B und C angeordnet sind. Der NOR-Schaltkreis diene beispielsweise der Verwirklichung der logischen Funktion f1 H Λ α f b + c oder in anderer Darstellung ο d · ä -5 ■ f· Dabei sind die den mit Großbuchstäben gekennzeichneten Eingängen zuzuführenden Signale mit entsprechenden Kleinbuchstaben bezeichnet. Der erfindungsgemäße NOR-Schaltkreis liefert demnach ein Ausgangssignal ο nur, wenn bei vornandenem Signal d kein-s der Signale a, b und r vorhanden ist. Das Signal d ist somit übergeordnet.

Ein Anwendungsbeispiel für diesen NOR-Schaltkreis als Decoder 7ur Ansteuerung monolithischer Spcicher wird anschließend noch näher erläutert.

Die Wirkungsweise des NOR-Schaltkreises sei nun an Hand der möglichen, unterschiedlichen Schaltzustände, d. h. unter Berücksichtigung der verschiedenen tingangsbedingungen betrachtet.

Liegt am Eingang D ein Signal d, dann ist Transistor TD leitend und damit Transistor TX gesperrt. Das Signal d am Eingang D bedeutet, daß Transistor TD gesperrt und Transistor TX leitend ist. Bezüglich der den Eingängen A, B und C zugeführten Signale gilt, daß Signale a, b, c die betreffenden Transistoren TA, TB, TCJn den leitenden Zustand und die negierten Signale Ti, Έ, c die betreffenden Transistoren in den sperrenden Zustand bringen.

Ausgegangen_ sei von einem ersten Fall, bei dem die Signale ~ά, α, Έ und ? vorhanden sind. Am Ausgang erscheint demnach Signal ö. Es ist also Transtbtor TD gesperrt und damit Transistor TX leitend; außerdem sind die Transistoren TA, TB und TC gesperrt. Es wird demnach ein kurzzeitiger Entladestrom von der kapazitiven Last CL über .Transistor TX zum Eingang D fließen. Da keine Widerstände in diesem Stromweg liegen, ist die Entladezeit extrem kurz. Nach der Entladung findet kein weiterer Stromfluß statt, d. h. der Leistungsverbrauch der Schaltung ist in diesem Schaltzustand minimal.

Im zweiten Fail wird angenommen, es seien die Signale el. a. b und c vorhanden, d. h., am Ausgang licgl wiederum Signal ö. Dieser Fall schließt ent- «.prcihend der NOR-Funfction der Schaltung ein, daß .null nut eine«, oder /wci der Signale a. h und c aufifi ti η ! - ist wiederum Transistor TD gesperrt und Transistor TX leitctid, aber es ,,sind zusätzlich die Transistoren TA, TB und TC oder wenigstens einer oder zwei davon ,leitend. ,.Hierbei fließt ein kurzzeitiger Entladcslrom über den (Transistor TX und

s außerdem über den oder* die leitenden Transistoren TA, TJB und TC. Auch^für diesen Fall gilt entsprechend, daß- die Entladezcit und der^: Leistungsver-" brauch minimal sind

In einem Fall 3 seien die Signale d, a, b und c vorhanden^ d. h. am Ausgang erscheint wiederum das Signal ö. Hierbei sind die Transistoren TD., TA, TB und TC leitend. Dieser Fall schließt wieder entsprechend der logischen Funktion ein, daß nur eines der Signale a, b oder c vorhanden ist und damit nur einer der Transistoren TA, TB oder TC leitend ist. Auch in diesem Fall fließt ein kurzzeitiger Entladestrom über die kapazitive Last CL und den bzw. die leitenden Transistoren TA, TB und TC. Dieser Entladestrom fließt, da keine wesen'l'chen Widerstände im Stromweg liegen, nur kurzzeitig. Es flie°t aber während dieses Schaltzustandes ein ständiger Gleichstrom von der Spannungsquelle V über den Widerstand R, den Transistor TD und über die oder den leitenden ^ansistor aus der Gruppe TA, TB und TC nach Masse. Mit diesem Schaltzustand ist demnach ein geringer Leistungsverbrauch verbunden, der im wesentlichen von der Betriebsspannung V und dem Widerstand R bestimmt wird.

Im vierten zu betrachtenden Fall, der dem einzigen Schaltzustand entspricht, bei dem amAusgangdas Signal ο auftritt, liegen die Signale d, α, Έ und c an den entsprechenden Eingängen an. Es ist somit lediglich Transistor TD leitend und es fließt ein Ladestrom von der Betriebsspannungsquelle V über den Widerstand R und den Transistor TD zur kapazitiven Last CL. Da es sich auch hierbei um einen kurzzeitigen Ladestrom handelt, ist der damit verbundene Leistung'-.verbrauch gering.
Dieser Zusammenstellung ist zu entnehmen, daß lediglich in dem dem Fall 3 entsprechenden Schaltzustand ein ständiger Leistungsverbrauch durch den dort fließenden Gleichstrom festzustellen ist. Außerdem ist festzustellen, daß dieser erfindungsgemäße Schaltkreis evttem kurze Schaltzeiten aufweisen kann.

Im folgenden wird eine Anwendung dps erfindungsgemäßen NOR-Schaltkreises zur Speicheradressierung beschrieben und seine Vorteile an Hand der F i g. 4 und 5 gegenüber dem bekannten NOR-Schaltkreis gemäß Fig. 1 herausgestellt.

Der in F i g. 1 dargestellte einfache, gleichstromstabile NOR-Decoder besteht aus einer an eine Betriebsspannungsquelle V angelegten Reihenschaltung eines Transistors TD und der Parallelschaltung aus den Transistoren TA, TB und TC. Parallel zu den Transistoren TA, TB und TC ist die kapazitive Last CL mit -rinem Parallelwiderstand RL angeschlossen. Die Aus -angsklemme ist mit O' bezeichnet. An den an die G. tc-Elektroden geführten Eingängen A bis D werden die Adreßsignale angelegt, wobei d eine Adresse höherer Ordnung ist und z. B. bei monolithischen Speicherchips für die Chip-Auswahl verantwortlich ist. Das Ausgangssignal o' selektiert z. B. eine Wortleitung einer Speichermatrix. Ein Ausschnitt aus einer derartigen Speichermatrix ist in Fig. 4 dargestellt. Die beiden mit »0« und »1« bezeichneten Speicherzellen liegen jeweils an einer Wortlcitung WH bzw. WL2, die jeweils mit dem Ausgang Ol bzw. O 2 eines NOR-Dccoders verbun-

den sind. An den beiden Speicherzellen sind außerdem 'die BitleitungeiVBITO und BIT 1 angeschlossen, die'schließlich an die Eingänge eines als Leseverstärker RA verwendeten Differentiatverstärkers an-

gegengesetzten* Informationsinhalts direkt' nachein-· ander erfolge: Dies'ist clurch'die Zeitfolge der Adressen al, bl, d des ersten und al, bl. el des zweiten Decoders in F i g. 5 angedeutet. Es ist angenommen, daß die übergeordnete Adresse d beiden ansteuernden Decodern gemeinsam zugeführt wird, daß also dl = dl = d ist. Es sei zunächst die Ansteuerung der Speicherzellen betrachtet, wenn zwei der F i g. 1 entsprechende, bekannte Decoder verwendet werden. Dabei erscheinen auf den Wortleitungen WLl und WLl die von den Decoderausgängen OY und OT gelieferten Signale oY und oT. Man erkennt aus F i g. 5, daß c'ic Aufladung des Ausganges OY durch die höhere Adresse d veranlaßt wird, was über den zugeordneten Transistor TD erfolgt. Dabei müssen die Tran istoren TA, TB und TC des ersten Decoders nichtleitend sein. Der nicht selektierende Ausgang OT wird über die entsprechenden Transistoren TA, TB und TC des zweiten Decoders entladen, was durch die Adressen al, bl und el verursacht wird. Dabei tritt eine erhöhte Verlustleistung auf, da alle Transistoren des zweiten Decoders leitend sind. Schwanken die Adressen a, b und c in ihrer Zeitfolge relativ rar höheren Adresse d, wie es durch die Flanken 1. 2 und 3 angedeutet ist, so ergibt sich ein verfrühtes oder verspätetes Entladen des nicht selektierenden Ausganges OT. Beim Lesen erhält man am Ausgang des Lesevcrstärkers RA einen Strom Γ pm ■- Il bis II. Es zeigt sich, daß ein relativ zu d verfrühtes Auftreten der Adressen a, b und c zu keiner Fehlinformation beim Lesen der selektierten Zelle führt. Eine Fehlinformation beim Lesen der selektiven Zelle kann aber bei einem verspäteten Auftreten die Folge sein. An die Adressenzeitfolge ist daher die Forderung zu stellen, daß nur Flanken zwischen 1 und 2, jedoch nicht zwischen 2 und 3 zugelassen sind. Dies ist aus dem dargestellten Verlauf für den Strom /'/>/// ^7U ersehen.

Es sei nun ein entsprechender Selektionsvorgang betrachtet, wenn an Stelle der bekannten, in Fig. 1 dargesteüten Decoder erfindungsgemäßp Decoder gemäß F i g. 3 zur Ansteuerung der Speicherzellen gemäß Fi g. 4 verwendet wurden. Die Ausgangssignale der beiden Decoder sind mit öl und öl und der Differenzslrom am Ausgang des Lese verstärke rs RA mit I_{Dn r} bezeichnet. PIe Selektion und das Auslesen der beiden Speicherzellen erfolgt durch die beiden erfindungsgemäßen NOR-Decoder wiederum direkt nacheinander. D'.e aHsieyersden Adressen al, bl, el bzw. al, bl, el liegen an den Gate-Elektroden der parallelgeschalteten Transistoren TA, TB und TC der beiden Decoder. Die höhere Adresse dl = dl - d wird den Transistoren TD zugeführt. Die Aufladung der Ausgänge O\ bzw. Ol der beiden Decoder erfolgt im Falle nichtleitender Transistoren TA, TB und TC über die leitenden Transistoren TD. Es ergibt sich folgende Wirkungsweise: Eine höhere Adresse d wird eingeschaltet. Dadurch werden die Transistoren TD leitend und damit die Transistoren TX nichtleitend. Liegen die Adressen öT, ST und cT an, so daß die Transistoren TA, TB und TC des ersten Decoders nichtleitend sind, so kann sich der selektierende Ausgang Ol über den zugehörigen Transistor TD aufladen. Das heißt, am A 'sgang Ol Hegt das Signal ol-an. Werden die Transistoren TA, TB oder TC des zweiten Decoders, durch Adressen. al, bl oder c2 leitend, so kann sich der Ausgang 02 nicht· aufladen,i,urid;zwar unabhängig davon, ,ob das Einschalten dieser, Adresse'vor dem Einschaltender höheren "Adresse d. (Flanken I₁ bis^2), odeT nachher erfolgt (Flanken 2 bis'3). Daraus ist zu ersehen.-däß

ίο in keinem Fall eine Fehlinformation ausgelesen wird. Es werden also bei Verwendung erfindungsgemäßer NOR-Decoder keine besonderen Anforderungen an den Zeitablauf der Impulse gestellt.

Der nicht selektierende Decoder hat zwar nur leitende Transistoren (mit Ausnahme von Transistor TX), doch bleibt die Verlustleistung wegen der Hochohmigkeit von Widerstand R klein.

Ein weiterer Vorteil des NOR-Decoders gegenüber dem bekannten Decoder besteht offensichtlich darin, daß am Ausgang O, also beim betrachteten Anwendungsbeispiel auf der angeschlossenen Wortleitung WL, bei fehlendem Auswahl-Signal am Eingang D, also bei Anlegen der Adresse d, über den dann leiteivJen Transistor TX ein definierter Pegel eingestellt ist, nämlk ler der Adjesse 3. Das bedeutet, daß bei Anlegen der Adressen a, l· und r und Erscheinen der Adresse d von diesem definierten Pegel auf den dem Ausgangssignal σ entsprechenden Pegel umgeschaltet wird. Damit erreicht man in jedem Fall eine vom vorausgegangenen Schaltzustand unabhängige Schaltzeit. Dies trifft beim bekannten Decoder gemäß F1 g. 1 nicht zu. Der Pegel am Ausgang O' ist beim Erscheinen der Adresse d nicht definiert, da sich die kapazitive Last in Abhängigkeit vom vorausgegangenen Schaltzustand über den stets vorhandenen Leckwiderstand RL zeitabhängig entlädt.

F i g. 6 zeigt ein weiteres Anwendungsbeispicl der logisch gesteuerten Inverterstufe gemäß Fig. 2. L)er wesentliche, die erfindungsgemaße Inverterstufe kennzeichnende Schaltungsteil Y entsprechend F i g. 2 ist hier lediglich angedeutet. Die Anwendung betrifft einen NAND-Schaltkreis, bei dem zu dem Schaltungsteil Y im betrachteten Beispiel drei Feldeffekt-Transistoren TA, TB und TC in Reihe geschaltet sind. Am Ausgang O hegt hier parallel zu diesen drei Transistoren die kapazitive Last CL. Die logischen Eingänge sind wiederum mit A bis D gekennzeichnet.

F i g. 7 zeigt im Gegensatz zu F i g. 2 bzw. 3 eine

Inverterstufe bzw. einen damit aufgebauten NOR-Schaltkreis für dynamischen Betrieb. Der wesentliche, die Erfindung kennzeichnende Schaltungsteil Y' eitspricht prinzipiell dem Schaltungsteil Y in Fig. 2. Fin schaltungsmäßiger Unterschied besteht bei Schaltungsteil Y' der F i g. 7 darin, daß bewußt eine Gate-Source-Kapazität C am Feldeffekt-Transistor TX eingefügt ist. Diese zusätzliche Kapazität bewirkt, daß ein Selektionsvorgang, wie er in Verbindung mit F i g. 3 beschrieben wurde, extrem schnell erfolgen kann. Beim NOR-Schaltkreis gemäß F i g. 7 sind beispielsweise lediglich zwei Adreßeingänge A und B mit zugeordneten Transistoren TA, TF und ein h'.ngar..' D für eine übergeordnete Adresse vorgesehen.

Angenommen, am Ausgang O werde das Signal ο

^Ö5 (Selektion) erzeugt, d. h. also, es liegen an den entsprechenden Eingängen die Adressen α, Έ und d an, dann sind die Transistoren TA und TB gesperrt. Der Transistor TD ist infolge seiner durch den hohen

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Äysgangspegel entsprechend Signal ο hohen Schwellenspannung nur schwach leitend. Die Kapazität C hält den Transistor TX so lange leitend, bis sie langsam über den Transistor TD entladen ist. Das bedeutet, daß dc vor der Selektion bereits leitende Transistor TX während des Selektionsvorganges zunächst leitend bleibt und eine Beschleunigung de& Vorganges bewirkt, da der Ausgang O nicht nur über den Widerstand R aus der Betriebsspannungsquelle V, sondern auch direkt aus der Signalquelle D über den Transistor TX aufgeladen wird.

Angenommen am Ausgang O werde des Signal ο (keine Selektion) erzeugt, d. h. also, es liegen an den entsprechenden Eingängen die Adressen a, b und d an, dann sind die Transistoren TA und TB leitend. Der Transistor TD ist infolge seiner durch den niedrigen Ausgangspegel entsprechend Signal ρ niedrigen Schwellenspannung stark leitend, Die Kapazität C wird somit schnell über den Transistor TD entladen, so daß der Transistor TX schnejligesperjrt wird.

Beim Ausführungsbeispiel gemäß F ig. 7 ist der im Ausführungsbeispiel gemäß Fig. 2 als ohmscher Widerstand Λ dargestellte widerstand durch .einen hpchohmigen* FeldeffektrTransistpr TR ersetztr Dieser Transistor kann beispielsweise mit "dünnem Gate-Oxyd, d. h., niedriger Schwellenspannung und hoher Steilheit, dabei aber schmal und lang ausgeführt werden. Es besteht aber auch die Möglichkeit, bei kleinem Platzbedarf das dicke Oxyd über einer monolithischen Schaltung als Gate-Oxyd zu verwenden, das sich durch eine hohe Schwellenspannung und niedrige Steilheit auszeichnet.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Logisch gesteuerte Inverterstufe bestehend »us einem ersten in Reihe und einem zweiten partllel zu einer kapazitiven Last geschalteten Feldeffekt-Transistor, wobei durch Anlegen geeigneter fciate-Potentiale über den ersten Feldeffekt-Tran- »istor die Aufladung und über den zweiten Feldeffekt-Transistor die Entladung der kapazitiven Last erfolgt, dadurch gekennzeichnet, daß in Reihe zur kapazitiven Last (CL) ein dritter Feldeffekt-Transistor (TX) angeordnet ist, dessen Gate-Potential an einem den ersten Feldeffek·
Transistor (TD) mit der Betriebsspannung (V) verbindenden Widerstand (R) abgegriffen wird und der bei gesperrtem erstem Feldeffekt-Transistor leitend ist und damit ein ihm zugeführtes, definiertes Potential an die kapazitive Last (CL) legt.

2. Inverter.>t ife nach Anspruch 1, dadurch gekennzeichnet, daß zum dynamischen Betrieb der Inverterstufe parallel zum ersten Feldeffekt-Transistor (TD) eine Kapazität (C) angeordnet ist.

3. Inverterstufe nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der dritte Feldeffekt-Transistor. (TAT) das Gate-Potential des ersten Feldeffekt-Transistors (TD) an die kapazitive Last (CL) legt.

4. Inverte^rstufe nach Anspruch 1, dadurch gekennzeichnet, daß der Widerstand (R) aus einem hochohmigen vierten Feldeffekt-Transistor (TR) besteht.

5. Inverterstufe nach Anspiuch4, dadurch gekennzeichnet, daß Gate und Drain des vierten Feideffekt-Transistors (TR) an die Betriebsspannung (V) gelegt sind.

6. Inverterstufe nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß sie als NOR-Schaltkreis ausgebildet ist, indem parallel zum zweiten Feldeffekt-Transistor (TA) weitere, entsprechend steuerbare Feldeffekt-Transistoren (TB, TC) angeordnet sind.

7. Inverterstufe nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß sie als NAND-Schaltkreis ausgebildet ist. indem parallel zur kapazitiven Last (CL) mehrere in Reihe geschaltete und entsprechend steuerbare zweite Feldeffekt-Transistoren (TA, TB, TC) angeordnet sind.