DE2131939B2

DE2131939B2 - Logisch gesteuerte Inverterstufe

Info

Publication number: DE2131939B2
Application number: DE2131939A
Authority: DE
Inventors: Utz Dipl.-Ing. Dr. 7000 Stuttgart Baitinger; Werner Dipl.-Ing. 7030 Boeblingen Haug
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1971-06-26
Filing date: 1971-06-26
Publication date: 1975-04-10
Also published as: DE2131939A1; IT950050B; DE2131939C3; FR2144259A5; US3875426A; CA951384A; JPS517031B1; GB1323990A

Description

Die Erfindung betrifft eine logisch gesteuerte Inverteraiufe, bestehend aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last geschalteten Feldeffekt-Transistor, wobei durch Anlegen geeigneter Gate-Potentiale über den ersten Feldeffekt-Transistor die Aufladung und über den zweiten Feldeffekt-Transistor die Entladung der kapazitiven Last erfolgt.

Derartige Inverterstufen finden unter anderem vielfältige Anwendung als Grundbausteine für logische Schaltkreise in Computern. Es sei insbesondere auf NAND-Schaltkreise und NOR-Schaltkreisc vcrwicsen, wie sie als Decoder in monolithischen Speichern zum Einsatz gelangen. Hier kommt es bekanntlich auf eine niedrige Verlustleistung und auf eine hohe Gleichstromstabilität an. Die Ausgänge der Inverterstufen bzw. der damit aufgebauten logischen Schaltkreise sind hierbei auf die Selektionskreise der Speicherzellen, also beispielsweise auf die Wortleitungen der Speichermatrizen geschaltet. Bei jeder Selektion müssen die eine kapazitive Last darstellenden Wortleitungen umgeladen werden. Dabei ergibt sich als weitere Forderung, daß diese Umladung möglichst schnell erfolgen muß, um eine kurze Zugriffszeit zu erhalten.

Es ist bereits eine große Anzahl von Invertern bekannt die prinzipiell aus zwei in Reihe geschalteten Transistoren bestehen, wobei eine an den Verbindungspunkt beider angeschlossene kapazitive Last über den einen Transistor aufladbar und über den anderen Transistor entladbar ist. Mit einem derartigen Inverter läßt sich eine relativ geringe Verlustleinung in Verbindung mit einer niedrigen Ausgangsimpedanz erreichen, was ihn zum Betreiben kapazitiver Lasten besonders geeignet macht. Nachteilig ist, was im Zuge der Beschreibung noch naher erlauben wird daß in Abhängigkeit vom jeweils vorausgegangenen Schaltzustand das Potential am Ausgang Undefiniert ist und daß bei seiner Verwendung als NOR-Decoder zum Ansteuern von Speichermatrizen Probleme in der Zeitfolge der auslösenden Impulse auftreten.

Aus der Vielzahl bekannter bzw. bereits vorgeschlagener Inverterstufen bzw. damit aufgebauter logischer Schaltkreise aus Feldeffekt-Transistoren sei eine Weiterbildung herausgegriffen, mit der sich ein weiteres Problem lösen läßt. Dieses Problem besteht darin, daß derartige Schaltkreise relativ hohe Betriebsspannungen benötigen. Hohe Betriebsspannungen sind aus vielerlei Gründen unvorteilhaft. Einer dieser Gründe bestem darin, daß die Höhe der Betriebsspannung Auswirkungen auf die Höhe du Verlustleistung hat. Das bedeutet, daß auf einer vorgegebenen Flache eines monolithischen Halbleiterkörpers nur eine begrenzte Anzahl derartiger logischer Schaltkreise untergebracht werden kann. Außerdem steigen die Kosten für die Stromversorgungsquelle, wenn die zu liefernde Spannung ansteigt. Aus diesen und anderen Gründen ist es wünschenswert, die Betriebsspannungen bei derartigen Schaltkreisen auf ein Minimum zu reduzieren. Die bereits vorgeschlagene Weiterbildung besteht darin, daß die kapazitive Last nicht direkt an den Ausgang eines derartigen NOR-Schaltkreiscs angeschlossen ist, sondern daß der Ausgang auf das Gate eines zusätzlichen Feldeffekt-Transistors geführt ist, an dessen Source die kapazitive Last angeschlossen ist. Ein zusätzliches Merkmal dieser Schaltung besteht darin, daß das Gate über eine zusätzliche Kapazität mit der Source verbunden ist. Diese Kapazität wird aufgeladen, um den zusätzlichen Feldeffekt-Trandstor leitend und entladen, um den Transistor nichtleitend zu machen. Nachdem der LeitzustanH des Feldeffekt-Transistors durch Aufladen oder Entladen der Kapazität lestgelegt ist, wird der Drain des Transistors ein Impuls zugeführt. Dieser Impuls wird demnach über den Feldeffekt-Transistor auf die kapazitive Last übertragen oder nicht übertragen in Abhängigkeit davon, ob der Transistor leitend oder nichtleitend ist. Ist die Kapazität geladen und der Feldeffekt-Transistor damit leitend, so wird das Potential an der Source erhöht, da an der kapazitiven Last eine Spannung abfällt. Infolge der über die zusätzliche Kapazität erfolgenden Rück-

kopplung von der Source zum Gate des Transistors wird auch das Potential am Gate erhöht. Das bedeutet, daß die Gate-Source-Spannung über dem Betriebsschwellwert bleibt und der genannte Impuls ibertragen wird, auch wenn das anfängliche, vom Ausgang des NOR-Schaltkreises an das Gate des Transistors gelieferte Potential und damit die Gate-Source-Spannung relativ niedrig sind. Da di.se den Leitzustand des Transistors bestimmende Spannung im wesentlichen der Betriebsspannung entspricht, kann diese relativ niedrig gewählt werden. Nachteilig bei diesem typischen, wechselstrommäßig arbeitenden NOR-Schaltkreis ist, daß im Wechsel mit dem genannten, eiiK höhere Adresse darstellenden, dem zusätzlichen Transistor zugeführten Impuls ein Auf-Irischimpuls zugeführt werden muß, der die genannte Kapazität auflädt, und den Transistor leitend macht. Das bedeutet, daß der zusätzliche, eine höhere Adresse darstellende Impuls erst nach einer gewissen Verzögerungszeit über den Transistor zur kapazitiven Last übertragen werden kann. Aus diesen Gründen sind sehr strenge Anforderungen an die Zeitfolge der einzelnen Impulse zu stellen. Ferner müssen die Transistoren der Decoder im leitenden Zustand niederohmig sein, um wegen der notwendigen Verzügerungszeit zu keiner Verlangsamung des Selektionsvorganges zu führen. Das hat eine weitere Verschärfung der Anforderungen an die Zeitabläufe zur Folge, da im Interesse einer niedrigen Verlust'eistung nie alle Feldeffekt-Transistoren des Schaltkreises gleichzeitig leitend sein dürfen.

Der Erfindung liegt die Aufgabe zugrunde, einen logisch steuerbaren Inverter anzugeben, der bei seiner Herstellung in integrierter Technik nur geringen Platzbedarf in Verbindung mit möglichst geringer Verlustleistung aufweist. Weiterhin sollen die Schaltzeiten der Inverterstufe möglichst kurz und durch definierte Ausgangspegel auch konstant sein. Eine wesentliche Aufgabe ist auch in der Verwendbarkeit des Inverters für logische Schaltkreise zu sehen, die sich insbesondere zur Ansteuerung von monolithischen Matrixspeichern eignen, wobei keine Rücksichtnahme auf die Zeilfolge höherer Adressen (Chip-Auswahl) und niedriger Adressen (Zellen-Auswahl) erforderlich sein soll.

Diese Aufgabe wird für eine logisch gesteuerte Inverterstufe, bestehend aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last geschalteten Feldeffekt-Transistor, wobei durch Anlegen geeigneter Gate-Potentiale über den ersten Feldeffekt-Transistor die Aufladung und über den zweiten Feldeffekt-Transistor die Entladung der kapazitiven Last erfolgt, dadurch gelöst, daß in Reihe zur kapazitiven Last ein dritter Feldeffekt-Transistor angeordnet ist, dessen Gate-Potential an einem den ersten Feldeffekt-Transistor mit der Betriebsspannung verbindenden Widerstand abgegriffen wird und der bei gesperrtem erstem Feldeffekt-Transistor leitend ist und damit ein ihm zugeführtes, definiertes Potential an die kapazitive Last legt. Eine zusätzliche Verkürzung der Schaltzeiten wird dadurch erhalten, daß zum dynamischen Betrieb der Inverlerslufe parallel zum ersten Feldeffekt-Transistor eine Kapazität angeordnet ist. Ein vorteilhaftes Ausführungsbcispiel besteht darin, daß der dritte Feldeffekt-Transistor das Gate-Potential des ersten Feldeffekt-Transistor an die kapazitive Last legt. Spezielle besonders für die Ausführung in monolithischer Technik geeignete Weiterbildungen bestehen darin, daß der Widerstand aus einem hochohmigen vierten Feldeffekt-Transistor besteht. Dabei erweist es sich als vorteilhaft, Gaie und Drain des vierten Feldeffekt-Transistors an die Betriebsspannung zu legen.

Vorteilhafte Weiterbildungen bestehen darin, daß der Inverter als NOR-Schaltkrcis ausgebildet ist, indem parallel zum zweiten Feldeffekt-Transistor weitere, entsprechend steuerbare Feldeffekt-Transistoren ίο angeordnet sind, oder daß der Inverter als NAND-Schaltkreis ausgebildet ist, indem parallel zur kapazitiven Last mehrere in Reihe geschaltete und entsprechend steuerbare zweite Feldeffekt-Transistoren angeordnet sind.

i;> Die Erfindung wird im folgenden an Hand der in der Zeichnung dargestellten Ausführungs- und Anwendungsbeispiele näher erläutert. Es zeigt

Fig. 1 einen in bekannter Weise mittels eines ebenso bekannten inverters, von dem der erfindungsgemäße Inverter ausgeht, aufgebauten NOR-Schaltkreis,

F i g. 2 die Schaltung eines Ausführungsbeispiels des erfindungsgemäßen Inverters,

Fig 3 einen mittels des erfindungsgemäßen Inverlers gemäß F i g. 2 aufgebauten NOR-Schaltkreis,

F i g. 4 als Blockschaltbild einen Ausschnitt aus einer Speichermatrix, die über NOR-Schaltkreise als Decoder adressiert wird,

F i g. 5 die Zeitfolge der einzelnen Adressen und die Zeilfolge der in den NOR-Schaltkreisen daraus gewonnenen Selcktionsimpulse und Lesesignale,

Fig. 6 einen mittels des erfindungsgemäßen Inverters gemäß Fig. 2 aufgebauten NAND-Schaltkreis und

F i g. 7 ein weiteres Ausführungsbeispiel eines NOR-Schaltkreiscs für dynamischen Betrieb.

Die in F i g. 2 gezeigte, erfindungsgemäße logisch gesteuerte Inverterstufe besteht im wesentlichen nur aus Feldeffekt-Transistoren. An eine Betriebsspannungsquelle V ist über einen Lastwiderstand R die Reihenschaltung zweier Transistoren TD und TA mit dem Gegenpol, im betrachteten Beispie! also mit Massepotential, verbunden. An den aus Source von Transistor TD und Drain von Transistor TA bestehenden Verbindungspunkt beider Transistoren isl die Source eines weiteren Transistors TX angeschlossen, dessen Drain mit dem Gate des Transistors TD verbunden ist. Die steuerbaren Eingänge der Inverterstufe sind mit A und D bezeichnet. Der Eingang D liegt am Gate des Transistors TD, während der Eingang A mit dem Gate des Transistors TA verbunder ist. Das Gate des Transistors TX ist mit der Drain de< Transistors TD verbunden. Der gemeinsame Verbindungspunkt der beiden Transistoren TD und TA bildet den Ausgang O der Inverterstufe. Die über der Ausgang O zu betreibende kapazitive Last ist mit CL bez.eichnet. Von dem bekannten und gebräuchlichster Inverter unterscheidet sich diese erfindungsgemäße Schaltung durch den die Transistoren TD, TX unc den Widerstand R enthaltenden Schaltungstcil Y, dei in Fi g. 2 gestrichelt eingerahmt ist und in den weiteren Ausführungsbcispiclen entsprechend bezeichne! ist. An Stelle des Schaltungsteils )' enthält der genannte bekannte Inverter im wesentlichen lediglich einen zum Transistor TA in Reihe geschalteten Feldeffekt-Transistor, dessen Gate ebenfalls an den Steuercingang D angeschlossen ist.

Die Potentiale und Polaritäten der Betriebs- unc

Steuerspannungen sind unter Berücksichtigung der Transistor TX leitend, aber es sind zusätzlich die

Art der verwendeten Feldeffekt-Transistoren so fest- Transistoren TA, TB und TC oder wenigstens einer

gelegt, daß im Ausgangszustand, bei dem also keine oder zwei davon leitend. Hierbei fließt ein kurzzei-

Signale an den Eingängen A und D anliegen, die tiger Entladcslrom über den Transistor TX und

Transistoren T_A und T_t) gesperrt und der Transistor 5 außerdem über den oder die leitenden Transistoren

T_x leitend ist. In diesem Zustand wird demnach über TA, TB und TC. Auch für diesen Fall gilt enlspre-

den Transistor T_x das am Eingang D herrschende chend, daß die Entladezeit und der Leistungsver-

definierte Potential an den Ausgang O gelegt. Ein braucli minimal sind.

Signal am Eingang D bewirkt, daß Transistor TD In einem Fall 3 seien die Signale d, a, b und c vorleitend und Transistor TX gesperrt wird. Das bedeu- \o handen, d. h. am Ausgang erscheint wiederum das tet. daß die Kapazität CL am Ausgang O über den Signal ö. Hierbei sind die Transistoren TD, TA, TB Transistor TD auf das Potential der Betriebsspan- und TC leitend. Dieser Fall schließt wieder cntsprenungsquelle V aufgeladen wird. Ein Signal am Ein- chend der logischen Funktion ein, daß nur eines der gang A bringt den Transistor TA in den leitenden Zu- Signale a, b oder c vorhanden ist und damit nur stand und die Kapazität CL am Ausgang O wird 15 einer der Transistoren TA, TB oder TC leitend ist. über diesen Transistor nach Masse entladen. Auch in diesem Fall fließt ein kurzzeitiger Entlade-

Diese Funktionsweise wird nunmehr an Hand des strom über die kapazitive Last CL und den bzw. die

in Fig. 3 dargestellten, mittels der erfindungsgemä- leitenden Transistoren TA, TB und TC. Dieser Ent-

ßcn Inverterstufe gemäß F i g. 2 aufgebauten NOR- ladestrom fließt, da keine wesentlichen Widerstände

Schaltkreises näher betrachtet. Demnach besteht die- 20 im Slromweg liegen, nur kurzzeitig. Es fließt aber

ser NOR-Schaltkreis aus der erfindungsgemäßen In- während dieses Schaltzustandes ein ständiger Gleich-

verterstufe, bei der parallel zum Transistor TA mit strom von der Spannungsquelle V über den Wider-

dem Eingang A beispielsweise zwei weitere Tran- stand R, den Transistor TD und über die oder den

sistoren TB und TC mit den Eingängen B und C leitenden Transistor aus der Gruppe TA, TB und TC

angeordnet sind. Der NOR-Schaltkreis diene bei- 25 nach Masse. Mit diesem Schaltzustand ist demnach

spielsweise der Verwirklichung der logischen Funk- ein geringer Leistungsverbrauch verbunden, der im

tion ο — Ή ± a + b ^ c oder in anderer Darstellung wesentlichen von der Betriebsspannung V und dem

ο — d · ä · 5 · c. Dabei sind die den mit Großbuch- Widerstand R bestimmt wird.

stäben gekennzeichneten Eingängen zuzuführenden Im vierten zu betrachtenden Fall, der dem einzigen Signale mit entsprechenden Kleinbuchstaben bezeich- 30 Schaltzustand entspricht, bei dem am Ausgang das net. Der erfindungsgemäße NOR-Schaltkreis liefert Signal ο auftritt, liegen die Signale d. Τι, Έ und Γ an demnach ein Ausgangssignal ο nur, wenn bei vornan- den entsprechenden Eingängen an. Es ist somit ledigdenem Signal d keines der Signale a, b und c vornan- lieh Transistor TD leitend und es fließt ein Ladeden ist. Das Signal d ist somit übergeordnet. strom von der Betriebsspannungsquclle V über den

Ein Anwendungsbeispiel für diesen NOR-Schalt- 35 Widersland R und den Transistor TD zur kapazitiven

kreis als Decoder zur Ansteuerung monolithischer Last CL. Da es sich auch hierbei um einen kurzzciti-

Speicher wird anschließend noch näher erläutert. gen Ladestrom handelt, ist der damit verbundene

Die Wirkungsweise des NOR-Schaltkreises sei nun Leistungsverbrauch gering.

an Hand der möglichen, unterschiedlichen Schaltzu- Dieser Zusammenstellung ist zu entnehmen, daß

stände, d. h. unter Berücksichtigung der verschiede- 40 lediglich in dem dem Fall 3 entsprechenden Schalt-

nen Eingangsbedingungen betrachtet. zustand ein ständiger Leistungsverbrauch durch den

Liegt am Eingang D ein Signal d, dann ist Tran- dort fließenden Gleichstrom festzustellen ist. Außcr-

sistor TD leitend und damit Transistor TX gesperrt. dem ist festzustellen, daß dieser erfindungsgemäße

Das Signal <? am Eingang D bedeutet, daß Transistor Schaltkreis extrem kurze Schaltzeiten aufweisen kann.

TD gesperrt und Transistor TX leitend ist. Bezüglich 45 Im folgenden wird eine Anwendung des crfin-

der den Eingängen A, B und C zugeführten Signale dungsgemäßen NOR-Schaltkreises zur Speicheradrcs-

gilt, daß Signale a, b, c die betreffenden Transistoren sierung beschrieben und seine Vorteile an Hand der

TA, TB, TCJn den leitenden Zustand und die negier- F i g. 4 und 5 gegenüber dem bekannten NOR-Schah -

ten Signale α, Έ, c die betreffenden Transistoren in kreis gemäß F i g. 1 herausgestellt,

den sperrenden Zustand bringen. 50 Der in Γ i g. 1 dargestellte einfache, glcichstrom-

Ausgegangen sei von ^inem ersten Fall, bei dem stabile NOR-Decoder besteht aus einer an eine Be-

die Signale Έ, ö, Έ und r vorhanden sind. Am Aus- triebsspannungsquelle V angelegten Reihenschaltung

gang erscheint demnach Signal o. Es ist also Tran- eines Transistors TD und der Parallelschaltung aus

sistor TD gesperrt und damit Transistor TX leitend; den Transistoren TA, TR und TC. Parallel zu den

außerdem sind die Transistoren TA, TB und TC ge- 55 Transistoren TA, TB und TC ist die kapazitive Last

sperrt. Es wird demnach ein kurzzeitiger Entlade- CL mit einem Parallelwiderstand RL angeschlossen,

strom von der kapazitiven l^ast CL über Transistor Die Ausgangsklemme ist mit O' bezeichnet. An den

TX zum Eingang D fließen. Da keine Widerstände in an die Gatc-Eicktrodcn geführten Eingängen A bis D

diesem Stromweg liegen, ist die Entladezeit extrem werden die Adreßsignale angelegt, wobei d eine

kurz. Nach der Entladung findet kein weiterer Strom- 6o Adresse höherer Ordnung ist und z. B. bei monoli-

fluß statt, d. h. der Leistungsverbrauch der Schaltung thischcn Speicherchips für die Chip-Auswahl vcrant-

ist in diesem Schaltzustand minimal. wortlich ist. Das Ausgangssignal o' selektiert z. B.

Im zweiten Fall wird angenommen, es seien die eine Wortlcitung einer Speichermatrix. Ein Aus-Signale Ii. a. b und c vorhanden, d. h„ am Ausgang schnitt aas einer derartigen Speichermatrix ist in liegt wiederum Sipnnl o. Dieser Fall schließt ent- 65 Fig 4 dargestellt. Die beiden mit »0« und »1<- besprechend dir NOT?-Funktion der Schaltung ein. daß zeichneten Speicherzellen liegen jeweils an einer aii'.-h mn eine· «nler /\\x\ «lcr Sipnnk a. b und < auf- Wortlcitunc 117.1 b/w. H/2. die jeweils mit dem !wien I ·- i 1 ■■·. ■ !11.'in I aiiMstn; //) cespetU »ml Aiive;ini: ()\ lv\\. Ol dm·, NOR-Decodcrs verlnin-

den sind. An den beiden Speicherzellen sind außerdem die Bitleitungen BITO und BIT 1 angeschlossen, die schließlich an die Eingänge eines als Leseverstärker RA verwendeten Differentialverstärkers angelegt sind. Es sei angenommen, daß die Selektion der beiden in F i g. 4 dargestellten Speicherzellen entgegengesetzten Informationsinhalts direkt nacheinander erfolge. Dies ist durch die Zeitfolge der Adressen al, b\, el des ersten und a2, b2, c2 des zweiten Decoders in F i g. 5 angedeutet. Es ist angenommen, daß die übergeordnete Adresse d beiden ansteuernden Decodern gemeinsam zugeführt wird, daß also dl = d2 = d ist. Es sei zunächst die Ansteuerung der Speicherzellen betrachtet, wenn zwei der F i g. 1 entsprechende, bekannte Decoder verwendet werden. Dabei erscheinen auf den Wortleitungen WLl und WL2 die von den Decoderausgängen OY und O2' gelieferten Signale oY und o2'. Man erkennt aus Fig. 5, daß die Aufladung des Ausganges OY durch die höhere Adresse d veranlaßt wird, was über den zugeordneten Transistor TD erfolgt. Dabei müssen die Transistoren TA, TB und TC des ersten Decoders nichtleitend sein. Der nicht selektierende Ausgang O 2' wird über die entsprechenden Transistoren TA, TB und TC des zweiten Decoders entladen, was durch die Adressen α2, b2 und c2 verursacht wird. Dabei tritt eine erhöhte Verlustleistung auf, da alle Transistoren des zweiten Decoders leitend sind. Schwanken die Adressen a, b und c in ihrer Zeitfolge relativ zur höheren Adresse d, wie es durch die Flanken 1, 2 und 3 angedeutet ist, so ergibt sich ein verfrühtes oder verspätetes Entladen des nicht selektierenden Ausganges 02'. Beim Lesen erhält man am Ausgang des Leseverstärkers RA einen Strom ViuFr ~ ¹^ bis /2. Es zeigt sich, daß ein relativ zu d verfrühtes Auftreten der Adressen a, b und c zu keiner Fehlinformation beim Lesen der selektierten Zelle führt. Eine Fehlinformation beim Lesen der selektiven Zelle kann aber bei einem verspäteten Auftreten die Folge sein. An die Adressenzeitfolge ist daher die Forderung zu stellen, daß nur Flanken zwischen 1 und 2, jedoch nicht zwischen 2 und 3 zugelassen sind. Dies ist aus dem dargestellten Verlauf für den Strom /'„„, zu ersehen.

Es sei nun ein entsprechender Selektionsvorgang betrachtet, wenn an Stelle der bekannten, in F i g. 1 dargestellten Decoder erfindungsgemäße Decoder gemäß F i g. 3 zur Ansteuerung der Speicherzellen gemäß F i g. 4 verwendet wurden. Die Ausgangssignale der beiden Decoder sind mit öl und ο2 und der Differenzstrom am Ausgang des Leseverstärkers RA mit /„„,. bezeichnet. Die Selektion und das Auslesen der beiden Speicherzellen erfolgt durch die beiden erfindungsgemäßen NOR-Decoder wiederum direkt nacheinander. Die ansteuernden Adressen al, fei. rl bzw. a2, ft2. el liegen an den Gate-Elektroden der parallelgeschalteten Transistoren TA, TB und TC der beiden Decoder. Die höhere Adresse dl = d2 - d wird den Transistoren TD zugeführt. Die Aufladung der Ausgänge Dl b/w. O 2 der beiden Decoder erfolgt im Falle nichtleitender Transistoren TA, TB und TC über die leitenden Transistoren TD. Fs ergibt sich folgende Wirkungsweise: Eine höhere Adresse d wird eingeschaltet. Dadurch werden die Transistoren TD leitend und damit die Transistoren TX nichtleitend, liegen die Adressen ST, Ff und Π an. so daß die Transistoren TA, TB und TC des ersten Decoder«, nichtleitend sind, so kann sich der selektierende Ausgang Ol über den zugehörigen Transistor TD aufladen. Das heißt, am Ausgang Ol liegt das Signal öl an. Werden die Transistoren TA, TB oder TC des zweiten Decoders durch Adressen al, ft2 oder c2 leitend, so kann sich der Ausgang O2 nicht aufladen, und zwar unabhängig davon, ob das Einschalten dieser Adresse vor dem Einschalten der höheren Adresse d (Flanken 1 bis 2), oder nachher erfolgt (Flanken 2 bis 3). Daraus ist zu ersehen, daß

ίο in keinem Fall eine Fehlinformation ausgelesen wird. Es werden also bei Verwendung erfindungsgemäßer NOR-Decoder keine besonderen Anforderungen an den Zeitablauf der Impulse gestellt.

Der nicht selektierende Decoder hat zwar nur leitende Transistoren (mit Ausnahme von Transistor ΓΑ'), doch bleibt die Verlustleistung wegen der Hochohmigkeit von Widerstand R klein.

Ein weiterer Vorteil des NOR-Decoders gegenüber dem bekannten Decoder besteht offensichtlich darin, daß am Ausgang O, also beim betrachteten Anwendungsbeispiel auf der angeschlossenen Wortleitung WL, bei fehlendem Auswahl-Signal am Eingang D, also bei Anlegen der Adresse d, über den dann leitenden Transistor TX ein definierter Pegel eingestellt ist, nämlich der der Adresse 3. Das bedeutet, daß bei Anlegen der Adressen ä, Έ und c und Erscheinen der Adresse d von diesem definierten Pegel auf den dem Ausgangssignal ο entsprechenden Pegel umgeschaltet wird. Damit erreicht man in jedem Fall eine vom vorausgegangenen Schaltzustand unabhängige Schaltzeit. Dies trifft beim bekannten Decoder gemäß F i g. 1 nicht zu. Der Pegel am Ausgang O' ist beim Erscheinen der Adresse d nicht definiert, da sich die kapazitive Last in Abhängigkeit vom vorausgegangenen Schaltzustand über den stets vorhandenen Leckwiderstand RL zeitabhängig entlädt.

F i g. 6 zeigt ein weiteres Anwendungsbeispiel der logisch gesteuerten Inverterstufe gemäß Fig. 2. Der wesentliche, die erfindungsgemäße Inverterstufe kennzeichnende Schaltungsteil Y entsprechend Fi g. 2 ist hier lediglich angedeutet. Die Anwendung betrifft einen NAND-Schaltkreis, bei dem zu dem Schaltungsteil Υ im betrachteten Beispiel drei Feldeffekt-Transistoren TA, TB und TC in Reihe geschaltet sind. Am Ausgang O liegt hier parallel zu diesen drei Transistoren die kapazitive Last CL. Die logischen Eingänge sind wiederum mit A bis D gekennzeichnet.

F i g. 7 zeigt im Gegensatz zu F i g. 2 bzw. 3 eine

Inverterstufe bzw. einen damit aufgebauten NOR-Schaltkreis für dynamischen Betrieb. Der wesentliche, die Erfindung kennzeichnende Schaltungsteil V" entspricht prinzipiell dem Schaltungsteil Y ir F i g. 2. Ein schaltungsmäßiger Unterschied besteht bei Schaltungsteil Y' der F i g. 7 darin, daß bewußt eine Gate-Source-Kapazität C am Feldeffekt-Transistor TX eingefügt ist Diese zusätzliche Kapazität bewirkt, daß ein Selektionsvorgang. wie er in Verbindung mit Fig. 3 beschrieben wurde, extrem schnei erfolgen kann. Beim NOR-Schaltkreis gemäß Fig." sind beispielsweise lediglich zwei Adreßeingänge A und B mit zugeordneten Transistoren TA, TB unc ein Eingang D für eine übergeordnete Adresse vor gesehen.

Angenommen, am Ausgang O werde das Signal < (Selektion) erzeugt, d. h. also, es liegen an den ent sprechenden Eingängen die Adressen ä. 7> und d an dann sind die Transistoren TA und TB gesperrt. Dc Transistor TD ist infolge seiner durch den hohe

c on r 1 c f

Ausgangspegel entsprechend Signal ο hohen Schwellenspannung nur schwach leitend. Die Kapazität C hält den Transistor TX so lange leitend, bis sie langsam über den Transistor TD entladen ist. Das bedeutet, daß der vor der Selektion bereits leitende Transistor TX während des Selektionsvorganges zunächst leitend bleibt und eine Beschleunigung des Vorganges bewirkt, da der Ausgang O nicht nur über den Widerstands aus der Betriebsspannungsquelle V, sondern auch direkt aus der Signalquelle D über den Transistor TX aufgeladen wird. _

Angenommen am Ausgang O werde des Signal ö (keine Selektion) erzeugt, d. h. also, es liegen an den entsprechenden Eingängen die Adressen a, b und d an, dann sind die Transistoren TA und TB leitend. Der Transistor TD ist infolge seiner durch den nied-

rigen Ausgangspegel entsprechend Signal ο niedriger Schwellenspannung stark leitend. Die Kapazität C wird somit schnell über den Transistor TD entladen, so daß der Transistor TX schnell gesperrt wird.

Beim Ausführungsbeispiel gemäß F i g. 7 ist der irr Ausführungsbeispiel gemäß F-ig. 2 als ohmscher Widerstand/? dargestellte Widerstand durch einen hochohmigen Feldeffekt-Transistor TR ersetzt. Dicsei Transistor kann beispielsweise mit dünnem Gate-Oxyd, d. h., niedriger Schwellenspannung und hohei Steilheit, dabei aber schmal und lang ausgeführt wer den. Es besteht aber auch die Möglichkeit, bei kiel· nem Platzbedarf das dicke Oxyd über einer mono lithischen Schaltung als Gate-Oxyd zu verwenden das sich durch eine hohe Schwellenspannung unc niedrige Steilheit auszeichnet.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Logisch gesteuerte Inverterstufe bestehend aus einem ersten in Reihe und einem zweiten parallel zu einer kapazitiven Last geschalteten Feldeffekt-Transistor, wobei durch Anlegen geeigneter Gate-Potentiale über den ersten Feldeffekt-Transistor die Aufladung und über den zweiten Feldeffekt-Transistor die Entladung der kapazitiven Last erfolgt, dadurch gekennzeichnet, daß in Reihe zur kapazitiven Last (CL) ein dritter Feldeffekt-Transistor (TX) angeordnet ist, dessen Gate-Potential an einem den ersten Feldeffekt-Transistor (TD) mit der Betriebsspannung (V) verbindenden Widerstand (R) abgegriffen wird und der bei gesperrtem erstem Feldeffekt-Transistor leiteud ist und damit ein ihm zugeführtes, definiertes Potential an die kapazitive Last (CL) legt.

2. Inverterstufe nach Anspruch 1, dadurch gekennzeichnet, daß zum dynamischen Betrieb der Inverterstufe parallel zum ersten Feldeffekt-Transistor (TD) eine Kapazität (C) angeordnet ist.

3. Inverterstufe nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der dritte Feldeffekt-Transistor (ΓΑ') das Gate-Potential des ersten Feldeffekt-Transistors (TD) an die kapazitive Last (CL) legt.

4. Inverterstufe nach Anspruch 1, dadurch gekennzeichnet, daß de: Widerstand (R) aus einem hochohmigen vierten Feldeffekt-Transistor (TR) besteht.

5. Inverterstufe nach Anspruch 4, dadurch gekennzeichnet, daß Gate und Drain des vierten Feldeffekt-Transistors (TR) an die Betriebsspannung (V) gelegt sind.

6. Inverterstufe nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß sie als NOR-Schaltkreis ausgebildet ist, indem parallel zum zweiten Feldeffekt-Transistor (TA) weitere, entsprechend steuerbare Feldeffekt-Transistoren (TB, TC) angeordnet sind.

7. Inverterstufe nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß sie als NAND-Schaltkreis ausgebildet ist, indem parallel zur kapazitiven Last (CL) mehrere in Reihe geschaltete und entsprechend steuerbare zweite Feldeffekt-Transistoren (TA, TB, TC) angeordnet sind.

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