DE10300038A1

DE10300038A1 - Anordnungen für CMOS-SRAM-Zellen und -Vorrichtungen

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Publication number: DE10300038A1
Application number: DE10300038A
Authority: DE
Inventors: Sung-Bong Kim; Soon-Moon Jung; Jae-Kyun Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-01-07
Filing date: 2003-01-03
Publication date: 2003-08-07
Also published as: KR100456688B1; CN1992284A; US6870231B2; CN100479167C; US20030127752A1; JP2003289113A; CN101383349B; CN1302554C; CN101383349A; KR20030060142A; CN1433078A; JP4375598B2

Abstract

SRAM-Zellen und Vorrichtungen sind vorgesehen. Die SRAM-Zellen können Verbindungen mit benachbarten Zellen gemeinsam nutzen, einschließlich Verbindungen für Masse- bzw. Substratspannungen, Versorgungsspannungen und/oder Bit-Leitungen. SRAM-Zellen und -Vorrichtungen, die erste und zweite aktive Bereiche enthalten, die auf einem Halbleitersubstrat angeordnet sind, werden ebenso vorgesehen. Parallele erste und zweite Gate-Elektroden kreuzen über erste und zweite aktive Bereiche. Ein Ende des ersten aktiven Bereichs, das benachbart zu der ersten Gate-Elektrode ist, ist elektrisch mit dem zweiten aktiven Bereich, der benachbart zu der ersten Gate-Elektrode ist, durch eine erste Knotenleitung, die parallel zu der ersten Gate-Elektrode ist, elektrisch verbunden, und das andere Ende des ersten aktiven Bereichs, der zu der Gate-Elektrode benachbart ist, ist elektrisch mit dem zweiten aktiven Bereich, der mit der zweiten Gate-Elektrode benachbart ist, durch eine zweite Knotenleitung, die parallel zu der zweiten Gate-Elektrode ist, elektrisch verbunden. Die erste Knotenleitung ist elektrisch mit der zweiten Gate-Elektrode durch eine erste lokale Zwischenverbindung, die über die erste Knotenleitung kreuzt, elektrisch verbunden, und die zweite Knotenleitung ist mit der ersten Gate-Elektrode durch eine zweite lokale Zwischenverbindung, die über die zweite Knotenleitung kreuzt, elektrisch verbunden. Außerdem kann eine Wortleitung in direktem Kontakt mit der Gate-Elektrode der ...

Description

Verwandte Anmeldung

Diese Anmeldung nimmt die Priorität der koreanischen Patentanmeldung Nr. 2002-00677, angemeldet am 7. Januar 2002, in Anspruch, deren Inhalt hierin voll umfänglich durch Bezugnahme eingefügt und offenbart wird.

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Zelle eines statischen Schreib-Lese-Speichers (SRAM) aus komplementären Metalloxidhalbleitern (CMOS).

Hintergrund der Erfindung

Speichervorrichtungen werden häufig in elektronischen Vorrichtungen zum Speichern von Daten verwendet. Derartige Speichervorrichtungen können typischerweise in zumindest zwei Kategorien eingeteilt werden, nämlich dynamische Schreib-Lese-Speicher (DRAM) und statische Schreib-Lese-Speicher (SRAM). Damit ein DRAM seine Daten behält, muß er periodisch aufgefrischt werden (refreshing). Im Gegensatz dazu erfordert der SRAM keine solche Auffrischung. SRAM-Vorrichtungen werden beispielsweise häufig bei Cache-Speichern für Computer und tragbare Geräte verwendet.
SRAM-Vorrichtungen können allgemein in zwei Kategorien eingeteilt werden. Eine Kategorie enthält Speicherzellen, die einen Lastwiderstand als Lastvorrichtung für die Speicherzellen verwenden. Die andere Kategorie ist eine Voll-CMOS-Zelle (full CMOS cell), die Transistoren als Lastvorrichtungen für die Speicherzellen verwendet.
Die Speichervorrichtungen, die CMOS-Zellen verwenden, können weiter in zwei Arten von Zellen eingeteilt werden. Die eine ist eine Dünnschichttransistor-(TFT)-Zelle, die Dünnschichttransistoren (TFTs) als Lastvorrichtungen verwenden, und die andere ist eine Voll-CMOS-Zelle die Bulk- bzw. Wannen-Transistoren als Lastvorrichtungen benutzt. Ein Ersatzschaltplan einer herkömmlichen CMOS-SRAM-Zelle wird in Fig. 1 dargestellt. Gemäß Fig. 1 weist die CMOS-SRAM-Zelle ein Paar von Treibertransistoren TD1 und TD2, ein Paar von Transfertransistoren TA1 und TA2 und ein Paar von Lasttransistoren TL1 und TL2 auf. Das Paar von Treibertransistoren TD1 und TD2 und das Paar von Transfertransistoren TA1 und TA2 sind NMOS- Transistoren, wohingegen das Paar von Lasttransistoren TL1 und TL2 PMOS- Transistoren sind.
Der erste Treibertransistor TD1 und der erste Transfertransistor TA1 sind seriell miteinander verbunden. Ein Source-Bereich des ersten Treibertransistors TD1 ist mit einer Masseleitung Vss verbunden und ein Drain-Bereich des ersten Transfertransistors TA1 ist mit einer ersten Bitleitung BL verbunden. In ähnlicher Weise sind der zweite Treibertransistor TD2 und der zweite Transfertransistor TA2 seriell miteinander verbunden. Ein Source-Bereich des zweiten Treibertransistors TD2 ist mit der Masseleitung Vss verbunden und ein Drain-Bereich des zweiten Transfertransistors TA2 ist mit der zweiten Bitleitung BL verbunden.
Ein Source-Bereich und ein Drain-Bereich des ersten Lasttransistors TL1 sind mit einer Leistungs- bzw. Versorgungsleitung Vcc bzw. einem Drain-Bereich des ersten Treibertransistors TD1 verbunden. In ähnlicher Weise sind ein Source-Bereich und ein Drain-Bereich des zweiten Lasttransistors TL2 mit der Versorgungsleitung Vcc bzw. einem Drainbereich des zweiten Treibertransistors TD2 verbunden. Ein Knoten N1 wird an dem Drain-Bereich des ersten Lasttransistors TL1, dem Drain-Bereich des ersten Treibertransistors TD1 und dem Source-Bereich des ersten Transfertransistors TA1 definiert. Ebenso wird ein Knoten N2 an dem Drain-Bereich der zweiten Lasttransistors TL2, dem Drain-Bereich des zweiten Treibertransistors TD2 und dem Soure-Bereich des zweiten Transfertransistors TA2 definiert. Eine Gate-Elektrode des ersten Treibertransistors TD1 und eine Gate-Elektrode des ersten Lasttransistors TL1 sind mit dem zweiten Knoten N2 verbunden. Eine Gate-Elektrode des zweiten Treibertransistors TD2 und eine Gate-Elektrode des zweiten Lasttransistors TL2 sind mit dem ersten Knoten N1 verbunden. Gate-Elektroden der ersten und zweiten Transfertransistoren TA1 und TA2 sind mit einer Wortleitung WL verbunden.
Die vorhergehende CMOS-Zelle der Fig. 1 kann einem kleiner Standby-Strom und eine größere Rauschbegrenzung als die Lastwiderstandszelle aufweisen. Die CMOS-Zelle der Fig. 1 wird häufig in einer Hochleistungs-SRAM-Vorrichtung beispielsweise bei Anwendungen mit einem niedrigen Leistungsverbrauch, verwendet. Die physikalische Schaltung, die der in Fig. 1 gezeigten CMOS-SRAM-Zelle entspricht, kann in zahlreichen Konfigurationen auf einem Halbleitersubstrat aufgebaut sein. Jedoch benötigt die herkömmliche Voll-CMOS-SRAM-Zelle normalerweise eine größere Fläche als die entsprechende Zelle mit Lastwiderstand oder mit einem Dünnschichttransistor. Somit können Verbesserungen beim Entwurf von Voll-CMOS- SRAM-Zellen vorteilhaft sein.

KURZFASSUNG DER ERFINDUNG

Ausführungsformen der vorliegenden Erfindung sehen eine SRAM-Vorrichtung mit einer Vielzahl von SRAM-Zellen vor. Eine erste SRAM-Zelle wird an einer ersten Achse in einer ersten Richtung gespiegelt. Die erste Achse trennt die erste Zelle von einer ersten benachbarten Zelle. Die erste SRAM-Zelle wird ebenso an einer zweiten Achse in der ersten Richtung gespiegelt. Die zweite Achse trennt die erste Zelle von einer zweiten benachbarten Zelle. Die erste SRAM-Zelle wird ebenso an einer dritten Achse in einer zweiten Richtung gespiegelt, die im wesentlichen rechtwinklig zu der ersten Richtung ist. Die dritte Achse trennt die erste Zelle von einer dritten benachbarten Zelle. Die erste SRAM-Zelle, die erste benachbarte SRAM-Zelle und/oder die zweite benachbarte SRAM-Zelle sind so konfiguriert bzw. aufgebaut, daß sie sich zumindest eine Verbindung mit der ersten Zelle teilen bzw. gemeinsam benutzen. Bei bestimmten Ausführungsformen der vorliegenden Erfindung teilen sich sowohl die erste benachbarte SRAM-Zelle und die zweite benachbarte SRAM-Zelle eine Verbindung mit der ersten SRAM-Zelle.
Bei einigen Ausführungsformen der vorliegenden Erfindung wird eine erste Spannungsverbindung von der ersten SRAM-Zelle und der ersten benachbarten SRAM- Zelle gemeinsam benutzt. Außerdem wird eine zweite Spannungsverbindung von der ersten SRAM-Zelle und der zweiten benachbarten SRAM-Zelle gemeinsam benutzt. Überdies kann eine erste Bitleitungsverbindung und eine zweite Bitleitungsverbindung von der ersten SRAM-Zelle und der zweiten benachbarten SRAM-Zelle gemeinsam benutzt werden.
Bei weiteren Ausführungsformen der vorliegenden Verbindung sieht eine gemeinsame Verbindung auf der zweiten Achse eine gemeinsame Verbindung mit der ersten Referenzspannung für die erste Zelle und die zweite benachbarte Zelle vor. Insbesondere die erste Referenzspannung kann eine Massespannung sein und die gemeinsame Verbindung kann eine gemeinsame Masseverbindung sein. Bei solchen Ausführungsformen kann die gemeinsame Masseverbindung eine erste Masseleitung auf der ersten SRAM-Zelle, eine zweite Masseleitung auf der zweiten benachbarten SRAM- Zelle und einen Massekontakt zu aktiven Bereichen der ersten Zelle und der zweiten benachbarten Zelle enthalten, wobei der Massekontakt auf der zweiten Achse angeordnet ist. Ein Masseverbinderabschnitt erstreckt sich von der ersten Masseleitung zu der zweiten Masseleitung und ist so aufgebaut, daß die erste Masseleitung und die zweite Masseleitung unter Verwendung des Massekontaktes elektrisch verbunden sind.
Bei zusätzlichen Ausführungsformen der vorliegenden Erfindung kann die erste Referenzspannung eine Versorgungsleitungsspannung sein und die gemeinsame Verbindung eine gemeinsame Versorgungsleitungsverbindung sein. Bei einer solchen Ausführungsform kann die gemeinsame Versorgungsleitungsverbindung einen Versorgungsleitungskontakt zu den aktiven Bereichen der ersten Zelle und der ersten benachbarten Zelle enthalten. Der Versorgungsleitungskontakt ist auf der ersten Achse angeordnet. Die Versorgungsleitung auf der ersten Achse zwischen der ersten SRAM- Zelle und der ersten benachbarten SRAM-Zelle ist so aufgebaut, daß sie die Versorgungsleitung unter Verwendung des Versorgungsleitungskontaktes elektrisch verbindet.
Bei weiteren Ausführungsformen der vorliegenden Erfindung enthält die erste SRAM-Zelle und die erste benachbarte SRAM-Zelle jeweils einen ersten aktiven Bereich, der erste und zweite Lasttransistoren vorsieht. Der erste aktive Bereich ist benachbart und im wesentlichen parallel zu der ersten Achse. Ein Kontaktabschnitt des ersten aktiven Bereichs erstreckt sich von dem ersten aktiven Bereich zu der ersten Achse hin.
Zusätzlich kann die erste SRAM-Zelle und die zweite benachbarte SRAM-Zelle ebenso einen zweiten aktiven Bereich enthalten, der erste und zweite Treibertransistoren und erste und zweite Transfertransistoren vorsieht. Bei derartigen Ausführungsformen kann der zweite aktive Bereich benachbart und im wesentlich parallel zu der zweiten Achse sein und ein erstes Ende und ein dem ersten Ende gegenüberliegendes zweites Ende aufweisen. Ein erster Kontaktabschnitt des zweiten aktiven Bereichs erstreckt sich von dem ersten Ende des zweiten aktiven Bereichs zu der zweiten Achse hin. Ein zweiter Kontaktabschnitt des zweiten aktiven Bereichs erstreckt sich von dem zweiten Ende des zweiten aktiven Bereichs zu der zweiten Achse hin und ein dritter Kontaktabschnitt des zweiten aktiven Bereichs zwischen dem ersten Kontaktabschnitt und dem zweiten Kontaktabschnitt erstreckt sich zu der zweiten Achse hin.
Eine SRAM-Vorrichtung gemäß bestimmten Ausführungsformen der vorliegenden Erfindung enthält ebenso einen ersten Kontakt auf einem ersten Kontaktabschnitt der ersten SRAM-Zelle und auf dem ersten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle. Ein zweiter Kontakt auf dem zweiten Kontaktabschnitt der ersten SRAM-Zelle und dem zweiten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle wird ebenso vorgesehen. Eine erste Bitleitung, die im wesentlichen rechtwinklig zu der zweiten Achse ist, ist derart aufgebaut, daß sie den ersten Kontaktabschnitt der ersten SRAM-Zelle und den ersten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung des ersten Kontakts elektrisch verbindet. Eine zweite Bitleitung, die im wesentlichen rechtwinklig zu der zweiten Achse ist, ist derart aufgebaut, daß sie den zweiten Kontaktabschnitt der ersten SRAM- Zelle und den zweiten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung des zweiten Kontaktes elektrisch verbindet. Die erste Bitleitung und die zweite Bitleitung können sich zu der ersten benachbarten SRAM-Zelle und der zweiten benachbarten SRAM-Zelle hin erstrecken.
Bei weiteren Ausführungsformen der vorliegenden Erfindung wird ein dritter Kontakt auf dem dritten Kontaktabschnitt der ersten SRAM-Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle vorgesehen. Eine Masseleitung, die im wesentlichen parallel zu der zweiten Achse ist, ist derart aufgebaut, daß sie den dritten Kontaktabschnitt der ersten SRAM-Zelle und den dritten Kontaktabschnitt der zweiten SRAM-Zelle unter Verwendung des dritten Kontaktes elektrisch verbindet. Ein vierter Kontakt auf dem Kontaktabschnitt des ersten aktiven Bereichs der ersten SRAM-Zelle und dem Kontaktabschnitt des ersten aktiven Bereichs der ersten benachbarten SRAM-Zelle kann ebenso vorgesehen werden. Eine Versorgungsleitung, die im wesentlichen parallel zu der ersten Achse verläuft, kann derart aufgebaut sein, daß sie den Kontaktabschnitt des ersten aktiven Bereichs der ersten SRAM-Zelle und den Kontaktabschnitt des ersten aktiven Bereichs der ersten benachbarten Zelle unter Verwendung des vierten Kontakts elektrisch verbindet. Die Versorgungsleitung kann sich zu der dritten benachbarten SRAM-Zelle hin erstrecken.
Bei zudem zusätzlichen Ausführungsformen der vorliegenden Erfindung enthält die erste SRAM-Zelle eine erste Gate-Elektrode des ersten Transfertransistors auf dem ersten Kontaktabschnitt des zweiten aktiven Bereichs, die sich im wesentlichen in einer Richtung parallel zu der zweiten Achse erstreckt. Eine zweite Gate-Elektrode des zweiten Transfertransistors auf dem zweiten Kontaktabschnitt des zweiten aktiven Bereichs erstreckt sich entlang einer Achse der ersten Gate-Elektrode. Eine Wortleitung erstreckt sich im wesentlichen in einer Richtung parallel zu der zweiten Achse und ist derart aufgebaut, daß sie die erste Gate-Elektrode und die zweite Gate-Elektrode elektrisch verbindet. Bei bestimmten Ausführungsformen der vorliegenden Erfindung liegt die Wortleitung direkt an der ersten Gate-Elektrode und an der zweiten Gate- Elektrode.
Überdies kann eine erste Masseleitung auf der ersten Wortleitung der ersten SRAM-Zelle vorgesehen sein. Eine zweite Masseleitung kann ebenso auf der zweiten benachbarten SRAM-Zelle benachbart und im wesentlichen parallel zu der zweiten Achse vorgesehen sein. Ein Massekontakt wird an dem dritten Kontaktabschnitt der ersten SRAM-Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM- Zelle vorgesehen. Die Massekontaktöffnung wird an der zweiten Achse angeordnet. Ein Masseverbinderabschnitt erstreckt sich von der ersten Masseleitung zu der zweiten Masseleitung und ist so aufgebaut, daß er die erste Masseleitung und die zweite Masseleitung mit dem dritten Kontaktabschnitt der ersten SRAM-Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung des Massekontaktes elektrisch verbindet. Die erste Masseleitung und die Wortleitung können sich zu der dritten benachbarten SRAM-Zelle erstrecken.
Bei weiteren Ausführungsformen der vorliegenden Erfindung ist eine erste Gate- Elektrode des ersten Treibertransistors und des ersten Lasttransistors auf dem ersten aktiven Bereich und dem zweiten aktiven Bereich vorgesehen. Die erste Gate-Elektrode befindet sich auf einem ersten Abschnitt des ersten aktiven Bereichs und erstreckt sich in einer Richtung im wesentlichen rechtwinklig zu der ersten Achse, um einen Abschnitt des zweiten aktiven Bereichs zwischen dem ersten Kontaktabschnitt und dem dritten Kontaktabschnitt des zweiten aktiven Bereiches zu kreuzen. Eine zweite Gate-Elektrode des zweiten Treibertransistors und des zweiten Lasttransistors wird auf dem ersten aktiven Bereich und dem zweiten aktiven Bereich vorgesehen. Die zweite Gate- Elektrode befindet sich auf einem zweiten Abschnitt des ersten aktiven Bereichs und erstreckt sich in einer Richtung rechtwinklig zu der ersten Achse, um einen Abschnitt des zweiten aktiven Bereichs zwischen dem zweiten Kontaktabschnitt und dem dritten Kontaktabschnitt des zweiten aktiven Bereichs zu kreuzen. Eine erste Knotenelektrode ist derart aufgebaut, daß sie einen ersten aktiven Bereich mit dem zweiten aktiven Bereich verbindet, der benachbart zu der ersten Gate-Elektrode ist, und eine zweite Knotenelektrode ist derart aufgebaut, daß sie einen ersten aktiven Bereich mit dem zweiten aktiven Bereich verbindet, der benachbart zu der zweiten Gate-Elektrode ist.
Außerdem kann ein erster Kontakt zu der ersten Knotenelektrode vorgesehen werden. Der erste Kontakt kann über den zweiten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem zweiten aktiven Bereich ist, positioniert bzw. angeordnet sein. Ein zweiter Kontakt kann zu der zweiten Gate-Elektrode des zweiten Lasttransistors vorgesehen sein. Der zweite Kontakt kann über den zweiten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem zweiten aktiven Bereich ist, angeordnet sein. Ein dritter Kontakt kann zu der zweiten Knotenelektrode vorgesehen sein. Der dritte Kontakt kann über dem ersten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem ersten aktiven Bereich ist, angeordnet sein. Ein vierter Kontakt kann zu der ersten Gate-Elektrode des ersten Treibertransistors vorgesehen sein. Der vierte Kontakt kann über dem ersten aktiven Bereich und einem Bereich eines Substrats, der zu dem ersten Bereich benachbart ist, angeordnet sein. Eine erste Knotenleitung ist derart aufgebaut, daß sie die erste Knotenelektrode mit der zweiten Gate-Elektrode des zweiten Lasttransistors unter Verwendung der ersten und zweiten Kontakte elektrisch verbindet. Eine zweite Knotenleitung ist derart aufgebaut, daß sie die zweite Knotenelektrode mit der ersten Gate-Elektrode des ersten Treibertransistors unter Verwendung des dritten und vierten Kontakte elektrisch verbindet. Die erste Knotenleitung und die zweite Knotenleitung sind im wesentlichen parallel zu der ersten Achse.
Bei zusätzlichen Ausführungsformen der vorliegenden Erfindung ist ein erster Kontakt zu der ersten Knotenelektrode vorgesehen. Der erste Kontakt ist über dem ersten aktiven Bereich und einem Bereich eines Substrats, der zu dem ersten aktiven Bereich benachbart ist, angeordnet. Ein zweiter Kontakt ist zu der zweiten Gate- Elektrode des zweiten Treibertransistors vorgesehen. Der zweite Kontakt ist über dem ersten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem ersten aktiven Bereich ist, angeordnet. Ein dritter Kontakt ist zu der zweiten Knotenelektrode vorgesehen. Der dritte Kontakt ist über dem zweiten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu diesem zweiten aktiven Bereich ist, angeordnet. Ein vierter Kontakt ist zu der ersten Gate-Elektrode des ersten Lasttransistors vorgesehen. Der vierte Kontakt ist über dem zweiten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu diesem zweiten aktiven Bereich ist, angeordnet. Eine erste Knotenleitung ist derart aufgebaut, daß sie die erste Knotenelektrode mit der zweiten Gate-Elektrode des zweiten Treibertransistors unter Verwendung der ersten und zweiten Kontakte elektrisch verbindet. Eine zweite Knotenleitung ist derart aufgebaut, daß sie die zweite Knotenelektrode mit der ersten Gate-Elektrode des ersten Lasttransistors unter Verwendung der dritten und vierten Kontakte elektrisch verbindet.
Bei weiteren Ausführungsformen der vorliegenden Erfindung enthält eine SRAM- Zelle erste und zweite aktive Bereiche, die auf einem Halbleitersubstrat angeordnet sind. Ein Paar von Gate-Elektroden, d. h., erste und zweite Gate-Elektroden, kreuzen über die ersten und zweiten aktiven Bereiche. Die ersten und zweiten Gate-Elektroden sind parallel zu einander. Somit ist ein Paar von Lasttransistoren in dem ersten aktiven Bereich ausgebildet und ein Paar von Treibertransistoren ist in dem zweiten aktiven Bereich ausgebildet. Folglich entspricht der erste aktive Bereich zwischen den ersten und zweiten Gate-Elektroden einer gemeinsamen Source-Leitung, an welcher eine Versorgungsspannung angelegt ist. Bei einigen Ausführungsformen korrespondiert der Abschnitt des ersten aktiven Bereichs, der benachbart zu der ersten Gate-Elektrode und gegenüberliegend im Versorgungs-Source-Bereich ist, mit einem Drain-Bereich des ersten Lasttransistors und der Abschnitt des ersten aktiven Bereichs, der benachbart zu der zweiten Gate-Elektrode und dem Versorgungs-Source-Bereich gegenüberliegend ist, korrespondiert mit einem Drain-Bereich des zweiten Lasttransistors. In ähnlicher Weise kann der zweite aktive Bereich zwischen den ersten und zweiten Gate-Elektroden ein Masse-Source-Bereich sein. Bei einigen Ausführungsformen korrespondiert der Abschnitt des zweiten aktiven Bereichs, der benachbart zu der ersten Gate-Elektrode und gegenüberliegend dem Masse-Source-Bereich ist, mit einem Drain-Bereich des ersten Treibertransistors und der Abschnitt des zweiten aktiven Bereichs, der benachbart zu der zweiten Gate-Elektrode und gegenüberliegend dem Masse-Source-Bereich ist, korrespondiert mit einem Drain-Bereich des zweiten Treibertransistors.
Der Drain-Bereich des ersten Lasttransistors ist über eine erste Knotenleitung mit dem Drain-Bereich des ersten Treibertransistors elektrisch verbunden. Somit sind der erste Lasttransistor und der erste Treibertransistor zum Ausbilden eines ersten Inverters seriell verbunden. Die erste Knotenleitung ist im wesentlichen parallel zu der ersten Gate-Elektrode. Die erste Knotenleitung kann in Kontakt mit einer oberen Oberfläche einer Vorrichtungsisolationsschicht zwischen den ersten und zweiten aktiven Bereichen in Kontakt stehen. Der Drain-Bereich des zweiten Lasttransistors ist mit dem Drain- Bereich des zweiten Treibertransistors über eine zweite Knotenleitung elektrisch verbunden. Somit sind der zweite Lasttransistor und der zweite Treibertransistor zum Ausbilden eines zweiten Inverters seriell verbunden. Die zweite Knotenleitung ist im wesentlichen parallel zu der zweiten Gate-Elektrode. Die zweite Knotenleitung kann mit einer oberen Oberfläche einer Vorrichtungsisolationsschicht zwischen den ersten und zweiten aktiven Bereichen in Kontakt stehen. Eine erste lokale Zwischenverbindung (interconnection) kreuzt über die erste Knotenleitung und die zweite Gate-Elektrode. Ein Ende der ersten lokalen Zwischenverbindung ist mit der ersten Knotenleitung über eine erste Knotenkontaktöffnung, das einen vorbestimmten Bereich der ersten Knotenleitung freilegt elektrisch verbunden. Das andere Ende der ersten lokalen Zwischenverbindung ist mit der zweiten Gate-Elektrode über eine zweite Knotenkontaktöffnung, die einen vorbestimmten Bereich der zweiten Gate-Elektrode freilegt, elektrisch verbunden. Ebenso kreuzt die zweite lokale Zwischenverbindung über die zweite Knotenleitung und die erste Gate-Elektrode. Ein Ende der zweiten lokalen Zwischenverbindung ist mit der zweiten Knotenleitung durch eine dritte Knotenkontaktöffnung, die einen vorbestimmten Bereich der zweiten Knotenleitung freilegt, elektrisch verbunden. Das andere Ende der zweiten lokalen Zwischenverbindung ist mit der ersten Gate-Elektrode durch eine vierte Knotenkontaktöffnung, die einen vorbestimmten Bereich der ersten Gate-Elektrode freilegt, elektrisch verbunden. Somit sind die ersten und zweiten Inverter zum Ausbilden einer einzelnen Halteschaltung (latch circuit) überkreuz verkoppelt.
Die ersten und zweiten Knotenkontaktöffnungen können mit dem zweiten aktiven Bereich überlappen. Ebenso können die dritten und vierten Kontaktöffnungen mit dem ersten aktiven Bereich überlappen.
Gemäß weiteren Ausführungsformen der vorliegenden Erfindung werden die ersten und zweiten aktiven Bereiche einem Halbleitersubstrat angeordnet. Erste und zweite Gate-Elektroden kreuzen über die ersten und zweiten aktiven Bereiche. Die erste und zweite Gate-Elektrode können im wesentlichen parallel zueinander sein. Der zweite aktive Bereich enthält einen Treibertransistor-Aktivbereich der im wesentlichen parallel zu dem ersten aktiven Bereich und den ersten und zweiten Transfertransistor- Aktivbereichen ist, die sich von beiden Enden des Treibertransistor-Aktivbereichs gegenüberliegend zu dem ersten aktiven Bereich erstrecken.
Eine gerade Wortleitung kreuzt über die ersten und zweiten Transfertransistor-Aktivbereiche. Die Wortleitung kann im wesentlichen rechtwinklig zu den ersten und zweiten Gate-Elektroden sein. Eine dritte Gate-Elektrode wird zwischen der Wortleitung und dem ersten Transfertransistor-Aktivbereich vorgesehen.
Eine obere Oberfläche der dritten Gate-Elektrode steht in direktem Kontakt mit der Wortleitung. In ähnlicher Weise ist eine vierte Gate-Elektrode zwischen der Wortleitung und dem zweiten Transfertransistor-Aktivbereich vorgesehen. Eine obere Oberfläche der vierten Gate-Elektrode steht in direktem Kontakt mit der Wortleitung. Die dritten und vierten Gate-Elektroden sind voneinander durch eine Zelle getrennt und über die Wortleitung miteinander elektrisch verbunden.
Gemäß weiteren Ausführungsformen der vorliegenden Erfindung sind erste und zweite aktive Bereiche bei einem Halbleitersubstrat angeordnet. Der zweite aktive Bereich enthält einen Treibertransistor-Aktivbereich eines, der im wesentlichen parallel zu dem ersten aktiven Bereich, einem Masse-Source-Bereich, der sich von der Mitte des Treibertransistor-Aktivbereichs gegenüberliegend dem ersten aktiven Bereich erstreckt, sowie erste und zweite Treibertransistor-Aktivbereiche, die sich von beiden Enden des aktiven Bereichs des Treibertransistors gegenüberliegend dem ersten aktiven Bereich erstrecken. Eine Masseleitung kreuzt über die aktiven Bereiche der ersten und zweiten Transfertransistoren. Ein vorbestimmter Bereich der Masseleitung erstreckt sich zu einer Nachbarzelle hin, so daß zwei parallele Masseleitungen, die auf zwei benachbarten Zellen angeordnet sind, elektrisch miteinander verbunden sind. Eine Erweiterung der Masseleitung ist mit dem Masse-Source-Bereich durch eine Masseleitungskontaktöffnung, die einen vorbestimmten Bereich des Masse-Source- Bereichs freilegt, elektrisch verbunden.
Bei zusätzlichen Ausführungsformen der vorliegenden Erfindung enthält eine SRAM-Zelle eine erste Metallisierungsschicht, die Gate-Elektroden für erste und zweite Transfertransistoren, erste und zweite Treibertransistoren und erste und zweite Lasttransistoren enthält. Eine zweite Metallisierungsschicht enthält erste und zweite Knotenleitungszwischenverbindungen und eine Wortleitung. Die erste Knotenleitungszwischenverbindung ist so aufgebaut, daß sie den ersten Transfertransistor, den ersten Lasttransistor und den ersten Treibertransistor elektrisch verbindet. Die zweite Knotenleitungszwischenverbindung ist derart aufgebaut, daß sie den zweiten Transfertransistor, den zweiten Lasttransistor und den zweiten Treibertransistor elektrisch verbindet. Eine dritte Metallisierungsschicht enthält erste und zweite lokale Zwischenverbindungen, Versorgungsleitungs- und Masseleitungsverbindungen. Die erste lokale Zwischenverbindung ist derart aufgebaut, daß sie die erste Knotenleitung mit den Gate-Elektroden des zweiten Treibertransistors und des zweiten Lasttransistors elektrisch verbindet. Die zweite lokale Verbindung ist derart aufgebaut, daß sie die zweite Knotenleitung mit den Gate-Elektroden des ersten Treibertransistors und des ersten Lasttransistors elektrisch verbindet.
Bei weiteren Ausführungsformen der vorliegenden Erfindung sind Gate- Elektroden des ersten Treibertransistors und des ersten Lasttransistors durch eine erste gemeinsame Elektrode vorgesehen und die Gate-Elektroden des zweiten Treibertransistors und des zweiten Lasttransistors sind durch eine zweite gemeinsame Elektrode vorgesehen. Die erste gemeinsame Elektrode und die zweite gemeinsame Elektrode sind im wesentlichen parallel zueinander. Die Gate-Elektroden der ersten und zweiten Transfertransistoren können durch erste und zweite separate Elektroden vorgesehen werden, wobei die ersten und zweiten separaten Elektroden im wesentlichen rechtwinklig zu den ersten und zweiten gemeinsamen Elektroden sind. Die ersten und zweiten Knotenleitungszwischenverbindungen können ebenso im wesentlichen parallel zu den ersten und zweiten gemeinsamen Elektroden sein. Die Wortleitung kann im wesentlichen parallel zu den ersten und zweiten separaten Elektroden sein und kann direkt auf den Gate-Elektroden der ersten und zweiten Transfertransistoren sein. Die ersten und zweiten lokalen Zwischenverbindungen können im wesentlichen rechtwinklig zu den ersten und zweiten gemeinsamen Gate-Elektroden und den ersten und zweiten Knotenleitungszwischenverbindungen sein.
Eine vierte Metallisierungsschicht, die erste und zweite Bit-Leitungen enthält, die die ersten bzw. zweiten gemeinsamen Gate-Elektroden kontaktiert, kann ebenso vorgesehen sein. Verbindungen zu den ersten und zweiten Bit-Leitungen können an einer Achse hergestellt sein, die die SRAM-Zelle von einer benachbarten SRAM-Zelle trennt, und können von einer benachbarten SRAM-Zelle gemeinsam benutzt werden.
Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Versorgungsleitung an einer Peripherie der SRAM-Zelle entlang einer Achse angeordnet, die die SRAM-Zelle von einer benachbarten SRAM-Zelle trennt und wird von einer benachbarten SRAM-Zelle gemeinsam genutzt. Ebenso kann die Masseleitung durch eine erste Masseleitung auf der Wortleitung der SRAM-Zelle und einem Masseverbinderabschnitt vorgesehen sein, der sich von der ersten Masseleitung zu einer Achse hin erstreckt, die die SRAM-Zelle von einer benachbarten SRAM-Zelle trennt. Der Masseverbinderabschnitt kann so aufgebaut sein, daß die erste Masseleitung mit der SRAM-Zelle unter Verwendung eines Kontaktes, der von der benachbarten SRAM-Zelle gemeinsam genutzt wird, elektrisch verbunden ist.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 zeigt einen Ersatzschaltplan für eine Voll-CMOS-SRAM- Zelle.
Fig. 2 zeigt eine Draufsicht, die aktive Bereiche und Gate- Elektroden von Voll-CMOS-SRAM-Zellen gemäß Ausführungsformen der vorliegenden Erfindung zeigt.
Fig. 3 zeigt eine Draufsicht, die Knotenleitungen und Wortleitungen der Voll-CMOS-SRAM-Zellen gemäß Ausführungsformen der vorliegenden Erfindung zeigt.
Fig. 4 ist eine Draufsicht, die Knotenkontaktöffnungen, Versorgungsleitungskontaktöffnungen, Masseleitungkontaktöffnungen und Bit-Leitungs-Pad- Kontaktöffnungen der Voll-CMOS-SRAM-Zellen gemäß Ausführungsformen der vorliegenden Erfindung zeigt.
Fig. 5 ist eine Draufsicht, die lokale Zwischenverbindungen, Versorgungsleitungen und Masseleitungen der Voll- CMOS-SRAM-Zellen gemäß Ausführungsformen der vorliegenden Erfindung zeigt.
Fig. 6 zeigt eine Draufsicht, die Bit-Leitungskontaktöffnungen und Bit-Leitungen der Voll-CMOS-SRAM-Zellen gemäß Ausführungsformen der vorliegenden Erfindung zeigt.
Fig. 7A bis Fig. 11A zeigen Querschnittsansichten entlang einer Linie I-I in Fig. 6 zum Erläutern von Verfahren für die Herstellung von Voll-CMOS-SRAM-Zellen gemäß Ausführungsformen der vorliegenden Erfindung.
Fig. 7B bis Fig. 11B sind Querschnittsansichten entlang einer Linie II-II in Fig. 6 zum Erläutern von Verfahren zur Herstellung der Voll-CMOS-SRAM-Zellen gemäß Ausführungsformen der vorliegenden Erfindung.
Fig. 7C bis Fig. 11C zeigen Querschnittsansichten entlang einer Linie III-III in Fig. 6 zum Erläutern von Verfahren zur Herstellung der Voll-CMOS-SRAM-Zellen gemäß Ausführungsformen der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGFORMEN

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die beigefügte Zeichnung eingehender beschrieben, in welcher bevorzugte Ausführungsformen der vorliegenden Erfindung gezeigt sind. Die Erfindung kann jedoch in zahlreichen Formen ausgeführt sein und sollte nicht als auf die hierin dargestellten Ausführungsformen beschränkt ausgelegt werden. Vielmehr sind diese Ausführungsformen zur sorgfältigen und vollständigen Offenbarung vorgesehen und vermitteln einem Fachmann den Umfang der Erfindung vollständig. Bei der Zeichnung werden die Dicke der Schichten und der Bereiche der Übersichtlichkeit halber übertrieben dargestellt. Ebenso ist ersichtlich, daß wenn eine Schicht als "auf" einer anderen Schicht oder Substrat befindlich bezeichnet wird, sich diese direkt auf der anderen Schicht oder dem Substrat befinden kann oder auch dazwischen liegende Schichten vorhanden sein können. Ähnliche Bezugszeichen bezeichnen ähnliche Elemente.
Fig. 2 bis Fig. 6 zeigen Draufsichten, die eine Voll-CMOS-SRAM-Zelle gemäß Ausführungsformen der vorliegenden Erfindung darstellen. Jede Figur zeigt vier Einheitszellen. Jedoch können zusätzliche Einheitszellen mit entsprechenden Beziehungen ebenso vorgesehen werden. Bei den in den Figuren dargestellten Einheitszellen werden zueinander benachbarte Einheitszellen durch eine Achse geteilt und an dieser Achse gespiegelt. Eine derartige Spiegelung kann in der horizontalen und/oder vertikalen Richtung an der die benachbarten Einheitszellen teilenden Achse erfolgen. Somit kann zum Beispiel eine erste Einheitszelle derart benachbart zu einer zweiten Einheitszelle sein, daß die ersten und zweiten Einheitszellen Spiegelbilder voneinander sind und an der Achse, die die beiden Einheitszellen teilt, gespiegelt sein.
In Fig. 2 bis Fig. 6 sind zwei Einheitszellen, welche zueinander entlang einer y- Achse benachbart sind, symmetrisch bezüglich einer x-Achse angeordnet. In ähnlicher Weise können zwei Einheitszellen, die zueinander entlang der x-Achse benachbart sind, symmetrisch bezüglich der y-Achse sein. Die zwei Einheitszellen, die zueinander entlang der y-Achse benachbart sind, können entlang sowohl der x-Achse als auch der y-Achse angeordnet sein, um einen Zellen-Array-Bereich mit zusätzlichen Zellen vorzusehen. In ähnlicher Weise können zwei Einheitszellen, die zueinander entlang der x-Achse benachbart sind, symmetrisch bezüglich der y-Achse sein.
Gemäß Fig. 2 sind erste und zweite aktive Bereiche 35A und 35B bei einem Halbleitersubstrat angeordnet und voneinander beabstandet. Der erste aktive Bereich 35A ist parallel zu der x-Achse angeordnet und der zweite aktive Bereich 35B ist derart angeordnet, daß er benachbart zu dem ersten aktiven Bereich 35A ist. Eine erste Gate- Elektrode 39A ist so angeordnet, daß sie die ersten und zweiten aktiven Bereiche 35A und 35B (über)kreuzt. Ebenso ist eine zweite Gate-Elektrode 39B so angeordnet, daß sie über die ersten und zweiten aktiven Bereiche 35A und 35B kreuzt. Die ersten und zweiten Gate-Elektroden 39A und 39B sind parallel zueinander angeordnet. Somit sind erste und zweite Lasttransistoren (TL1 und TL2 in Fig. 1) bei dem ersten aktiven Bereich 35A aufgebaut. In ähnlicher Weise sind erste und zweite Treibertransistoren (TD1 und TD2 in Fig. 1) bei dem zweiten aktiven Bereich 35B ausgebildet. Der erste aktive Bereich 35A zwischen den ersten und zweiten Gate-Elektroden 39A und 39B enthält eine Erweiterung bzw. ein Anschlußstück, daß sich zu einer benachbarten Zelle hin erstreckt und als ein gemeinsamer Source-Bereich der ersten und zweiten Lasttransistoren TL1 und TL2 fungiert. Eine Versorgungsspannung wird an den gemeinsamen Source-Bereich angelegt.
Der zweite aktive Bereich 35B enthält einen Treibertransistor-Aktivbereich und einen Masse-Source-Bereich. Der Treibertransistor-Aktivbereich ist parallel zu dem ersten aktiven Bereich 35A und ist quer zu den ersten und zweiten Gate-Elektroden 39A und 39B angeordnet. Der Masse-Source-Bereich erstreckt sich von dem Treibertransistor-Aktivbereich zwischen den ersten und zweiten Gate-Elektroden 39A und 39B. Außerdem enthält der zweite aktive Bereich 35B erste und zweite Transfer- Aktivbereiche, die sich von beiden Enden des Treibertransistor-Aktivbereichs aus erstrecken. Der Masse-Source-Bereich und die ersten und zweiten Transfertransistor-Aktivbereiche sind innerhalb jeder Zelle dem ersten aktiven Bereich 35A gegenüberliegend angeordnet und erstrecken sich derart, daß sie mit den entsprechenden Bereichen einer Nachbarzelle in Kontakt sind. Der Masse-Source- Bereich korrespondiert mit einem gemeinsamen Source-Bereich der ersten und zweiten Treibertransistoren TD1 und TD2.
Eine dritte Gate-Elektrode 39C' ist quer zu einem ersten Bereich des zweiten aktiven Bereichs 35B angeordnet, d. h., einem vorbestimmten Bereich des ersten Transfertransistor-Aktivbereichs. Eine vierte Gate-Elektrode 39C" ist quer zu einem zweiten Bereich des zweiten aktiven Bereichs 35B angeordnet, d. h., einem vorbestimmten Bereich des zweiten Transfertransistor-Aktivbereichs. Folglich wird ein erster Transfertransistor (TA1 in Fig. 1) bei dem ersten Transfertransistor-Aktivbereich ausgebildet, und ein zweiter Transfertransistor (TA2 in Fig. 1) ist an dem zweiten Transfertransistor-Aktivbereich ausgebildet. Die dritten und vierten Gate-Elektroden 39C' und 39C" sind parallel zu der x-Achse angeordnet. Die dritten und vierten Gate- Elektroden 39C' und 39C" sind ebenso aufgebaut, daß sie sich zu benachbarten Zellen hin erstrecken. Der Masse-Source-Bereich kann so angeordnet sein, daß er durch einen Bereich zwischen den dritten und vierten Gate-Elektroden 39C' und 39C" verläuft.
Bei bestimmten Ausführungsformen der vorliegenden Erfindung sind die ersten und zweiten Lasttransistoren TL1 und TL2 PMOS-Transistoren und die ersten und zweiten Treibertransistoren TD1 und TD2 und die ersten und zweiten Transfertransistoren TA1 und TA2 NMOS-Transistoren. Bei einigen Ausführungsformen sind die ersten bis vierten Gate-Elektroden 39A, 39B, 39C' und 39C" aus einer ersten Leitungsschicht ausgebildet.
Gemäß Fig. 3 ist ein Ende des ersten aktiven Bereichs 35A, der zu der ersten Gate-Elektrode 39A benachbart ist, mit dem zweiten aktiven Bereich zwischen den ersten und dritten Gate-Elektroden 39A und 39C' durch eine erste Knotenleitung 58N' elektrisch verbunden. Dementsprechend sind der erste Lasttransistor TL1 und der erste Treibertransistor TD1 zum Ausbilden eines ersten Inverters seriell miteinander verbunden. Die erste Knotenleitung 58N' ist parallel zu der ersten Gate-Elektrode 39A angeordnet. Vorzugsweise steht die erste Knotenleitung 58N' in direktem Kontakt mit einer oberen Oberfläche einer Vorrichtungsisolierschicht (nicht gezeigt) zwischen den ersten und zweiten aktiven Bereichen 35A und 35B. In ähnlicher Weise ist das andere Ende des ersten aktiven Bereichs 35A, der zu der zweiten Gate-Elektrode 39B benachbart ist, mit dem zweiten aktiven Bereich 35B zwischen den zweiten und vierten Gate-Elektroden 39B und 39C" durch eine zweite Knotenleitung 58N" elektrisch verbunden. Dementsprechend sind der erste Lasttransistor TL2 und der zweite Treibertransistor TD2 zum Ausbilden eines zweiten Inverters seriell miteinander verbunden. Die zweite Knotenleitung 58N" ist parallel zu der zweiten Gate-Elektrode 39B angeordnet. Vorzugsweise steht die zweite Knotenleitung 58N" in direktem Kontakt mit einer oberen Oberfläche einer Vorrichtungsisolationsschicht zwischen den ersten und zweiten aktiven Bereichen 35A und 35B. Ferner ist eine gerade Wortleitung 58 W über den dritten und vierten Gate-Elektroden 39C' und 39C" angeordnet. Die Wortleitung 58 W verläuft parallel zu der x-Achse und steht in direktem Kontakt mit oberen Oberflächen der dritten und vierten Gate-Elektroden 39C' und 39C". Somit sind die dritten und vierten Gate-Elektroden 39C' und 39C" durch die Wortleitung 58 W elektrisch miteinander verbunden. Bei einigen Ausführungsformen sind die ersten und zweiten Knotenleitungen 58N' und 58N" und die Wortleitung 58 W aus einer zweiten Leitungsschicht ausgebildet. Folglich kann ein Kontaktwiderstand zwischen der Wortleitung 58 W und den dritten und vierten Gate-Elektroden 39C' und 39C" verringert sein, was zu einer verbesserten Zugriffsgeschwindigkeit in einem Lese- oder Schreib-Betriebsmodus führt.
Gemäß Fig. 4 ist ein vorbestimmter Bereich der ersten Knotenleitung 58N' durch eine erste Knotenkontaktöffnung 64NA freigelegt und ein vorbestimmter Bereich der zweiten Gate-Elektrode 39B ist durch eine zweite Knotenkontaktöffnung 63NB freigelegt. Ebenso ist ein vorbestimmter Bereich der zweiten Knotenleitung 58N" durch eine dritte Knotenkontaktöffnung 63NC freigelegt und ein vorbestimmter Bereich der ersten Gate-Elektrode 39A ist durch eine vierte Knotenkontaktöffnung 63ND freigelegt.
Unter den ersten und zweiten Knotenkontaktöffnungen 63NA und 63NB kann zumindest die zweite Knotenkontaktöffnung 63NB so angeordnet sein, daß sie mit dem zweiten aktiven Bereich 35B überlappt. In ähnlicher Weise kann unter den dritten und vierten Knotenkontaktöffnungen 63NC und 63ND zumindest die vierte Knotenkontaktöffnung 63ND so angeordnet sein, daß sie mit dem ersten aktiven Bereich 35A überlappt.
Eine Erweiterung des ersten aktiven Bereichs 35A ist durch eine Versorgungsleitungkontaktöffnung 63C freigelegt, die sich zwei zueinander benachbarte Zellen teilen. Ein Ende des Massen-Source-Bereichs ist durch eine Masseleitungskontaktöffnung 63S freigelegt, die sich zwei zueinander benachbarte Zellen ebenso teilen. Außerdem sind die Enden der ersten und zweiten Transfertransistor-Aktivbereiche durch erste und zweite Bit-Leitungs-Pad- Kontaktöffnungen 63B' und 63B" freigelegt, die sich zwei zueinander benachbarte Zellen teilen.
Kontaktfüllungen bzw. Kontakt-Plugs können die ersten bis vierten Knotenkontaktöffnungen 63NA, 63NB, 63NC und 63ND, die Versorgungsleitungskontaktöffnung 63C, die Masseleitungskontaktöffnung 63S und die ersten und zweiten Bit-Leitungs-Pad-Kontaktöffnungen 63B' und 63B" auffüllen.
Wie vorangehend beschrieben, kann die Voll-CMOS-SRAM-Zelle gemäß Ausführungsformen der vorliegenden Erfindung acht Kontaktöffnungen enthalten. Von diesen acht Kontaktöffnungen werden vier Kontaktöffnungen von zwei zueinander benachbarten Zellen geteilt, d. h., gemeinsam genutzt. Somit kann eine kompakte Zelle realisiert werden. Bei einigen Ausführungsformen können alle Kontaktöffnungen in einem einzigen photolithographischen Schritt ausgebildet werden.
Gemäß Fig. 5 sind die ersten und zweiten Knotenkontaktöffnungen 63NA und 63NB von einer ersten lokalen Zwischenverbindung 73I' bedeckt. Daher ist die erste Knotenleitung 58N' mit der zweiten Gate-Elektrode 39B durch die erste lokale Zwischenverbindung 73I' elektrisch verbunden. Die erste lokale Zwischenverbindung 73I' ist parallel zu der Wortleitung 58 W quer über die erste Knotenleitung 58N' und die zweite Gate-Elektrode 39B angeordnet. In ähnlicher Weise sind die dritten und vierten Knotenkontaktöffnungen 63NC und 63ND von der zweiten lokalen Zwischenverbindung 73I" bedeckt. Daher ist die zweite Knotenleitung 58N" mit der ersten Gate-Elektrode 39A durch die zweite lokale Zwischenverbindung 73I" elektrisch verbunden. Die zweite lokale Zwischenverbindung 73I" ist parallel zu der Wortleitung 58 W quer über die zweite Knotenleitung 58N" und die erste Gate-Elektrode 39A angeordnet. Folglich sind die ersten und zweiten Inverter über die ersten und zweiten lokalen Zwischenverbindungen 73I' und 73I" überkreuz gekoppelt, um eine Halteschaltung zu realisieren. Die ersten und zweiten lokalen Zwischenverbindungen 73I' und 73I" sind aus einer Leitungsschicht ausgebildet, die unterschiedlich zu der der ersten und zweiten Knotenleitungen 58N' und 58N" ist, so daß eine Zellfläche verringert werden kann. Überdies ist die Versorgungsleitungkontaktöffnung 63C durch eine Versorgungsleitung 73C bedeckt, die parallel zu der Wortleitung angeordnet ist. Die Versorgungsleitung 73C wird von benachbarten Zellen geteilt bzw. gemeinsam genutzt. Eine Masseleitung 73S ist über der Wortleitung 58 W angeordnet und ist parallel zu der Wortleitung 58 W. Ein vorbestimmter Bereich der Masseleitung 73S erstreckt sich derart, daß die Masseleitungskontaktöffnung 63S bedeckt ist. Demgemäß sind die zwei Masseleitungen 735, die über den zwei benachbarten Zellen angeordnet sind, elektrisch miteinander verbunden und sind mit dem Masse-Source-Bereich durch die Masseleitungskontaktöffnung 63S elektrisch verbunden. Folglich teilen sich zwei benachbarte Zellen zwei Masseleitungen 73S. Das heißt, jede Zelle ist mit zwei Masseleitungen 73S elektrisch verbunden. Somit kann ein Masseleitungswiderstand, der mit jeder Zelle verbunden ist, verringert werden, was die Zelleigenschaften wie etwa eine Niederspannungseigenschaft stabilisieren kann.
Bei einigen Ausführungsformen sind die ersten und zweiten lokalen Zwischenverbindungen 73I' und 73I", die Versorgungsleitung 73C und die Masseleitung 73S aus einer dritten Leitungsschicht ausgebildet.
Gemäß Fig. 6 sind die ersten und zweiten Bit-Leitungskontaktöffnungen 79B' und 79B" auf den ersten bzw. zweiten Bit-Leitungs-Pad-Kontaktöffnungen 63B' bzw. 63B" angeordnet. Die ersten und zweiten Bit-Leitungskontaktöffnungen 79B' und 79B" können mit ersten bzw. zweiten Bit-Leitungskontakt-Plugs aufgefüllt sein.
Erste und zweite Bit-Leitungen 83B' und 83B" sind derart angeordnet, daß sie über die Versorgungsleitung 73C und die Masseleitung 73S kreuzen. Die erste Bit- Leitung 83B' bedeckt die erste Bit-Leitungskontaktöffnung 79B' und die zweite Bit- Leitung 83B" bedeckt die zweite Bit-Leitungskontaktöffnung 79B". Daher ist die erste Bit-Leitung 83B' mit einem Ende des ersten Transfertransistor-Aktivbereichs, d. h., einem Drain-Bereich des ersten Transfertransistors TA1, durch die erste Bit- Leitungskontaktöffnung 79B' und die erste Bit-Leitungs-Pad-Kontaktöffnung 63B' elektrisch verbunden. In ähnlicher Weise ist die zweite Bit-Leitung 83B" mit einem Ende des zweiten Transfertransistor-Aktivbereichs, d. h., einem Drain-Bereich des zweiten Transfertransistors TA2, durch die zweite Bit-Leitungskontaktöffnung 79B" und die zweite Bit-Leitungs-Pad-Kontaktöffnung 63B" elektrisch verbunden.
Ein Verfahren zur Herstellung einer Voll-CMOS-SRAM-Zelle gemäß Ausführungsformen der vorliegenden Erfindung wird im folgenden eingehender beschrieben. Gemäß Fig. 2, Fig. 7A, Fig. 7B und Fig. 7C sind eine P-Wanne 32D und eine N-Wanne 32 N parallel zueinander in einem Halbleitersubstrat 31 ausgebildet. Eine Vorrichtungsisolationsschicht 33 ist in der resultierenden Schicht zum Bestimmen von ersten und zweiten aktiven Bereichen 35A und 35B ausgebildet. Die P-Wanne 32P und die N-Wanne 32 N können nach Ausbildung der Vorrichtungsisolationsschicht 33 ausgebildet werden. Der erste aktive Bereich 35A ist in der N-Wanne 32 N ausgebildet. Der zweite aktive Bereich 35B ist in der P-Wanne 32P ausgebildet. Die Vorrichtungsisolationsschicht 33 kann durch eine herkömmliche Vorrichtunsisolationstechnik wie z. B. eine Shallow-Trench-Isolation-(STI)-Technik ausgebildet sein. Eine Gate-Isolationsschicht 37 wird auf einer Oberfläche der ersten und zweiten aktiven Bereiche 35A und 35B ausgebildet. Eine erste Leitungsschicht wird bedeckend auf einer Oberfläche eines Halbleitersubstrats einschließlich der Gate- Isolationsschicht 37 ausgebildet. Die erste Leitungsschicht kann z. B. aus einem dotierten Polysilizium oder einem hitzebeständigen Metall-Polyzid hergestellt sein. Die erste Leitungsschicht wird gemustert, um erste und zweite Gate-Elektroden
39A und 39B auszubilden, die über die ersten und zweiten aktiven Bereiche 3SA und 3SB kreuzen, und um gleichzeitig dritte und vierte Gate-Elektroden 39C' und 39C" auszubilden, die über die ersten und zweiten Bereiche des zweiten aktiven Bereichs 35B kreuzen. Die ersten und zweiten Gate-Elektroden 35A und 35B sind parallel zueinander. Die dritten und vierten Gate-Elektroden 35C' und 35B" sind rechtwinklig zu den ersten und zweiten Gate-Elektroden 35A und 35B. Die erste Gate-Elektrode 39A fungiert als eine gemeinsame Gate-Elektrode des ersten Lasttransistors (TL1 in Fig. 1) und des ersten Treibertransistors (TD1 in Fig. 1). Die zweite Gate-Elektrode 39B fungiert als eine gemeinsame Gate-Elektrode des zweiten Lasttransistors (TL2 in Fig. 1) und des zweiten Treibertransistors (TD2 in Fig. 1). Die dritte Gate-Elektrode 39C' fungiert als eine Gate-Elektrode des ersten Transfertransistors (TA1 in Fig. 1). Die vierte Gate- Elektrode 39C" fungiert als eine Gate-Elektrode des zweiten Transfertransistors (TA2 in Fig. 1).
Gemäß Fig. 3, Fig. 8A, Fig. 8B und Fig. 8C werden die Störstellen vom N-Typ unter Verwendung der ersten bis vierten Gate-Elektroden 39A, 39B, 39C' und 39C" und der Vorrichtungsisolationsschicht 33 als eine Ionenimplantationsmaske in den zweiten aktiven Bereich 35B implantiert, um leicht dotierte Source/Drain-Bereiche vom N-Typ auszubilden. Unter Verwendung der ersten und zweiten Gate-Elektroden 39A und 39B und der Vorrichtungsisolationsschicht 33 als Ionenimplantationsmasken werden anschließend Störstellen vom P-Typ in den ersten aktiven Bereich 35A implantiert, um leicht dotierte Source/Drain-Bereiche vom P-Typ auszubilden. Spacer 41 werden an den Seitenwänden der ersten bis vierten Gate-Elektroden 39A, 39B, 39C' und 39C" in einer herkömmlichen Art und Weise ausgebildet. Bei einigen Ausführungsformen wird die Gate-Isolationsschicht 37, die auf den leicht dotierten Source/Drain-Bereichen übrigbleibt, zum Freilegen der leicht dotierten Source/Drain- Bereiche überätzt.
Unter Verwendung der ersten bis vierten Gate-Elektroden 39A, 39B, 39C' und 39C", der Vorrichtungsisolationsschicht 33 und der Spacer 41 als Ionenimplantationsmasken, werden Störstellen vom N-Typ in den zweiten aktiven Bereichen 35B implantiert, um stark dotierte Source/Drain-Bereiche vom N-Typ auszubilden. Unter Verwendung der ersten und zweiten Gate-Elektroden 39A und 39B, der Vorrichtungsisolationsschicht 33 und der Spacer 41 als Ionenimplantationsmasken, werden Störstellen vom P-Typ in den ersten aktiven Bereich 35A implantiert, um stark dotierte Source/Drain-Bereiche vom P-Typ auszubilden. Folglich werden Source/Drain- Bereiche vom P-Typ mit einer leicht dotierten Drain-Form (LDD) an dem ersten aktiven Bereich 35A ausgebildet, und Source/Drain-Bereiche vom N-Typ mit einer LDD-Form werden bei dem zweiten aktiven Bereich ausgebildet.
Insbesondere wird ein gemeinsamer Source-Bereich der ersten und zweiten Treibertransistoren TD1 und TD2, d. h., ein N-Typ-Masse-Source-Bereich 43S', bei dem zweiten aktiven Bereich 35B zwischen den ersten und zweiten Gate-Elektroden 39A und 39B ausgebildet. In ähnlicher Weise wird ein Drain-Bereich 43D' eines zweiten Treibertransistors TD2 bei dem zweiten aktiven Bereich 35B zwischen den zweiten und vierten Gate-Elektroden 39B und 39C" ausgebildet. Die Drain-Bereiche 43D' der ersten und zweiten Treibertransistoren TD1 und TD2 korrespondieren mit den Source-Bereichen 43S" der ersten und zweiten Transfertransistoren TA1 und TA2. Die Drain-Bereiche 43D" der ersten und zweiten Transfertransistoren TA1 und TA2 werden an beiden Enden des zweiten aktiven Bereichs 35B ausgebildet. Ein gemeinsamer Source-Bereich der ersten und zweiten Lasttransistoren TL1 und TL2, d. h., ein Versorgungs-Source-Bereich (nicht gezeigt) wird bei einem ersten aktiven Bereich 35A zwischen den ersten und zweiten Gate-Elektroden 39A und 39B ausgebildet. Außerdem werden Drain-Bereiche 45D der ersten und zweiten Lasttransistoren TL1 und TL2 an beiden Enden des ersten aktiven Bereichs 35A ausgebildet.
Eine erste Isolationszwischenschicht 50 wird auf der Oberfläche eines Halbleitersubstrats mit den obigen Source/Drain-Bereichen bedeckend ausgebildet. Bei bestimmten Ausführungsformen kann die erste Isolationszwischenschicht 50 durch sequentielles Vorsehen einer Ätz-Stoppschicht 47 und einer ersten Isolationsschicht 49 ausgebildet werden. Die Ätz-Stoppschicht 47 kann aus einem Isolator mit einer Ätzselektivität bezüglich der ersten Isolationsschicht 49 hergestellt sein. Zum Beispiel kann die Ätz-Stoppschicht aus Siliziumnitrid hergestellt sein und die erste Isolationsschicht 49 kann aus Siliziumoxid hergestellt sein. Außerdefft kann die erste Isolationszwischenschicht 50 eine Polier-Stoppschicht (nicht gezeigt) auf der ersten Isolationsschicht 49 enthalten.
Die erste Isolationszwischenschicht 50 ist derart gemustert, daß sie eine Wortleitungsnut 51G ausbildet, die die oberen Oberflächen der dritten und vierten Gate- Elektroden 39C' und 39C" freilegt. Die Wortleitungsnut 51G ist quer zu einer Vielzahl von Zellen ausgebildet, die zueinander benachbart sind. Die erste Isolationszwischenschicht 50 wird anschließend wieder gemustert, um erste und zweite Knotenleitungsnuten 53G' und 53G" auszubilden. Die erste Knotenleitungsnut 53G' legt den Drain-Bereich 45D des ersten Lasttransistors TL1, den Drain-Bereich 43D' des ersten Treibertransistors TD1 und die dazwischenliegende Vorrichtungsisolationsschicht 33 frei. Die zweite Knotenleitungsnut 53G" legt den Drain-Bereich 45D des zweiten Lasttransistors TL2, den Drain-Bereich 43D' des zweiten Treibertransistors TD2 und die dazwischenliegende Vorrichtungsisolationsschicht 33 frei. Somit sind die ersten und zweiten Knotenleitungsnuten 53G' und 53G" tiefer als die Wortleitungsnut 51G.
Eine zweite Leitungsschicht wird dort, wo die ersten und zweiten Knotenleitungsnuten 53G' und 53G" und die Wortleitungsnut 51G ausgebildet sind, zum Auffüllen der Nuten 53G', 53G" und 51G auf der Oberfläche der resultierenden Struktur bedeckend ausgebildet. Vorzugsweise wird die zweite Leitungsschicht durch ein sequentielles Aufeinanderschichten einer Barrierenmetallschicht 55 und einer Metallschicht 57 ausgebildet. Die Barrierenmetallschicht 55 kann aus einem Metallnitrid, wie etwa Wolframnitrid (WN) oder Titannitrid (TiN), hergestellt sein. Bei besonderen Ausführungsformen der vorliegenden Erfindung ist die Metallschicht aus Wolfram hergestellt.
Die zweite Leitungsschicht wird bis zu der oberen Oberfläche der ersten Isolationszwischenschicht 50 planarisierend abgetragen, um erste und zweite Knotenleitungen 58N' und 58N" und eine gerade Wortleitung 58 W auszubilden. Die ersten und zweiten Knotenleitungen 58N' und 58N" sind in den ersten und zweiten Knotenleitungsnuten 53G' bzw. 53G" ausgebildet. Die gerade Wortleitung 58 W ist in der Wortleitungsnut 51 G ausgebildet. Somit ist der Drain-Bereich 45D des ersten Lasttransistors TL1 mit dem Drain-Bereich 43D' des ersten Treibertransistors TD1 durch die erste Knotenleitung 58N' elektrisch verbunden. In ähnlicher Weise ist der Drain-Bereich 45D des zweiten Lasttransistors TL2 mit dem Drain-Bereich 43D' des zweiten Treibertransistors TD2 durch die zweite Knotenleitung 58N" elektrisch verbunden. Folglich wird ein ersten Inverter, der den ersten Treibertransistor TD1 und den ersten Lasttransistor TL1 aufweist, und ein zweiter Inverter, der den zweiten Treibertransistor TD2 und den zweiten Lasttransistor TL2 aufweist, in einer Zelle ausgebildet.
Ebenso stehen die oberen Oberflächen der dritten und vierten Gate-Elektroden 39C' und 39C" in direktem Kontakt mit der Wortleitung 58 W. Dies macht es möglich, den Kontaktwiderstand zwischen der Wortleitung 58 W und der dritten Gate-Elektrode 39C' und den Kontaktwiderstand zwischen der Wortleitung 58 W und der vierten Gate- Elektrode 39C" zu verringern oder zu minimieren.
Gemäß Fig. 4, Fig. 9A, Fig. 9B und Fig. 9C wird eine zweite Isolationszwischenschicht 62 auf einer Oberfläche eines Halbleitersubstrats mit den ersten und zweiten Knotenleitungen 58N' und 58N" und der Wortleitung 58W bedeckend ausgebildet. Vorzugsweise wird die zweite Isolationszwischenschicht 62 durch ein sequenzielles Aufeinanderschichten einer zweiten Isolationsschicht 59 und einer ersten Polier-Stoppschicht 61 ausgebildet. Die zweite Isolationsschicht 59 kann aus Siliziumoxid hergestellt sein und die erste Polier-Stoppschicht 61 kann aus Siliziumnitrid hergestellt sein. Die zweite Isolationszwischenschicht 62 und die erste Isolationszwischenschicht 50 werden aufeinanderfolgend gemustert, um erste bis vierte Knotenkontaktöffnungen 63NA, 63NB, 63NC und 63ND, erste und zweite Bit- Leitungs-Pad-Kontaktöffnungen 63B' und 63B", eine Versorgungsleitungskontaktöffnung 63C und eine Masseleitungskontaktöffnung 63S auszubilden. Die erste Knotenkontaktöffnung 63NA legt einen vorbestimmten Bereich der ersten Knotenleitung 58N' frei. Die zweite Knotenkontaktöffnung 63NB legt einen vorbestimmten Bereich der zweiten Gate-Elektrode 39B frei. Die dritte Knotenkontaktöffnung 63NC legt einen vorbestimmten Bereich der zweiten Knotenleitung 58N" frei. Die vierte Knotenkontaktöffnung 63ND legt einen vorbestimmten Bereich der ersten Gate-Elektrode 39A frei. Außerdem legt die Bit- Leitungs-Pad-Kontaktöffnung 63B' den Drain-Bereich 43D" des ersten Transfertransistors TA1 frei. Die zweite Bit-Leitungs-Pad-Kontaktöffnung 63B" legt den Drain-Bereich 43D" des zweiten Transfertransistors TA2 frei. Die Versorgungsleitungskontaktöffnung (63C in Fig. 4) legt die Versorgungsleitung (nicht gezeigt) frei. Die Masseleitungskontaktöffnung (63S in Fig. 4) legt den Masse-Source- Bereich 43S' frei. Die ersten und zweiten Bit-Leitungs-Pad-Kontaktöffnungen 63B' und 63B", die Versorgungsleitungskontaktöffnung und die Masseleitungskontaktöffnung werden von zwei Zellen, die zueinander benachbart sind, geteilt bzw. gemeinsam genutzt.
Auf einer Oberfläche eines Halbleitersubstrats, das eine Vielzahl von Kontaktöffnungen enthält, wird eine dritte Leitungsschicht zum Auffüllen der Vielzahl von Kontaktöffnungen bedeckend ausgebildet. Die dritte Leitungsschicht kann durch ein sequenzielles Aufeinanderschichten einer Barrierenmetallschicht und einer Metallschicht ausgebildet sein. Die dritte Leitungsschicht wird bis zu einer oberen Oberfläche der ersten Polier-Stoppschicht 61 planarisierend abgetragen, um erste bis vierte Knotenkontakt-Plugs 65NA, 65NB, 65NC und 65ND, erste und zweite Bit- Leitungs-Pads 65B' und 65B", einen Versorgungsleitungskontakt-Plug (nicht gezeigt) und einen Masseleitungskontakt-Plug (nicht gezeigt) auszubilden. Die ersten bis vierten Knotenkontakt-Plugs 65NA, 65NB, 65NC und 65ND werden in den ersten bis vierten Knotenkontaktöffnungen 63NA, 63NB, 63NC bzw. 63ND ausgebildet. Die ersten und zweiten Bit-Leitungs-Pads 65B' und 65B" werden in den ersten und zweiten Bit- Leitungs-Pad-Kontaktöffnungen 63B' und 63B" ausgebildet. Der Versorgungsleitungskontakt-Plug wird in der Versorgungsleitungskontaktöffnung ausgebildet. Der Masseleitungskontakt-Plug wird in der Masseleitungskontaktöffnung ausgebildet. Vorzugsweise wird ein Verfahren zum Planarisieren der dritten Leitungsschicht mittels eines chemisch-mechanischen Polierverfahrens (CMP) durchgeführt.
Gemäß Fig. 5, Fig. 10A, Fig. 10B und Fig. 10C wird eine dritte Isolationszwischenschicht 70 auf der Oberfläche des Halbleitersubstrats einschließlich der obigen Kontakt-Plugs bedeckend ausgebildet. Die dritte Isolationszwischenschicht 70 kann durch sequenzielles Aufeinanderschichten der dritten Isolationsschicht 67 und einer zweiten Polier-Stoppschicht 69 ausgebildet werden. Die dritte Isolationsschicht 67 kann aus Siliziumoxid hergestellt sein und die zweite Polier-Stoppschicht 69 kann aus Siliziumnitrid hergestellt sein. Die dritte Isolationszwischenschicht 70 ist zum Ausbilden einer ersten lokalen Zwischenverbindungsnut 71I', einer zweiten lokalen Zwischenverbindungsnut (nicht gezeigt), einer Versorgungsleitungsnut 71C und einer Masseleitungsnut 71S gemustert. Die erste lokale Zwischenverbindungsnut 71I' legt die ersten und zweiten Knotenkontakt-Plugs 65NA und 65NB und eine dazwischenliegende zweite Isolationszwischenschicht 62 frei. Die zweite lokale Zwischenverbindungsnut legt die dritten und vierten Kontakt-Plugs 65NC und 65ND und eine dazwischenliegende zweite Isolationszwischenschicht frei. Die Versorgungsleitungsnut 71C legt den Versorgungsleitungskontakt-Plug frei und ist parallel zu der Wortleitung 58 W. Die Versorgungsleitungsnut 71C wird von zwei Zellen, die zueinander benachbart sind, geteilt bzw. gemeinsam genutzt. Die Masseleitungsnut 71S wird über der Wortleitung 58 W ausgebildet. Ein vorbestimmter Bereich der Masseleitungsnut 71S erstreckt sich derart, daß der Masseleitungskontakt-Plug freigelegt ist. Somit werden zwei parallele Masseleitungsnuten 71S auf zwei zueinander benachbarten Zellen ausgebildet. Die zwei Masseleitungsnuten 71S sind durch eine Erweiterung, die den Masseleitungskontakt-Plug freilegt, miteinander verbunden.
Eine vierte Leitungsschicht ist auf einer Oberfläche eines Halbleitersubstrats mit den ersten und zweiten lokalen Zwischenverbindungsnuten, der Versorgungsleitungsnut 71 und der Masseleitungsnut 71S bedeckend ausgebildet. Die vierte Leitungsschicht wird anschließend bis zu einer oberen Oberfläche der zweiten Polier-Stoppschicht 69 planarisierend abgetragen, um eine Versorgungsleitung 73C, erste und zweite lokale Zwischenverbindungen 73I' und 73I" und eine Masseleitung 73S auszubilden. Vorzugsweise wird ein Verfahren zum Planarisieren der vierten Leitungsschicht mittels eines chemisch-mechanischen Polierverfahrens (CMP) durchgeführt. Die Versorgungsleitung 73C wird in der Versorgungsleitungsnut 71C ausgebildet und wird von zwei Zellen, die zueinander benachbart sind, geteilt bzw. gemeinsam genutzt. Die ersten und zweiten lokalen Zwischenverbindungen 73I' und 73I" werden in den ersten bzw. zweiten lokalen Zwischenverbindungsnuten ausgebildet. Die Masseleitung 73S wird in der Masseleitungsnut 71S ausgebildet.
Wie in Fig. 5 gezeigt, werden zwei Masseleitungen 735, die auf zwei Zellen ausgebildet sind, die zueinander benachbart sind, durch die Masseleitungskontaktöffnung (63S in Fig. 5), die sich zwei Zellen teilen, verbunden. Somit kann der Äquivalenzwiderstand der Masseleitung, die mit jeder Zelle verbunden ist, verringert werden, was die Niedrigspannungseigenschaft einer Zelle verbessert. Ferner sind die ersten und zweiten Inverter unter Verwendung der zwei Leitungsschichten überkreuz gekoppelt. Das heißt, die ersten und zweiten Inverter sind durch die ersten und zweiten Knotenleitungen 58N' und 58N", die aus der zweiten Leitungsschicht ausgebildet sind, ebenso wie durch die ersten und zweiten lokalen Zwischenverbindungen 73I' und 73I", die aus der vierten Leitungsschicht ausgebildet sind, überkreuz gekoppelt. Folglich kann gegenüber einer herkömmlichen SRAM-Zelle, die ein Inverter-Paar unter Verwendung einer einzelnen Leitungsschicht überkreuz koppelt eine kompaktere Zelle realisiert werden.
Gemäß Fig. 6, Fig. 11A, Fig. 11B und Fig. 11C wird eine vierte Isolationszwischenschicht 78 auf der Oberfläche des Halbleitersubstrats einschließlich der ersten und zweiten lokalen Zwischenverbindungen 73I' und 73I", der Masseleitungen 73S und der Versorgungsleitungen 73C bedeckend ausgebildet. Bei bestimmten Ausführungsformen der vorliegenden Erfindung wird die vierte Isolationszwischenschicht 78 durch sequenzielles Aufeinanderschichten einer vierten Isolationsschicht 75 und einer dritten Polier-Stoppschicht 77 ausgebildet. Die vierten und dritten Isolationszwischenschichten 78 und 70 werden aufeinanderfolgend gemustert, um erste und zweite Bit-Leitungskontaktöffnungen 79B' und 79B" auszubilden, die jeweils die ersten und zweiten Bit-Leitungs-Pads 65B' und 65B" freilegen. Eine fünfte Leitungsschicht wird auf der Oberfläche des Halbleitersubstrats einschließlich der ersten und zweiten Bit-Leitungskontaktöffnungen 79B' und 79B" bedeckend ausgebildet. Die fünfte Leitungsschicht wird bis zu einer oberen Oberfläche der dritten Polier-Stoppschicht 77 planarisierend abgetragen, um einen ersten Bit- Leitungskontakt-Plug 81B' und einen zweiten Bit-Leitungskontakt-Plug (nicht gezeigt) in den ersten und zweiten Bit-Leitungskontaktöffnungen 79B' bzw. 79B" auszubilden.
Eine sechste Leitungsschicht, zum Beispiel eine Metallschicht, wird auf einer Oberfläche der obigen resultierenden Struktur bedeckend ausgebildet. Die sechste Leitungsschicht wird zum Ausbilden von ersten und zweiten Bit-Leitungen 83B' und 83B", die über die ersten und zweiten lokalen Zwischenverbindungen 73I' und 73I" kreuzen, gemustert. Die erste Bit-Leitung 83B' bedeckt den ersten Bit-Leitungskontakt- Plug 81B' und die zweite Bit-Leitung 83B" bedeckt den zweiten Bit-Leitungskontakt- Plug.
Bei weiteren Ausführungsformen der vorliegenden Erfindung können die vierten bis sechsten Leitungsschichten durch ein sequenzielles Aufeinanderschichten einer Barrierenmetallschicht und einer Metallschicht ausgebildet werden. Die Barrierenmetallschicht kann aus Titan, Titannitrid, Titan/Titannitrid, Tantal, Tantalnitrid oder Tantal/Tantalnitrid hergestellt sein. Die Metallschicht kann aus Aluminium, Wolfram oder Kupfer hergestellt sein.
Bei einigen Ausführungsformen der vorliegenden Erfindung können die ersten und zweiten Knotenleitungen ebenso wie die ersten lokalen Zwischenverbindungen effektiv angeordnet werden, um eine kompakte Zelle zu realisieren. Bei anderen Ausführungsformen der vorliegenden Erfindung wird eine gerade Wortleitung, die in direktem Kontakt mit den oberen Oberflächen der ersten und zweiten Transfer-Gate- Elektroden steht, zum Verringern oder Minimieren der RC-Verzögerungszeit, die von einer Wortleitung herrührt, angeordnet. Somit kann eine SRAM-Vorrichtung mit einer schnellen Zugriffszeit realisiert werden. Außerdem werden zwei Masseleitungen von zwei zueinander benachbarten Zellen geteilt bzw. gemeinsam genutzt. Daher kann der Äquivalenzwiderstand der Masseleitung, die mit jeder Zelle verbunden ist, verringert oder minimiert werden, was die Niederspannungseigenschaft bzw. -Kennlinie der Zelle verringern kann.
Obgleich die Erfindung in Bezug auf bestimmte Ausführungsformen beschrieben worden ist, ist es klar ersichtlich, daß verschiedene Modifikationen für den Fachmann offensichtlich und ohne weiteres durchzuführen sind, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Dementsprechend ist nicht beabsichtigt, daß die vorliegende Erfindung lediglich auf die hierin beschriebenen bestimmten Ausführungsformen beschränkt ist, sondern sollte ebenso Merkmale enthalten, die als Äquivalente durch den Fachmann angesehen werden.

Claims

1. SRAM-Zelle, die aufweist:
ein Halbleitersubstrat;
erste und zweite aktive Bereiche in dem Halbleitersubstrat, wobei der erste aktive Bereich jeweils ein erstes Ende und ein dem ersten Ende gegenüberliegendes Ende aufweist;
eine erste Gate-Elektrode auf den ersten und zweiten aktiven Bereichen, wobei die erste Gate-Elektrode benachbart zu dem ersten Ende des ersten aktiven Bereichs ist;
eine zweite Gate-Elektrode auf den ersten und zweiten aktiven Bereichen, wobei die zweite Gate-Elektrode im wesentlichen parallel zu der ersten Gate-Elektrode ist und benachbart zu dem zweiten Ende des ersten aktiven Bereichs;
eine erste Knotenleitung, die so konfiguriert ist, daß das erste Ende des ersten aktiven Bereichs mit dem zweiten aktiven Bereich, der benachbart zu der ersten Gate-Elektrode ist, elektrisch verbunden ist, wobei die erste Knotenleitung im wesentlichen parallel zu der ersten Gate-Elektrode ist;
eine zweite Knotenleitung, die so konfiguriert ist, daß das zweite Ende des ersten aktiven Bereichs mit dem zweiten aktiven Bereich, der benachbart zu der zweiten Gate-Elektrode ist, elektrisch verbunden ist; wobei die zweite Knotenleitung im wesentlichen parallel zu der zweiten Gate-Elektrode ist;
eine erste lokale Zwischenverbindung, die so konfiguriert ist, daß die erste Knotenleitung mit der zweiten Gate-Elektrode verbunden ist; und
eine zweite lokale Zwischenverbindung, die so konfiguriert ist, daß die zweite Knotenleitung mit der ersten Gate-Elektrode elektrisch verbunden ist.

2. SRAM-Zelle nach Anspruch 1, wobei die ersten und zweiten Knotenleitungen in Kontakt mit einer oberen Oberfläche einer Vorrichtungsisolationsschicht zwischen den ersten und zweiten aktiven Bereichen in Kontakt stehen.

3. SRAM-Zelle nach Anspruch 1, wobei das erste Ende der ersten lokalen Zwischenverbindung so konfiguriert ist, daß es mit der ersten Knotenleitung unter Verwendung einer ersten Knotenkontaktöffnung, die einen vorbestimmten Bereich der ersten Knotenleitung freilegt, elektrisch verbunden ist, und wobei ein zweites Ende der ersten lokalen Zwischenverbindung, das dem ersten Ende der ersten lokalen Zwischenverbindung gegenüberliegt, so konfiguriert ist, daß es mit der zweiten Gate-Elektrode unter Verwendung einer zweiten Knotenkontaktöffnung, die einen vorbestimmten Bereich der zweiten Gate- Elektrode freilegt, elektrisch verbunden ist.

4. SRAM-Zelle nach Anspruch 3, die ferner aufweist:
einen ersten Knotenkontakt-Plug, der die erste Knotenkontaktöffnung füllt; und
einen zweiten Knotenkontakt-Plug, der die zweite Knotenkontaktöffnung füllt.

5. SRAM-Zelle nach Anspruch 3, wobei die zweite Knotenkontaktöffnung so konfiguriert ist, daß sie einen Abschnitt aufweist, der mit dem zweiten aktiven Bereich überlappt.

6. SRAM-Zelle nach Anspruch 1, wobei ein erstes Ende der zweiten lokalen Zwischenverbindung mit der zweiten Knotenleitung durch eine dritte Knotenkontaktöffnung, die einen vorbestimmten Bereich der zweiten Knotenleitung freilegt, elektrisch verbunden ist, und wobei ein zweites Ende der zweiten lokalen Zwischenverbindung, das dem zweiten Ende der zweiten lokalen Zwischenverbindung gegenüberliegt, mit der ersten Gate-Elektrode durch eine vierte Knotenkontaktöffnung, die einen vorbestimmten Bereich der ersten Gate- Elektrode freilegt, elektrisch verbunden ist.

7. SRAM-Zelle nach Anspruch 6, die ferner aufweist:
einen dritten Knotenkontakt-Plug, der die dritte Knotenkontaktöffnung füllt; und
ein vierter Knotenkontakt-Plug, der die vierte Knotenkontaktöffnung füllt.

8. SRAM-Zelle nach Anspruch 6, wobei die vierte Knotenkontaktöffnung so konfiguriert ist, daß sie einen Abschnitt aufweist, der mit dem ersten aktiven Bereich überlappt.

9. SRAM-Zelle nach Anspruch 1, wobei der erste aktive Bereich einen Abschnitt zwischen den ersten und zweiten Gate-Elektroden aufweist, der so konfiguriert ist, daß er sich zu einer Nachbarzelle hin erstreckt.

10. SRAM-Zelle nach Anspruch 9, die ferner eine den Abschnitt des ersten aktiven Bereichs freilegende Versorgungsleitungskontaktöffnung aufweist, die so konfiguriert ist, daß sie sich zu einer Nachbarzelle hin erstreckt, wobei die Versorgungsleitungskontaktöffnung durch die SRAM-Zelle und die benachbarte Zelle gemeinsam genutzt wird.

11. SRAM-Zelle nach Anspruch 1, wobei der zweite aktive Bereich aufweist:
eine erste Erweiterung, die so konfiguriert ist, daß sie sich von einem Teil des zweiten aktiven Bereichs, der mit der ersten Knotenleitung elektrisch verbunden ist, in einer Richtung gegenüberliegend dem ersten Bereich erstreckt;
eine zweite Erweiterung, die so konfiguriert ist, daß sie sich von einem Teil des zweiten aktiven Bereichs, der elektrisch mit der zweiten Knotenleitung verbunden ist, aus in einer Richtung gegenüberliegend dem ersten aktiven Bereich erstreckt; und
eine dritte Erweiterung, die so konfiguriert ist, daß sie sich von dem zweiten aktiven Bereich zwischen den ersten und zweiten Gate-Elektroden in einer Richtung gegenüberliegend dem ersten aktiven Bereich erstreckt.

12. SRAM-Zelle nach Anspruch 11, die ferner eine gerade Wortleitung aufweist, die über die ersten und zweiten Erweiterungen kreuzt, wobei die gerade Wortleitung parallel zu den ersten und zweiten lokalen Zwischenverbindungen angeordnet ist.

13. SRAM-Zelle nach Anspruch 11, wobei die eiste Erweiterung einen Abschnitt aufweist, der so konfiguriert ist, daß er sich zu einer Nachbarzelle hin erstreckt, und wobei die zweite Erweiterung einen Abschnitt aufweist, der so konfiguriert ist, daß er sich zu der Nachbarzelle erstreckt, wobei die CMOS-SRAM-Zelle ferner aufweist:
eine den Abschnitt der ersten Erweiterung freilegende erste Bit-Leitungs-Pad- Kontaktöffnung, die so konfiguriert ist, daß sie sich zu der Nachbarzelle hin erstreckt, wobei die erste Bit-Leitungs-Pad-Kontaktöffnung von der SRAM-Zelle und der benachbarten Zelle gemeinsam genutzt wird; und
eine den Abschnitt der zweiten Erweiterung freilegende zweite Bit-Leitungs-Pad- Kontaktöffnung, die so konfiguriert ist, daß sie sich zu der Nachbarzelle hin erstreckt, wobei die zweite Bit-Leitungs-Pad-Kontaktöffnung durch die SRAM- Zelle und die benachbarte Zelle gemeinsam genutzt wird.

14. SRAM-Zelle nach Anspruch 11, wobei die dritte Erweiterung einen Abschnitt aufweist, der so konfiguriert ist, daß er sich zu einer Nachbarzelle hin erstreckt, wobei die CMOS-SRAM-Zelle ferner eine den Abschnitt der dritten Erweiterung freilegende Masseleitungskontaktöffnung aufweist, die so konfiguriert ist, daß sie sich zu der Nachbarzelle hin erstreckt, wobei die Masseleitungskontaktöffnung von der SRAM-Zelle und der Nachbarzelle gemeinsam genutzt wird.

15. SRAM-Zelle, die aufweist:
ein Halbleitersubstrat;
einen ersten aktiven Bereich, der in dem Halbleitersubstrat angeordnet ist;
einen zweiten aktiven Bereich, der benachbart zu dem ersten aktiven Bereich angeordnet ist, wobei der zweite aktive Bereich einen Treibertransistor- Aktivbereich parallel zu dem ersten aktiven Bereich und erste und zweite Transfertransistor-Aktivbereiche enthält, die sich von gegenüberliegenden Enden des Treibertransistor-Aktivbereichs in einer Richtung erstrecken, die dem ersten aktiven Bereich entgegengesetzt ist;
eine erste Gate-Elektrode auf dem ersten aktiven Bereich und dem Treibertransistor-Aktivbereich;
eine zweite Gate-Elektrode auf dem ersten aktiven Bereich und dem Treibertransistor-Aktivbereich, wobei die zweite Gate-Elektrode im wesentlichen parallel zu der ersten Gate-Elektrode ist;
eine gerade Wortleitung auf den ersten und zweiten Transfertransistor- Aktivbereichen, wobei die gerade Wortleitung im wesentlichen rechtwinklig zu den ersten und zweiten Gate-Elektroden ist;
eine dritte Gate-Elektrode, die zwischen der Wortleitung und dem ersten Transfertransistor-Aktivbereich angeordnet ist, wobei die dritte Gate-Elektrode in direktem Kontakt mit einer Bodenoberfläche der Wortleitung steht; und
eine vierte Gate-Elektrode, die zwischen der Wortleitung und dem zweiten Transfertransistor-Aktivbereich angeordnet ist, wobei die vierte Gate-Elektrode in direktem Kontakt mit der Bodenoberfläche der Wortleitung steht.

16. SRAM-Zelle nach Anspruch 15, die ferner aufweist:
eine erste Knotenleitung, die so konfiguriert ist, daß ein erstes Ende des ersten aktiven Bereichs, der benachbart zu der ersten Gate-Elektrode ist, mit dem zweiten aktiven Bereich zwischen der ersten und dritten Gate-Elektrode elektrisch verbunden ist, wobei die erste Knotenleitung parallel zu der ersten Gate-Elektrode angeordnet ist;
eine zweite Knotenleitung, die so konfiguriert ist, daß sie elektrisch mit einem zweiten Ende des ersten aktiven Bereichs, der benachbart zu der zweiten Gate- Elektrode ist, mit dem zweiten aktiven Bereich zwischen den zweiten und vierten Gate-Elektroden elektrisch verbunden ist, wobei die zweite Knotenleitung parallel zu der zweiten Gate-Elektrode angeordnet ist;
eine erste lokale Zwischenverbindung, die so konfiguriert ist, daß die erste Knotenleitung mit der zweiten Gate-Elektrode elektrisch verbunden ist, wobei die erste lokale Zwischenverbindung die erste Knotenleitung und die zweite Gate- Elektrode überkreuzt; und
eine zweite lokale Zwischenverbindung, die so konfiguriert ist, daß sie die zweite Knotenleitung mit der ersten Gate-Elektrode elektrisch verbindet, wobei die zweite lokale Zwischenverbindung die zweite Knotenleitung und die erste Gate- Elektrode überkreuzt.

17. SRAM-Zelle nach Anspruch 16, wobei die ersten und zweiten Knotenleitungen in Kontakt mit einer oberen Oberfläche einer Vorrichtungsisolationsschicht zwischen den ersten und zweiten aktiven Bereichen stehen.

18. SRAM-Zelle nach Anspruch 16, wobei ein erstes Ende der ersten lokalen Zwischenverbindung so konfiguriert ist, daß es mit der ersten Knotenleitung durch eine erste Knotenkontaktöffnung, die einen vorbestimmten Bereich der ersten Knotenleitung freilegt, elektrisch verbunden ist, und wobei ein zweites Ende der ersten lokalen Zwischenverbindung so konfiguriert ist, daß es mit der zweiten Gate-Elektrode durch eine zweite Knotenkontaktöffnung, die einen vorbestimmten Bereich der zweiten Gate-Elektrode freilegt, elektrisch verbunden ist.

19. SRAM-Zelle nach Anspruch 18, wobei die ersten und zweiten Knotenkontaktöffnungen erste bzw. zweite Knotenkontakt-Plugs darin enthalten.

20. SRAM-Zelle nach Anspruch 18, wobei ein Teil der zweiten Knotenkontaktöffnung so angeordnet ist, daß er den zweiten aktiven Bereich überlappt.

21. SRAM-Zelle nach Anspruch 16, wobei ein Ende der zweiten lokalen Zwischenverbindung so konfiguriert ist, daß es elektrisch mit der zweiten Knotenleitung durch eine dritte Knotenkontaktöffnung, die einen vorbestimmten Bereich der zweiten Knotenleitung freilegt, elektrisch verbunden ist, und wobei das andere Ende der zweiten lokalen Zwischenverbindung so konfiguriert ist, daß es mit der ersten Gate-Elektrode durch die vierte Knotenkontaktöffnung, die einen vorbestimmten Bereich der ersten Gate-Elektrode freilegt, elektrisch verbunden ist.

22. SRAM-Zelle nach Anspruch 21, wobei die dritten und vierten Knotenkontaktöffnungen dritte bzw. vierte Knotenkontakt-Plugs darin enthalten.

23. SRAM-Zelle nach Anspruch 21, wobei die vierte Knotenkontaktöffnung einen Abschnitt des ersten aktiven Bereichs überlappt.

24. SRAM-Zelle nach Anspruch 15, wobei der erste aktive Bereich einen Abschnitt zwischen den ersten und zweiten Gate-Elektroden aufweist, der so konfiguriert ist, daß er sich zu einer Nachbarzelle hin erstreckt.

25. SRAM-Zelle nach Anspruch 24, die ferner eine Versorgungsleitungskontaktöffnung aufweist, die so konfiguriert ist, daß sie den Abschnitt des ersten aktiven Bereichs, der zum Erstrecken zu einer Nachbarzelle hin konfiguriert ist, freilegt, wobei die Versorgungsleitungskontaktöffnung so konfiguriert ist, daß sie durch die Zelle und die benachbarte Zelle gemeinsam genutzt wird.

26. SRAM-Zelle nach Anspruch 15, wobei der zweite aktive Bereich ferner einen Masse-Source-Bereich aufweist, der sich von dem zweiten aktiven Bereich zwischen den ersten und zweiten Gate-Elektroden in einer Richtung gegenüberliegend dem ersten aktiven Bereich erstreckt, wobei die dritten und vierten Gate-Elektroden auf gegenüberliegenden Seiten des Masse-Source-Bereichs angeordnet sind.

27. SRAM-Zelle nach Anspruch 15, die ferner aufweist:
eine erste Bit-Leitungs-Pad-Kontaktöffnung, die einen Abschnitt des ersten Transfertransistor-Aktivbereichs freilegt, wobei die erste Bit-Leitungs-Pad- Kontaktöffnung so konfiguriert ist, daß sie von der Zelle und einer Nachbarzelle gemeinsam genutzt wird; und
eine zweite Bit-Leitungs-Pads-Kontaktöffnung, die einen Abschnitt des zweiten Transfertransistor-Aktivbereichs freilegt, wobei die zweite Bit-Leitungs-Pad- Kontaktöffnung so konfiguriert ist, daß sie durch die Zelle und eine Nachbarzelle gemeinsam genutzt wird.

28. SRAM-Zelle nach Anspruch 26, die ferner eine Masseleitungskontaktöffnung aufweist, die einen Abschnitt des Masse-Source-Bereichs freilegt, wobei die Masseleitungskontaktöffnung so konfiguriert ist, daß sie durch die Zelle und eine Nachbarzelle gemeinsam genutzt wird.

29. SRAM-Zelle, die aufweist:
ein Halbleitersubstrat;
einen ersten aktiven Bereich, der in dem Halbleitersubstrat angeordnet ist;
einen zweiten aktiven Bereich, der benachbart zu dem ersten aktiven Bereich ist, wobei der zweite aktive Bereich einen Treibertransistor-Aktivbereich, der im wesentlichen parallel zu dem ersten aktiven Bereich ist, einen Masse-Source- Bereich, der sich von einem Mittelbereich des Treibertransistor-Aktivbereichs in einer Richtung gegenüberliegend dem ersten aktiven Bereich erstreckt, und erste und zweite Transfer-Aktivbereiche enthält, die sich von gegenüberliegenden Enden des Treibertransistor-Aktivbereichs in einer Richtung gegenüberliegend dem ersten aktiven Bereich erstrecken;
eine Masseleitungskontaktöffnung, die einen Abschnitt des Masse-Source- Bereichs freilegen, wobei die Masseleitungskontaktöffnung so konfiguriert ist, daß sie durch die Zelle und eine Nachbarzelle gemeinsam genutzt wird; und
eine Masseleitung, die über die ersten und zweiten Transfertransistor- Aktivbereiche kreuzt, wobei die Massleitung einen Abschnitt aufweist, der sich über die Masseleitungskontaktöffnung erstreckt und mit dem Masse-Source- Bereich durch die Masseleitungskontaktöffnung elektrisch verbunden ist, wobei der Abschnitt ferner so konfiguriert ist, daß er mit eine Masseleitung einer Nachbarzelle verbunden ist.

30. SRAM-Zelle nach Anspruch 29, die ferner aufweist:
erste und zweite Gate-Elektroden, die über den ersten aktiven Bereich und den Treibertransistor-Aktivbereich kreuzen, wobei die ersten und zweiten Gate- Elektroden auf gegenüberliegenden Seiten des Masse-Source-Bereichs angeordnet sind;
eine dritte Gate-Elektrode, die über den ersten Transfertransistor-Aktivbereich kreuzt, wobei die dritte Gate-Elektrode unter der Masseleitung angeordnet ist;
eine vierte Gate-Elektrode, die über den zweiten Transfertransistor-Aktivbereich kreuzt, wobei die vierte Gate-Elektrode unter der Masseleitung angeordnet ist und von der dritten Gate-Elektrode getrennt ist; und
eine gerade Wortleitung, die über die ersten und zweiten Transfertransistor- Aktivbereiche kreuzt, wobei die gerade Wortleitung in direktem Kontakt mit oberen Oberflächen der dritten und vierten Gate-Elektroden steht und unter der Masseleitung angeordnet ist.

31. SRAM-Zelle nach Anspruch 30, wobei der erste aktive Bereich ein erstes Ende und ein dem ersten Ende gegenüberliegendes zweites Ende aufweist, wobei die Zelle ferner aufweist:
eine erste Knotenleitung, die so konfiguriert ist, daß sie das erste Ende des ersten aktiven Bereichs, der benachbart zu der ersten Gate-Elektrode ist, mit dem zweiten aktiven Bereich zwischen den ersten und dritten Gate-Elektroden elektrisch verbindet, wobei die erste Knotenleitung im wesentlichen parallel zu der ersten Gate-Elektrode ist;
eine zweite Knotenleitung, die so konfiguriert ist, daß sie das zweite Ende des ersten aktiven Bereichs, der benachbart zu der zweiten Gate-Elektrode ist, mit dem zweiten aktiven Bereich zwischen den zweiten und vierten Gate-Elektroden elektrisch verbindet, wobei die zweite Knotenleitung im wesentlichen parallel zu der zweiten Gate-Elektrode angeordnet ist;
eine erste lokale Zwischenverbindung, die so konfiguriert ist, daß sie die erste Knotenleitung mit der zweiten Gate-Elektrode elektrisch verbindet, wobei die erste lokale Zwischenverbindung über die erste Knotenleitung und die zweite Gate-Elektrode kreuzt; und
eine zweite lokale Zwischenverbindung, die so konfiguriert ist, daß sie die zweite Knotenleitung mit der ersten Gate-Elektrode elektrisch verbindet, wobei die zweite lokale Zwischenverbindung über die zweite Knotenleitung und die erste Gate-Elektrode kreuzt.

32. SRAM-Zelle nach Anspruch 31, wobei ein erstes Ende der ersten lokalen Zwischenverbindung so konfiguriert ist, daß es mit der ersten Knotenleitung durch eine erste Knotenkontaktöffnung elektrisch verbunden ist, die einen vorbestimmten Bereich der ersten Knotenleitung freilegt, und wobei ein zweites Ende der ersten lokalen Zwischenverbindung so konfiguriert ist, daß es mit der zweiten Gate-Elektrode durch die zweite Knotenkontaktöffnung elektrisch verbunden ist, die einen vorbestimmten Bereich der zweiten Gate-Elektrode freilegt.

33. SRAM-Zelle nach Anspruch 32, die ferner einen ersten Knotenkontakt-Plug in der ersten Knotenkontaktöffnung und einen zweiten Knotenkontakt-Plug in der zweiten Knotenkontaktöffnung aufweist.

34. SRAM-Zelle nach Anspruch 32, wobei die zweite Knotenkontaktöffnung so angeordnet ist, daß sie einen Abschnitt des zweiten aktiven Bereichs überlappt.

35. SRAM-Zelle nach Anspruch 31, wobei ein Ende der zweiten lokalen Zwischenverbindung mit der zweiten Knotenleitung durch die dritte Knotenkontaktöffnung elektrisch verbunden ist, die einen vorbestimmten Bereich der zweiten Knotenleitung freilegt, und wobei das andere Ende der zweiten lokalen Zwischenverbindung mit der ersten Gate-Elektrode durch eine vierte Knotenkontaktöffnung elektrisch verbunden ist, die einen vorbestimmten Bereich der ersten Gate-Elektrode freilegt.

36. SRAM-Zelle nach Anspruch 35, die ferner einen dritten Knotenkontakt-Plug in der dritten Knotenkontaktöffnung und einen vierten Knotenkontakt-Plug in der vierten Knotenkontaktöffnung aufweist.

37. SRAM-Zelle nach Anspruch 35, wobei die vierte Knotenkontaktöffnung so angeordnet ist, daß sie einen Abschnitt des ersten aktiven Bereichs überlappt.

38. SRAM-Zelle nach Anspruch 30, wobei ein Abschnitt des ersten aktiven Bereichs so konfiguriert ist, daß er sich zu einer Nachbarzelle zwischen den ersten und zweiten Gate-Elektroden hin erstreckt.

39. SRAM-Zelle nach Anspruch 38, die ferner eine den Teil des ersten aktiven Bereichs freilegende Versorgungsleitungskontaktöffnung aufweist, die so konfiguriert ist, daß sie sich zu der Nachbarzelle hin erstreckt, wobei die Versorgungsleitungskontaktöffnung so konfiguriert ist, daß sie durch die Zelle und die Nachbarzelle gemeinsam genutzt wird.

40. SRAM-Zelle nach Anspruch 29, die ferner aufweist:
eine erste Bit-Leitungs-Pad-Kontaktöffnung, die einen Abschnitt des ersten Transfertransistor-Aktivbereichs freilegt; und
eine zweite Bit-Leitungs-Pad-Kontaktöffnung, die einen Abschnitt des zweiten Transfertransistor-Aktivbereichs freilegt.

41. SRAM-Vorrichtung, die aufweist:
eine Vielzahl von SRAM-Zellen, wobei eine erste der SRAM-Zellen an einer ersten Achse in einer ersten Richtung gespiegelt ist, wobei die erste Achse die erste SRAM-Zelle von einer benachbarten ersten SRAM-Zelle trennt, die an einer zweiten Achse in der ersten Richtung gespiegelt worden ist, wobei die zweite Achse die erste SRAM-Zelle von einer zweiten benachbarten SRAM-Zelle trennt und an einer dritten Achse in einer zweiten Richtung, die im wesentlichen rechtwinklig zu der ersten Richtung ist, gespiegelt ist, wobei die dritte Achse die erste SRAM-Zelle von einer dritten benachbarten SRAM-Zelle trennt, wobei eine erste SRAM-Zelle und zumindest eine der ersten benachbarten SRAM-Zelle und/oder der zweiten benachbarten SRAM-Zelle so konfiguriert sind/ist, daß sie zumindest eine Verbindung mit der ersten SRAM-Zelle gemeinsam nutzen/nutzt.

42. SRAM-Vorrichtung nach Anspruch 41, die ferner eine gemeinsame Verbindung auf der zweiten Achse zum Vorsehen einer gemeinsamen Verbindung mit einer ersten Referenzspannung für die erste SRAM-Zelle und die zweite benachbarte SRAM-Zelle aufweist.

43. SRAM-Vorrichtung nach Anspruch 42, wobei die erste Referenzspannung eine Massespannung aufweist und die gemeinsame Verbindung eine gemeinsame Masseverbindung aufweist, wobei die gemeinsame Masseverbindung aufweist:
eine erste Masseleitung auf der ersten SRAM-Zelle;
eine zweite Masseleitung auf der zweiten benachbarten SRAM-Zelle; und
einen Massekontakt zu aktiven Bereichen der ersten SRAM-Zelle und der zweiten benachbarten SRAM-Zelle, wobei der Massekontakt an der zweiten Achse positioniert ist; und
ein Masseverbinderabschnitt, der sich von der ersten Masseleitung zu der zweiten Masseleitung erstreckt und so konfiguriert ist, daß die erste Masseleitung und die zweite Masseleitung mit den aktiven Bereichen der ersten SRAM-Zelle und der zweiten benachbarten SRAM-Zelle unter Verwendung des Massekontaktes elektrisch verbunden sind.

44. SRAM-Vorrichtung nach Anspruch 42, wobei die erste Referenzspannung eine Versorgungsleitungsspannung aufweist und die gemeinsame Verbindung eine gemeinsame Versorgungsleitungsverbindung aufweist, wobei die gemeinsame Versorgungsleitungsverbindung aufweist:
einen Versorgungsleitungskontakt zu aktiven Bereichen der ersten SRAM-Zelle und der ersten benachbarten SRAM-Zelle, wobei die Versorgungsleitungskontaktöffnung an der ersten Achse positioniert ist; und
eine Versorgungsleitung auf der ersten Achse zwischen der ersten SRAM-Zelle und der ersten benachbarten SRAM-Zelle, die so konfiguriert ist, daß sie die Versorgungsleitung mit dem Versorgungsleitungskontakt elektrisch verbindet.

45. SRAM-Vorrichtung nach Anspruch 41, wobei die erste SRAM-Zelle und die erste benachbarte SRAM-Zelle jeweils aufweisen:
einen ersten aktiven Bereich, der erste und zweite Lasttransistoren vorsieht, wobei der erste aktive Bereich benachbart und im wesentlichen parallel zu der ersten Achse ist; und
einen Kontaktabschnitt des ersten aktiven Bereichs, der sich von dem ersten aktiven Bereich zu der ersten Achse hin erstreckt.

46. SRAM-Vorrichtung nach Anspruch 45, wobei die erste SRAM-Zelle und die zweite benachbarte SRAM-Zelle jeweils aufweisen:
einen zweiten aktiven Bereich, der erste und zweite Treibertransistoren und erste und zweite Transfertransistoren vorsieht, wobei der zweite aktive Bereich benachbart und im wesentlichen parallel zu der zweiten Achse ist und ein erstes Ende und ein dem ersten Ende gegenüberliegendes zweites Ende aufweist;
einen ersten Kontaktabschnitt des zweiten aktiven Bereichs, der sich von dem ersten Ende des zweiten aktiven Bereichs zu der zweiten Achse hin erstreckt;
einen zweiten Kontaktabschnitt des zweiten aktiven Bereichs, der sich von dem zweiten Ende des zweiten aktiven Bereichs zu der zweiten Achse hin erstreckt; und
einen dritten Kontaktabschnitt des zweiten aktiven Bereichs zwischen dem ersten Kontaktabschnitt und dem zweiten Kontaktabschnitt und der sich zu der zweiten Achse hin erstreckt.

47. SRAM-Vorrichtung nach Anspruch 46, der ferner aufweist:
einen ersten Kontakt auf dem ersten Kontaktabschnitt der ersten SRAM-Zelle und auf dem ersten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle;
einen zweiten Kontakt auf dem zweiten Kontaktabschnitt der ersten SRAM-Zelle und dem zweiten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle;
eine erste Bit-Leitung, die im wesentlichen rechtwinklig zu der zweiten Achse ist, und die so konfiguriert ist, daß sie mit dem ersten Kontaktabschnitt der ersten SRAM-Zelle und dem ersten Kontaktabschnitt der zweiten benachbarten SRAM- Zelle unter Verwendung des ersten Kontakts elektrisch verbunden ist; und
eine zweite Bit-Leitung, die im wesentlichen rechtwinklig zu der zweiten Achse ist und die so konfiguriert ist, daß sie mit dem zweiten Kontaktabschnitt der ersten SRAM-Zelle und dem zweiten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung des zweiten Kontakts elektrisch verbunden ist.

48. SRAM-Vorrichtung nach Anspruch 47, wobei die erste Bit-Leitung und die zweite Bit-Leitung sich zu der ersten benachbarten SRAM-Zelle unter der zweiten benachbarten SRAM-Zelle hin erstrecken.

49. SRAM-Vorrichtung nach Anspruch 47, die ferner aufweist:
einen dritten Kontakt auf dem dritten Kontaktabschnitt der ersten SRAM-Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle; und
eine Masseleitung, die im wesentlichen parallel zu der zweiten Achse ist und die so konfiguriert ist, daß sie mit dem dritten Kontaktabschnitt der ersten SRAM- Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung des dritten Kontaktes elektrisch verbunden ist.

50. SRAM-Vorrichtung nach Anspruch 49, die ferner aufweist:
einen vierten Kontakt auf dem Kontaktabschnitt des ersten aktiven Bereichs der ersten SRAM-Zelle und dem Kontaktabschnitt des ersten aktiven Bereichs der ersten benachbarten SRAM-Zelle; und
eine Versorgungsleitung, die im wesentlichen parallel zu der ersten Achse ist und die so konfiguriert ist, daß sie mit dem Kontaktabschnitt des ersten aktiven Bereichs der ersten SRAM-Zelle und dem Kontaktabschnitt des ersten aktiven Bereichs der ersten benachbarten SRAM-Zelle unter Verwendung des vierten Kontaktes elektrisch verbunden ist.

51. SRAM-Vorrichtung nach Anspruch 50, wobei die Versorgungsleitung sich zu der zweiten benachbarten SRAM-Zelle hin erstreckt.

52. SRAM-Vorrichtung nach Anspruch 46, wobei die erste SRAM-Zelle ferner aufweist:
eine erste Gate-Elektrode des ersten Transfertransistors auf dem ersten Kontaktabschnitt des zweiten aktiven Bereichs und in einer Richtung im wesentlichen parallel zu der zweiten Achse erstreckend;
eine zweite Gate-Elektrode des zweiten Transfertransistors auf dem zweiten Kontaktabschnitt des zweiten aktiven Bereichs entlang eine Achse der ersten Gate-Elektrode; und
eine Wortleitung, die sich in einer Richtung im wesentlichen parallel zu der zweiten Achse erstreckt und die so konfiguriert ist, daß sie mit der ersten Gate- Elektrode und der zweiten Gate-Elektrode elektrisch verbunden ist.

53. SRAM-Vorrichtung nach Anspruch 52, wobei die Wortleitung direkt auf der ersten Gate-Elektrode und der zweiten Gate-Elektrode ist.

54. SRAM-Vorrichtung nach Anspruch 53, die ferner aufweist:
eine erste Masseleitung auf der Wortleitung der ersten SRAM-Zelle;
eine zweite Masseleitung auf der zweiten benachbarten SRAM-Zelle, die benachbart und im wesentlichen parallel zu der zweiten Achse ist; und
eine Massekontaktöffnung zu dem dritten Kontaktabschnitt der ersten SRAM- Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle, wobei die Massekontaktöffnung auf der zweiten Achse positioniert ist; und
einen Masseverbinderabschnitt, der sich von der ersten Masseleitung aus zu der zweiten Masseleitung hin erstreckt und so konfiguriert ist, daß die erste Masseleitung und die zweite Masseleitung mit dem dritten Kontaktabschnitt der ersten SRAM-Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung der Massekontaktöffnung elektrisch verbunden ist.

55. SRAM-Vorrichtung nach Anspruch 54, wobei die erste Masseleitung und die Wortleitung sich zu der dritten benachbarten SRAM-Zelle hin erstrecken.

56. SRAM-Vorrichtung nach Anspruch 46, wobei die erste SRAM-Zelle ferner aufweist:
eine erste Gate-Elektrode des ersten Treibertransistors und des ersten Lasttransistors auf dem ersten aktiven Bereich und dem zweiten aktiven Bereich, wobei die erste Gate-Elektrode auf dem ersten Abschnitt des ersten aktiven Bereichs ist und sich in einer Richtung im wesentlichen rechtwinklig zu der ersten Achse erstreckt, um einen Abschnitt des zweiten aktiven Bereichs zwischen dem ersten Kontaktabschnitt und dem dritten Kontaktabschnitt auf dem zweiten aktiven Bereich zu kreuzen;
eine zweite Gate-Elektrode des zweiten Treibertransistors und des zweiten Lasttransistors auf dem ersten aktiven Bereich und dem zweiten aktiven Bereich, wobei die zweite Gate-Elektrode auf dem zweiten Abschnitt des ersten aktiven Bereichs ist und sich in einer Richtung im wesentlichen rechtwinklig zu der ersten Achse erstreckt, um einen Abschnitt des zweiten aktiven Bereichs zwischen dem zweiten Kontaktabschnitt und dem dritten Kontaktabschnitt des zweiten aktiven Bereichs zu kreuzen;
eine erste Knotenelektrode, die so konfiguriert ist, daß sie den ersten aktiven Bereich mit dem zweiten aktiven Bereich, der benachbart zu der ersten Gate- Elektrode ist, verbindet; und
eine zweite Knotenelektrode, die so konfiguriert ist, daß sie den ersten aktiven Bereich mit dem zweiten aktiven Bereich, der benachbart zu der zweiten Gate- Elektrode ist, verbindet.

57. SRAM-Vorrichtung nach Anspruch 56, die ferner aufweist:
eine erste Kontaktöffnung zu der ersten Knotenelektrode, wobei die erste Kontaktöffnung über dem zweiten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem zweiten aktiven Bereich ist, positioniert ist;
eine zweite Kontaktöffnung zu der zweiten Gate-Elektrode des zweiten Lasttransistors, wobei die zweite Kontaktöffnung über dem zweiten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem zweiten aktiven Bereich ist, positioniert ist;
eine dritte Kontaktöffnung zu der zweiten. Knotenelektrode, wobei die dritte Kontaktöffnung über dem ersten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem ersten aktiven Bereich ist, positioniert ist;
eine vierte Kontaktöffnung zu der ersten Gate-Elektrode des ersten Treibertransistors, wobei die vierte Kontaktöffnung über dem ersten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem ersten aktiven Bereich ist, positioniert ist;
eine erste Knotenleitung, die so konfiguriert ist, daß sie die erste Knotenelektrode mit der zweiten Gate-Elektrode des zweiten Lasttransistors unter Verwendung der ersten und zweiten Kontaktöffnungen elektrisch verbindet; und
eine zweite Knotenleitung, die so konfiguriert ist, daß die zweite Knotenelektrode mit der ersten Gate-Elektrode des ersten Treibertransistors unter Verwendung der dritten und vierten Kontaktöffnungen elektrisch verbunden ist.

58. SRAM-Vorrichtung gemäß Anspruch 57, wobei die erste Knotenleitung und die zweite Knotenleitung im wesentlichen parallel zu der ersten Achse sind.

59. SRAM-Vorrichtung nach Anspruch 56, die ferner aufweist:
eine erste Kontaktöffnung zu der ersten Knotenelektrode, wobei die erste Kontaktöffnung über dem ersten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem ersten aktiven Bereich ist, positioniert ist;
eine zweite Kontaktöffnung zu der zweiten Gate-Elektrode des zweiten Treibertransistors, wobei die zweite Kontaktöffnung über dem ersten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem ersten aktiven Bereich ist, positioniert ist;
eine dritte Kontaktöffnung zu der zweiten Knotenelektrode; wobei die dritte Kontaktöffnung über dem zweiten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem zweiten aktiven Bereich ist, positioniert ist;
eine vierte Kontaktöffnung zu der ersten Gate-Elektrode des ersten Lasttransistors, wobei die vierte Kontaktöffnung über dem zweiten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem zweiten aktiven Bereich ist, positioniert ist;
eine erste Knotenleitung, die so konfiguriert ist, daß sie die erste Knotenelektrode mit der zweiten Gate-Elektrode des zweiten Treibertransistors unter Verwendung der ersten und zweiten Kontaktöffnungen elektrisch verbindet; und
eine zweite Knotenleitung, die so konfiguriert ist, daß sie die zweite Knotenelektrode mit der ersten Gate-Elektrode des ersten Lasttransistors unter Verwendung der dritten und vierten Kontaktöffnungen elektrisch verbindet.

60. SRAM-Vorrichtung nach Anspruch 41, wobei die erste Spannungsverbindung durch die erste SRAM-Zelle und die erste benachbarte SRAM-Zelle gemeinsam genutzt wird.

61. SRAM-Vorrichtung nach Anspruch 60, wobei die zweite Spannungsverbindung durch die erste SRAM-Zelle und die zweite benachbarte SRAM-Zelle gemeinsam genutzt wird.

62. SRAM-Vorrichtung nach Anspruch 61, wobei die erste Bit-Leitungsverbindung und eine zweite Bit-Leitungsverbindung durch die erste SRAM-Zelle und die zweite benachbarte SRAM-Zelle gemeinsam genutzt wird.

63. SRAM-Vorrichtung, die aufweist:
eine erste Masseleitung auf einer ersten SRAM-Zelle;
eine zweite Masseleitung auf einer ersten benachbarten SRAM-Zelle; und
ein Massekontakt zu aktiven Bereichen der ersten SRAM-Zelle und der ersten benachbarten SRAM-Zelle, wobei der Massekontakt auf einer Achse positioniert ist, die die erste SRAM-Zelle und die erste benachbarte SRAM-Zelle trennt; und
ein Masseverbinderabschnitt, der sich von der ersten Masseleitung zu der zweiten Masseleitung hin erstreckt und so konfiguriert ist, daß die erste Masseleitung und die zweite Masseleitung mit aktiven Bereichen der ersten SRAM-Zelle und der ersten benachbarten SRAM-Zelle unter Verwendung des Massekontaktes elektrisch verbunden sind.

64. SRAM-Vorrichtung nach Anspruch 63, wobei die erste Masseleitung, die zweite Masseleitung und die Achse, die die erste SRAM-Zelle und die erste benachbarte SRAM-Zelle trennt, im wesentlichen parallel sind.

65. SRAM-Vorrichtung nach Anspruch 64, wobei die erste Masseleitung über einer Wortleitung der ersten SRAM-Zelle positioniert ist und die zweite Masseleitung über einer Wortleitung der zweiten SRAM-Zelle positioniert ist.

66. SRAM-Vorrichtung, die aufweist:
eine Vielzahl von SRAM-Zellen, wobei eine erste der SRAM-Zellen an einer ersten Achse in einer ersten Richtung gespiegelt ist, wobei die erste Achse die erste SRAM-Zelle von einer ersten benachbarten SRAM-Zelle trennt, die an einer zweiten Achse in der ersten Richtung gespiegelt worden ist, wobei die zweite Achse die erste SRAM-Zelle von einer zweiten benachbarten SRAM-Zelle trennt;
wobei die erste SRAM-Zelle und die erste benachbarte SRAM-Zelle jeweils aufweisen:
einen ersten aktiven Bereich, der erste und zweite Lasttransistoren vorsieht, wobei der erste aktive Bereich benachbart und im wesentlichen parallel zu der ersten Achse ist; und
einen Kontaktabschnitt des ersten aktiven Bereichs, der sich von dem ersten aktiven Bereich zu der ersten Achse hin erstreckt;
wobei die erste SRAM-Zelle und die zweite benachbarte SRAM-Zelle jeweils aufweisen:
einen zweiten aktiven Bereich, der erste und zweite Treibertransistoren und erste und zweite Transfertransistoren aufweist, wobei der zweite aktive Bereich benachbart und im wesentlichen parallel zu der zweiten Achse ist und ein erstes Ende und ein zu dem ersten Ende gegenüberliegendes zweites Ende aufweist;
einen ersten Kontaktabschnitt des zweiten aktiven Bereichs, der sich von dem ersten Ende des zweiten aktiven Bereichs zu der zweiten Achse hin erstreckt; einen zweiten Kontaktabschnitt des zweiten aktiven Bereichs, der sich von dem zweiten Ende des zweiten aktiven Bereichs zu der zweiten Achse hin erstreckt; und
einen dritten Kontaktabschnitt des zweiten aktiven Bereichs zwischen dem ersten Kontaktabschnitt und dem zweiten Kontaktabschnitt, der sich zu der zweiten Achse hin erstreckt.

67. SRAM-Vorrichtung nach Anspruch 66, die ferner aufweist:
einen ersten Kontakt auf dem ersten Kontaktabschnitt der ersten SRAM-Zelle und auf dem ersten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle;
einen zweiten Kontakt auf dem zweiten Kontaktabschnitt der ersten SRAM-Zelle und dem zweiten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle;
eine erste Bit-Leitung, die im wesentlichen senkrecht zu der zweiten Achse ist und die so konfiguriert ist, daß sie mit dem ersten Kontaktabschnitt der ersten SRAM- Zelle und dem ersten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung des ersten Kontakts elektrisch verbunden ist; und
eine zweite Bit-Leitung, die im wesentlichen rechtwinklig zu der zweiten Achse ist und die so konfiguriert ist, daß sie mit dem zweiten Kontaktabschnitt der ersten SRAM-Zelle und mit dem zweiten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung des zweiten Kontakts elektrisch verbunden ist.

68. SRAM-Vorrichtung nach Anspruch 67, wobei die erste Bit-Leitung und die zweite Bit-Leitung sich zu der ersten benachbarten SRAM-Zelle und der zweiten benachbarten SRAM-Zelle hin erstrecken.

69. SRAM-Vorrichtung nach Anspruch 67, die ferner aufweist;
einen dritten Kontakt auf dem dritten Kontaktabschnitt der ersten SRAM-Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle; und
eine Masseleitung, die im wesentlichen parallel zu der zweiten Akte ist und die so konfiguriert ist, daß sie mit dem dritten Kontaktabschnitt der ersten SRAM-Zelle und mit dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung des dritten Kontakts elektrisch verbunden ist.

70. SRAM-Vorrichtung nach Anspruch 69, die ferner aufweist:
einen vierten Kontakt auf dem Kontaktabschnitt des ersten aktiven Bereichs der ersten SRAM-Zelle und dem Kontaktabschnitt des ersten aktiven Bereichs der ersten benachbarten SRAM-Zelle; und
eine Versorgungsleitung, die im wesentlichen parallel zu der ersten Achse ist und die so konfiguriert ist, daß sie mit dem Kontaktabschnitt des ersten aktiven Bereichs der ersten SRAM-Zelle und dem Kontaktabschnitt des ersten aktiven Bereichs der ersten benachbarten SRAM-Zelle unter Verwendung des vierten Kontaktes elektrisch verbunden ist.

71. SRAM-Vorrichtung nach Anspruch 70, wobei die Versorgungsleitung sich zu der dritten benachbarten SRAM-Zelle hin erstreckt.

72. SRAM-Vorrichtung nach Anspruch 66, wobei die erste SRAM-Zelle ferner aufweist:
eine erste Gate-Elektrode des ersten Transfertransistors auf dem ersten Kontaktabschnitt des zweiten aktiven Bereichs, die sich in einer Richtung im wesentlichen parallel zu der zweiten Achse erstreckt;
eine zweite Gate-Elektrode des zweiten Transfertransistors auf dem zweiten Kontaktabschnitt des zweiten aktiven Bereichs entlang einer Achse der ersten Gate-Elektrode; und
eine Wortleitung, die sich in einer Richtung im wesentlichen parallel zu der zweiten Achse erstreckt und so konfiguriert ist, daß sie mit der ersten Gate- Elektrode und der zweiten Gate-Elektrode elektrisch verbunden ist.

73. SRAM-Vorrichtung nach Anspruch 72, wobei die Wortleitung direkt auf der ersten Gate-Elektrode und zweiten Gate-Elektrode ist.

74. SRAM-Vorrichtung nach Anspruch 73, die ferner aufweist:
eine erste Masseleitung auf der Wortleitung der ersten SRAM-Zelle;
eine zweite Masseleitung auf der zweiten benachbarten SRAM-Zelle, die benachbart und im wesentlichen parallel zu der zweiten Achse ist; und
eine Massekontaktöffnung zu dem dritten Kontaktabschnitt der ersten SRAM- Zelle und dem ersten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle, wobei die Massekontaktöffnung auf der zweiten Achse positioniert ist; und
ein Masseverbinderabschnitt, der sich von der ersten Masseleitung zu der zweiten Masseleitung erstreckt und so konfiguriert ist, daß die erste Masseleitung und die zweite Masseleitung mit dem dritten Kontaktabschnitt der ersten SRAM-Zelle und dem dritten Kontaktabschnitt der zweiten benachbarten SRAM-Zelle unter Verwendung der Massekontaktöffnung elektrisch verbunden ist.

75. SRAM-Vorrichtung nach Anspruch 74, wobei die erste Masseleitung und die Wortleitung sich zu der dritten benachbarten SRAM-Zelle hin erstrecken.

76. SRAM-Vorrichtung nach Anspruch 76, wobei die erste SRAM-Zelle ferner aufweist:
eine erste Gate-Elektrode des ersten Treibertransistors und des ersten Lasttransistors auf dem ersten aktiven Bereich und auf dem zweiten aktiven Bereich, wobei die erste Gate-Elektrode auf dem ersten Abschnitt des ersten aktiven Bereichs ist und sich in einer Richtung im wesentlichen rechtwinklig zu der ersten Achse erstreckt, um einen Abschnitt des zweiten aktiven Bereichs zwischen dem ersten Kontaktabschnitt und dem dritten Kontaktabschnitt des zweiten aktiven Bereichs zu kreuzen;
eine zweite Gate-Elektrode des zweiten Treibertransistors und des zweiten Lasttransistors auf dem ersten aktiven Bereich und dem zweiten aktiven Bereich, wobei die zweite Gate-Elektrode auf dem zweiten Abschnitt des ersten aktiven Bereichs ist und sich in einer Richtung im wesentlichen rechtwinklig zu der ersten Achse erstreckt, um einen Abschnitt des zweiten aktiven Bereichs zwischen dem zweiten Kontaktabschnitt und dem dritten Kontaktabschnitt des zweiten aktiven Bereichs zu kreuzen;
eine erste Knotenelektrode, die so konfiguriert ist, daß sie den ersten aktiven Bereich mit dem zweiten aktiven Bereich, der benachbart zu der ersten Gate- Elektrode ist, verbindet; und
eine zweite Knotenelektrode, die so konfiguriert ist, daß sie den ersten aktiven Bereich mit dem zweiten aktiven Bereich, der benachbart zu der zweiten Gate- Elektrode ist, verbindet.

77. SRAM-Vorrichtung nach Anspruch 76, die ferner aufweist:
eine erste Kontaktöffnung zu der ersten Knotenelektrode, wobei die erste Kontaktöffnung über dem zweiten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem zweiten aktiven Bereich ist, positioniert ist;
eine zweite Kontaktöffnung zu der zweiten Gate-Elektrode des zweiten Lasttransistors, wobei die zweite Kontaktöffnung über dem zweiten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem zweiten aktiven Bereich ist, positioniert ist;
eine dritte Kontaktöffnung zu der zweiten Knotenelektrode, wobei die dritte Kontaktöffnung über dem ersten aktiven Bereich und einem Bereich eines Substrats, der zu dem ersten aktiven Bereich benachbart ist, positioniert ist;
eine vierte Kontaktöffnung zu der ersten Gate-Elektrode des ersten Treibertransistors, wobei die vierte Kontaktöffnung über den ersten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem ersten aktiven Bereich ist, positioniert ist;
eine erste Knotenleitung, die so konfiguriert ist, daß sie die erste Knotenelektrode mit der zweiten Gate-Elektrode des zweiten Lasttransistors unter Verwendung der ersten und zweiten Kontaktöffnungen elektrisch verbindet; und
eine zweite Knotenleitung, die so konfiguriert ist, daß sie die zweite Knotenelektrode mit der ersten Gate-Elektrode des ersten Treibertransistors unter Verwendung der dritten und vierten Kontaktöffnungen elektrisch verbindet.

78. SRAM-Vorrichtung gemäß Anspruch 77, wobei die erste Knotenleitung und die zweite Knotenleitung im wesentlichen parallel zu der ersten Achse sind.

79. SRAM-Vorrichtung nach Anspruch 76, die ferner aufweist:
eine erste Kontaktöffnung zu der ersten Knotenelektrode, wobei die erste Kontaktöffnung über dem ersten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem ersten aktiven Bereich ist, positioniert ist;
eine zweite Kontaktöffnung zu der zweiten Gate-Elektrode des zweiten Treibertransistors, wobei die zweite Kontaktöffnung über dem ersten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem ersten aktiven Bereich ist, positioniert ist;
eine dritte Kontaktöffnung zu der zweiten Knotenelektrode, wobei die dritte Kontaktöffnung über dem zweiten aktiven Bereich und einem Bereich eines Substrats, das benachbart zu dem zweiten aktiven Bereich ist, positioniert ist;
eine vierte Kontaktöffnung zu der ersten Gate-Elektrode des ersten Lasttransistors, wobei die vierte Kontaktöffnung über dem zweiten aktiven Bereich und einem Bereich eines Substrats, der benachbart zu dem zweiten aktiven Bereich ist, positioniert ist;
eine erste Knotenleitung, die so konfiguriert ist, daß sie die erste Knotenelektrode mit der zweiten Gate-Elektrode des zweiten Treibertransistors unter Verwendung der ersten und zweiten Kontaktöffnungen elektrisch verbindet; und
eine zweite Knotenleitung, die so konfiguriert ist, daß sie die zweite Knotenelektrode mit der ersten Gate-Elektrode des ersten Lasttransistors unter Verwendung der dritten und vierten Kontaktöffnungen elektrisch verbindet.

80. SRAM-Zelle, die aufweist:
eine Metallisierungsschicht, die Gate-Elektroden für erste und zweite Transfertransistoren, erste und zweite Treibertransistoren und erste und zweite Lasttransistoren enthält;
eine zweite Metallisierungsschicht, die erste und zweite Knotenleitungszwischenverbindungen und eine Wortleitung enthält, wobei die erste Knotenleitungszwischenverbindung so konfiguriert ist, daß der erste Transfertransistor, der erste Lasttransistor und der erste Treibertransistor elektrisch verbunden sind, und wobei die zweite Knotenleitungszwischenverbindung so konfiguriert ist, daß der zweite Transfertransistor, der zweite Lasttransistor und der zweite Treibertransistor elektrisch verbunden sind; und
eine dritte Metallisierungsschicht, die erste und zweite lokale Zwischenverbindungen, Versorgungsleitungs- und Masseleitungsverbindungen enthält, wobei die erste lokale Zwischenverbindung so konfiguriert ist, daß sie die erste Knotenleitung mit den Gate-Elektroden des zweiten Treibertransistors und des zweiten Lasttransistors elektrisch verbindet, und wobei die zweite lokale Zwischenverbindung so konfiguriert ist, daß sie die zweite Knotenleitung mit den Gate-Elektroden des ersten Treibertransistors und des ersten Lasttransistors elektrisch verbindet.

81. SRAM-Zelle nach Anspruch 80, wobei die Gate-Elektroden des ersten Treibertransistors und des ersten Lasttransistors eine erste gemeinsame Elektrode aufweisen und wobei die Gate-Elektroden des zweiten Treibertransistors und des zweiten Lasttransistors eine zweite gemeinsame Elektrode aufweisen.

82. SRAM-Zelle nach Anspruch 81, wobei die erste gemeinsame Elektrode und die zweite gemeinsame Elektrode im wesentlichen parallel zueinander sind.

83. SRAM-Zelle nach Anspruch 82, wobei die Gate-Elektroden der ersten und zweiten Transfertransistoren erste und zweite separate Elektroden aufweisen und wobei die ersten und zweiten separaten Elektroden im wesentlichen rechtwinklig zu den ersten und zweiten gemeinsamen Elektroden sind.

84. SRAM-Zelle nach Anspruch 83, wobei die ersten und zweiten Knotenleitungszwischenverbindungen im wesentlichen parallel zu den ersten und zweiten gemeinsamen Elektroden sind.

85. SRAM-Zelle nach Anspruch 84, wobei die Wortleitungen im wesentlichen parallel zu den ersten und zweiten separaten Elektroden ist.

86. SRAM-Zelle nach Anspruch 85, wobei die Wortleitung direkt auf den Gate- Elektroden der ersten und zweiten Transfertransistoren ist.

87. SRAM-Zelle nach Anspruch 84, die ferner eine vierte Metallisierungsschicht aufweist, die erste und zweite Bit-Leitungen enthält, die die ersten bzw. zweiten gemeinsamen Gate-Elektroden kontaktieren.

88. SRAM-Zelle nach Anspruch 87, wobei Verbindungen zu den ersten und zweiten Bit-Leitungen an einer Achse hergestellt werden, die die SRAM-Zelle von einer benachbarten SRAM-Zelle trennt, und die durch die benachbarte SRAM-Zelle gemeinsam genutzt werden.

89. SRAM-Zelle nach Anspruch 84, wobei die ersten und zweiten lokalen Zwischenverbindungen im wesentlichen rechtwinklig zu den ersten und zweiten gemeinsamen Gate-Elektroden und den ersten und zweiten Knotenleitungszwischenverbindungen sind.

90. SRAM-Zelle nach Anspruch 80, wobei die Versorgungsleitung an einer Peripherie der SRAM-Zelle entlang einer Achse angeordnet ist, die die SRAM-Zelle von einer benachbarten SRAM-Zelle trennt, und die von der benachbarten SRAM- Zelle mitbenutzt wird.

91. SRAM-Zelle nach Anspruch 80, wobei die Masseleitung aufweist:
eine erste Masseleitung auf der Wortleitung der SRAM-Zelle;
einen Masseverbinderabschnitt, der sich von der ersten Masseleitung zu einer Achse hin erstreckt, die die SRAM-Zelle von einer benachbarten SRAM-Zelle trennt und der so konfiguriert ist, daß er die erste Masseleitung mit der SRAM- Zelle unter Verwendung eines Kontaktes, der von der benachbarten SRAM-Zelle mitbenutzt wird, elektrisch verbunden ist.

92. SRAM-Zelle, die aufweist:
eine erste Metallisierungsschicht, die Gate-Elektroden für erste und zweite Transfertransistoren, erste und zweite Treibertransistoren und erste und zweite Lasttransistoren enthält, wobei die Gate-Elektroden des ersten Treibertransistors und des ersten Lasttransistors eine erste gemeinsame Elektrode aufweisen und wobei die Gate-Elektroden des zweiten Treibertransistors und des zweiten Lasttransistors eine zweite gemeinsame Elektrode aufweisen.

93. SRAM-Zelle nach Anspruch 92, die ferner aufweist:
eine zweite Metallisierungsschicht, die erste und zweite Knotenleitungszwischenverbindungen und eine Wortleitung enthält, wobei die erste Knotenleitungszwischenverbindung so konfiguriert ist, daß der erste Transfertransistor, der erste Lasttransistor und der erste Treibertransistor elektrisch verbunden sind, und wobei die zweite Knotenleitungszwischenverbindung so konfiguriert ist, daß der zweite Transfertransistor, der zweite Lasttransistor und der zweite Treibertransistor elektrisch verbunden sind.

94. SRAM-Zelle nach Anspruch 93, die ferner aufweist:
eine dritte Metallisierungsschicht, die erste und zweite lokale Zwischenverbindungen, Versorgungsleitungs- und Masseleitungsverbindungen enthält, wobei die erste lokale Zwischenverbindung so konfiguriert ist, daß sie die erste Knotenleitung mit den Gate-Elektroden des zweiten Treibertransistors und des zweiten Lasttransistors elektrisch verbindet, und wobei die zweite lokale Zwischenverbindung so konfiguriert ist, daß sie die zweite Knotenleitung mit den Gate-Elektroden des ersten Treibertransistors und des ersten Lasttransistors elektrisch verbindet.

95. SRAM-Zelle nach Anspruch 94, die ferner aufweist:
eine vierte Metallisierungsschicht, die erste und zweite Bitleitungen enthält, die die ersten bzw. zweiten gemeinsamen Gate-Elektroden kontaktieren.

96. SRAM-Zelle nach Anspruch 93, wobei die Versorgungsleitung und die Masseleitung durch benachbarte SRAM-Zellen gemeinsam genutzt werden.

97. SRAM-Zelle nach Anspruch 93, wobei die Wortleitung direkt auf den Gate- Elektroden der ersten und zweiten Transfertransistoren ist.

98. SRAM-Zelle nach Anspruch 95, wobei die Verbindungen der ersten und zweiten Bit-Leitungen durch eine benachbarte SRAM-Zelle gemeinsam benutzt werden.