Nothing Special   »   [go: up one dir, main page]

DE19743767B4 - Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip - Google Patents

Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip Download PDF

Info

Publication number
DE19743767B4
DE19743767B4 DE19743767A DE19743767A DE19743767B4 DE 19743767 B4 DE19743767 B4 DE 19743767B4 DE 19743767 A DE19743767 A DE 19743767A DE 19743767 A DE19743767 A DE 19743767A DE 19743767 B4 DE19743767 B4 DE 19743767B4
Authority
DE
Germany
Prior art keywords
layer
solder
metal plating
semiconductor chip
carrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19743767A
Other languages
English (en)
Other versions
DE19743767A1 (de
Inventor
Jin-Sung Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Conversant IP NB 868 Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19743767A1 publication Critical patent/DE19743767A1/de
Application granted granted Critical
Publication of DE19743767B4 publication Critical patent/DE19743767B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/035—Paste overlayer, i.e. conductive paste or solder paste over conductive layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/043—Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3485—Applying solder paste, slurry or powder
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage, mit folgenden Schritten:
– Herstellen eines Verbindungssubstrats mit einem Gehäusekörper (2), in dem zumindest eine Verbindungsleitung (11) ausgebildet ist,
– Herstellen einer Trägerschicht (4) mit einer Vertiefung (7a) oder einem Vorsprung (7b) und anschließend einer Metallplattierung (6) für stärkere Grenzflächen-Haftkraft darauf, wobei die Trägerschicht (4) elektrisch mit der Verbindungsleitung (11) im Gehäusekörper (2) an dessen Unterseite verbunden ist,
– Mechanisches und elektrisches Verbinden eines Halbleiterchips (1) mit dem Verbindungssubstrat und nachfolgendes Vergießen des Halbleiterchips (1), und anschließend
– Herstellen einer Lötmittelschicht (5) auf der mit einer Vertiefung (7a) oder einem Vorsprung (7b) zur Vergrößerung einer Kontaktfläche vorgesehenen Trägerschicht (4) nach Abschluß des Gießprozesses, und Bilden des doppelschichtigen Löthöcker (3).

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage, sowie ein mit einem derartigen Verfahren hergestelltes Halbleiterchip-Gehäuse mit einem Halbleiterchip, das im folgenden auch einfach als Gehäuse bezeichnet wird.
  • 1 zeigt ein herkömmliches BGA(Ball Grid Array = Kugelrasterfeld mit halbkugeligen Kontaktflecken)-Gehäuse mit einem Feld von Lötkugeln 8, die anstelle von Zuleitungen auf der Rückseite eines Gehäusekörpers 2 eines Verbindungssubstrats vorhanden sind, wobei dieses Gehäuse eine kleinere Gehäuseflä che als ein QFP(Quad Flat Package = Quadrat-Flachbaustein)-Gehäuse aufweist, und es ist dahingehend gegenüber einem QFP-Gehäuse von Vorteil, dass es keine Verformung von Zuleitungen zeigt.
  • Nachfolgend werden Schritte zum Herstellen eines BGA-Gehäuses veranschaulicht.
  • Nach dem Herstellen einer integrierten Schaltung auf einem Wafer werden Halbleiterchips 1 auf dem Wafer durch Zersägen desselben abgetrennt. Auf ein Verbindungssubstrat, auf dem Verbindungsleitungen ausgebildet sind, wird ein Überzug aus einem Kleber 9 aufgetragen, auf den ein abgetrennter Halbleiterchip 1 aufgeklebt wird. Nach Fertigstellung des Aufklebens des Chips erfolgt ein Drahtbonden, bei dem auf dem Halbleiterchip 1 ausgebildete Bondflecke 10 und jeweilige Verbindungsleitungen 11 auf dem Verbindungssubstrat durch feine Metallleitungen 12 miteinander verbunden werden. Nach dem Drahtbonden wird der Halbleiterchip 1 durch eine EMC (Epoxy Molding Compound = Epoxid-Gießverbindung) 13 vergossen. Nach Abschluss des Vergießvorgangs wird ein Flussmittel-Beschichtungsschritt ausgeführt, bei dem eine Lötpaste mit vorbestimmtem Muster übertragen wird, um ein Flussmittel auf die Unterseite des Gehäusekörpers 2, der als Verbindungssubstrat ausgebildet ist, durch Siebdruck aufzutragen. Nach der Flussmittelbeschichtung werden Lötmittelkugeln 8 auf dem beschichteten Flussmittel 14 mit vorbestimmtem Muster auf der Unterseite des Gehäusekörpers 2 angebracht, die rückgeschmolzen werden, um sie fest mit dem Gehäusekörper 2 zu verbinden. Danach wird durch Reinigen und Markieren ein fertiggestelltes BGA-Gehäuse hergestellt. Wenn die Wärmeexpansionskoeffizienten des Gehäusekörpers 2 des Verbindungssubstrats sowie einer Montageplatine (nicht dargestellt) nicht identisch sind, kann dieses BGA-Gehäuse schlechte Auswirkungen auf den Gehäusekörper 2 haben.
  • Die 2 und 3 veranschaulichen ein BGA-Gehäuse, wie es im Wesentlichen in der JP 08046084A offenbart ist, um schlechte Auswirkungen, wie sie von nicht übereinstimmenden Wärmeausdehnungskoeffizienten des Gehäusekörpers 2 und der Montageplatine herrühren, zu verhindern, was nachfolgend beschrieben wird.
  • Gemäß den 2 und 3 umfasst das BGA-Gehäuse einen großen Gehäusekörper 2, in dem unter gegenseitiger Verbindung Verbindungsmusterfilme 16, die auf die Unterseite des Gehäusekörpers 2 aufgebracht sind, wobei jeweils eine elastische Schicht 15 eingefügt ist und Lötmittelkugeln 8 ausgebildet sind, die als externe Verbindungsanschlüsse dienen. Der Verbindungsmusterfilm 16 enthält seinerseits einen elektrisch isolierenden Trägerfilm 17 und ein darauf ausgebildetes Verbindungsmuster 18. Ein Ende des auf dem Trägerfilm 17 ausgebildeten Verbindungsmusters 18 ist mit einer Lötmittelkugel 8 verbunden, die den externen Verbindungsanschluss bildet, während das andere Ende elektrisch mit einer internen Verbindung 11 verbunden ist, die im Gehäusekörper 2 ausgebildet ist. Im Betrieb absorbiert die elastische Schicht 15 des BGA-Gehäuses gemäß dem obigen System die Differenz der Wärmeausdehnungen zwischen dem Gehäusekörper 2 und der Montageplatine, um die Lötverbindung zu schützen. Der Herstellprozess für das BGA-Gehäuse, wie im Dokument JP 08046084A offenbart, ist identisch mit dem zuvor erläuterten Herstellprozess für ein herkömmliches Gehäuse, mit Ausnahme des Schritts des Anbringens des Verbindungsmusterfilms und der elastischen Schicht 15.
  • Jedoch führt der wesentliche Befestigungsprozess für die Lötmittelkugel 8 beim obengenannten herkömmlichen BGA-Gehäuseherstellprozess zu verschiedenen Problemen, die eine Produktivitätsverringerung verursachen. Es bestehen nämlich Probleme nicht nur dahingehend, dass der Lötmittelkugel-Be festigungsprozess auszuführen ist, der hohe Ausrüstungskosten bei niedrigem Investitionsrückfluss erfordert, sondern dass auch dann, wenn eine der auf den Gehäusekörper 2 aufgelöteten Lötmittelkugeln von der Befestigungsfläche abfallen sollte, ein erneutes Anbringen einer Lötmittelkugel schwierig ist, was Gehäusedefekte verursacht.
  • Außerdem besteht beim herkömmlichen BGA-Gehäuseherstellprozess das Problem, dass die Zuverlässigkeit der Lötmittelverbindung und die Zuverlässigkeit bei der anschließenden Gehäusemontage nicht mehr verbessert werden können, da eine Beschränkung hinsichtlich des Hochstehens (Höhe "h" in 2) der Lötmittelkugel 8 beim herkömmlichen Befestigungsverfahren besteht, bei dem vorbereitete Lötmittelkugeln am Verbindungssubstrat befestigt werden. D. h., dass dann, wenn die Wärmeexpansionskoeffizienten des Gehäusekörpers 2 und des Montagesubstrats nicht übereinstimmen, die Tendenz besteht, dass die auf den Verbindungsteil zwischen der Lötmittelkugel 8 und dem Montagesubstrat ausgeübte Scherkraft, wie sie von dieser Differenz herrührt, die Lötmittelverbindung während des Betriebs des auf eine Montageplatine montierten BGA-Gehäuses zerstört wird, da die Lötmittelkugel 8 nur wenig hochsteht, so dass bei diesem Verfahren zum Befestigen von Lötmittelkugeln das Problem besteht, dass die Lebensdauer von Gehäusen verringert ist.
  • Die DE 195 24 739 A1 betrifft einen Kernmetall-Löthöcker für die Flip-Chip-Technik und beschreibt die Herstellung und die Zusammensetzung von Löthöckern sowie das Verlöten der an einem Chipsubstrat angebrachten Löthöcker mit z. B. einer Leiterbahn auf einem weiteren Substrat, z. B. einer Leiterplatte.
  • Die Ausbildung der einzelnen Elemente der Löthöcker bei der Herstellung eines Bauteils sind der DE 195 24 739 A1 nicht zu entnehmen.
  • Aus der EP 0 656 648 A1 ist ein Verfahren zur Herstellung eines Halbleiterchip-Gehäuses für Oberflächenmontage bekannt, bei dem ein Verbindungssubstrat mit einem Gehäusekörper hergestellt wird, indem zumindest eine Verbindungsleitung ausgebildet ist. Zur Herstellung einer Lötstruktur werden Lötkontaktflecken aus Kupfer aufgebracht, die elektrisch mit der Verbindungsleitung im Gehäusekörper an dessen Unterseite verbunden sind. Auf der Oberseite wird ein Halbleiterchip mechanisch und elektrisch mit dem Verbindungssubstrat verbunden und vergossen.
  • Auf den Lötkontaktflecken ist eine Lötmittelschicht aufgebracht, sodass doppelschichtige Löthöcker vorliegen.
  • Die Lötkontaktflecken aus Kupfer können mit Gold plattiert sein.
  • Aus der JP 06151437A ist eine Elektrodenstruktur einer Halbleitervorrichtung bekannt, bei der eine Löthöckerelektrode die auf einer Trägerschicht angeordnet ist, eine raue, unebene oder zerklüftete Stirnfläche aufweist. Auf der rauen Oberfläche der Lötelektrode ist eine Verbindungsfläche ausgebildet, die wiederum mit einer Anschlusselektrode auf einer Leiterplatte verbunden ist.
  • Aus der JP 03187228A sind Löthöcker bekannt, bei denen auf eine Trägerschicht oder ein Pad zunächst eine untere Löthöckerschicht aufgebracht wird, die einen Vorsprung aufweist. Auf diese untere Löthöckerschicht wird dann eine weitere Lötmittelschicht aufgebracht, die durch Aufschmelzen und Erstarren kugelförmig ausgebildet wird, um einen entsprechenden mehrschichtigen Löthöcker zu erhalten.
  • Aus der JP 02276249A sind Löthöcker bekannt, bei denen auf einer vorspringenden Trägerschicht zunächst eine Edelmetallplattierung aufgebracht wird und anschließend Lötmittelkugel aufgebracht wird.
  • Der Erfindung liegt die Aufgabe zugrunde, ein vereinfachtes Verfahren zum Herstellen eines Halbleiterchip-Gehäuses für Oberflächenmontage bereitzustellen, durch das die Zuverlässigkeit der Lötmittelverbindung und die Zuverlässigkeit der Gehäusemontage verbessert wird. Eine weitere Aufgabe der Erfindung ist es, ein zuverlässiges durch dieses Verfahren hergestelltes Halbleiterchip-Gehäuse bereitzustellen.
  • Diese Aufgabe wird durch das Verfahren nach Anspruch 1 und das Halbleiterchip-Gehäuse nach Anspruch 9 gelöst.
  • Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den jeweiligen Unteransprüchen beschrieben.
  • Zusätzliche Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung dargelegt.
  • Die beschriebenen Ausführungsbeispiele und Figuren erläutern die Erfindung.
  • 1 ist ein Längsschnitt, der ein Beispiel eines herkömmlichen BGA-Gehäuses für Halbleiterchips zeigt;
  • 2 ist ein Längsschnitt, der ein anderes Beispiel eines herkömmlichen BGA-Gehäuses für Halbleiterchips zeigt;
  • 3 ist eine vergrößerte Ansicht des Teils "A" in 2;
  • 4 ist ein Längsschnitt, der ein Hohlraumgehäuse gemäß einem ersten und zweiten Ausführungsbeispiel der Erfindung zeigt, wobei
  • 5 und 6 vergrößerte Ansichten des Teils "B" in 4 zeigen;
  • 7 ist ein Längsschnitt, der ein anderes in der Erfindung verwendetes, nämlich ein vollvergossenes Gehäuse darstellt, wobei die 5 und 6 Vergrößerungen der doppelschichtigen Löthöcker gemäß 7 darstellen.
  • Nun wird im einzelnen auf die bevorzugten Ausführungsbeispiele der Erfindung Bezug genommen, die teilweise in der beigefügten Zeichnung veranschaulicht sind.
  • Es wird ein Ausführungsbeispiel für das erfindungsgemäße Verfahren zum Herstellen des doppelschichtigen Löthöckers 3 beschrieben. Dieser wird mittels zweier Schritte an der Unterseite des Gehäusekörpers 2 hergestellt, nämlich durch Herstellen der Trägerschicht 4 beim Herstellen des Verbindungssubstrats im Gehäusekörper 2, gesondert vom Herstellschritt für das Gehäuse, und durch Herstellen der Lötmittelschicht 5, der nach dem Vergießen des Halbleiterchips erfolgt, und ein Schritt zum Herstellen des Gehäuses ist. D. h., dass im ersten Schritt die Trägerschicht 4 und die Metallplatierung 6 mit einer Gesamtdicke von 50–150 μm beim Schritt des Herstellens des Verbindungssubstrats, gesondert vom Schritt des Herstellens des Gehäuses, ausgebildet werden; dabei wird zunächst die Trägerschicht 4 aus einem Kupfer-Dünnfilm, der ein Trägerfilm ist, mit einer Dicke von etwa 45 μm durch Photoätzen oder durch elektrolytische oder nicht-elektrolytische Kupferplatierung nach einem Primär-Photoätzvorgang hergestellt. Die Trägerschicht 4 weist eine Vertiefung 7a, vgl. 5, oder einen Vorsprung 7b, vgl. 6, auf, damit die Kontaktfläche zwischen der Trägerschicht 4 und der später hergestellten Lötmittelschicht 5 durch eine größere Zwischenflächen-Haftkraft erhöht wird.
  • Unter diesen Bedingungen wird eine Metallplatierung 6 aus einer Ni-Au- oder einer Sn-Pb-Legierung auf der Trägerschicht 4 ausgebildet, um für größere Haftfestigkeit zwischen der Trägerschicht 4 und der Lötmittelschicht 5 zu sorgen, die im folgenden Gehäuseherstellungsprozess durch Siebdruck hergestellt wird. Wenn die Gesamtdicke des doppelschichtigen Löthöckers 3 betrachtet wird, erfolgt die Platierung vorzugsweise mit einer Dicke von 5–40 μm im Fall einer Ni-AU-Legierung und mit einer Dicke von 10–100 μm im Fall einer Sn·Pb-Legierung. Nach dem Herstellen der Trägerschicht 4 auf dem Verbindungssubstrat im Gehäusekörper 2 werden Chipbond-, Drahtbond- und Gießprozesse aufeinanderfolgend ausgeführt.
  • Nach Abschluss des Gießprozesses wird ein Schritt zum Herstellen der Lötmittelschicht 5 ausgeführt, der der zweite Schritt zum Herstellen des doppelschichtigen Löthöckers 3 ist. D. h., dass Diebonden, durch das der Halbleiterchip 1 mit dem Verbindungssubstrat verbunden wird, Drahtbonden, bei dem feine Metallleitungen 12 beim elektrischen Verbinden der Bondkissen 10 auf dem Halbleiterchip 1 mit den Verbindungsleitungen im Verbindungssubstrat im Gehäusekörper verwendet werden, und ein Gießprozess, bei dem der Halbleiterchip 1 mit EMC vergossen wird, aufeinanderfolgend ausgeführt werden.
  • Nach Abschluss des Vergießvorgangs wird der Gehäusekörper 2 mit der Oberseite nach unten gedreht, um auf den Boden desselben eine Metallmaske aufzusetzen, die eine Beschichtung einer Lötmittelpaste mit vorbestimmtem Muster aufweist, um einen Siebdruckvorgang zum Übertragen der Lötmittelpaste von der Metallmaske auf die Metallplatierung 6 auf der auf dem Verbindungssubstrat ausgebildeten Trägerschicht 4 auszuführen, um dadurch die Lötmittelschicht 5 in Form einer Platte herzustellen. Unter Berücksichtigung der Gesamtdicke des doppelschichtigen Löthöckers 3 wird die Lötmittelschicht 5 durch den Siebdruckvorgang auf der Metallplatierung 6, die auf die Trägerschicht aufgetragen ist, mit einer Dicke von 100–500 μm ausgebildet. Das Grundzusammensetzungsverhältnis von Sn und Pb beim Herstellen der Platierung 6 aus einer Sn·Pb-Legierung und der Lötmittelschicht 5 beträgt 9:10, wobei Ag zugesetzt werden kann, um die Oberflächenhärte der Platierung 6 und der Lötmittelschicht 5 zu erhöhen.
  • Nach dem Siebdruckvorgang wird die Lötmittelschicht 5 einer Wärmebehandlung zum Aufschmelzen unterzogen, damit sie sich an ihrem Ende durch Oberflächenspannung abrundet, um die Herstellung des doppelschichtigen Löthöckers 3 abzuschließen.
  • D. h., dass das erfindungsgemäße Verfahren zum Herstellen eines Gehäuses folgende Schritte umfasst: Herstellen einer Trägerschicht 4 mit einer Vertiefung 7a oder einem Vorsprung 7b auf der Unterseite des Verbindungssubstrats beim Herstellen desselben in einem Gehäusekörper 2 für elektrisches Anschließen an eine externe Verbindungselektrode im Verbindungssubstrat und darauffolgendes Verbinden einer Metallplattierung 6 mit der Trägerschicht 4. Anschließend Vergießen des gebondeten Halbleiterchips 1 und danach Herstellen einer Lötmittelschicht 5, um dadurch einen doppelschichtigen Löthöcker 3 auszubilden, wodurch die Produktivität beim Gehäuseherstellungsprozess und die Zuverlässigkeit der Verbindung zwischen dem doppelschichtigen Löthöcker 3 und einer Montageplatine, wenn das Gehäuse auf einer solchen montiert wird, verbessert sind.
  • Gemäß der 4 mit 5 und 6 umfasst das Gehäuse gemäß einem ersten Ausführungsbeispiel hergestellt mit dem erfindungsgemäßen Verfahren einen Gehäusekörper 2 mit einem darin aufgenommenen Halbleiter 1 sowie doppelschichtige Löthöcker 3, die externe Verbindungsanschlüsse darstellen, die mit der Unterseite des Gehäusekörpers 2 verbunden sind. Wie es in 5 und 6 dargestellt ist, verfügt jeder der doppelschichtigen Löthöcker 3 über eine Doppelschicht aus einer ebenen Trägerschicht 4 und einer mit dieser verbundenen Lötmittelschicht 5. Die Trägerschicht 4 auf dem Gehäusekörper 2 besteht aus Metall mit einer Dicke von etwa 45 μm und wird durch Photoätzen hergestellt, oder sie wird durch primäres Photoätzen und elektrolytische oder nicht-elektrolytische Kupferplatierung mit einer Dicke von etwa 45 μm hergestellt, damit der doppelschichtige Löthöcker 3 höher absteht.
  • Die Trägerschicht 4 weist eine Vertiefung 7a, vgl. 5, oder einen Vorsprung 7b, vgl. 6, auf, damit die Kontaktfläche zwischen der Trägerschicht 4 und der später hergestellten Lötmittelschicht 5 durch eine größere Zwischenflächen-Haftkraft erhöht wird. Außerdem ist an der Oberfläche der Trägerschicht 4 aus einem Cu-Dünnfilm eine Metallplatierung 6 aus einer Ni·Au- oder einer Sn·Pb-Legierung ausgebildet, um für größere Haftfestigkeit der daran anzubringenden Lötmittelschicht 5 zu sorgen. Die Höhe der Metallplatierung 6 auf der Trägerschicht 4 entspricht einer Dicke von 5–40 μm im Fall einer Platierung mit einer Ni·Au-Legierung, und einer Dicke von 10–100 μm im Fall einer Platierung aus einer Sn·Pb-Legierung. Dann wird durch Siebdruck eine Lötmittelpaste mit einem vorbestimmten Muster, wie auf eine Metallmaske aufgetragen, auf die Trägerschicht 4 übertragen, um die Lötmittelschicht 5 mit 100–500 μm auszubilden. Demgemäß hat der doppelschichtige Löthöcker 3 aus der Trägerschicht 4 und der Lötmittelschicht 5 eine Minimalhöhe von 150 μm. Das Grundzusammensetzungsverhältnis von Sn und Pb beim Herstellen der Platierung 6 aus der Sn·Pb-Legierung und der Lötmittelschicht 5 beträgt 90:10, und es kann Ag hinzugesetzt sein, um die Oberflächenhärte der Platierung 6 und der Lötmittelschicht 5 zu erhöhen.
  • 7 ist ein Längsschnitt der ein Gehäuse gemäß einem weiteren Ausführungsbeispiel hergestellt mit dem erfindungsgemäßen Verfahren zeigt, wobei es sich um eine Anwendung auf ein LGA(Land Grid Array = Flächenrasterfeld mit flächenförmigen Kontaktflecken)-Gehäuse handelt wobei folgende Schritte ausgeführt werden: ein Drahtbondschritt zur Verwendung feiner Metallleitungen 12 beim elektrischen Verbinden der Bondkissen 10 mit den Verbindungsleitungen 11 im Verbindungssubstrat, wenn der Halbleiterchip 1 auf dem Gehäusekörper 2 auf dem Verbindungssubstrat montiert wird, und eine Gieß schritt zum dichten Einschließen des Halbleiterchips 1 auf der Oberseite des Gehäusekörpers 2 durch EMC 13.
  • So verbessert der zur Erfindung gehörende doppelschichtige Löthöcker 3, der leicht bei beliebigen Gitterraster-Gehäusen, wie LGA- und BGA-Gehäusen, anwendbar ist, die Anbringungszuverlässigkeit einer Lötmittelverbindung am Gehäuse und verlängert die Montagelebensdauer des Gehäuses.
  • Durch Ersetzen des komplizierten Schritts beim herkömmlichen Gehäuseherstellungsprozess zum Anbringen der Lötmittelkugel 8 durch einen einfachen Schritt kann die Erfindung die Produktivität des Gehäuseherstellungsprozesses verbessern. D. h., da ein Verbindungssubstrat in den Gehäuseherstellungsprozess unter der Bedingung eingeführt wird, dass beim Schritt der Herstellung des Verbindungssubstrats zuerst eine Trägerschicht 4 und eine Plattierung 6 eines doppelschichtigen Löthöckers hergestellt wird, dann der Vergießschritt erfolgt und schließlich, ein Siebdruck- und Aufschmelzvorgang zum Herstellen einer Lötmittelschicht 5 erfolgt.
  • Während der herkömmliche Gehäuseherstellungsprozess teure Ausrüstung zum Anbringen von Lötmittelkugeln 8 am Verbindungssubstrat erfordert, benötigt das erfindungsgemäße Verfahren zum Herstellen eines Gehäuses nur eine preiswerte Siebdruckausrüstung, wodurch die Erfindung Kostenersparnisse erleichtert und den Investitionskosten-Rückfluss verbessert.
  • Da beim nach dem erfindungsgemäßen Verfahren hergestellten Gehäuse der doppelschichtige Löthöcker 3 doppelt so hoch wie beim herkömmlichen Gehäuse mit Lötmittelkugel 8 hochsteht, und die Trägerschicht 4 eine Vertiefung 7a oder einen Vorsprung 7b aufweist, kann die Erfindung die Zuverlässigkeit der Lötmittelverbindung mehr als dreimal (auf Grundlage einer Versuchsreihe) erhöhen.
  • Außerdem spart das durch das erfindungsgemäße Verfahren hergestellte Gehäuse Kosten bei der Herstellung des Verbindungssubstrats, und die Produktivität wird bei der Herstellung desselben sogar im Vergleich mit dem Fall des herkömmlichen LGA-Gehäuses verbessert, bei dem als erhabene Bereiche ausgebildete Anschlüsse als externe Verbindungsanschlüsse verwendet werden, und es zeigt bei Montage auf einer Montageplatine eine verbesserte Lebensdauer.

Claims (19)

  1. Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage, mit folgenden Schritten: – Herstellen eines Verbindungssubstrats mit einem Gehäusekörper (2), in dem zumindest eine Verbindungsleitung (11) ausgebildet ist, – Herstellen einer Trägerschicht (4) mit einer Vertiefung (7a) oder einem Vorsprung (7b) und anschließend einer Metallplattierung (6) für stärkere Grenzflächen-Haftkraft darauf, wobei die Trägerschicht (4) elektrisch mit der Verbindungsleitung (11) im Gehäusekörper (2) an dessen Unterseite verbunden ist, – Mechanisches und elektrisches Verbinden eines Halbleiterchips (1) mit dem Verbindungssubstrat und nachfolgendes Vergießen des Halbleiterchips (1), und anschließend – Herstellen einer Lötmittelschicht (5) auf der mit einer Vertiefung (7a) oder einem Vorsprung (7b) zur Vergrößerung einer Kontaktfläche vorgesehenen Trägerschicht (4) nach Abschluß des Gießprozesses, und Bilden des doppelschichtigen Löthöcker (3).
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Metallplatierung aus einer Ni·Au- oder Sn·Pb-Legierung hergestellt wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Trägerschicht aus einem Metall durch Photoätzen hergestellt wird.
  4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass die Metallplattierung (6) durch elektrolytisches oder nicht-elektrolytisches Kupferplatieren nach einem ersten Photoätzvorgang hergestellt wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Lötmittelschicht (5) durch einen Siebdruckvorgang hergestellt wird, bei dem eine Lötmittelpaste auf einer Metallmaske auf die mit der Metallplattierung (6) versehene Trägerschicht (4) übertragen wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Lötmittelschicht (5) durch eine Wärmebehandlung wiederaufgeschmolzen wird, um ein rundes Ende derselben auszubilden.
  7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Dicke der stapelförmigen durch Siebdruck mit der Trägerschicht (4) verbundenen Lötmittelschicht (5) 100–500 μm beträgt.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der aus der Trägerschicht (4), der Metallplattierung (6) und der Lötmittelschicht (5) bestehende doppelschichtige Löthöcker (3) eine Minimalhöhe von 150 μm aufweist.
  9. Halbleiterchip-Gehäuse mit einem Halbleiterchip für Oberflächenmontage, hergestellt nach einem Verfahren gemäß Anspruch 1, mit – einem Verbindungssubstrat mit einem Gehäusekörper (2), in dem zumindest eine Verbindungsleitung ausgebildet ist, – einem Halbleiterchip (1), der mechanisch und elektrisch mit dem Verbindungssubstrat verbunden und vergossen ist, und – zumindest einem doppelschichtigen Löthöcker (3), der eine elektrisch mit der Verbindungsleitung (11) im Gehäusekörper (2) an dessen Unterseite verbundene Trägerschicht (4) und darauf eine Metallplattierung (6) für stärkere Grenzflächen-Haftkraft sowie eine Lötmittelschicht (5) aufweist, die auf der mit einer Vertiefung (7a) oder einem Vorsprung (7b) zur Vergrößerung einer Kontaktfläche versehenen Trägerschicht (4) hergestellt ist.
  10. Gehäuse nach Anspruch 9, dadurch gekennzeichnet, dass die Trägerschicht (4) aus einem Kupfer-Dünnfilm besteht.
  11. Gehäuse nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Trägerschicht (4) mit einer Dicke von etwa 45 μm auf dem Gehäusekörper (2) ausgebildet ist.
  12. Gehäuse nach Anspruch 9, 10 oder 11, dadurch gekennzeichnet, dass die Metallplatierung (6) aus einer Ni·Au-Legierung besteht.
  13. Gehäuse nach Anspruch 9, 10 oder 11, dadurch gekennzeichnet, dass die Metallplatierung (6) aus einer Sn·Pb-Legierung besteht.
  14. Gehäuse nach Anspruch 12, dadurch gekennzeichnet, dass die Metallplatierung (6) eine Dicke von 5–40 μm aufweist.
  15. Gehäuse nach Anspruch 13, dadurch gekennzeichnet, dass die Metallplatierung (6) eine Dicke von 10–100 μm aufweist.
  16. Gehäuse nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Lötmittelschicht (5) aus einer Sn·Pb-Legierung besteht.
  17. Gehäuse nach Anspruch 16, dadurch gekennzeichnet, dass das Grundzusammensetzungsverhältnis von Sn und Pb in der Lötmittelschicht (5) 90:10 beträgt.
  18. Gehäuse nach Anspruch 13 oder 15, dadurch gekennzeichnet, dass die Sn·Pb-Legierung der Metallplatierung (6) ein Grundzusammensetzungsverhältnis von Sn und Pb von 90:10 aufweist.
  19. Gehäuse nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass der aus einer Sn·Pb-Legierung bestehenden Metallplatierung (6) und der Lötmittelschicht (5) Ag zugesetzt sind, um für grössere Oberflächenhärte der Sn·Pb-Legierung zu sorgen.
DE19743767A 1996-12-27 1997-10-02 Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip Expired - Lifetime DE19743767B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960073492A KR100239406B1 (ko) 1996-12-27 1996-12-27 표면 실장형 반도체 패키지 및 그 제조 방법
KR73492/1996 1996-12-27

Publications (2)

Publication Number Publication Date
DE19743767A1 DE19743767A1 (de) 1998-07-02
DE19743767B4 true DE19743767B4 (de) 2009-06-18

Family

ID=19491360

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19743767A Expired - Lifetime DE19743767B4 (de) 1996-12-27 1997-10-02 Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip

Country Status (4)

Country Link
US (1) US6162664A (de)
JP (1) JP2986095B2 (de)
KR (1) KR100239406B1 (de)
DE (1) DE19743767B4 (de)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003500858A (ja) * 1999-05-20 2003-01-07 シーメンス アクチエンゲゼルシヤフト 配線部とのはんだ接続のために金属化された少なくとも２つのポリマーバンプを有する基板
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
JP3403677B2 (ja) * 1999-09-06 2003-05-06 マイクロ・テック株式会社 半田ボール形成方法
US6564449B1 (en) * 2000-11-07 2003-05-20 Advanced Semiconductor Engineering, Inc. Method of making wire connection in semiconductor device
CN2457740Y (zh) * 2001-01-09 2001-10-31 台湾沛晶股份有限公司 集成电路晶片的构装
JP4094957B2 (ja) 2001-02-02 2008-06-04 株式会社ルネサステクノロジ メモリカード
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
US20070045840A1 (en) * 2005-09-01 2007-03-01 Delphi Technologies, Inc. Method of solder bumping a circuit component and circuit component formed thereby
KR101194842B1 (ko) 2007-09-06 2012-10-25 삼성전자주식회사 반도체 패키지가 삽입된 인쇄회로기판
US8378372B2 (en) * 2008-03-25 2013-02-19 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and horizontal signal routing
US8067784B2 (en) * 2008-03-25 2011-11-29 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and substrate
US20110278638A1 (en) 2008-03-25 2011-11-17 Lin Charles W C Semiconductor chip assembly with post/dielectric/post heat spreader
US8329510B2 (en) * 2008-03-25 2012-12-11 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with a post/base heat spreader with an ESD protection layer
US20100072511A1 (en) * 2008-03-25 2010-03-25 Lin Charles W C Semiconductor chip assembly with copper/aluminum post/base heat spreader
US8148747B2 (en) * 2008-03-25 2012-04-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base/cap heat spreader
US8531024B2 (en) * 2008-03-25 2013-09-10 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and multilevel conductive trace
US8232576B1 (en) 2008-03-25 2012-07-31 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and ceramic block in post
US8354688B2 (en) 2008-03-25 2013-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base/ledge heat spreader, dual adhesives and cavity in bump
US8129742B2 (en) * 2008-03-25 2012-03-06 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and plated through-hole
US8207553B2 (en) * 2008-03-25 2012-06-26 Bridge Semiconductor Corporation Semiconductor chip assembly with base heat spreader and cavity in base
US8310043B2 (en) * 2008-03-25 2012-11-13 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader with ESD protection layer
US20100052005A1 (en) * 2008-03-25 2010-03-04 Lin Charles W C Semiconductor chip assembly with post/base heat spreader and conductive trace
US8525214B2 (en) * 2008-03-25 2013-09-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader with thermal via
US20110163348A1 (en) * 2008-03-25 2011-07-07 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and inverted cavity in bump
US20110156090A1 (en) * 2008-03-25 2011-06-30 Lin Charles W C Semiconductor chip assembly with post/base/post heat spreader and asymmetric posts
US8288792B2 (en) * 2008-03-25 2012-10-16 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base/post heat spreader
US20100181594A1 (en) * 2008-03-25 2010-07-22 Lin Charles W C Semiconductor chip assembly with post/base heat spreader and cavity over post
US8203167B2 (en) * 2008-03-25 2012-06-19 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and adhesive between base and terminal
US8415703B2 (en) * 2008-03-25 2013-04-09 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base/flange heat spreader and cavity in flange
US20090284932A1 (en) * 2008-03-25 2009-11-19 Bridge Semiconductor Corporation Thermally Enhanced Package with Embedded Metal Slug and Patterned Circuitry
US8324723B2 (en) 2008-03-25 2012-12-04 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and dual-angle cavity in bump
US8269336B2 (en) * 2008-03-25 2012-09-18 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and signal post
US8193556B2 (en) * 2008-03-25 2012-06-05 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and cavity in post
US8314438B2 (en) * 2008-03-25 2012-11-20 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and cavity in bump
US8212279B2 (en) * 2008-03-25 2012-07-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader, signal post and cavity
US8324653B1 (en) 2009-08-06 2012-12-04 Bridge Semiconductor Corporation Semiconductor chip assembly with ceramic/metal substrate
CN102884459A (zh) * 2010-02-12 2013-01-16 艾洁莱特公司 用于同轴式光纤装置的具有带引脚的馈通线的气密性封装及其制造方法
JP2012049421A (ja) * 2010-08-30 2012-03-08 Keihin Corp 電子部品の実装構造
RU2636034C1 (ru) * 2016-05-25 2017-11-20 Акционерное общество "Научно-производственное предприятие "Пульсар" Способ пайки кристаллов дискретных полупроводниковых приборов к корпусу

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185036A (ja) * 1989-01-12 1990-07-19 Matsushita Electric Ind Co Ltd 電気的接続接点
JPH02273929A (ja) * 1989-04-14 1990-11-08 Fujitsu Ltd 半導体装置の製造方法
JPH02276249A (ja) * 1989-04-18 1990-11-13 Seiko Epson Corp 半導体回路バンプの製造方法
JPH0350736A (ja) * 1989-07-18 1991-03-05 Nec Corp 半導体チップのバンプ製造方法
JPH03187228A (ja) * 1989-12-18 1991-08-15 Casio Comput Co Ltd 半田バンプの形成方法
JPH03222334A (ja) * 1990-01-26 1991-10-01 Shimadzu Corp はんだバンプ構造
JPH04125932A (ja) * 1990-09-18 1992-04-27 Citizen Watch Co Ltd バンプの形成方法
JPH05190552A (ja) * 1992-01-17 1993-07-30 Fujitsu Ltd 半導体装置及びその製造方法
JPH05219303A (ja) * 1992-01-31 1993-08-27 Rohm Co Ltd イメージセンサ
JPH06151437A (ja) * 1992-11-06 1994-05-31 Matsushita Electric Ind Co Ltd 半導体装置の電極構造とその形成方法ならびに実装体
JPH06177136A (ja) * 1992-10-09 1994-06-24 Nippondenso Co Ltd バンプ電極をもつ回路装置
JPH06302604A (ja) * 1993-02-18 1994-10-28 Mitsubishi Electric Corp 樹脂封止型半導体パッケージおよびその製造方法
JPH0778827A (ja) * 1993-06-30 1995-03-20 Fujitsu Ltd 半導体チップ及びその製造方法並びに実装方法
EP0656648A1 (de) * 1993-12-03 1995-06-07 Motorola Inc. Schaltung und Verwendungsverfahren einer Oxydschicht zum Verbinden eines Halbleiterwürfels auf einer Kontaktflache
JPH0846084A (ja) * 1994-08-02 1996-02-16 Shinko Electric Ind Co Ltd 表面実装型半導体パッケージ及びその製造方法並びに半導体装置
JPH0883878A (ja) * 1994-09-09 1996-03-26 Kawasaki Steel Corp 半導体ｉｃチップのパッケージ及びその製造方法並びにリード・フレーム
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6235650A (ja) * 1985-08-09 1987-02-16 Mitsubishi Electric Corp 半導体装置の電極構造
JPH06181193A (ja) * 1992-12-15 1994-06-28 Hitachi Ltd 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置
JPH06349988A (ja) * 1993-06-04 1994-12-22 Hitachi Ltd Ｌｓｉの冷却装置
JPH0714942A (ja) * 1993-06-15 1995-01-17 Shinko Electric Ind Co Ltd 半導体装置
US5442852A (en) * 1993-10-26 1995-08-22 Pacific Microelectronics Corporation Method of fabricating solder ball array
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5714803A (en) * 1995-07-28 1998-02-03 Sgs-Thomson Microelectronics, Inc. Low-profile removable ball-grid-array integrated circuit package
US5736790A (en) * 1995-09-21 1998-04-07 Kabushiki Kaisha Toshiba Semiconductor chip, package and semiconductor device

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185036A (ja) * 1989-01-12 1990-07-19 Matsushita Electric Ind Co Ltd 電気的接続接点
JPH02273929A (ja) * 1989-04-14 1990-11-08 Fujitsu Ltd 半導体装置の製造方法
JPH02276249A (ja) * 1989-04-18 1990-11-13 Seiko Epson Corp 半導体回路バンプの製造方法
JPH0350736A (ja) * 1989-07-18 1991-03-05 Nec Corp 半導体チップのバンプ製造方法
JPH03187228A (ja) * 1989-12-18 1991-08-15 Casio Comput Co Ltd 半田バンプの形成方法
JPH03222334A (ja) * 1990-01-26 1991-10-01 Shimadzu Corp はんだバンプ構造
JPH04125932A (ja) * 1990-09-18 1992-04-27 Citizen Watch Co Ltd バンプの形成方法
JPH05190552A (ja) * 1992-01-17 1993-07-30 Fujitsu Ltd 半導体装置及びその製造方法
JPH05219303A (ja) * 1992-01-31 1993-08-27 Rohm Co Ltd イメージセンサ
JPH06177136A (ja) * 1992-10-09 1994-06-24 Nippondenso Co Ltd バンプ電極をもつ回路装置
JPH06151437A (ja) * 1992-11-06 1994-05-31 Matsushita Electric Ind Co Ltd 半導体装置の電極構造とその形成方法ならびに実装体
JPH06302604A (ja) * 1993-02-18 1994-10-28 Mitsubishi Electric Corp 樹脂封止型半導体パッケージおよびその製造方法
JPH0778827A (ja) * 1993-06-30 1995-03-20 Fujitsu Ltd 半導体チップ及びその製造方法並びに実装方法
EP0656648A1 (de) * 1993-12-03 1995-06-07 Motorola Inc. Schaltung und Verwendungsverfahren einer Oxydschicht zum Verbinden eines Halbleiterwürfels auf einer Kontaktflache
JPH0846084A (ja) * 1994-08-02 1996-02-16 Shinko Electric Ind Co Ltd 表面実装型半導体パッケージ及びその製造方法並びに半導体装置
JPH0883878A (ja) * 1994-09-09 1996-03-26 Kawasaki Steel Corp 半導体ｉｃチップのパッケージ及びその製造方法並びにリード・フレーム
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik

Non-Patent Citations (16)

* Cited by examiner, † Cited by third party
Title
JP 02185036 A (Abstract) *
JP 02273929 A (Abstract) *
JP 02276249 A (Abstract) *
JP 03050736 A (Abstract) *
JP 03187228 A (Abstract) *
JP 03222334 A (Abstract) *
JP 04125932 A (Abstract) *
JP 05129303 A (Abstract) *
JP 05190552 A (Abstract) *
JP 06151437 A (Abstract) *
JP 06177136 A (Abstract) *
JP 06302604 A (Abstract) *
JP 07078827 A (Abstract) *
JP 08046084 A (Abstract) *
JP 08083878 A (Abstract) *
JP 5-190552 A (Abstract) JP 4-125932 A (Abstract) JP 3-222334 A (Abstract) JP 2-185036 A (Abstract) JP 5-129303 A (Abstract) JP 06302604 A (Abstract) JP 07078827 A (Abstract) JP 2-276249 A (Abstract) JP 3-50736 A (Abstract) JP 6-177136 A (Abstract) JP 3-187228 A (Abstract) JP 2-273929 A (Abstract) JP 6-151437 A (Abstract) JP 08083878 A (Abstract) JP 8-46084 A (Abstract)

Also Published As

Publication number Publication date
KR100239406B1 (ko) 2000-01-15
KR19980054344A (ko) 1998-09-25
JPH10200005A (ja) 1998-07-31
DE19743767A1 (de) 1998-07-02
JP2986095B2 (ja) 1999-12-06
US6162664A (en) 2000-12-19

Similar Documents

Publication Publication Date Title
DE19743767B4 (de) Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE69525697T2 (de) Halbleiteranordnung vom Filmträgertyp mit Anschlusshöcher
DE69534543T2 (de) Halbleiteranordnung, Montagesubstrat für die Halbleiteranordnung und Verfahren zum Ersetzen der Halbleiteranordnung
DE69132685T2 (de) Halbleiteranordnung bestehend aus einem TAB-Band und deren Herstellungsverfahren
DE102005028951B4 (de) Anordnung zur elektrischen Verbindung einer Halbleiter-Schaltungsanordnung mit einer äusseren Kontakteinrichtung
DE69621863T2 (de) Halbleiteranordnung in der Grösse eines oder mehrerer Chips
DE69527473T2 (de) Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
DE69527017T2 (de) Verfahren zur Herstellung einer Halbleiterpackung integral mit Halbleiterchip
DE69526895T2 (de) Verfahren zur Herstellung einer halbleitenden Anordnung und einer Halbleiterscheibe
DE69119952T2 (de) Oberflächenmontierbare Halbleitervorrichtung mit selbstbeladenen Lötverbindungen
DE69830883T2 (de) Halbleiterbauelement und mit diesem Bauelement bestückte Leiterplatte
DE19709295B4 (de) Halbleiterbaugruppe
EP0965103B1 (de) Chipkartenmodul und diesen umfassende chipkarte
DE10045043B4 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE10101948B4 (de) Verfahren zum Anordnen eines Halbleiterchips auf einem Substrat und auf einem Substrat montierbarer Halbleiterbaustein
DE69414753T2 (de) Montagevorrichtung und Verfahren zum Verbinden von miniaturisierten elektronischen Bauteilen mittels Höckerverbindungen
DE69910955T2 (de) Metallfolie mit Hockerkontakten, Schaltungssubstrat mit der Metallfolie, und Halbleitervorrichtung mit dem Schaltungssubstrat
DE69113187T2 (de) Verfahren zur Herstellung einer elektronische Dünnschichtanordnung.
DE10393441T5 (de) Verfahren zum Beibehalten der Lötmitteldicke bei Flip-Chip-Befestigungspackaging-Verfahren
DE4313980B4 (de) Integrierte Hybridschaltung und Verfahren zu deren Herstellung
WO2000048249A1 (de) Halbleiterbauelement mit einem chipträger mit öffnungen zur kontaktierung
DE68908341T2 (de) Verfahren zum Montieren eines elektronischen Bausteins und diesen verwendende Speicherkarte.
DE10238781A1 (de) Halbleitervorrichtung
DE19709259B4 (de) Mehrlagiges Bodenanschlussgehäuse

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative

Representative=s name: TER MEER STEINMEISTER & PARTNER GBR PATENTANWAELTE

Representative=s name: TER MEER STEINMEISTER & PARTNER GBR PATENTANWA, DE

R081 Change of applicant/patentee

Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA

Free format text: FORMER OWNER: LG SEMICON CO., LTD., CHEONGJU, CHUNGCHEONGBUK, KR

Effective date: 20110905

Owner name: 658868 N.B. INC., CA

Free format text: FORMER OWNER: LG SEMICON CO., LTD., CHEONGJU, KR

Effective date: 20110905

R082 Change of representative

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

Effective date: 20110905

Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE

Effective date: 20110905

Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE

Effective date: 20110905

Representative=s name: TER MEER STEINMEISTER & PARTNER GBR PATENTANWA, DE

Effective date: 20110905

Representative=s name: ISARPATENT, DE

Effective date: 20110905

R082 Change of representative

Representative=s name: TER MEER STEINMEISTER & PARTNER GBR PATENTANWA, DE

R081 Change of applicant/patentee

Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA

Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR

Effective date: 20120821

Owner name: 658868 N.B. INC., CA

Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHON, KR

Effective date: 20120821

R082 Change of representative

Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE

Effective date: 20120821

Representative=s name: ISARPATENT GBR PATENT- UND RECHTSANWAELTE, DE

Effective date: 20120907

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

Effective date: 20120821

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

Effective date: 20120907

Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE

Effective date: 20120821

Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE

Effective date: 20120907

Representative=s name: ISARPATENT, DE

Effective date: 20120907

Representative=s name: ISARPATENT, DE

Effective date: 20120821

R082 Change of representative

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

R081 Change of applicant/patentee

Owner name: CONVERSANT IP N.B. 868 INC., SAINT JOHN, CA

Free format text: FORMER OWNER: 658868 N.B. INC., SAINT JOHN, NEW BRUNSWICK, CA

Effective date: 20140925

R082 Change of representative

Representative=s name: ISARPATENT PATENTANWAELTE BEHNISCH, BARTH, CHA, DE

Effective date: 20140925

Representative=s name: ISARPATENT - PATENTANWAELTE- UND RECHTSANWAELT, DE

Effective date: 20140925

R071 Expiry of right