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JPH06349988A - Lsiの冷却装置 - Google Patents

Lsiの冷却装置

Info

Publication number
JPH06349988A
JPH06349988A JP5134296A JP13429693A JPH06349988A JP H06349988 A JPH06349988 A JP H06349988A JP 5134296 A JP5134296 A JP 5134296A JP 13429693 A JP13429693 A JP 13429693A JP H06349988 A JPH06349988 A JP H06349988A
Authority
JP
Japan
Prior art keywords
lsi
heat transfer
stress
transfer body
cooling device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5134296A
Other languages
English (en)
Inventor
Hiroaki Doi
博昭 土居
Toshio Hatsuda
俊雄 初田
Tetsuya Hayashida
哲哉 林田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP5134296A priority Critical patent/JPH06349988A/ja
Publication of JPH06349988A publication Critical patent/JPH06349988A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141Disposition
    • H01L2224/1418Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】LSIのはんだバンプの破壊を防止する。 【構成】LSI1をはんだバンプ3で基板2に接続し、
LSI1の回路の無い面に伝熱体を固着したLSI1の
冷却を、冷媒の沸騰により行うLSIの冷却装置におい
て、伝熱体が複数個あり、更に各伝熱体とLSIの接合
面内の直線分の最大長さが、その伝熱体の接合面に垂直
方向の長さの二倍以下であることを特徴とするLSIの
冷却装置。

Description

【発明の詳細な説明】
【産業上の利用分野】本発明は基板に複数のはんだバン
プで実装された発熱の大きなLSIの冷却装置に関す
る。
【従来の技術】従来の冷却装置を特開昭61−176141号公
報より引用して、図2(a)(b)に示す。図2(a)
はこの冷却装置の構造を示す側面断面図である。基板2
に複数のはんだバンプ3で接続されたLSI1には、伝
熱体4が接合材5で接合されている。はんだバンプ3の
接続されたLSI表面には電子回路が形成され、以下、
この面をLSI回路面6と呼び、伝熱体4が接合された
面をLSI背面7と呼ぶことにする。図2(b)はこの
伝熱体4の詳細形状を示した斜視図である。伝熱体4は
良熱伝導体材のCu又はAlで形成されている。また、
伝熱面積を拡大するため、その表面積がLSI背面7よ
り大きくなるような形状に加工されている。図2(a)
の冷却装置は冷媒8中に浸漬され、LSI1で発生した
熱は伝熱体4に伝導し伝熱体4の表面で生じる冷媒8の
沸騰で放熱される。なお、LSI背面7と伝熱体4間に
隙間があると接触熱抵抗が生じ、伝熱体4の表面で生じ
る冷媒8の沸騰による高い伝熱性能を活かすことができ
ない。このため、LSI1と伝熱体4間の接合材5によ
る固着が必要である。
【発明が解決しようとする課題】しかし、この冷却装置
ではLSI1の稼働時の発熱でLSI1と伝熱体4の熱
膨張係数差やLSI1と伝熱体4の温度分布差で、LS
I1内や伝熱体4内に異なる熱ひずみが生じる。この熱
ひずみ差の内、LSI背面7の面内方向の成分はLSI
1と伝熱体4がLSI背面7全体で接合しているため、
伝熱体4とLSI1のそれぞれに応力を生じ、伝熱体4とL
SI1に反りを引き起こす。この反りがはんだバンプ3
内にLSI回路面6に垂直な方向のひずみを生じる。こ
のひずみの繰返しによりはんだバンプが破壊する場合が
あるという欠点があった。
【課題を解決するための手段】はんだバンプの破壊とい
う欠点は、伝熱体を複数個に分割してLSIに接合する
ことによるLSIの応力低減で解決できる。さらに、そ
の応力低減効果は各伝熱体とLSIの接合面内の直線分
の最大長さが、その伝熱体の接合面に垂直方向の長さの
二倍以下にすることにより顕著にできる。
【作用】すなわち、本発明では、伝熱体が複数個に分割
されることにより、伝熱体の自由表面が増加する。伝熱
体に生じる応力はこの増加した自由表面で解放され、低
下する。LSIの応力はこの伝熱体の応力と釣り合って
いるため、LSIの応力が低減し、LSIの反りが低減
し、はんだバンプの破壊が防止できる。さらに、伝熱体
とLSIの接合面内の直線分の最大長さが、その伝熱体
の接合面に垂直方向の長さの二倍以下にして接合面の寸
法を伝熱体の高さに比べ一定値以下に制限すると、伝熱
体に生じる応力の大部分が自由表面で解放され、伝熱体
とLSIの応力低減効果が顕著で、LSIに発生する反
りが更に少なくなり、はんだバンプの破壊防止効果も大
きい。
【実施例】以下、本発明の一実施例を図1(a)(b)
により説明する。図1(a)は本発明の冷却装置の構造
を示す側面断面図である。図1(b)は伝熱体の詳細形
状を示した側面断面図である。基板2にはんだバンプ3
で接続されたLSI1の背面にはNi/Auメタライズ
9が形成され、このメタライズ9にPb−Snはんだ1
0が接合されている。このはんだが伝熱体として用いら
れる。第二の実施例を図3(a)(b)に示す。図3
(a)は本発明の冷却装置の側面断面図である。図3
(b)は伝熱体の詳細形状を示した側面断面図である。
LSIの背面にはNi/Auメタライズ9が形成され、
このメタライズにあらかじめNi/Auメタライズ9と
Pb−Snはんだ10の付いたAlN11のボールがろ
う付けされている。このAlNのボールが、伝熱体とし
て用いられる。第三の実施例を図4(a)(b)に示
す。図4(a)は本発明の冷却装置の側面断面図であ
る。図4(b)は伝熱体の詳細形状を示した側面断面図
である。LSI1の背面にはNi/Auメタライズ9が
形成され、このメタライズ9にAuボール12が熱圧着
されている。このAuボール12が伝熱体として用いら
れる。
【発明の効果】本発明によれば伝熱体によってLSIに
生じる応力が低減できるため、この応力でLSIが反
り、はんだバンプ内にひずみを生じることがない。この
ため、はんだバンプ破壊を防止できる。
【図面の簡単な説明】
【図1】本発明の冷却装置の構造を示す断面図。
【図2】従来の冷却装置の構造を示す説明図。
【図3】本発明の冷却装置の構造を示す側面断面図。
【図4】本発明の伝熱体の詳細形状を示した側面断面
図。
【符号の説明】
1…LSI、2…基板、3…はんだバンプ、8…冷媒、
9…Ni/Auメタライズ、10…Pb−Snはんだ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】回路の有る面を複数のはんだバンプで基板
    に接続し、回路の無い面に伝熱体を固着して冷媒の沸騰
    により行うLSIの冷却装置において、前記伝熱体が複
    数個あることを特徴とするLSIの冷却装置。
  2. 【請求項2】回路の有る面を複数のはんだバンプで基板
    に接続し、回路の無い面に伝熱体を固着して冷媒の沸騰
    により行うLSIの冷却装置において、前記各伝熱体と
    前記LSIの接合面内の直線分の最大長さが、前記伝熱
    体の接合面に垂直方向の長さの二倍以下であることを特
    徴とするLSIの冷却装置。
JP5134296A 1993-06-04 1993-06-04 Lsiの冷却装置 Pending JPH06349988A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5134296A JPH06349988A (ja) 1993-06-04 1993-06-04 Lsiの冷却装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5134296A JPH06349988A (ja) 1993-06-04 1993-06-04 Lsiの冷却装置

Publications (1)

Publication Number Publication Date
JPH06349988A true JPH06349988A (ja) 1994-12-22

Family

ID=15124972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5134296A Pending JPH06349988A (ja) 1993-06-04 1993-06-04 Lsiの冷却装置

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Country Link
JP (1) JPH06349988A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100239406B1 (ko) * 1996-12-27 2000-01-15 김영환 표면 실장형 반도체 패키지 및 그 제조 방법

Cited By (1)

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Publication number Priority date Publication date Assignee Title
KR100239406B1 (ko) * 1996-12-27 2000-01-15 김영환 표면 실장형 반도체 패키지 및 그 제조 방법

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