DE19654927C2 - Statische Halbleiterspeichervorrichtung (SRAM) - Google Patents

Description

Diese vorliegende Erfindung betriff eine Halbleiterspeichervor­ richtung.

Wie in Fig. 10 gezeigt ist, enthält eine Speicherzelle eines der Anmelderin bekannten SRAMs insgesamt sechs Elemente, d. h. vier N-Typ-Transistoren (Zwei Zugriffstransistoren Q1 und Q2 und zwei Treibertransistoren Q3 und Q4) und zwei P-Typ- Transistoren (Lasttransistoren Q5 und Q6), also insgesamt sechs Elemente. Da die sechs Transistoren auf der Oberfläche eines Halbleitersubstrats gebildet werden, gibt es den Nachteil, dass die Zellgröße sich erhöht.

Wie der Anmelderin bekannt ist, wird normalerweise ein TFT (Dünnfilmtransistor) als ein P-Typ-Transistor verwendet, um vier Elemente auf der Oberfläche des Halbleitersubstrats und zwei Elemente von dem TFT oberhalb des Halbleitersubstrats zu bilden, um die Zellengröße zu reduzieren.

Es ist schwierig geworden, einen stabilen Betrieb bei einer niedrigen Spannung von nicht mehr als 3 V unter Verwendung einer TFT-Last zu erhalten. Dies ist deshalb, da eine günstige Strom­ betriebseigenschaft eines TFTs bei einer niedrigen Spannung nicht erhalten werden kann. Die Verwendung eines P-Typ- Transistors, der auf der Oberfläche eines Halbleitersubstrats gebildet wurde, mit einer günstigen Strombetriebseigenschaft als ein P-Typ-Transistor wurde für den Zweck vorgeschlagen, ei­ nen stabilen Betrieb bei einer niedrigen Spannung zu erhalten. Dies ist beispielsweise in IEICE TRANS. ELECTRON., VOL. E77-C, Nr. 8 AGUST 1994, S. 1385-1394 beschrieben.

Ein in diesem Dokument offenbartes Layout (Anordnung) einer Speicherzelle eines SRAMs ist in Fig. 11 und 12 gezeigt. Wie in Fig. 11 gezeigt ist, enthält eine der Anmelderin bekannte in diesem Dokument offenbarte Speicherzelle zwei Zugriffstransis­ toren Q1 und Q2 aus N-Typ MOS-Transistoren auf einer Hauptober­ fläche eines Halbleitersubstrats (nicht gezeigt), zwei Treiber­ transistoren Q3 und Q4 aus N-Typ MOS-Transistoren und zwei Lasttransistoren Q5 und Q6 aus P-Typ MOS-Transistoren. Ein N- Typ MOS aktiver Bereich 1 ist so vorgesehen, um den Sour­ ce/Drain-Bereich eines N-Typ MOS-Transistors zu bilden. Ein P- Typ MOS aktiver Bereich 6 ist so vorgesehen, um den Sour­ ce/Drain-Bereich eines P-Typ MOS-Transistors zu bilden.

Ein Grabentrennbereich 203 ist in einem anderen Bereich gebil­ det als der in dem der N-Typ MOS aktiver Bereich 1 und der P- Typ MOS aktiver Bereich 6 auf der Oberfläche des Halbleitersub­ strats gebildet sind. Eine Wortleitung 3 ist aus einer ersten Polyzidschicht gebildet, die auch die Gateelektroden der Zugriffstransistoren Q1 und Q2 bildet. Auch eine Gateelektrode 3b des Treibertransistors Q3 und des Lasttransistors Q5 und ei­ ne Gateelektrode 3c des Treibertransistors Q4 und des Lasttran­ sistors Q6 sind beide aus der ersten Polyzidschicht gebildet. Die ersten Polyzidschichten 3b und 3c sind mit den aktiven Be­ reichen 1 und 6 durch einen ersten Polykontakt 7 verbunden. Weiterhin ist eine zweite Polyzidschicht, die im folgenden be­ schrieben wird, mit den aktiven Bereichen 1 und 6 durch einen zweiten Polykontakt 8 verbunden.

Fig. 12 ist ein Diagramm, das von dem obigen Dokument hergeleitet werden kann. Eine aus einer zweiten Polyzidschicht gebildete Masse(GND)- Verdrahtung 9b ist mit einem aktiven Bereich 1 (siehe Fig. 20) über einen zweien Polykontakt 8 verbunden. Eine aus einer zwei­ ten Polyzidschciht gebildete Vcc-Verdrahtung 9c ist mit einem PMOS aktiven Bereich 6 über den zweiten Polykontakt 8 verbun­ den. In dem NMOS aktiven Bereich 1 der Zugriffstransistoren Q1 und Q2 ist über den zweiten Polykontakt 8 eine aus der zweiten Polyzidschicht gebildete Anschlussflächenschicht 9a gebildet. Die Anschlussflächenschicht 9a und ein Paar von Bitleitungen 10, die aus einer Metallverdrahtung gebildet sind, sind über einen Kontakt 11 verbunden.

Fig. 13 ist ein Ersatzschaltbilddiagramm entsprechend zu dem Layout von Fig. 11 und 12 und Fig. 14 ist eine allgemeine neu gezeichnete Ersatzschaltungsversion von der Ersatzschaltung von Fig. 13. Wie in Fig. 13 und 14 gezeigt ist, ist der Knoten des Zugriffstransistors Q1 und des Treibertransistors Q3 ein Spei­ cherknoten 12. Der Knoten zwischen dem Zugriffstransistor Q2 und dem Treibertransistor Q4 ist ein Speicherknoten 13. Es gibt keinen ersten Polykontakt 7 in einem Strompfad I1. Im Gegensatz dazu gibt es zwei erste Polykontakte 7 in einem Strompfad I2.

Fig. 24 ist eine Querschnittsansicht der Speicherzelle von Fig. 20 entlang der Linie 200-200. Wie in Fig. 15 gezeigt ist, sind eine N^--Wanne 202 und P^--Wanne 201 zueinander benachbart in der Oberfläche eines Halbleitersubstrats 201 jeweils entsprechend zu einem PMOS-Bereich und einem NMOS-Bereich gebildet. Eine Grabentrennung 203 ist in der Hauptoberfläche des Halbleiter­ substrats 201 gebildet, außer in den Bereichen, in denen die aktiven Bereiche 1 und 6 gebildet sind. Weiterhin ist ein p⁺- Dotierungsbereich 205, der den Source/Drain-Bereich des Last­ transistors Q6 bildet, in einem vorbestimmten Bereich der Hauptoberfläche der N^--Wanne 202 vorgesehen. Es ist ein n⁺- Dotierungsbereich 204, der den Source/Drain-Bereich des Trei­ bertransistors Q4 bildet, in einem vorbestimmten Bereich der Hauptoberfläche der P^--Wanne 201 vorgesehen. Es ist ein Oxid­ film 206 auf der Hauptoberfläche des Halbleitersubstrats 201 gebildet. Der erste Polykontakt 7 ist in einem Bereich des O­ xidfilms 206 gebildet, der über den p⁺- und n⁺-Dotierungs­ bereichen 205 und 204 angeordnet ist.

Es ist eine dritte Gateelektrode 3b der ersten Polyzidschicht in dem ersten Polykontakt 7 so gebildet, dass sie elektrisch mit dem p⁺-Dotierungsbereich 205 und dem n⁺-Dotierungsbereich 204 verbunden ist und dass sie sich entlang der Hauptoberfläche des Oxidfilms 206 erstreckt. Die Gateelektrode 3b enthält eine n-Typ Polysiliziumschicht 30, eine p-Typ Polysiliziumschicht 31, die mit der n-Typ Polysiliziumschicht 30 integral gebildet ist, und eine auf der Oberfläche der n-Typ Polysiliziumschicht 30 und der p-Typ Polysiliziumschicht 31 gebildete WSi-Schicht 32. Ein solcher Aufbau mit einer Gateelektrode eines PMOS- Transistors, die aus einer p-Typ Polysiliziumschicht 31 gebil­ det ist, und mit einer Gateelektrode eines NMOS-Transistors, die aus einer n-Typ Polysiliziumschicht 30 gebildet ist, wird Doppelgatetransistor genannt. Wenn dieser Doppelgatetransistor eine n-Typ Polysiliziumschicht als die Gateelektrode eines der Anmelderin bekannte PMOS-Transistors verwendet, wird die Bil­ dung eines PN-Übergangs bei der Verbindung der n-Typ Polysili­ ziumschicht und des p⁺-Dotierungsbereichs 205 von dem P-Typ Transistors verhindert.

Wie in Fig. 14 gezeigt ist, enthält der oben beschriebene der Anmelderin bekannte SRAM keinen ersten Polykontakt 7 in dem Strompfad I1. In dem Strompfad 12 enthält er zwei erste Poly­ kontakte 7. Das bedeutet, dass der Strompfad 12 durch die bei­ den ersten Polykontakte 7 einen größeren Kontaktwiderstand auf­ weist als der Strompfad I1. Daher ist der Strom, der entlang des Strompfades I2 fließt, kleiner als der Strom, der entlang des Strompfades I1 fließt. Als ein Ergebnis wird das Auslesen verzögert, wenn der Strom auf der Seite des Strompfades I2 fließt (wenn der Speicherknoten 13 ein L-Datum aufweist). Es gab in der der Anmelderin bekannten Speicherzelle den Nachteil der Unsymmetrie der elektrischen Charakteristika aufgrund der verschiedenen Widerstände zwischen dem Strompfad I1 und dem Strompfad I2.

Da die Gateelektrode 3a der Zugriffstransistoren Q1 und Q2, die Gateelektrode 3b des Treibertransistors Q3 und des Lasttransis­ tors Q5 und die Gateelektrode 3b des Treibertransistors Q4 und des Lasttransistors Q6 in der Speicherzelle des der Anmelderin bekannten SRAMs, der in Fig. 21 und 22 gezeigt ist, aus einer ersten Polyzidschicht gebildet sind, ist es nicht möglich die Gateelektroden 3a, 3b und 3c zu überlappen. Daher war es schwierig, die Speichergröße zu verringern.

Weiterhin gab es einen Nachteil, dass das Bormittel der P-Typ Polysiliziumschicht 31 den Gateoxidfilm 206 durchdringt, da die Speicherzelle des der Anmelderin bekannten SRAMs eine Doppelga­ tetransistorstruktur aus einer P-Typ Polysiliziumschicht 31 und einer N-Typ Polysiliziumschicht 30 aufweist, wie in Fig. 24 ge­ zeigt ist. In diesem Fall gab es die Schwierigkeit, dass die Einsatzspannung des P-Typ Transistors verändert wurde.

In dem in Fig. 15 gezeigten Doppelgatetransistor sind die P-Typ Verunreinigungen von Bor in der P-Typ Polysiliziumschicht 31 einfach zu der oberen WSi-Schicht 32 diffundiert. Es gab den Nachteil, dass das Bor in die N-Typ Polysiliziumschicht eindringt und die Einsatzspannung V_TH ändert. Es gab die Schwierigkeit, dass der Widerstandswert der Gateelektrode verändert wurde. Um diese Schwierigkeit zu lösen, wurde ein Lösungsweg vorgeschlagen, die Bordiffusion durch Vorsehen einer amorphen Siliziumschicht (nicht gezeigt) zwischen der unteren Polysiliziumschicht 31 und der oberen WSi-Schicht 32 zu unterdrücken. Dieser Lösungsvorschlag jedoch be­ inhaltet eine andere Schwierigkeit, dass ein Extraprozeß des Bil­ dens einer amorphen Siliziumschicht benötigt wird. Die Bildung ei­ ner amorphen Siliziumschicht führt zu einer Erhöhung der Höhe der Gateelektrode 3b, was bei einer Reduzierung des gestuften Ab­ schnitts für eine dünnere Gateelektrode zu einem Flaschenhals bzw. zu einer Engstelle oder Schwierigkeit führt. Daher wird eine Fokus­ abweichung beim Bilden eines feinen Musters mittels Photolithogra­ phie größer und reduziert den Fokusspielraum.

In der US 5,294,822 ist eine Verbindung zwischen einem Drain eines NMOS-Transistors und der Source eines PMOS-Transistors über eine dotierte Siliziumschicht und eine darauf gebildete Silizidschicht offenbart. Aufgrund der Ausbildung eines pn- Überganges in der Siliziumschicht weist diese Struktur jedoch ebenfalls die oben beschriebenen Nachteile auf.

Aufgabe ist es eine Halbleiterspeichervorrichtung zur Verfügung zu stellen, die die durch die Verwendung eines Doppelgates ver­ ursachte Änderung einer Einsatzspannung unterdrücken kann.

Diese Aufgabe wird durch die Halbleiterspeichervorrichtung nach Anspruch 1 gelöst.

Daher ist es nicht notwendig, ein Doppelgate für den Zweck des Verhinderns des Bildens eines PN-Übergangs zu verwenden. Die aufgrund der Verwendung eines Doppelgates generelle Schwierig­ keit, wie die Änderung der Einsatzspannung, ist verhindert.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1, 2 und 3 Draufsichten von Layouts bzw. Anordnun­ gen einer Speicherzelle eines SRAMs ent­ sprechend einem Beispiel;

Fig. 4 eine Querschnittsansicht einer Speicher­ zelle von Fig. 1 bis 3 entlang der Linie 100-100;

Fig. 5 ein Ersatzschaltungsdiagramm, das der Draufsicht des Layouts der Speicherzelle entspricht, die in Fig. 1 bis 3 gezeigt ist;

Fig. 6 ein Ersatzschaltungsdiagramm von Fig. 5, das als herkömmliches Übersichtsersatz­ schaltungsdiagramm umgezeichnet wurde;

Fig. 7 eine Querschnittsansicht einer Ver­ gleichsspeicherzelle zum Beschreiben ei­ ner Speicherzelle entsprechend einer Ausführungsform der vorliegenden Erfin­ dung;

Fig. 8 eine Querschnittsansicht der Speicher­ zelle der Ausführungsform;

Fig. 9 ein Ersatzschaltungsdiagramm, das eine Änderung der Speicherzelle des ersten Beispiels und der Ausführungs­ form zeigt;

Fig. 10 ein Ersatzschaltungsdiagramm einer Spei­ cherzelle eines der Anmelderin bekannten allgemeinen SRAMs;

Fig. 11 und 12 Draufsichten von Layouts einer Speicher­ zelle eines der Anmelderin bekannten SRAMs;

Fig. 13 ein Ersatzschaltungsdiagramm entspre­ chend dem Layout der der Anmelderin be­ kannten Speicherzelle, die in Fig. 11 und 12 gezeigt ist;

Fig. 14 ein Ersatzschaltungsdiagramm von Fig. 11, das in eine Übersichtsversion wie in Fig. 10 umgezeichnet wurde; und

Fig. 15 eine Querschnittsansicht der Speicher­ zelle von Fig. 11 entlang der Linie 200- 200.

Die Ausführungsform der Erfindung wird im folgenden mit Bezug zu den Figuren beschrieben.

Erstes Beispiel, das nicht die Erfindung darstellt, aber not­ wendig für ihr Verständnis ist.

Fig. 1 zeigt einen Isolierbereich, einen aktiven Bereich, eine erste und eine zweite Polysiliziumschicht und einen ersten Po­ lykontakt. Fig. 2 zeigt einen Isolierbereich, einen aktiven Be­ reich, eine zweite und eine dritte Polysiliziumschicht und ei­ nen zweiten Polykontakt. Fig. 3 zeigt einen Isolierbereich, ei­ nen aktiven Bereich, eine dritte Polysiliziumschicht, einen Kontakt und eine Metallverdrahtung.

Wie in Fig. 1 gezeigt ist, weist eine Speicherzelle eines SRAMs einen Zugriffstransistor Q1 und einen Treibertransistor Q3 auf, die in einem gemeinsamen N-Typ MOS aktiven Bereich 1 gebildet sind. Genauso sind ein Zugriffstransistor Q2 und Treibertran­ sistor Q4 in einem gemeinsamen N-Typ MOS aktiven Bereich 1 ge­ bildet. Eine Gateelektrode 3a ist aus einer ersten Polysi­ liziumschicht so gebildet, dass sie die Gateelektroden des Treibertransistors Q3 und eines Lasttransistors Q5 bildet. Eine Gateelektrode 3b ist aus einer ersten Polysiliziumschicht so gebildet, dass sie die Gateelektroden des Treibertransistors Q4 und eines Lasttransistors Q6 bildet. Eine Wortleitung 9a ist aus einer zweiten Polysiliziumschicht so gebildet, dass sie die Gateelektroden der Zugriffstransistoren Q1 und Q2 verwirklicht bzw. bildet.

Eine Verbindungsverdrahtung 9b aus einer zweiten Polysilizium­ schicht ist so gebildet, dass sie den N-Typ MOS aktiven Bereich 1 gemeinsam mit dem Zugriffstransistor Q1 und dem Treibertran­ sistor Q3 mit einem P-Typ MOS aktiven Bereich 6 des Lasttransi­ stors Q5 über einen ersten Polykontakt 7 verbindet. Eine Ver­ bindungsverdrahtung 9c aus der zweiten Polysiliziumschicht ist so gebildet, dass sie den N-Typ MOS aktiven Bereich 1 gemeinsam mit dem Zugriffstransistors Q2 und dem Treibertransistor Q4 mit einem P-Typ MOS aktiven Bereich 6 eines Lasttransistors Q6 über einen ersten Polykontakt 7 elektrisch verbindet. Eine Vcc- Verdrahtung (Stromversorgungsverdrahtung) 9d ist aus der zwei­ ten Polysiliziumschicht so gebildet, dass sie mit dem einem P- Typ MOS aktiven Bereich 6 der Lasttransistoren Q5 und Q6 über einen ersten Polykontakt 7 elektrisch verbunden ist.

Entsprechend können die Gateelektroden 3a und 3b mit der Wort­ leitung 9a in einer planaren Art überdeckt werden durch Bilden der Treibertransistoren Q3 und Q4 und der Lasttransistoren Q5 und Q6 durch die Gateelektroden 3a und 3b der ersten Polysili­ ziumschicht und durch Bilden der Wortleitung 9a, die gemeinsam als die Gateelektrode der Zugriffstransistoren QI und Q2 dient, aus einer zweiten Polysiliziumschicht. Daher kann die Speicher­ zellengröße im Vergleich mit der der Anmelderin bekannten Aus­ führung verringert werden, bei der die Gateelektroden von allen Transistoren aus der ersten Polysiliziumschicht gebildet sind.

Wie in Fig. 2 gezeigt ist, ist eine dritte Polysiliziumschicht 109c so gebildet, dass sie die Verbindungsverdrahtung 9b der zweiten Polysiliziumschicht mit der Gateelektrode 3b (siehe Fig. 1) der ersten Polysiliziumschicht über einen zweiten Poly­ kontakt 108 verbindet. Genauso ist eine Verbindungsverdrahtung 109d aus der dritten Polysiliziumschicht so gebildet, dass sie die Verbindungsverdrahtung 9c mit der Gateelektrode 3a (siehe Fig. 1) über einen zweiten Polykontakt 108 verbindet. Es sind Anschlußflächenschichten 109a und 109b aus der dritten Polysi­ liziumschicht in den Source/Drain-Bereichen der Zugriffstran­ sistoren Q1 und Q2 über einen zweiten Polykontakt 108 gebildet. Es sind auch Anschlußflächenschichten 109e und 109f aus der dritten Polysi­ liziumschicht in den aktiven Bereichen der Treibertransistoren Q3 und Q4 über den zweiten Polykontakt 108 gebildet.

Wie in Fig. 3 gezeigt ist, ist ein Paar von Bitleitungen (BL, /BL) 10, das sich in einer vorbestimmten Richtung erstreckt, so gebildet, dass ein Kontakt mit den Anschlußflächenschichten 109a und 109b über einen Kontakt 11 vorgesehen ist. Es sind Er­ dungsverdrahtungen (Masseverdrahtungen) 10, die sich in ent­ sprechenden Richtungen erstrecken, auf den jeweiligen Anschlußflächenschichten 109e und 109f über einen Kontakt 11 gebildet. Diese Erdungsverdrahtungen 10 und das Paar von Bit­ leitungen 10 sind aus Metallverdrahtungen gebildet.

Ein Aufbau eines Querschnitts eines Speicherzellenbereiches des SRAMs wird im folgenden mit Bezug zu Fig. 4 beschrieben. Ein Feldoxidfilm 106 zur Elementtrennung ist in einem vorbestimmten Bereich der Hauptoberfläche des Halbleitersubstrats 101 gebil­ det. Eine P-Wanne 102 ist in einem Bereich gebildet, in dem der NMOS-Transistor auf der Hauptoberfläche des Halbleitersubstrats 101 gebildet ist. Ein P⁺-Isolationsbereich 5 ist in einer vergrabenen Art in der P-Wanne 102 so gebildet, um eine Erzeugung eines unerwünschten Sperrens (Latch-up) zu verhindern und um die N-Typ MOS-Transistoren voneinander zu trennen. Weiterhin ist ein Paar von N-Typ Source/Drain-Bereichen 1a mit einem vorbestimmten Abstand zueinander in der Hauptoberfläche der p-Wanne 102 gebildet, um einen Kanalbereich zu definieren. Die Gateelektrode 9a der Zugriffstransistoren Q1 und Q2 ist auf dem Kanalbereich mit einem dazwischenliegenden Gateoxidfilm 110 gebildet. Die Gateelektrode 9a ist aus der zweiten Polysiliziumschicht gebildet. Die Anschlußflächenschicht 109a aus der dritten Polysiliziumschicht ist so gebildet, dass sie mit einem N-Typ Source/Drain-Bereich 1a in Kontakt kommt. Die Bitleitung 10 ist mit der Anschlußflächenschicht 109a über den ist mit der Anschlußflächenschicht 109a über den Kontakt 11 e­ lektrisch verbunden. Weiterhin ist eine flache N-Wanne 105 in der Oberfläche des Halbleitersubstrats 101 mit einem vorbe­ stimmten Abstand von der P-Wanne 102 gebildet. Ein p-Typ Sour­ ce/Drain-Bereich 6a ist auf bzw. in einer Oberfläche der N- Wanne 105 gebildet. Die Verbindungsverdrahtung 9b ist aus der zweiten Polysiliziumschicht so gebildet, dass sie den P-Typ Source/Drain-Bereich 6a mit dem N-Typ Source/Drain-Bereich 1a elektrisch verbindet. Es ist zu beachten, dass die Verbindungs­ verdrahtung 9b auf dem Feldoxidfilm 106 mit dem dazwischenlie­ genden Gateoxidfilm 110 gebildet ist. Die Verbindungsverdrah­ tung 109c ist aus der dritten Polysiliziumschicht in einem vor­ bestimmten Bereich auf der Verbindungsverdrahtung 9b gebildet. Die Gateelektrode 3a des Lasttransistors Q5 und des Treiber­ transistors Q3 ist auf dem Feldoxidfilm 106 mit dem dazwischen­ liegenden Gateoxidfilm 110 gebildet.

Wie in Fig. 5 und 6 gezeigt ist, ist der erste Polykontakt 7 nicht in den Strompfaden I1 und I2 in der Speicherzelle der ersten Ausführungsform vorhanden. Das bedeutet, dass der Wider­ standswert sich zwischen den Strompfaden I1 und I2 nicht unter­ scheidet, wie es in der der Anmelderin bekannten Speicherzelle ist, die in Fig. 14 gezeigt ist. Daher kann die elektrische Un­ symmetrie der Speicherzelle in der ersten Ausführungsform be­ seitigt werden. Weiterhin können, da die Kontakte in Bezug zu den Speicherknoten 12 und 13 bei der Ersatzschaltung elektrisch symmetrisch angeordnet sind, ausgeglichene elektrische Charak­ teristika erhalten werden.

Durch Bilden der Bitleitung 10 und der Erdungsverdrahtung 10 durch nur eine Metallverdrahtung und durch Bilden der Vcc- Verdrahtung 9d durch die, zweite Polysiliziumschicht entspre­ chend dem Layout in der Speicherzelle der ersten Ausführungs­ form können das Paar von Bitleitungen und die Erdungsverdrah­ tung bei dem Layout ohne Schwierigkeit gebildet werden. In der Speicherzelle der ersten Ausführungsform ist der Stromfluß des Lasttransistors Q5 und Q6 durch Vcc kleiner eingestellt als der Zellenstrom, der über die Zugriffstransistoren Q1 und Q2 und die Treibertransistoren Q3 und Q4 zur Masse fließt. Daher ist der Spannungsabfall entsprechend eines parasitären Widerstands auf der Masseseite größer. Daher gibt es kein Problem beim Bil­ den der Vcc-Verdrahtung 9d aus einer zweiten Polysilizium­ schicht mit einem Widerstand, der größer ist als der einer Me­ tallverdrahtung, und beim Bilden der Masseverdrahtung 10 und des Bitleitungspaares 10 aus einer Metallverdrahtung mit klei­ nem Widerstand.

In dem oben beschriebenen Beispiel kann die zweite Polysilizi­ umschicht, die die Gateelektrode 9a des Zugriffstransistors, die Verbindungsverdrahtungen 9b und 9c und die Vcc-Verdrahtung 9d bildet, aus einem Polyzidaufbau gebildet werden, der eine Polysiliziumschicht und eine darauf gebildete Metallsilizid­ schicht enthält. In diesem Fall sind die oben beschriebenen erste und dritte Polysiliziumschichten nicht in einem Polyzi­ daufbau vorgesehen und es werden Polysiliziumschichten verwen­ det. Genauer muß die zweite Polysiliziumschicht, die für die Vcc-Spannungsversorgung verwendet wird, einen geringen Wider­ stand aufweisen, um die Reduzierung des Vcc-Potentials aufgrund eines parasitären Widerstands zu verhindern. Daher wird die zweite Polyzidschicht anstatt der zweiten Polysiliziumschicht verwendet. Eine Verwendung einer Polyzidschicht für alle Poly­ siliziumschichten, die erste bis dritte Polysiliziumschicht, würde jedoch zu einer Erhöhung der Dicke von allen Schichten führen, was zu größeren abgestuften Bereichen führt. Um die ab­ gestuften Bereiche zu reduzieren, während ein Abfall des Vcc- Potentials verhindert wird, wird nur die zweite Polysilizium­ schicht in die zweite Polyzidschicht geändert. Da diese zweite Polysiliziumschicht auch als die Gateelektrode eines Transis­ tors in der nichtgezeigten peripheren Schaltung verwendet wird, kann die Betriebsrate des Transistors der peripheren Schaltung erhöht werden durch Anpassen einer Polyzidstruktur mit geringem Widerstand für die zweite Polysiliziumschicht. Somit kann ein Hochgeschwindigkeits-SRAM mit einem kleinen abgestuften Ab­ schnitt realisiert werden.

Ausführungsform

Die Querschnittsansichten von Fig. 7 und 8 sind Vergrößerungen der Verbindungsverdrahtung 90b zwischen dem P-Typ Source/Drain- Bereich 6a und dem N-Typ Source/Drain-Bereich 1a, die in Fig. 4 gezeigt sind. Die vorliegende Ausführungsform weist eine Ver­ bindungsverdrahtung 9b auf, die durch eine Polyzidschicht mit einer IM-Typ Polysiliziumschicht 90b und einer darauf gebildeten WSi-Schicht 91b verwirklicht ist. In diesem Fall bildet die N- Typ Polysiliziumschicht 90b einen direkten Kontakt mit der O­ berfläche des P-Typ Source/Drain-Bereichs 6a und der Oberfläche des N-Typ Source/Drain-Bereich 1a in dem ersten Polykontakt 7. Daher gab es eine Schwierigkeit, dass ein PN-übergang als der Kontaktbereich zwischen der N-Typ Polysiliziumschicht 90b und dem P-Typ Source/Drain-Bereich 6a gebildet ist. Eine der Anmel­ derin bekannte Verwirklichung verwendet für diesen Zweck bzw. aus diesem Grund einen Doppelgateaufbau, wie in Fig. 15 gezeigt ist. Die Verwendung eines Doppelgateaufbaus schafft jedoch wie oben beschrieben verschiedene Schwierigkeiten, wie zum Beispiel die Reduzierung der Einsatzspannung. In der Ausführungsform von Fig. 8 ist nur die WSi-Schicht 91b, die den Polyzidaufbau bil­ det, in direkten Kontakt mit der Oberfläche des P-Typ Sour­ ce/Drain-Bereichs 6a und des N-Typ Source/Drain-Bereichs 1a ge­ bracht und die N-Typ Polysiliziumschicht 90b ist nicht in di­ rekten Kontakt mit dem P-Typ Source/Drain-Bereich 6a und dem N- Typ Source/Drain-Bereich 1a gebracht. Es ist daher nicht not­ wendig eine Doppelgatestruktur anzupassen. Damit sind die ver­ schiedenen Schwierigkeiten, die mit der Verwendung der Doppel­ gatestruktur verbunden sind, nicht vorhanden.

Wenn die N-Wanne 105 flacher als der Feldoxidfilm 106 gebildet ist, wie in Fig. 4 und 8 gezeigt ist, und wenn jede N-Wanne 105 unabhängig ist, kann die Vcc-Verdrahtung 9d von Fig. 1 als das festgelegte Potential der N-Wanne 105 verwendet werden. In die­ sem Fall sollten die N-Wannenkontakte bei A und B, wie in Fig. 1 angedeutet, gebildet werden. Als ein Ergebnis ist das N- Wannenpotential stabilisiert, so dass der Latch-up Widerstand verbessert werden kann.

Die vorliegende Erfindung ist nicht auf die obige erste Ausfüh­ rungsform begrenzt, bei denen die Zugriffstransistoren Q1 und Q2 aus N-Typ Transistoren gebildet sind. Die Zugriffstransisto­ ren Q1 und Q2 können aus P-Typ Transistoren gebildet sein, wie in Fig. 9 gezeigt ist.

Claims (1)

1. Halbleiterspeichervorrichtung mit
   zwei Treibertransistoren (Q3, Q4),
   zwei Zugriffstransistoren (Q1, Q2) und
   zwei Lasttransistoren (Q5, Q6), die auf einer Hauptoberfläche eines Halbleitersubstrats, die einem Speicherzellenbereich ent­ spricht, gebildet sind,
   wobei die Halbleiterspeichervorrichtung
   einen Transistor des ersten Leitungstyps, der Treibertransisto­ ren (Q3, Q4) und die Zugriffstransistoren (Q1, Q2) bildet,
   einen Transistor eines zweiten Leitungstyps, der die Lasttran­ sistoren (Q5, Q6) bildet, und
   eine Polyzidschicht, die eine Polysiliziumschicht (90b) und ei­ ne darauf gebildete Metallsilizidschicht (91b) enthält, zum Verbinden eines ersten aktiven Bereiches des Transistors des ersten Leitungstyps und eines zweiten aktiven Bereiches des Transistors des zweiten Leitungstyps aufweist,
   wobei die Metallsilizidschicht (91b) der Polyzidschicht in di­ rekten Kontakt mit dem ersten und dem zweiten aktiven Bereich ist und die Polysiliziumschicht (90b) der Polyzidschicht nicht in direkten Kontakt mit dem ersten und dem zweiten aktiven Be­ reich ist.