Nothing Special   »   [go: up one dir, main page]

DE1514073B2 - Verfahren zum Verringern der Dicke einer Schicht eines mehrschichtigen Halb leiterkorpers - Google Patents

Verfahren zum Verringern der Dicke einer Schicht eines mehrschichtigen Halb leiterkorpers

Info

Publication number
DE1514073B2
DE1514073B2 DE19651514073 DE1514073A DE1514073B2 DE 1514073 B2 DE1514073 B2 DE 1514073B2 DE 19651514073 DE19651514073 DE 19651514073 DE 1514073 A DE1514073 A DE 1514073A DE 1514073 B2 DE1514073 B2 DE 1514073B2
Authority
DE
Germany
Prior art keywords
layer
thickness
resistance
semiconductor material
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19651514073
Other languages
English (en)
Other versions
DE1514073A1 (de
Inventor
Roger Meopham Kent Culhs (Großbritannien)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of DE1514073A1 publication Critical patent/DE1514073A1/de
Publication of DE1514073B2 publication Critical patent/DE1514073B2/de
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/051Etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/085Isolated-integrated
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/102Mask alignment
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/977Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Pressure Sensors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Recrystallisation Techniques (AREA)

Description

1 2
Die Erfindung betrifft ein Verfahren zum Verrin- . und daß schließlich die erste Schicht so lange von
gern der Dicke einer Schicht eines Halbeiterkörpers, der entgegengesetzten Oberfläche her abgetragen
der aus mindestens zwei nacheinander erzeugten wird, bis das optisch vom Halbleitermaterial unter-
Schichten unterschiedlicher Leitfähigkeit besteht. scheidbare Material erscheint.
Die große Zahl von Verunreinigungsatomen, die 5 Vorteilhafterweise besteht die erste Schicht — wie in Halbleitermaterial geringen Widerstandes vornan- schon erwähnt — aus hochohmigem und die zweite den sind, geben Anlaß zu Fehlstellen, wie z. B. Schicht aus niederohmigem Halbleitermaterial, wopunktförmigen Defekten und Versetzungen, die das bei die zweite Schicht entweder durch Diffusion oder Kristallgitter stören. Wenn eine hochohmige Schicht durch epitaktisches Aufwachsen erzeugt werden kann, auf einem niederohmigen Substrat epitaktisch auf- io Die Dicke der ersten Schicht wird zweckmäßigerwächst, entstehen in .ihr leicht derartige Fehlstellen. weise durch Ätzen verringert.
Diese Fehlstellen verursachen störende Effekte, wie Als optisch unterscheidbares Material wird günz. B. hohe Sperrströme, weiche Durchbruch-Charak- stigerweise ein Oxid des Siliciums aufgebracht. Als teristiken und hohe Rauschpegel in Einzelbauelemen- Halbleitermaterial empfiehlt sich die Verwendung ten, die nacheinander in der hochohmigen Schicht 15 von Silicium. Eine Weiterbildung nach der Erfindung erzeugt werden. Andererseits ist eine hohe kristalline besteht darin, daß auf der der zweiten Schicht zuge-Gleichmäßigkeit in der niederohmigen Schicht einer wandten Fläche der ersten Schicht zusätzlich an Scheibe aus Halbleitermaterial gewöhnlich nicht er- deren Rand optisch unterscheidbares Material angeforderlich, da deren Hauptaufgabe darin besteht, als bracht wird.
mechanische Unterlage zu dienen. Es ist vorteilhaft, 20 Das Verfahren nach der Erfindung wird nun an
wenn die niederohmige Schicht auf ein hochohmiges Hand eines Ausführungsbeispiels und den in der
Substrat aufgebracht wird und die Einzelbauelemente Zeichnung dargestellten Figuren näher erläutert,
dann in der hochohmigen Zone erzeugt werden. F i g. 1 zeigt Verfahrensschritte beim Herstellen
Wegen der einwirkenden mechanischen Kräfte einer Siliciumscheibe nach der Erfindung;
muß zu Beginn der Bearbeitung die Dicke der hoch- 25 F i g. 2 zeigt im Schnitt eine Siliciumscheibe mit
ohmigen Schicht etwa 125 μΐη betragen, während für weiteren Markierungen.
die optimalen elektrischen Verhältnisse des fertigen Eine hochohmige Siliciumscheibe 1 von vorzugs-
Elementes eine Dicke von etwa 12 μΐη wünschens- weise 3 bis 5 Ω cm, aber mindestens größer als
wert ist. 0,4 Ω cm wird oxydiert, und eine Anzahl Fenster 3
Da die Dicke der aufgebrachten niederohmigen 30 von etwa 100 μΐη Durchmesser in die Oxidschicht 2
Schicht auch 125 μτη beträgt, besteht das Problem auf einer Seite der Scheibe geätzt, so daß darunter
darin, die Dicke der hochohmigen Schicht auf die Oberfläche des Siliciums frei liegt, wobei die
12 μΐη zu verringern, und zwar mit einer Genauigkeit photolithographische Technik angewendet wird. Die
von etwa 10%. Da die Dicke der epitaktisch ge- Scheibe 1, die Oxidschicht 2, und ein Fenster 3 wer-
wachsenen Schicht ebenfalls nur mit dieser Genauig- 35 den in F i g. 1 a gezeigt. Anschließend wird die
keit bekannt ist, ist es nicht möglich, die Verrin- Scheibe bis etwa 1200° C in einer Atmosphäre aus
gerung der Schichtdicke lediglich durch die Über- Chlorwasserstoff in Wasserstoff erhitzt, und es wer-
wachung der Gesamtdicke der Scheibe auszuführen. den Vertiefungen 4 von etwa 15 μΐη Tiefe in die frei
Aus dem Stand der Technik (deutsche Auslege- liegende Siliciumoberfläche 3 geätzt. Dies wird in
Schriften 1097 138, 1146 982, 1163 976, USA.- 40 Fig. Ib gezeigt. Das frei liegende Silicium in den
Patentschrift 3 042 603, französische Patentschrift Vertiefungen 4 wird dann anschießend oxydiert
1131213) sind in Zusammenhang mit elektroly- (Oxidschicht 5, Fig. lc). Die Oxydschicht 2 wird
tischen Ätzverfahren Maßnahmen bekannt, mittels dann von der Scheibe entfernt, wovon die nachfol-
derer die Ätzrate und damit auch die Dicke der ver- gend gewachsene Schicht 5 in den geätzten Vertiefun-
bleibenden Schicht von Halbleiterkörpern gesteuert 45 gen 4 unberührt bleibt. Eine niederohmige Silicium-
und gemessen werden kann, wobei man sich des wäh- schicht 6 von etwa 0,002 Ω cm, aber mindestens
rend der Elektrolyse fließenden Stromes als Meß- kleiner als 0,2 Ω cm und von einer Dicke von
mittel bedient. 125 μΐη wird epitaktisch auf der Oberfläche der
Die neuere Halbleitertechnologie des Planarver- Scheibe 1 aufgebracht. Sie füllt die Vertiefungen 4 fahrens in Verbindung mit dem epitaktischen Auf- 50 und bedeckt die Oxidschicht 5.
bringen von Halbleiterschichten hat das mit etlichen Die Dicke der hochohmigen Schicht 1 wird dann Nachteilen versehene elektrolytische Ätzen über- durch Läppen bis auf etwa 25 μΐη verringert; dies flüssig gemacht, wodurch man sich allerdings zur kann mit genügender Genauigkeit durch Messen der Dickenmessung und zur Herstellung von Schichten Gesamtdicke der Scheibe erreicht werden. Zum vorgegebener Dicke neuer Verfahren bedienen muß. 55 Schluß wird die Scheibe einem weiteren Chlor-Hier setzt die Erfindung ein. wasserstoff-Ätzprozeß, wie oben beschrieben, unterAufgabe der Erfindung ist es, ein Verfahren zur worfen, damit die Oxidschicht 5, wie in F i g. 1 f ge-Dickenverringerung einer Halbleiterscheibe anzu- zeigt, freigelegt wird. Die Dicke der hochohmigen geben, das dem Planarverfahren besser angepaßt ist Schicht ist nun der Tiefe der ursprünglich geätzten als die bekannten Ätzverfahren. Dies wird bei dem 60 Vertiefungen 4 gleich. Der Fehler in der Bestimmung Verfahren nach der Erfindung dadurch erreicht, daß des Endpunktes des Ätzprozesses wird durch die in der ersten Schicht vor dem Erzeugen der zweiten Dicke der Oxidschicht 5, die bei 0,4 μπι liegt, Schicht Vertiefungen von der der zweiten Schicht zu- bestimmt.
gewandten Oberfläche aus eingebracht werden, deren Die beschriebene Ausführung kann auf verschie-Ticfen der endgültigen Dicke der ersten Schicht ent- 65 dene Weise abgewandelt werden, ohne den Grundspricht, daß dann mindestens auf den Boden der Vcr- gedanken der Erfindung zu ändern. So kann z. B. tiefungen neutrales und optisch vom Halbleiter- die Oxidschicht 5 auch durch Aufdampfen an Stelle material unterscheidbarcs Material aufgebracht wird von thermischem Aufwachsen erzeugt werden. Sie isi
nicht auf Siliciumoxid beschränkt, da die alleinigen Eigenschaften, die für die Wirkung der Erfindung gefordert werden, darin bestehen, daß sie elektrisch und chemisch neutral sowie optisch unterscheidbar sein muß.
Weiterhin ist die Erfindung nicht nur auf ein einzelnes Halbleitermaterial beschränkt. Die epitaktisch gewachsene Schicht kann auf einem zweiten Halbleitermaterial gebildet werden. In diesem Fall ist es nicht nötig, daß die erste Schicht hochohmig und die aufgewachsene Schicht niederohmig ist. Beispielsweise ist es möglich, daß, obwohl das erste Halbleitermaterial zum epitaktischen Aufwachsen eine hohe Temperatur erfordert, das zweite Halbleitermaterial bei diesen Temperaturen unstabil ist oder Komponenten enthält, die einen sehr hohen Dampfdruck bei diesen Temperaturen haben.
Andererseits verursachen beispielsweise manche chemische Systeme im Dampf den Transport von Verunreinigungen während des epitaktischen Auf-Wachsens. Dies ist der Fall, wenn eine hochohmige Siliciumschicht durch den Silicium-Tetrachlorid-Epitaxie-Prozeß auf einem niederohmigen Substrat aufwächst. Verunreinigungsatome werden von den Chloridionen in die hochohmige Schicht gebracht. Sie verursachen ein Verwischen der Grenzschicht. Dieser unerwünschte Effekt kann bei Verwendung der sogenannten inversen Epitaxietechnik zusammen mit der durch die Erfindung gegebenen Erleichterung verringert werden.
Eine andere Abwandlung der Erfindung liegt vor, wenn durch Eindiffundieren von Verunreinigungen in das hochohmige Material die niederohmige Schicht gebildet wird. In diesem Fall ist es nicht nötig, die optisch unterscheidbare Schicht anzubringen, da der Boden der Vertiefungen die benötigte Markierung darstellt.
Durch eine Ausweitung der beschriebenen Technik kann eine weitere Anzeigemarke, die die Grenzschicht zwischen beiden Schichten anzeigt, erhalten werden. In diesem Fall wird das unterscheidbare Material auf die Oberfläche der Originalscheibe 1 ringförmig an ihrem Rand angebracht (gezeigt als Ring 7 in F i g. 2).
Der Vorteil des erfindungsgemäßen Verfahrens ist darin zu sehen, daß die Reduzierung der Dicke einer Halbleitermaterialschicht unter geschickter mehrfacher Anwendung von Verfahrensschritten vorgenommen werden kann, die bei der Herstellung des Halbleiterbauelements sowieso nötig sind, in vorliegendem Fall also, daß als optisch unterscheidbare Schicht ein Halbleiteroxid dienen kann, zu dessen Bildung die Apparatur a priori vorgesehen ist. Das Verfahren nach der Erfindung vermeidet außerdem das umständliche elektrolytische Ätzen.

Claims (8)

Patentanspruch:
1. Verfahren zum Verringern der Dicke einer Schicht eines Halbleiterkörpers, der aus mindestens zwei nacheinander erzeugten Schichten unterschiedlicher Leitfähigkeit besteht, dadurch gekennzeichnet, daß in der ersten Schicht (1) vor dem Erzeugen der zweiten Schicht (6) Vertiefungen (4) von der der zweiten Schicht zugewandten Oberfläche aus eingebracht werden, deren Tiefen der endgültigen Dicke der ersten Schicht entspricht, daß dann mindestens auf den Boden der Vertiefungen neutrales und optisch vom Halbleitermaterial unterscheidbares Material (5) aufgebracht wird, daß anschließend die zweite Schicht (6) aufgebracht wird und daß schließlich die erste Schicht (1) so lange von der entgegengesetzten Oberfläche her abgetragen wird, bis das optisch vom Halbleitermaterial unterscheidbare Material (5) erscheint.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schicht (1) aus hochohmigem und die zweite Schicht (6) aus niederohmigem Halbleitermaterial besteht.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Schicht (6) durch Diffusion erzeugt wird.
4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Schicht (6) epitaktisch aufwächst.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Schicht (1) von der Rückseite her abgeätzt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das neutrale und optisch unterscheidbare Material (5) aus einem Oxid des Siliciums besteht.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als Halbleitermaterial Silicium verwendet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß auf der der zweiten Schicht (6) zugewandten Fläche der ersten Schicht (1) zusätzlich an deren Rand (7) neutrales und optisch unterscheidbares Material angebracht wird.
Hierzu 1 Blatt Zeichnungen
DE19651514073 1965-01-01 1965-12-11 Verfahren zum Verringern der Dicke einer Schicht eines mehrschichtigen Halb leiterkorpers Pending DE1514073B2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB58/65A GB1066911A (en) 1965-01-01 1965-01-01 Semiconductor devices

Publications (2)

Publication Number Publication Date
DE1514073A1 DE1514073A1 (de) 1969-06-12
DE1514073B2 true DE1514073B2 (de) 1971-01-21

Family

ID=9697659

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19651514073 Pending DE1514073B2 (de) 1965-01-01 1965-12-11 Verfahren zum Verringern der Dicke einer Schicht eines mehrschichtigen Halb leiterkorpers

Country Status (4)

Country Link
US (1) US3428499A (de)
DE (1) DE1514073B2 (de)
GB (1) GB1066911A (de)
NL (1) NL6517226A (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1421766A (en) * 1972-03-21 1976-01-21 Ici Ltd Salicylaldoximes and their use in metal extraction processes
GB1520925A (en) * 1975-10-06 1978-08-09 Mullard Ltd Semiconductor device manufacture
US4321747A (en) * 1978-05-30 1982-03-30 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a solid-state image sensing device
EP0547677A3 (en) * 1991-12-17 1996-10-16 Philips Nv Use of vapor-phase etching in fabrication of semiconductor-on-insulator structure
US5294808A (en) * 1992-10-23 1994-03-15 Cornell Research Foundation, Inc. Pseudomorphic and dislocation free heteroepitaxial structures
US6033489A (en) * 1998-05-29 2000-03-07 Fairchild Semiconductor Corp. Semiconductor substrate and method of making same
US6927073B2 (en) * 2002-05-16 2005-08-09 Nova Research, Inc. Methods of fabricating magnetoresistive memory devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL268294A (de) * 1960-10-10
DE1258983B (de) * 1961-12-05 1968-01-18 Telefunken Patent Verfahren zum Herstellen einer Halbleiteranordnung mit epitaktischer Schicht und mindestens einem pn-UEbergang
US3320485A (en) * 1964-03-30 1967-05-16 Trw Inc Dielectric isolation for monolithic circuit
US3312879A (en) * 1964-07-29 1967-04-04 North American Aviation Inc Semiconductor structure including opposite conductivity segments
DE1250514B (de) * 1965-06-28 1900-01-01

Also Published As

Publication number Publication date
US3428499A (en) 1969-02-18
DE1514073A1 (de) 1969-06-12
GB1066911A (en) 1967-04-26
NL6517226A (de) 1966-07-04

Similar Documents

Publication Publication Date Title
DE2934970C2 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE2729171C2 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE2109874C3 (de) Halbleiterbauelement mit einem monokristallinen Siliziumkörper und Verfahren zum Herstellen
DE69408005T2 (de) Halbleitervorrichtung mit piezoresistivem Druckwandler
DE1439935A1 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE4030466C2 (de) Piezo-Widerstandsvorrichtung
DE4133008C2 (de) Kapazitive Drucksensoren und Herstellungsverfahren hierzu
DE1963162B2 (de) Verfahren zur Herstellung mehrerer Halbleiterbauelemente aus einer einkristallinen Halbleiterscheibe
DE1221363B (de) Verfahren zum Verringern des Bahnwiderstands von Halbleiterbauelementen
DE1514073B2 (de) Verfahren zum Verringern der Dicke einer Schicht eines mehrschichtigen Halb leiterkorpers
DE2025611A1 (de)
DE2931825C3 (de) Magnetblasen-Speichervorrichtung
EP0001038A1 (de) Herstellung einer Siliciummaske und ihre Verwendung
DE2849597A1 (de) Verfahren zur herstellung einer p-n- grenzschicht, insbesondere fuer eine zener- diode
DE1514888B1 (de) Verfahren zum Herstellen eines planaren Germaniumtransistors
DE2020531C2 (de) Verfahren zur Herstellung von Silizium-Höchstfrequenz-Planartransistoren
DE1268746C2 (de) Verfahren zum herstellen einer vielzahl von planartransistoren
DE69207213T2 (de) Verfahren zum Messen der Verschiebung eines Musters
DE1071846B (de)
DE1564427B2 (de) Verfahren zum herstellen eines doppeldiffusions halbleiter elementes
DE1614135B2 (de) Verfahren zum herstellen einer aetzmasse hoher genauigkeit fuer die herstellung von halbleiterbauelementen
DE1490652C3 (de) Verfahren zur Herstellung dünnschichtiger magnetfeldabhängiger Halbleiterkörper
DE102007002273A1 (de) Verfahren zur Herstellung eines Bauteils und Sensorelement
DE2356109B2 (de) Verfahren zur Herstellung eines HF-Planartransistors
DE1514888C (de) Verfahren zum Herstellen eines planaren Germaniumtransistors

Legal Events

Date Code Title Description
SH Request for examination between 03.10.1968 and 22.04.1971