DE112007002306T5

DE112007002306T5 - Verspannter Feldeffekttransistor und Verfahren zu dessen Herstellung

Info

Publication number: DE112007002306T5
Application number: DE112007002306T
Authority: DE
Inventors: Andrew M. Waite; Scott Luning
Original assignee: Advanced Micro Devices Inc
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2006-09-28
Filing date: 2007-09-24
Publication date: 2009-07-30
Anticipated expiration: 2027-09-25
Also published as: WO2008042140A1; GB2455669B; KR101436129B1; US20080079033A1; US7504301B2; CN104051276A; US8148214B2; TWI446453B; US20090130803A1; TW200824007A; DE112007002306B4; JP2010505267A; CN101632159A; GB2455669A; GB0905416D0; KR20090073183A

Abstract

Verspannter Feldeffekttransistor (40) mit:
einem Siliziumsubstrat (44);
einem Gateisolator (54) über dem Siliziumsubstrat;
einer Gateelektrode (62) über dem Gateisolator;
einem Kanalgebiet (68) in dem Siliziumsubstrat unterhalb der Gateelektrode;
einem ersten eingebetteten Silizium/Germanium-Gebiet (76) mit einer ersten Dicke, das mit dem Kanalgebiet in Kontakt ist; und
einem zweiten eingebetteten Silizium/Germanium-Gebiet (82) mit einer zweiten Dicke, die größer ist als die erste Dicke, das von dem Kanalgebiet beabstandet ist.

Description

Technisches Gebiet
Die vorliegende betrifft im Allgemeinen verspannte Feldeffekttransistoren und Verfahren zu deren Herstellung und betrifft insbesondere verspannte Feldeffekttransistoren mit eingebettetem Silizium/Germanium und Verfahren zu deren Herstellung.
Hintergrund
Die Mehrzahl der aktuellen integrierten Schaltungen (IC's) wird hergestellt unter Anwendung einer Vielzahl von miteinander verbundenen Feldeffekttransistoren (FET), die auch als Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET) oder einfach MOS-Transistoren bezeichnet werden. Ein FET enthält eine Gateelektrode als eine Steuerelektrode und beabstandete Source- und Drain-Elektroden, zwischen denen ein Strom fließen kann. Eine an die Gateelektrode angelegte Steuerspannung steuert den Fluss des Stromes durch einen Kanal zwischen der Sourceelektrode und der Drainelektrode.
Die Verstärkung eines FET, die allgemein als Transkonduktanz bzw. Steilheit (g_M) bezeichnet wird, ist proportional zur Beweglichkeit der Majoritätsladungsträger in dem Transistorkanal. Der Durchlassstrom eines MOS-Transistors ist proportional zur Transkonduktanz mal der Breite des Kanals dividiert durch die Länge des Kanals (G_M W/I). FET's werden für gewöhnlich auf Siliziumsubstraten mit (100) Kristalloberflächenorientierung hergestellt, was für die Siliziumtechnologie üblich ist. Für diese und für viele andere Orientierungen kann die Beweglichkeit von Löchern, d. h. die Majoritätsladungsträger in einem p-Kanal-FET (PFET), erhöht werden, indem eine kompressive Längsverspannung auf den Kanal ausgeübt wird. Eine kompressive Längsverspannung kann im Kanal eines FET hervorgerufen werden, indem sich ausdehnendes Material, etwa pseudomorphes SiGe in dem Siliziumsubstrat an den Enden des Transistorkanals eingebettet wird (siehe beispielsweise IEEE Electron Device Letters, Band 25, Nr. 4, Seite 191, 2004). Ein Silizium/Germanium- (Si-Ge) Kristall besitzt eine größere Gitterkonstante als ein Siliziumkristall, und folglich verursacht die Anwesenheit eines eingebetteten Si-Ge eine Deformation der Siliziummatrix, die wiederum das Silizium in dem Kanalgebiet zusammendrückt. Obwohl eine Reihe von Techniken zum Einbetten von Si-Ge bekannt sind, um die Beweglichkeit der Majoritätsladungsträger bzw. Löcher in PFET's zu erhöhen, hat keine dieser Techniken aktuell die Zunahme der Beweglichkeit in einer Weise erreicht, die potentiell mit eingebettetem Silizium/Germanium möglich ist.
Es ist daher wünschenswert, einen Feldeffekttransistor mit einer erhöhten Majoritätsladungsträger im Kanal bereitzustellen. Des weiteren ist es wünschenswert, ein Verfahren zur Herstellung eines p-Kanal-Feldeffekttransistors mit einer erhöhten Löcherbeweglichkeit bereitzustellen. Ferner werden andere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung aus der nachfolgenden detaillierten Beschreibung und den angefügten Patentansprüchen ersichtlich, wenn diese im Zusammenhang mit den begleitenden Zeichnungen und dem vorhergehenden technischen Gebiet und dem Hintergrund studiert werden.
Kurzer Überblick
Es wird ein verspannter Feldeffekttransistor mit einer erhöhten Majoritätsladungsträgerbeweglichkeit bereitgestellt. Der verspannte Feldeffekttransistor umfasst ein Siliziumsubstrat mit einem Gateisolator, der über dem Siliziumsubstrat angeordnet ist. Eine Gateelektrode liegt über dem Gateisolator und definiert ein Kanalgebiet in dem Siliziumsubstrat unterhalb der Gateelektrode. Ein erstes Silizium/Germaniumgebiet mit einer ersten Dicke ist in dem Siliziumsubstrat eingebettet und ist mit dem Kanalgebiet in Kontakt. Ein zweites Silizium/Germanium-Gebiet mit einer zweiten Dicke, die größer ist als die erste Dicke, und das von dem Kanalgebiet beabstandet ist, ist ebenfalls in dem Siliziumsubstrat eingebettet.
Es werden Verfahren bereitgestellt, um einen verspannten Feldeffekttransistor mit einer erhöhten Majoritätsladungsträgerbeweglichkeit bereitzustellen. Das Verfahren umfasst das Bilden eines Silizium-auf-Isolator-Substrats mit einer Schicht aus Silizium auf einer Isolationsschicht eines Siliziumsubstrats. Eine Gateelektrode wird über der Siliziumschicht gebildet. Eine erste nicht-dotierte Silizium/Germanium-Schicht wird epitaktisch in der Siliziumschicht eingebettet und zu der Gateelektrode ausgerichtet. Eine zweite dotierte Silizium/Germanium-Schicht wird epitaktisch in die Siliziumschicht eingebettet und ist von der Gateelektrode beabstandet.
Kurze Beschreibung der Zeichnungen
Die vorliegende Erfindung wird im Folgenden in Verbindung mit den Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, und wobei
1 schematisch eine Querschnittsansicht eines Feldeffekttransistors gemäß einer Ausführungsform der Erfindung zeigt;
2 bis 13 schematisch im Querschnitt Verfahrensschritte zum Herstellen eines verspannten Feldeffekttransistors gemäß Ausführungsformen der Erfindung zeigen;
14 bis 18 schematisch im Querschnitt Verfahrensschritte zum Herstellen eines verspannten Feldeffekttransistors gemäß weiterer anschaulicher Ausführungsformen der Erfindung zeigen; und
19 bis 22 im Querschnitt Verfahrensschritte zur Herstellung eines verspannten p-Kanal-Feldeffekttransistors gemäß einer weiteren Ausführungsform der Erfindung zeigen.
Detaillierte Beschreibung
Die folgende detaillierte Beschreibung ist lediglich anschaulicher Natur und soll die Erfindung oder die Anwendung und die Verwendungszwecke der Erfindung nicht beschränken. Des weiteren ist nicht beabsichtigt, dass eine Einschränkung auf eine dargestellte oder implizierte Theorie erfolgt, die in dem vorhergehenden technischen Gebiet, dem Hintergrund, dem kurzen Überblick oder in der nachfolgenden detaillierten Beschreibung präsentiert wird.
1 zeigt schematisch im Querschnitt einen Feldeffekttransistor (FET) 20, insbesondere einen p-Kanal-FET (PFET), gemäß einer Ausführungsform der Erfindung. Der FET 20 weist ein Siliziumsubstrat 22 mit einem Gateisolator 23, der auf der Substratoberfläche gebildet ist, auf. Eine Gateelektrode 24 liegt über dem Gateisolator. Die Gateelektrode definiert die Position eines Transistorkanals 26 an der Substratoberfläche unterhalb der Gateelektrode. Ein flaches Gebiet mit vorzugsweise nicht dotiertem Silizium/Germanium (SiGe) 28 ist in das Siliziumsubstrat in unmittelbarer Nähe zu den Rändern des Transistorkanals eingebettet. Ein tieferes Gebiet aus vorzugsweise in-situ-dotiertem SiGe 30 ist in das Siliziumsubstrat an einer Stelle eingebettet, die von dem Kanalgebiet weiter beabstandet ist. Die beiden eingebetteten SiGe-Gebiete verleihen dem Kanalgebiet 26 gemeinsam eine uniaxiale kompressive Verspannung, wie dies durch Pfeile 32 angedeutet ist, wodurch die Beweglichkeit der Majoritätsladungsträger in Form von Löchern in dem Kanal erhöht wird. Das flache eingebettete Silizium/Germanium-Gebiet hat das verspannnungsinduzierende Material in unmittelbarer Nähe zu dem Kanalgebiet; da jedoch dieses SiGe-Gebiet undotiert ist, gibt es keine nachteiligen Effekte der Bordotiermittel, die in die Erweiterungsgebiete eindringen und damit das Bauteilkurzkanalverhalten beeinträchtigen können. Das tiefere eingebettete Silizium/Germanium-Gebiet ist sehr wirksam beim Ausüben einer Verspannung auf das Kanalgebiet; die Dotierung bzw. Verunreinigungsdotierung ist von dem Kanalgebiet beabstandet und verhindert somit ein Einwandern in den Kanal, und die Dotierung dient dazu, ein Source 34 und ein Drain 36 des Transistors zu bilden. Die Verwendung von selektiv aufgewachsenem epitaktischen SiGe, das in-situ mit Bor dotiert ist (beispielsweise durch Hinzufügen eines dotierstoffenthaltenden Gases, etwa Diboran, zu den Reaktionsstoffen für das epitaktische Aufwachsen), führt zur Einsparung eines Ionenimplantationsschritts. Die in-situ-Dotierung vermeidet einen Prozessschritt, wobei jedoch die Wahrung der Verformung ein wichtiger Vorteil der in-situ-Dotierung ist. Die Ionenimplantation in verformte SiGe-Gebiete besitzt die nachteilige Wirkung, dass eine Relaxation der Verformung in den SiGe-Gebieten hervorgerufen wird. Eine Relaxation der Verformung in den eingebetteten Gebieten beeinträchtigt die Erhöhung der Beweglichkeit, die durch die eingebetteten verformungsinduzierenden Gebiete hervorgerufen wird. Durch eine in-situ-Dotierung der Source- und Drain-Gebiete wird die Notwendigkeit für eine Ionenimplantation dieser Gebiete vermieden, und die durch die eingebetteten Gebiete hervorgerufene Verformung wird bewahrt. Gemäß einer Ausführungsform der Erfindung wird die Beweglichkeit von Ladungsträgern in dem Kanal eines PFET durch die kombinierte Wirkung eines flachen undotierten SiGe-Gebiets in unmittelbarer Nähe zu der Gateelektrode und ausgerichtet dazu, und durch ein tieferes in-situ-dotiertes SiGe-Gebiet erreicht, das durch eine Source/Drain-lonenimplantation nicht entspannt wird. Wie nachfolgend deutlicher erläutert ist, kann der PFET 20 in einem Siliziumvollsubstratgebiet, in einer dünnen Siliziumschicht auf Isolator (SOI) oder in dem Substrat, das die SOI trägt, hergestellt werden.
Die 2 bis 13 zeigen schematisch Querschnittsansichten von Verfahrensschritten bei der Herstellung eines verspannten p-Kanal-Feldeffekttransistors 40 gemäß einer Ausführungsform der Erfindung. Diverse Schritte bei der Herstellung von Feldeffekttransistoren sind gut bekannt und daher werden der Kürze halber viele konventionelle Schritte lediglich kurz erwähnt oder deren Beschreibung wird vollständig weggelassen, so dass gut bekannte Prozessdetails nicht beschrieben werden. Der PFET 40 kann Teil einer integrierten Schaltung sein, die eine große Anzahl an PFET's sowie an n-Kanal-FET's (NFET's) aufweist, obwohl in dieser anschaulichen Ausführungsform ein einzelner Feldeffekttransistor gezeigt ist. Die anderen Transistoren, die in der integrierten Schaltung verwendet sind, können verspannte sowie unverspannte Transistoren einschließen.
Wie in 2 gezeigt ist, beginnt die Herstellung eines verspannten FET's 40 gemäß einer Ausführungsform der Erfindung mit dem Bereitstellen eines Halbleitersubstrats 42. Das Halbleitersubstrat ist vorzugsweise ein monokristallines Siliziumsubstrat, wobei der Begriff „Siliziumsubstrat" hierin verwendet wird, um relativ reine Siliziummaterialien zu bezeichnen, die typischerweise in der Halbleiterindustrie verwendet werden. Das Siliziumsubstrat 42 kann eine Vollsiliziumscheibe sein, oder, wie hier gezeigt ist, kann, ohne Einschränkung, eine SOI-Scheibe sein mit einer Schicht aus Silizium 44 auf einer isolierenden Schicht 46, die wiederum von einer Siliziumträgerscheibe 48 getragen wird. Vorzugsweise besitzt die Siliziumscheibe eine (100) oder eine (110) Orientierung. Die Dicke der dünnen Schicht 44 hängt von der Art der herzustellenden integrierten Schaltung ab und kann beispielsweise ungefähr 50 bis 120 Nanometer (nm) betragen. Der dargestellte Bereich 50 der dünnen Siliziumschicht 44 ist mit n-Dotiermitteln dotiert. Der Bereich 50 kann beispielsweise durch Ionenimplantation entsprechend der geeigneten Leitfähigkeit dotiert werden. Eine flache Grabenisolation (STI) 52 ist vorgesehen, um individuelle Bauelemente voneinander elektrisch zu trennen. Wie bekannt ist, gibt es viele Prozesse, die angewendet werden können, um die STI zu bilden, so dass der Prozess hier nicht detailliert beschrieben werden muss. Im Allgemeinen enthält die STI einen flachen Graben, der in die Oberfläche des Halbleitersubstrats geätzt und nachfolgend mit einem isolierenden Material gefüllt wird. Die STI erstreckt sich vorzugsweise über die gesamte Dicke der dünnen Siliziumschicht bis zu dem darunter liegenden Isolator 46. Nachdem der Graben mit dem isolierenden Material gefüllt ist, wird die Oberfläche für gewöhnlich beispielsweise durch chemischmechanische Einebnung (CMP) eingeebnet.
Das Verfahren geht weiter, wie in 3 gezeigt ist, wobei gemäß einer Ausführungsform der Erfindung ein Gateisolator 54 auf einer Oberfläche 56 der Siliziumschicht 44 gebildet wird. Der Gateisolator 54 kann ein Siliziumoxid, ein dielektrisches Material mit großer dielektrischer Konstante oder dergleichen sein und kann eine Dicke von beispielsweise ungefähr 1 bis 5 nm aufweisen, obwohl gewisse Bauelemente dickere oder dünnere Gateisolatoren und/oder Gateisolatoren, die auf mehreren Schichten des gleichen oder unterschiedlichen Materialien gebildet sind, benötigen. Vorzugsweise ist der Gateisolator 54 ein Siliziumdioxid, das durch thermische Oxidation der Siliziumschicht 44 hergestellt wird. Alternativ kann der Gateisolator 54 durch chemische Dampfabscheidung (CVD) oder einer der Variationen der chemischen Dampfabscheidung, etwa chemische Dampfabscheidung bei geringem Druck (LPCVD), plasmaunterstützer chemischer Dampfabscheidung (PECVD), oder dergleichen hergestellt werden. An die Herstellung der Gateisolatorschicht schließt sich das Abscheiden einer Schicht eines Gateelektroden bildenden Materials 58 und einer Deckschicht 60 an. Vorzugsweise ist das Gateelektroden bildende Material ein undotiertes polykristallines Silizium, das durch CVD mit einer Dicke von ungefähr 100 nm abgeschieden wird, und die Deckschicht ist Siliziumnitrid, das durch LPCVD mit einer Dicke bis zu ungefähr 30 nm abgeschieden wird. Das polykristalline Silizium kann beispielsweise durch Reduktion von Silan (SiH₄) aufgebracht werden, und das Siliziumnitrid beispielsweise durch eine Reaktion von Dichlorsilan (SiH₂CL₂) und Ammoniak gebildet werden.
Das Verfahren geht weiter mit Strukturieren der Schicht aus Gateelektroden bildendem Material 58 und der Deckschicht 60, um eine Gatelektrode 62 zu bilden, wie in 4 gezeigt ist. Die beiden Schichten können strukturiert und geätzt werden unter Anwendung konventioneller Photolithographie- und Atztechniken. Die polykristalline Siliziumschicht kann beispielsweise durch Plasmaätzung unter Anwendung einer Cl- oder HBr/O₂-Chemie geätzt werden und das Siliziumnitrid kann unter Anwendung einer CHF₃-, einer CF₄- oder einer SF₆-Chemie geätzt werden. Die Seitenwände 64 der Gateelektrode 62 und die freiliegende Oberfläche der dünnen Siliziumschicht 44 werden thermisch oxidiert, um eine dünne Schicht aus Siliziumdioxid 66 aufzuwachsen. Die dünne Schicht aus Siliziumdioxid kann eine Dicke von 3 bis 4 nm besitzen und kann dazu dienen, den Rand des dünnen Gateoxids am Grund der Gateelektrode 62 zu schützen und das polykristalline Silizium von Schichten zu trennen, die in nachfolgenden Schritten abzuscheiden sind. Die Gateelektrode 62 definiert ein Kanalgebiet 68 des FET als ein Teil der dünnen Siliziumschicht 44, der unter der Gateelektrode liegt.
Das Verfahren gemäß einer Ausführungsform der Erfindung geht weiter, wie in 5 gezeigt ist, indem zu entfernende Seitenwandabstandshalter an Seitenwänden 64 der Gateelektrode 62 gebildet werden. Die Seitenwandabstandshalter werden auf der Gateelektrode 62 durch Abscheiden einer Schicht aus Seitenwand bildendem Material 70, etwa einer Schicht aus Siliziumnitrid, hergestellt. Das Siliziumnitrid, das beispielsweise mit einer Dicke von ungefähr 8 bis 18 nm durch LPCVD abgeschieden werden kann, wird auf dem Rest der Deckschicht 60 und der dünnen Schicht aus Siliziumdioxid 66 aufgebracht.
Es werden zu entfernende Seitenwandabstandshalter 72 gebildet, wie in 6 gezeigt ist durch anisotropes Ätzen der Schicht 70 mittels reaktiver Ionenätzung (RIE). Die RIE lässt die Seitenwandabstandshalter 72 mit einer Dicke von ungefähr 7 bis 15 nm an den Seiten der Gateelektrode 62 zurück. Die Seitenwandabstandshalter, die Deckschicht 60 und die STI 52 werden als eine Ätzmaske verwendet und es werden Vertiefungungen 64 in die Oberfläche der dünnen Siliziumschicht 44 geätzt. Die Vertiefungen werden durch Plasmaätzen unter Anwendung einer HBr/O₂ und einer Cl-Chemie bis zu einer Tiefe von ungefähr 40 nm geätzt. Die Vertiefungen werden in einem Gebiet geätzt, das ein Sourcegebiet bzw. Draingebiet des Feldeffekttransistors wird. Die Vertiefungen sind selbstjustiert zu der Gateelektrode und liegen in unmittelbarer Nähe zu den Enden des Kanalgebiets 68. Andere Bereich der integrierten Schaltung, für die die Vertiefungen nicht vorgesehen sind, können während des Plasmaätzens durch eine strukturierte Schicht aus Photolack (nicht gezeigt) maskiert werden.
Die Vertiefungen 74 werden mit einer nicht-dotierten Schicht aus einem verspannungsinduzierenden Material 76 gefüllt, wie dies in 7 gezeigt ist. Das verspannungsinduzierende Material kann an pseudomorphes Material sein, das auf der Siliziumschicht mit einer zu der Gitterkonstante des Siliziums unterschiedlichen Gitterkonstante aufgewachsen werden kann. Der Unterschied in der Gitterkonstante der beiden nebeneinander liegenden Materialien führt zu einer Verspannung in dem Trägermaterial. Das verspannungsinduzierende Material kann beispielsweise monokristallines Silizium/Germanium (SiGe) sein mit ungefähr 10 bis 50 Atomprozent und vorzugsweise ungefähr 20 bis 35 Atomprozent Germanium. Vorzugsweise wird das verspannungsinduzierende Material epitaktisch durch einen selektiven Aufwachsprozess bis zu einer Dicke aufgewachsen, die ausreichend ist, die Vertiefungen auszufüllen. Verfahren zum epitaktischen Aufwachsen dieser Materialien auf einem Siliziumträger in selektiver Weise sind gut bekannt und sind hierin nicht beschrieben. SiGe besitzt eine größere Gitterkonstante als Silizium und es wird eine kompressive Längsverspannung auf den Transistorkanal ausgeübt. Die kompressive Längsverspannung erhöht die Beweglichkeit von Löchern in dem Kanal und verbessert damit das Leistungsverhalten eines p-Kanal-Feldeffekttransistors.
Es wird eine zweite Schicht aus einem Material für einen zu entfernenden Seitenwandabstandshalter (nicht gezeigt), etwa eine Schicht aus Siliziumnitrid, ganzflächig über der Gateelektrodenstruktur und dem zuvor aufgewachsenen Silizium/Germanium-Gebiet 76 abgeschieden. Die zweite Schicht wird anisotrop geätzt, um einen zweiten zu entfernenden Seitenwandabstandshalter 78 über dem Seitenwandabstandshalter 72 zu bilden, wie in 8 gezeigt ist. Die kombinierte Dicke des Seitenwandabstandshalters 72 und des Seitenwandabstandshalters 78 beträgt vorzugsweise ungefähr 20 bis 30 nm. Es wird eine zweite Vertiefung 80 in die dünne Siliziumschicht 44 und das SiGe-Gebiet 76 unter Anwendung der Deckschicht 60, des Seitenwandabstandshalters 78 und der STI 52 als Ätzmaske geätzt. Wie zuvor können andere Bereiche der integrierten Schaltung, für die keine Vertiefungen vorgesehen sind, während des Plasmaätzens durch eine strukturierte Schicht aus Photolack (nicht gezeigt) maskiert werden. Die Plasmaätzung wird fortgesetzt, bis die Vertiefung eine Tiefe von mindestens ungefähr 80 bis 100 nm aufweist, wobei die Ätzung aber beendet wird, bevor die Vertiefung sich durch die gesamte dünne Siliziumschicht 44 bis zu der darunter liegenden Isolatorschicht 46 erstreckt. Es bleibt zumindest ein dünner Bereich der Siliziumschicht 44 an der Unterseite der Vertiefung erhalten. Der dünne verbleibende Bereich dient als eine Saatschicht für das nachfolgende Aufwachsen des verspannungsinduzierenden Materials, wie dies zuvor erläutert ist. Die Vertiefung 80 ist somit selbstjustiert aber von der Gateelektrode 62 und dem Kanalgebiet 68 beabstandet.
Wie in 9 gezeigt ist, wird gemäß einer Ausführungsform der Erfindung die Vertiefung 80 mit einem verspannungsinduzierenden Material 82 gefüllt. Wie das verspannungsinduzierende Material 76 kann auch das verspannungsinduzierende Material 82 ein pseudomorphes Material sein, das auf der Siliziumschicht mit einer anderen Gitterkonstante als der Gitterkonstante des Siliziums aufgewachsen wird. Vorzugsweise ist das verspannungsinduzierende Material das gleiche wie das verspannungsinduzierende Material 76, und wird auch in gleicher Weise aufgewachsen. Das verspannungsinduzierende Material 82 kann beispielsweise monokristallines Silizium/Germanium (SiGe) sein mit ungefähr 10 bis 35 Atomprozent und vorzugsweise ungefähr 20 bis 35 Atomprozent Germanium. Das SiGe kann bis zu einer ausreichenden Dicke aufgewachsen werden, so dass zumindest die Vertiefung 80 gefüllt wird und wird vorzugsweise mit Bor dotiert bis zu einer Dotierkonzentration im Bereich von ungefähr 1 bis 3 × 10²⁰ cm^–3.
Nach dem selektiven Aufwachsen des SiGe-Materials 82 werden die Seitenwandabstandshalter 72 und 78 und die Deckschicht 60 von dem Bauelement entfernt, wie in 10 gezeigt ist. Unter Anwendung der Gateelektrode 62 und der STI 52 als Implantationsmasken werden Borionen in den freiliegenden Bereich der dünnen Siliziumschicht 44, des SiGe-Gebiets 76 und des SiGe-Gebiets 82 implantiert, um Source- und Drain-Erweiterungsgebiete und Halo-Implantationsgebiete 84 zu bilden. Das Implantationsgebiet bildet ein flaches dotiertes Gebiet in der Nähe der Oberfläche des Siliziums und der Silizium/Germanium-Gebiete. Bereiche der integrierten Schaltung, die nicht mit Borionen implantiert werden sollen, etwa NFET-Bereiche des IC's, können mit einer strukturierten Photolackmaske (nicht gezeigt) maskiert werden.
Wie in 11 gezeigt ist, wird eine weitere Schicht aus Siliziumnitrid oder aus einem anderen dielektrischen Material, das Seitenwandabstandshalter bildet (nicht gezeigt), ganzflächig über der Gateelektrode 62 und der Oberfläche STI, der dünnen Siliziumschicht und den SiGe-Epitaxiegebieten abgeschieden. Die weitere Schicht eines Seitenwandabstandshalter bildenden Materials wird anisotrop geätzt, beispielsweise durch reaktive Ionenätzung, um permanente Seitenwandabstandshalter 86 an Seitenwänden 76 der Gateelektrode 62 zu bilden. Die permanenten Seitenwandabstandshalter und die STI 52 können als eine Implantationsmaske zum Einbringen zusätzlicher P-Dotierstoffionen in das SiGe-Gebiete 82 verwendet werden. Wiederum können jene Bereiche des IC's, die keine zusätzlichen p-Verunreinigungsionen erhalten sollen, durch eine Schicht aus strukturiertem Photolackmaterial maskiert werden. Nach der zusätzlichen Ionenimplantation, wenn eine derartige Implantation verwendet wird, wird das Bauelement thermisch ausgeheizt, vorzugsweise durch einen schnellen thermischen Ausheizprozess (RTA). Der RTA aktiviert die zuvor eingebrachten Implantationsstoffe und verursacht ein Diffundieren von Dotierstoffverunreinigungen aus dem in-situ-dotierten SiGe-Gebiet 82, um ein Sourcegebiet 90 und ein Draingebiet 92 zu bilden.
Die Seitenwandabstandshalter 86 können auch verwendet werden, um selbstjustierte Silizidgebiete zu bilden, die einen Kontakt zu dem Sourcegebiet, dem Draingebiet und der Gateelektrode herstellen, wobei dies ein erster Schritt ist, um einen elektrischen Kontakt zu den diversen Bauteilgebieten bereitzustellen. Wie in 12 gezeigt ist, wird eine Schicht eines Silizid bildenden Metalls 94, etwa eine Schicht aus Kobalt, Nickel, Titan, und dergleichen über der Oberfläche der Bauteilstruktur der 11 abgeschieden. Die Schicht aus Silizid bildendem Metall wir erhitzt, um das Metall mit dem darunter liegenden Silizium oder Silizium/Germanium in Reaktion zu bringen, um elektrische Kontakte 96, 97, 98 aus Metallsilizid für das Sourcegebiet, das Draingebiet und die Gateelektrode zu bilden, wie dies in 13 gezeigt ist. Metall, das nicht mit Silizium oder Silizium/Germanium in Kontakt ist, etwa Metall, das auf der STI 52 oder auf den Seitenwandabstandshaltern 86 vorhanden ist, reagiert nicht und kann nachfolgend unter Behandlung mit einer H₂O₂/H₂O₄ oder einer HNO₃HCL-Lösung entfernt werden.
In der vorhergehenden Beschreibung wird die Vertiefung 74 geätzt und das flache eingebettete SiGe-Gebiet 76 wurde aufgewachsen, bevor die Vertiefung 80 geätzt wurde und bevor das tiefe dotierte eingebettete SiGe-Gebiet aufgewachsen wurde. Wie im Querschnitt in den 14 bis 18 gezeigt ist, kann die Reihenfolge dieser Verfahrensschritte gemäß einer Ausführungsform der Erfindung umgekehrt werden. Gemäß dieser Ausführungsform dieser Erfindung beginnt das Verfahren zur Herstellung eines PFET 140 in der gleichen Weise, wie dies in den 2 bis 4 gezeigt ist. Wie in 14 gezeigt ist, wird eine Schicht aus einem Seitenwandabstandshalter bildenden Material 170, etwa eine Schicht aus Siliziumnitrid, auf der Struktur der 4 abgeschieden. Die Schicht aus Siliziumnitrid kann eine Dicke von ungefähr 20 bis 30 nm besitzen.
Wie in 15 gezeigt ist, wird die Schicht 170 anisotrop geätzt, um Seitenwandabstandshalter 172 an den Rändern der Gateelektrode 62 zu bilden. Die Seitenwandabstandshalter 172 zusammen mit der STI 52 und der Deckschicht 60 werden verwendet, um eine Ätzmaske zu bilden, und es wird eine Vertiefung 174 in die Oberfläche der dünnen Siliziumschicht 44 durch Plasmaätzung gebildet. Die Vertiefung 174 kann eine Tiefe von mindestens ungefähr 80 bis 100 nm aufweisen, wobei die Ätzung beendet wird, bevor die Vertiefung sich vollständig durch die dünne Siliziumschicht 44 bis zu der darunter liegenden Isolatorschicht 46 erstreckt. Zumindest ein dünner Bereich der Siliziumschicht 44 verbleibt an der Unterseite der Vertiefung. Die Vertiefung 174 ist selbstjustiert aber beabstandet zu der Gateelektrode 62 und dem Kanalgebiet 68 durch eine Dicke, die von der Breite der Seitenwandabstandshalter 172 abhängt.
Die Vertiefung 174 wird durch selektives Aufwachsen einer eingebetteten Epitaxieschicht aus verspannungsinduzierendem Material, etwa einer Schicht 176 aus SiGe gefüllt, wie dies in 16 gezeigt ist. Vorzugsweise enthält das SiGe ungefähr 10 bis 35 Atomprozent Germanium und enthält vorzugsweise ungefähr 20 bis 35 Atomprozent Germanium. Auch ist das SiGe vorzugsweise in-situ-dotiert mit Bor mit einer Konzentration von ungefähr 1 bis 3 × 10²⁰ cm^–3. Die Schicht 176 kann in-situ-dotiert werden, indem beispielsweise Diboran dem Durchfluss von Reaktionsmitteln während des epitaktischen Aufwachsen des SiGe hinzugefügt wird.
Nach dem selektiven epitaktischen Aufwachsen der SiGe-Schicht 176 werden die Seitenwandabstandshalter 172 entfernt und es werden neue Seitenwandabstandshalter 178 mit einer Dicke, die kleiner ist als die Dicke der Seitenwandabstandshalter 172, an den Seitenwänden der Gateelektrode 62 gebildet. Die Seitenwandabstandshalter 178 werden in gleicher Weise gebildet, wie dies zuvor für die Seitenwandabstandshalter 72 beschrieben ist. Die Seitenwandabstandshalter 178 können aus Siliziumnitrid oder einem anderen dielektrischen Material hergestellt werden und besitzen vorzugsweise eine Dicke von ungefähr 7 bis 15 nm. Die Seitenwandabstandshalter 178, die Deckschicht 60 und die STI 52 werden als eine Ätzmaske verwendet, und es werden flache Vertiefungen 180 in die Oberfläche der Schicht 176 des SiGe geätzt, wie in 17 gezeigt ist. Die Vertiefungen 180 besitzen vorzugsweise eine Tiefe von ungefähr 40 nm.
Die Vertiefungen 180 werden durch selektives Aufwachsen einer eingebetteten Epitaxieschicht eines undotierten verspannungsinduzierenden Materials, etwa einer Schicht 182 aus SiGe, gefüllt, wie dies in 18 gezeigt ist. Vorzugsweise enthält das SiGe ungefähr 10 bis 35 Atomprozent an Germanium und enthält höchst vorteilhafter Weise ungefähr 20 bis 35 Atomprozent Germanium. Das undotierte SiGe ist zu der Gateelektrode selbstjustiert und liegt in unmittelbarer Nähe bei den Enden des Kanals 68. Die weitere Bearbeitung ist PFET 140 geht in der gleichen Weise weiter, wie dies in den 10 bis 13 gezeigt ist.
19 bis 22 zeigen im Querschnitt Verfahrensschritte zur Herstellung eines verspannten PFET 240 gemäß einer weiteren Ausführungsform der Erfindung. Gemäß dieser Ausführungsform der Erfindung wird ein verspannter PFET 240 in dem Substrat eines Silizium-auf-Isolator-(SOI)Halbleitersubstrats hergestellt. Das Verfahren zur Herstellung des PFET 240 beginnt mit dem Bereitstellen eines Halbleitersubstrats 242. Wie in 19 gezeigt ist, enthält das Halbleitersubstrat 242 eine dünne Siliziumschicht 244 über einer Isolatorschicht 246, die wiederum über einem monokristallinen Siliziumsubstrat 248 liegt. Die Siliziumschicht 244 und das Siliziumsubstrat 248 können eine (100) oder eine (110) Kristallorientierung besitzen, wobei die Siliziumschicht 244 vorzugsweise eine (100) Kristallorientierung besitzt und das Siliziumsubstrat 248 eine (110) Kristallorientierung besitzt. Die Löcherbeweglichkeit in Silizium mit einer (110) Orientierung ist höher als in Silizium mit einer (100) Orientierung und die Elektronenbeweglichkeit verhält sich umgekehrt dazu, d. h. diese ist in Silizium mit einer (100) Orientierung größer als in Silizium mit einer (110) Orientierung. Es werden Gebiete einer flachen Grabenisolation 252 in der dünnen Siliziumschicht hergestellt und diese erstrecken sich vorzugsweise durch die gesamte Schicht 244 bis zu dem Isolator 246. Die STI kann in der gleichen Weise hergestellt werden, wie dies zuvor mit Bezug zu 2 beschrieben ist.
Wie in 20 gezeigt ist, wird eine Vertiefung 254 durch eines der STI-Gebiete und auch durch die Isolatorschicht 246 geätzt, um einen Bereich 256 des Siliziumsubstrats 248 freizulegen. Eine Schicht aus strukturiertem Photolack (nicht gezeigt) kann als eine Ätzmaske verwendet werden, um den geätzten Bereich zu definieren. Obwohl ein verspannter PFET in dem festgelegten Bereich 246 gemäß einem Verfahren hergestellt werden kann, das ähnlich ist zu jenem, das in den 2 bis 13 oder in den 14 bis 18 gezeigt ist, ist es vorteilhaft selektiv eine Epitaxiesiliziumschicht 258 zum Füllen der Vertiefung 254 aufzuwachsen, wie dies in 21 gezeigt ist. Die Siliziumschicht 258 kann selektiv mittels dem Fachmann bekannter Techniken aufgewachsen werden, wobei der freigelegte Bereich 256 dazu dient, um das monokristalline Aufwachsen mit der gleichen Kristallorientierung für das Siliziumsubstrat 248 in Gang zu setzen. Das Füllen der Vertiefung 254 mit einem epitaktischen Silizium liefert eine im Wesentlichen planare Oberfläche 260 für die nachfolgende Herstellung von Transistoren sowohl in dem epitaktischen Silizium als auch in dem Rest der Siliziumschicht 244. Die Siliziumschicht 258 wird zu einer Erweiterung des Siliziumsubstrats 248, das die gleiche Kristallorientierung besitzt und vorzugsweise eine (110) Siliziumkristallorientierung besitzt. Mit einem (110) Substrat oder einer Substraterweiterung ist die Herstellung eines PFET's möglich, der ein Transistor mit Hybridorientierung (HOT) ist. Ein HOT-Bauelement nutzt vorteilhaft die erhöhte Löcherbeweglichkeit für einen PFET aus, die auf einem (110) Substrat verfügbar ist, während NFET's in der dünnen Siliziumschicht hergestellt werden, die eine (100) Kristallorientierung besitzt, und in der Elektronen eine relativ hohe Beweglichkeit besitzen.
Wie in 22 gezeigt ist, wird gemäß einer Ausführungsform der Erfindung ein p-Kanal-HOT 290 in der Siliziumschicht 258 gebildet. Der HOT 290 kann gemäß dem Verfahren, wie es in den 2 bis 13 gezeigt ist, oder gemäß dem Verfahren, wie es in den
14 bis 18 gezeigt ist, hergestellt werden. Der HOT 290 enthält eine Schicht aus Gateisolator 294, eine Gateelektrode 269, die auf dem Gateisolator gebildet ist, ein Kanalgebiet 297 unter der Gateelektrode 296, eine erste eingebettete undotierte epitaktische Silizium/Germanium-Schicht 298, die in einer Vertiefung 390 aufgewachsen ist, und eine zweite dotierte eingebettete epitaktische Silizium/Germanium-Schicht 302, die in einer zweiten Vertiefung 304 gebildet ist. Des weiteren kann gemäß einer weiteren Ausführungsform der Erfindung ein verspannter PFET 292 in der dünnen Siliziumschicht 244 gemäß dem in den 2 bis 13 gezeigten Verfahren oder gemäß dem in den 14 bis 18 gezeigten Verfahren hergestellt werden. Des weiteren können, obwohl dies nicht gezeigt ist, andere PFET's und NFET's mit verspannter oder nicht verspannter Form in der dünnen Siliziumschicht 244 so hergestellt werden, dass die gewünschte integrierte Schaltungsfunktion eingerichtet wird.
Obwohl zumindest eine beispielhafte Ausführungsform in der vorhergehenden detaillierten Beschreibung beschrieben ist, sollte beachtet werden, dass eine große Anzahl an Variationen besteht. Es sollte ferner beachtet werden, dass die beispielhafte Ausführungsform oder die beispielhaften Ausführungsformen lediglich Beispiele sind und den Schutzbereich, die Anwendbarkeit oder die Struktur der Erfindung in keiner Weise beschränken sollen. Vielmehr dient die vorhergehende detaillierte Beschreibung dazu, den Fachmann eine angemessene Anleitung zum Realisieren der beispielhaften Ausführungsform oder beispielhaften Ausführungsformen zu geben. Es sollte beachtet werden, dass diverse Änderungen in der Funktion und dem Aufbau von Elementen durchgeführt werden können, ohne von dem Schutzbereich der Erfindung, wie sie in den angefügten Patentansprüchen und deren Äquivalente dargestellt ist, abzuweichen.
Zusammenfassung
Es werden ein verspannter Feldeffekttransistor (40) und Verfahren zu dessen Herstellung bereitgestellt. Der Feldeffekttransistor (40) umfasst ein Siliziumsubstrat (44) mit einem Gateisolator (54), der über dem Siliziumsubstrat angeordnet ist. Eine Gateelektrode (62) befindet sich über dem Gateisolator und definiert ein Kanalgebiet (68) in dem Siliziumsubstrat unterhalb der Gateelektrode. Ein erstes Silizium/Germanium-Gebiet (76) mit einer ersten Dicke ist in dem Siliziumsubstrat eingebettet und ist mit dem Kanalgebiet in Kontakt. Ein zweites Silizium/Germanium-Gebiet (82) mit einer zweiten Dicke, die größer ist als die erste Dicke und die von dem Kanalgebiet beabstandet ist, ist ebenfalls in dem Siliziumsubstrat eingebettet.

Claims

Verspannter Feldeffekttransistor (40) mit: einem Siliziumsubstrat (44); einem Gateisolator (54) über dem Siliziumsubstrat; einer Gateelektrode (62) über dem Gateisolator; einem Kanalgebiet (68) in dem Siliziumsubstrat unterhalb der Gateelektrode; einem ersten eingebetteten Silizium/Germanium-Gebiet (76) mit einer ersten Dicke, das mit dem Kanalgebiet in Kontakt ist; und einem zweiten eingebetteten Silizium/Germanium-Gebiet (82) mit einer zweiten Dicke, die größer ist als die erste Dicke, das von dem Kanalgebiet beabstandet ist.
Verspannter Feldeffekttransistor nach Anspruch 1, wobei das erste eingebettete Silizium/Germanium-Gebiet (76) eine nicht dotierte epitaktisch aufgewachsene Schicht aus Silizium/Germanium aufweist.
Verspannter Feldeffekttransistor nach Anspruch 2, wobei das zweite eingebettete Silizium/Germanium-Gebiet (82) eine dotierte epitaktisch aufgewachsene Schicht aus Silizium/Germanium aufweist.
Verfahren zur Herstellung eines verspannten Feldeffekttransistors (40), der ein monokristallines Siliziumsubstrat (44) aufweist, wobei das Verfahren die Schritte umfasst: Abscheiden und Strukturieren einer Schicht aus polykristallinem Silizium (58) über dem Siliziumsubstrat, um eine Gateelektrode (62) zu bilden, die ein Kanalgebiet (68) in dem Siliziumsubstrat unter der Gateelektrode definiert; Abscheiden einer ersten Schicht eines Abstandshalter bildenden Materials (70) über der Gateelektrode; anisotropes Ätzen der ersten Schicht, um einen Seitenwandabstandshalter (72) an der Gateelektrode zu bilden; Ätzen einer ersten Vertiefung (74) in das Siliziumsubstrat unter Anwendung der Gateelektrode und des Seitenwandabstandshalters als eine Ätzmaske; epitaktisches Aufwachsen einer ersten eingebetteten Silizium/Germanium-Schicht (76) in der ersten Vertiefung; Bilden eines zweiten Seitenwandabstandshalters (78) an dem ersten Seitenwandabstandshalter; Ätzen einer zweiten Vertiefung (80) in das Siliziumsubstrat unter Anwendung der Gateelektrode und des zweiten Seitenwandabstandshalters als eine Ätzmaske; epitaktisches Aufwachsen einer zweiten eingebetteten Silizium/Germaniumschicht (82) in der zweiten Vertiefung; und Bilden elektrischer Kontakte (96, 97, 98) zu der Gatelektrode und zu der zweiten eingebetteten Silizium/Germanium-Schicht.
Verfahren nach Anspruch 4, wobei der Schritt des epitaktischen Aufwachsens einer ersten eingebetteten Silizium/Germanium-Schicht (76) den Schritt umfasst: epitaktisches Aufwachsen einer ersten undotierten eingebetteten Silizium/Germanium-Schicht, und wobei der Schritt des epitaktischen Aufwachsens einer zweiten eingebetteten Silizium/Germanium-Schicht (82) den Schritt umfasst: epitaktisches Aufwachsen einer dotierten eingebetteten Silizium/Germanium-Schicht.
Verfahren nach Anspruch 4, wobei der Schritt des epitaktischen Aufwachsens einer ersten eingebetteten Silizium/Germanium-Schicht (76) den Schritt umfasst: epitaktisches Aufwachsen einer ersten eingebetteten Silizium/Germanium-Schicht, die mit dem Kanalgebiet in Kontakt ist.
Verfahren nach Anspruch 6, wobei der Schritt des epitaktischen Aufwachsens einer zweiten eingebetteten Silizium/Germanium-Schicht (82) den Schritt umfasst: epitaktisches Aufwachsen einer eingebetteten Silizium/Germanium-Schicht, die von dem Kanalgebiet beabstandet ist.
Verfahren nach Anspruch 4, wobei der Schritt des epitaktischen Aufwachsens einer ersten eingebetteten Silizium/Germanium-Schicht (76) den Schritt umfasst: epitaktisches Aufwachsen einer ersten eingebetteten Silizium/Germanium-Schicht mit einer ersten Dicke, und wobei der Schritt des epitaktischen Aufwachsens einer zweiten eingebetteten Silizium/Germanium-Schicht (82) den Schritt umfasst: epitaktisches Aufwachsen einer zweiten eingebetteten Silizium/Gemanium-Schicht mit einer zweiten Dicke, die größer ist als die erste Dicke.
Verfahren zur Herstellung eines verspannten Feldeffekttransistors (40, 140) mit den Schritten: Bilden eines Silizium-auf-Isolator-Substrats (42), das eine Schicht aus Silizium (44) und eine Isolatorschicht (46) auf einem Siliziumsubstrat (48) aufweist; Bilden einer Gateelektrode (62) über der Schicht aus Silizium; epitaktisches Aufwachsen einer ersten undotierten Silizium/Germanium-Schicht (76, 182), die in der Siliziumschicht eingebettet und zu der Gateelektrode ausgerichtet ist; epitaktisches Aufwachsen einer zweiten dotierten Silizium/Germanium-Schicht (82, 176), die in der Siliziumschicht eingebettet und von der Gateelektrode beabstandet ist.
Verfahren nach Anspruch 9, wobei der Schritt des epitaktischen Aufwachsens einer ersten undotierten Silizium/Germanium-Schicht (182) den Schritt umfasst: epitaktisches Aufwachsen einer ersten undotierten Silizium/Germanium-Schicht, die in die Siliziumschicht und in einem Bereich der zweiten dotierten Silizium/Germanium-Schicht (176) eingebettet ist.