DE112006001979T5

DE112006001979T5 - Verfahren zur Herstellung eines verformten MOS-Bauelements

Info

Publication number: DE112006001979T5
Application number: DE112006001979T
Authority: DE
Inventors: Igor Peidous; Mario M. Mountain View Pelella; Akif Austin Sultan
Original assignee: Advanced Micro Devices Inc
Current assignee: GlobalFoundries Inc
Priority date: 2005-07-27
Filing date: 2006-07-20
Publication date: 2008-05-21
Also published as: KR20080035659A; WO2007015930A1; KR101243996B1; CN101233605A; TWI413216B; JP2009503851A; GB0802777D0; US20070026599A1; GB2442689A; GB2442689B; TW200741976A; CN101233605B

Abstract

Verfahren zur Herstellung eines verspannten MOS-Bauelements (30) in und auf einem Siliziumsubstrat (36) mit den Schritten:
Bilden einer Gateisolationsschicht (60) auf dem Siliziumsubstrat (36);
Abscheiden einer Schicht aus Gateelektrodenmaterial (62) über der Gateisolationsschicht (60) und Strukturieren der Schicht aus Gateelektrodenmaterial (62), um eine Gateelektrode mit gegenüberliegenden Seitenflächen (72) zu bilden;
Ätzen eines ersten Grabens (82) und eines zweiten Grabens (84) in dem Siliziumsubstrat, wobei der erste Graben und der zweite Graben beabstandet und selbstjustiert zu den gegenüberliegenden Seitenflächen der Gateelektrode angeordnet sind;
selektives Aufwachsen einer Schicht aus verspannungsinduzierendem Material (90) in dem ersten Graben (82) und in dem zweiten Graben (84);
Implantieren von die Leitfähigkeit bestimmenden Dotierstoffionen in das verspannungsinduzierende Material (90) in dem ersten Graben (82), um ein Source-Gebiet 892) zu bilden, und in das verspannungsinduzierende Material (90) in dem zweiten Graben (84), um ein Drain-Gebiet 94 zu bilden; und
Bilden mehrerer paralleler...

Description

Technisches Gebiet der Erfindung
Die vorliegende Erfindung betrifft im Allgemeinen Verfahren zur Herstellung von Halbleiterbauelementen und betrifft insbesondere Verfahren zur Herstellung verspannter MOS-Bauelemente.
Hintergrund der Erfindung
Der überwiegende Teil der heutigen integrierten Schaltungen (IC's) wird hergestellt, indem eine Vielzahl von miteinander verbundenen Feldeffekttransistoren (FET) verwendet werden, die auch als Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET's) oder einfach MOS-Transistoren bezeichnet werden. Ein MOS-Transistor enthält eine Gateelektrode als eine Steuerelektrode und beabstandete Source- und Drain-Elektroden, zwischen denen ein Stromfluss auftreten kann. Eine an die Gateelektrode angelegte Steuerspannung steuert den Stromfluss durch einen Kanal zwischen der Source-Elektrode und der Drain-Elektrode.
Im Gegensatz zu Bipolar-Transistoren sind MOS-Transistoren Bauelemente in denen eine Majoritätsladungsträgerleitung vorherrscht. Die Verstärkung eines MOS-Transistors, die üblicher Weise als Transkonduktanz oder Steilheit (g_m') bezeichnet wird, ist proportional zur Beweglichkeit der Majoritätsladungsträger in dem Transistorkanal. Das Durchlassstromvermögen eines MOS-Transistors ist proportional zur Beweglichkeit mal der Breite des Kanals geteilt durch die Länge des Kanals (g_mW/I). MOS-Transistoren werden für gewöhnlich auf Siliziumsubstraten mit einer Kristalloberflächenorientierung (100) hergestellt, was der übliche Standard für die Silizium-Technologie ist. Für diese und viele weitere Orientierungen kann die Beweglichkeit von Löchern, d. h. der Majoritätsladungsträger, in einem p-Kanal-MOS-Transistor, vergrößert werden, indem eine kompressive Längsverspannung in dem Kanal erzeugt wird. Eine derartige kompressive Längsverspannung beeinträchtigt jedoch die Beweglichkeit der Elektronen, d. h. der Majoritätsladungsträger in n-Kanal-MOS-Transistoren. Eine kompressive Längsverspannung kann in dem Kanal eines MOS-Transistors erzeugt werden, indem ein sich ausdehnendes Material, etwa ein pseudomorphes SiGe in dem Siliziumsubstrat an den Enden des Transistorkanals eingebettet wird (siehe beispielsweise IEEE-elektronische Bauteile, Band 25, Nr. 4, Seite 191, 2004). Ein SiGe-Kristall besitzt eine größere Gitterkonstante als die Gitterkonstante eines Si-Kristalls, und folglich bewirkt das Vorhandensein des eingebetteten SiGe eine Deformation der Si-Matrix. Nachteiligerweise können aktuelle Verfahren zur Verbesserung der Ladungsträgerbeweglichkeit durch Einbetten eines sich ausdehnenden Materials nicht in der gleichen Weise sowohl auf p-Kanaltransistoren als auch auf n-Kanal-MOS-Transistoren angewendet werden, da die kompressive Längsverspannung, die die Löcherbeweglichkeit erhöht, die Elektronenbeweglichkeit beeinträchtigt. Ferner nutzen aktuelle Verfahren lediglich das Phänomen der Verbesserung der Ladungsträgerbeweglichkeit durch Längsverspannung, wobei die Querverspannung vernachlässigt wird, die ebenfalls die Beweglichkeit beeinflusst.
Es ist daher wünschenswert, Verfahren zur Herstellung verspannter MOS-Bauelemente bereitzustellen, in denen sowohl die Längsverspannung als auch die transversale Verspannung ausgenutzt wird. Des weiteren ist es wünschenswert, Verfahren zur Herstellung verspannter MOS-Bauelemente bereitzustellen, die die Ladungsträgerbeweglichkeit von sowohl n-Kanalbauelementen als auch von p-Kanalbauelementen verbessern. Ferner werden weitere vorteilhafte Merkmale und Eigenschaften der vorliegenden Erfindung aus der nachfolgenden detaillierten Beschreibung und den angefügten Patentansprüchen ersichtlich, wenn diese mit Bezug zu den begleitenden Zeichnungen und dem zuvor genannten technischen Gebiet und der Hintergrundinformation studiert werden.
Überblick über die Erfindung
Es werden Verfahren bereitgestellt, um ein verspanntes MOS-Bauelement in und auf einem Halbleitersubstrat herzustellen. Das Verfahren umfasst die Schritte: Bilden mehrerer paralleler MOS-Transistoren in und auf dem Halbleitersubstrat, wobei die mehreren parallelen MOS-Transistoren ein gemeinsames Source-Gebiet, ein gemeinsames Drain-Gebiet und eine gemeinsame Gateelektrode aufweisen. Es wird eine erste Vertiefung bzw. Aussparung in das Halbleitersubstrat in dem gemeinsamen Source-Gebiet geätzt, und eine zweite Vertiefung bzw. Aussparung wird in dem Halbleitersubstrat in dem gemeinsamen Drain-Gebiet geätzt. Es wird ein verspannungsinduzierendes Halbleitermaterial mit einer Gitterkonstante, die größer als die Gitterkonstante des Halbleitersubstrats ist, selektiv in dem ersten Graben und dem zweiten Graben aufgewachsen.
Kurze Beschreibung der Zeichnungen
Im Weiteren wird die vorliegende Erfindung in Verbindung mit den begleitenden Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche Elemente benennen und in denen:
1 und 4 bis 8 eine Querschnittsansicht eines verspannten MOS-Bauelements und Verfahren zu dessen Herstellung gemäß diverser Ausführungsformen der Erfindung zeigen;
2 und 3 schematisch in einer Draufsicht einen Teil eines verspannten MOS-Bauelements während einer Phase der Herstellung zeigen.
Detaillierte Beschreibung der Erfindung
Die folgende detaillierte Beschreibung ist lediglich anschaulicher Natur und soll die Erfindung und deren Anwendung und Nutzung nicht beschränken. Ferner ist nicht beabsichtigt, dass eine Einschränkung durch eine in dem vorhergehenden technischen Gebiet, der Hintergrundinterformation, dem kurzen Überblick oder der folgenden detaillierten Beschreibung erläuterte Theorie erfolgt.
In typischen komplementären MOS (CMOS) integrierten Schaltungen besitzen p-Kanal-MOS-Transistoren und n-Kanal-MOS-Transistoren mit hoher Leistung jeweils eine relativ große Kanalbreite, um einen ausreichenden Durchlassstrom bereitzustellen. Die Kanalbreite derartiger Transistoren ist in der Größenordnung von 1 μm, während die Kanallänge und die Tiefe der Drain- und Source-Gebiete weniger als ungefähr 0,1 μm beträgt. Wenn verspannungsinduzierendes Material mit einer Dicke in der gleichen Größenordnung wie die Source- und Drain-Gebiete an den Enden des Kanals eingebettet wird, können derartige verspannungsinduzierende Materialien eine Längsverspannung entlang des Kanals ausüben, sind aber relativ ineffizient beim Ausüben einer Querverspannung für den Kanal. Merkliche transversale Verspannung werden lediglich an den Rändern des Kanals hervorgerufen, und diese Verspannungen breiten sich in den Kanal lediglich bis zu einer Strecke aus, die von der gleichen Größenordnung wie die Dicke des verspannungsinduzierenden Materials ist. Als Folge davon werden hohe transversale Verspannungen lediglich in einem kleinen Teil des Kanals hervorgerufen und haben daher nur einen geringen Einfluss auf das Bauteilleistungsverhalten. Gemäß einer Ausführungsform der Erfindung wird dieses Prob lem gelöst, indem MOS-Transistoren mit breitem Kanal durch mehrere MOS-Transistoren mit schmalem Kanal, die parallel gekoppelt sind, ersetzt werden. Ein Transistor mit schmalem Kanal mit einem verspannungsinduzierenden Material, das an den Enden des Kanals eingebettet ist, erfährt somit sowohl eine kompressive Längsverspannung als auch eine transversale Zugverspannung entlang des gesamten Kanalgebiets. Die kompressive Längsverspannung erhöht die Löcherbeweglichkeit und verringert die Elektronenbeweglichkeit in dem Kanal, während die transversale Zugverspannung sowohl die Löcherbeweglichkeit als auch die Elektronenbeweglichkeit in dem Kanal erhöht.
1 bis 8 zeigen ein verspanntes MOS-Bauelement 30 und Verfahrensschritte zur Herstellung eines derartigen MOS-Bauelements gemäß diverser Ausführungsformen der Erfindung. In dieser anschaulichen Ausführungsform ist der einzige dargestellte Bereich eines verspannten MOS-Bauelements 30 ein einzelner p-Kanal-MOS-Transistor 32 und ein einzelner n-Kanal-MOS-Transistor 34. Eine integrierte Schaltung, die aus verspannten MOS-Bauelementen, etwa dem Bauelement 30, aufgebaut ist, kann eine große Anzahl derartiger Transistoren aufweisen. Obwohl komplementäre MOS-Transistoren dargestellt sind, ist die Erfindung auch auf Bauelement anwendbar, die lediglich p-Kanal-MOS-Transistoren enthalten.
Diverse Schritte bei der Herstellung von MOS-Transistoren sind gut bekannt und daher werden im Hinblick auf die Kürze viele konventionelle Schritte lediglich kurz erwähnt oder bleiben vollständig unerwähnt, ohne dass gut bekannte Prozessdetails angegeben werden. Obwohl der Begriff „MOS-Bauelement" eigentlich ein Bauelement bezeichnet, das eine Metallgateelektrode und einen Oxid-Gateisolator aufweist, wird dieser Begriff hierin durchwegs verwendet, um ein beliebiges Halbleiterbauelement zu bezeichnen, das eine leitende Gateelektrode (unabhängig davon, ob diese aus Metall oder einem leitenden Material besteht) aufweist, die über einem Gateisolator (einem Oxid oder einem anderen Isolator) angeordnet ist, der wiederum über einem Halbleitersubstrat positioniert ist.
Wie in 1 gezeigt ist, beginnt die Herstellung eines verspannten MOS-Bauelements 30 gemäß einer Ausführungsform der Erfindung mit dem Bereitstellen eines Halbleitersubstrats 36. Das Halbleitersubstrat ist vorzugsweise ein monokristallines Siliziumsubstrat, wobei der Begriff „Siliziumsubstrat" im hierin verwendeten Sinne relativ reine Siliziummaterialien umfassen soll, die typischerweise in der Halbleiterindustrie verwendet werden. Das Silizium substrat 36 kann ein Siliziumvollsubstrat sein oder eine dünne Schicht aus Silizium auf einer isolierenden Schicht (was üblicherweise als Silizium-auf-Isolator oder SOI bekannt ist), die wiederum auf einem Siliziumträgersubstrat aufgebracht ist, wobei hier ohne einschränkend sein zu wollen, eine Siliziumvollsubstratscheibe gezeigt ist. Vorzugsweise besitzt die Siliziumscheibe eine (100) oder (110) Orientierung. Ein Bereich 38 der Siliziumscheibe ist mit n-Dotierstoffen (einem n-Potentialtopfgebiet bzw. n-Wanne) dotiert und ein weiterer Bereich 40 ist mit einem p-Dotiermittel (ein p-Potentialtopfgebiet bzw. ein eine p-Wanne) dotiert. Die n-Wanne und die p-Wanne können im Hinblick auf eine geeignete Leitfähigkeit beispielsweise durch Ionenimplantation dotiert sein. Flache Grabenisolationen (STI) 42 werden gebildet, um eine Trennung zwischen der n-Wanne und der p-Wanne herbeizuführen, um eine Isolierung um einzelne Bauelemente herum, die elektrisch isoliert sein müssen, zu schaffen. Die STI definiert einen aktiven Bereich 44 zur Herstellung eines p-Kanal-MOS-Tansistors 32 und einen aktiven Bereich 46 für die Herstellung des n-Kanal-MOS-Transistors 34. Bekanntlich gibt es viele Prozesse, die zur Herstellung der STI eingesetzt werden können, so dass dieser Vorgang nicht detailliert beschrieben werden soll. Im Allgemeinen enthält die STI einen flachen Graben, der in die Oberfläche des Halbleitersubstrat geätzt wird und nachfolgend mit einem isolierenden Material gefüllt wird. Nachdem der Graben mit dem isolierenden Material gefüllt ist, wird die Oberfläche für gewöhnlich eingeebnet, beispielsweise durch chemisch-mechanisches Einebnen (CMP). Die beiden Wannen bzw. Potentialtöpfe und die STI sind in 1 im Querschnitt und in der 2 in einer Draufsicht gezeigt.
Gemäß einer Ausführungsform der Erfindung sind sowohl der p-Kanal-Transistor 32 als auch der n-Kanal-Transistor 34 MOS-Transistoren mit breitem Kanal und sind beide durch eine Vielzahl von MOS-Transistoren mit schmalem Kanal, die parallel gekoppelt sind, realisiert. Wie nachfolgend detaillierter erläutert ist, beinhalten der p-Kanal-MOS-Transistor 32 und der n-Kanal-MOS-Transistor 34 jeweils ein gemeinsames Source, ein gemeinsames Drain, ein gemeinsames Gate und mehrere parallele Kanäle, die sich von dem Source zu dem Drain und dem gemeinsamen Gate erstrecken. Wie in 3 gezeigt ist, sind die mehreren parallelen Kanäle 50 des p-Kanal-MOS-Transistors 32 durch mehrere STI-Gebiete 52 gebildet, die in der Oberfläche des aktiven Bereichs 44 gebildet sind. Wie ferner in 3 gezeigt ist, sind die mehreren parallelen Kanäle 54 des n-Kanal-MOS-Transistors 34 durch mehrere STI-Gebiete 56 gebildet, die in der Oberfläche des aktiven Bereichs 46 ausgebildet sind. Die STI-Gebiete können gleichzeitig mit dem STI-Gebiet 42 oder können separat hergestellt werden. 3 zeigt ebenso wie 2 das verspannte MOS-Bauelement 30 in einer Draufsicht. Die mehreren parallelen Kanäle besitzen vorzugsweise jeweils eine Breite von ungefähr 0,1 μm. Obwohl lediglich drei parallele Kanäle für jeden der Transistoren gezeigt sind, wird die Gesamtzahl der parallelen Kanäle für jeweils den p-Kanal-MOS-Transistor 32 und den n-Kanal-Transistor 34 so festgelegt, dass die äquivalente Kanalbreite des Transistors mit breitem Kanal, der zu ersetzen ist, erreicht wird. Vorzugsweise sind die Kanäle entlang der <110>-Kristallrichtung orientiert.
Eine Schicht aus Gateisolationsmaterial 60 ist auf der Oberfläche des Siliziumsubstrats 36 einschließlich der Oberfläche der aktiven Bereiche 44 und 46 ausgebildet, wie in 4 gezeigt ist. Die Gateisolationsschicht kann eine thermisch aufgewachsene Siliziumdioxidschicht sein, die durch Aufheizen des Siliziumsubstrats in einer oxidierenden Umgebung gebildet wird, oder diese kann ein abgeschiedenes Isolationsmaterial sein, etwa Siliziumoxid, Siliziumnitrid, ein Isolationsmaterial mit großer dielektrischer Konstante, etwa HfSiO, oder dergleichen. Abgeschiedene Isolationsmaterialien können durch chemische Dampfabscheidung (CVD), chemische Dampfabscheidung bei geringem Druck (LPCVD) oder plasmaunterstützte chemische Dampfabscheidung (PECVD) aufgebracht werden. In der dargestellten Ausführungsform ist die Schicht aus Gateisolationsmaterial ein abgeschiedenes Isolationsmaterial, das in gleicher Weise auf der STI und dem Siliziumsubstrat aufgebracht ist. Das Gateisolationsmaterial besitzt typischerweise eine Dicke von 1 bis 10 Nanometer (nm). Gemäß einer Ausführungsform der Erfindung wird eine Schicht aus polykristallinem Silizium 63 auf der Schicht aus Gateisolationsmaterial abgeschieden. Die Schicht aus polykristallinem Silizium wird vorzugsweise als undotiertes polykristallines Silizium abgeschieden und nachfolgend durch Ionenimplantation dotiert. Eine Schicht 64 aus Hartmaskenmaterial, etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid kann auf der Oberfläche des polykristallinem Siliziums abgeschieden werden. Das polykristalline Material kann mit einer Dicke von ungefähr 100 nm durch LPCVD durch Wasserstoffreduzierung von Silan aufgebracht werden. Das Hartmaskenmaterial kann mit einer Dicke von ungefähr 50 nm ebenfalls durch LPCVD abgeschieden werden.
Die Hartmaskenschicht 64 und die darunter liegende Schicht aus polykristallinem Silizium 62 werden photolithographisch strukturiert, um eine Gateelektrode 66 des p-Kanal-MOS-Transistors zu bilden, die über dem aktiven Bereich 44 liegt, und um eine Gateelektrode 68 des n-Kanal-MOS-Transistors zu bilden, die über dem aktiven Bereich 46 liegt, wie in 5 gezeigt ist. Die Gateelektrode 66 liegt über den mehreren parallelen Kanälen 50 des p-Kanal-MOS-Transistors 32 und die Gateelektrode 68 liegt über den mehreren parallelen Kanälen 54 des n-Kanal-MOS-Transistors 34. Die Gateelektroden 66 und 68 sind ebenfalls durch gestrichelte Linien in 3 dargestellt. Das polykristalline Silizium kann in das gewünschte Muster durch beispielsweise Plasmaätzung mit einer Cl oder HBr/O₂-Chemie geätzt werden und die Hartmaske kann beispielsweise durch Plasmaätzung mit einer CHF₃, CF₄- oder SF₆-Chemie geätzt werden. Nach der Strukturierung der Gateelektrode wird gemäß einer Ausführungsform der Erfindung eine dünne Schicht 70 aus Siliziumoxid thermisch auf den gegenüberliegenden Seitenwänden 72 der Gateelektrode 66 aufgewachsen und es wird eine dünne Schicht 74 aus Siliziumoxid thermisch auf den gegenüberliegenden Seitenwänden 76 der Gateelektrode 68 durch Erhitzen des polykristallinen Siliziums in einer oxidierenden Umgebung aufgewachsen. Die Schichten 70 und 74 können bis zu einer Dicke von ungefähr 2 bis 5 nm aufgewachsen werden. Die Gateelektroden 66 und 68 und die Schichten 70 und 74 können als eine Ionenimplantationsmaske verwendet werden, um Source- und Drain-Erweiterungsgebiete (nicht gezeigt) in einem oder beiden MOS-Transistoren zu bilden. Der mögliche Bedarf sowie Verfahren zur Herstellung von mehreren Source- und Drain-Gebieten sind gut bekannt, sind jedoch für diese Erfindung nicht wesentlich und werden somit hierin nicht erläutert.
Gemäß einer Ausführungsform der Erfindung, wie dies in 6 gezeigt ist, werden Seitenwandabstandshalter 80 an den gegenüberliegenden Seitenwänden 72 und 76 der Gateelektroden 66 bzw. 68 gebildet. Die Seitenwandabstandshalter können aus Siliziumnitrid, Siliziumoxid, der dergleichen hergestellt werden, indem eine Schicht aus Abstandshaltermaterial über den Gateelektroden aufgebracht wird und nachfolgend diese Schicht durch beispielsweise reaktive Ionenätzung anisotrop geätzt wird. Die Seitenwandabstandshalter 80, die Gateelektroden 66 und 68, die Hartmaske auf den Gateelektroden und die STI 42 werden als eine Ätzmaske zum Ätzen von Gräben 82 und 84 in dem Siliziumsubstrat in beabstandeter Weise und selbstjustiert zu der p-Kanal-Gate-Elektrode 66 verwendet, und werden ebenfalls verwendet, um Gräben 86 und 88 in beabstandeter und selbstjustierter Weise zu der n-Kanal-Gate-Elektrode 68 zu ätzen. Die Graben schneiden die Enden der schmalen parallelen Kanäle 50 und 54. Die Gräben können beispielsweise durch Plasmätzung unter Anwendung einer HBr/O₂- und Cl-Chemie geätzt werden. Vorzugsweise besitzt jeder Graben eine Tiefe, die von der gleichen Größenordnung wie die Breite der schmalen parallelen Kanäle 50 und 54 ist.
Wie in 7 gezeigt ist, werden die Gräben mit einer Schicht aus verspannungsinduzierendem Material 90 gefüllt. Das verspannungsinduzierende Material kann ein beliebiges pseudomorphes Material sein, das auf dem Siliziumsubstrat mit einer anderen Gitterkonstante als die Gitterkonstante des Siliziums aufgewachsen werden kann. Die Differenz in der Gitterkonstante der beiden angrenzenden Materialien erzeugt eine Verspannung in dem Trägermaterial. Das verspannungsinduzierende Material kann beispielsweise monokristallines Silizium-Germanium- (SiGe) mit einem Anteil von ungefähr 10 bis 30 Atomprozent Germanium sein. Vorzugsweise wird das verspannungsinduzierende Material epitaktisch durch einen selektiven Wachstumsprozess mit einer Dicke aufgewachsen, die von der gleichen Größenordnung wird die Breite der schmalen parallelen Kanäle 50 und 54 ist. Verfahren zum epitaktischen Aufwachsen dieser Materialien auf einem Siliziumträgermaterial in selektiver Weise sind bekannt und werden daher hierin nicht beschrieben. Im Falle von SiGe besitzt beispielsweise das SiGe eine größere Gitterkonstante als Silizium und bewirkt eine kompressive Längsverspannung in dem Transistorkanal. Die kompressive Längsverspannung bewirkt eine Vergrößerung der Beweglichkeit von Löchern in dem Kanal und verbessert damit das Leistungsverhalten eines p-Kanal-MOS-Transistors. Die kompressive Längsverspannung verringert jedoch die Beweglichkeit von Elektronen in dem Kanal eines n-Kanal-MOS-Transistors. Durch Reduzieren der Breite des Kanals sowohl des p-Kanal-MOS-Transistors 32 als auch des n-Kanal-Transistors 34 wird gemäß einer Ausführungsform der Erfindung eine transversale Zugverspannung in dem Kanal der Transistoren hervorgerufen, und eine derartige Verspannung erhöht die Beweglichkeit sowohl von Löchern als auch von Elektronen. Für den p-Kanal-MOS-Transistor vergrößert die transversale Zugverspannung die Beweglichkeit der Majoritätsladungsträger, d. h. der Löcher, zusätzlich zu der größeren Löcherbeweglichkeit, die durch die kompressive Längsverspannung hervorgerufen wird. Für den n-Kanal-MOS-Transistor führt der Anstieg der Elektronenbeweglichkeit, der durch die transversale Zugverspannung hervorgerufen wird, zur Kompensierung der Abnahme der Elektronenbeweglichkeit, die durch die kompressive Längsverspannung hervorgerufen wird. Auf Grund der Verbesserung der Elektronenbeweglichkeit, die durch die Zugverspannung bewirkt wird, die wiederum durch das eingebettete verspannungsinduzierende Material hervorgerufen wird, kann die gleiche Bearbeitung sowohl in dem p-Kanaltransistor als auch in dem n-Kanaltransistor vorgenommen werden. Da die gleiche Verarbeitung an beiden Transistoren vorgenommen werden kann, muss der n-Kanaltransistor nicht während des Ätzens und der selektiven Wachstumsschritte abgedeckt werden, und der gesamte Prozessablauf wird daher einfacher, zuverlässiger und somit weniger kostenintensiv.
Die Source- und Drain-Gebiete der MOS-Transistoren können teilweise vervollständigt insitu-dotiert werden mit dem die Leitfähigkeit bestimmenden Dotiermittel während des Prozesses des selektiven epitaktischen Aufwachsens. Ansonsten können nach dem Aufwachsen des verspannungsinduzierenden Materials in den Gräben 82, 84, 86 und 88 Ionen für die p-Leitfähigkeit in das verspannungsinduzierende Material in den Gräben 82 und 84 implantiert werden, um ein Sourcegebiet 92 und ein Draingebiet 94 des p-Kanal-MOS-Transistors 32 zu bilden, wie in 8 gezeigt ist. In ähnlicher Weise können Ionen für die n-Leitfähigkeit in das verspannungsinduzierende Material in den Gräben 86 und 88 implantiert werden, um ein Source-Gebiet 96 und ein Drain-Gebiet 98 des n-Kanal-MOS-Transistors 34 zu bilden.
Das verspannte MOS-Bauelement 30 kann durch gut bekannte (nicht gezeigte) Schritte fertiggestellt werden, etwa durch das Abscheiden einer Schicht aus dielektrischem Material, das Ätzen von Öffnungen durch das dielektrische Material, um Bereiche der Source- und Drain-Gebiete freizulegen, und durch das Bilden einer Metallisierung, die sich durch die Öffnungen erstreckt, um die Source- und Drain-Gebiete elektrisch zu kontaktieren. Weitere Schichten aus einem dielektrischen Zwischenschichtmaterial, zusätzliche Schichten an Metallisierungslagen und dergleichen können ebenfalls aufgebracht und strukturiert werden, um die gewünschte Schaltungsfunktion der herzustellenden integrierten Schaltung zu verwirklichen.
Obwohl zumindest eine beispielhafte Ausführungsform in der vorhergehenden detaillierten Beschreibung dargestellt ist, sollte beachtet werden, dass eine große Anzahl an Variationen existiert. Es ist ferner zu beachten, das die anschauliche Ausführungsform bzw. die anschaulichen Ausführungsformen lediglich Beispiele sind und nicht den Schutzbereich, die Anwendbarkeit oder die allgemeine Konfiguration der Erfindung in irgend einer Art beschränken sollen. Vielmehr vermittelt die vorhergehende detaillierte Beschreibung dem Fachmann eine geeignete Anleitung zum Verwirklichen der beispielhaften Ausführungsform oder der beispielhaften Ausführungsformen. Es sollte beachtet werden, dass diverse Änderungen im Hinblick auf die Funktion und die Anordnung von Elementen durchgeführt wer den kann, ohne von dem Schutzbereich der Erfindung abzuweichen, wie sie in den angefügten Patentansprüchen und deren Äquivalenten dargestellt ist.
Zusammenfassung
Es werden Verfahren zum Herstellen eines verspannten MOS-Bauelements (30) bereitgestellt. Das Verfahren umfasst die Schritte: Bilden mehrerer paralleler MOS-Transistoren in und auf einem Halbleitersubstrat (36). Die parallelen MOS-Transistoren besitzen ein gemeinsames Souce-Gebiet (92), ein gemeinsames Drain-Gebiet (94) und eine gemeinsame Gateelektrode (66). Es wird ein erster Graben (82) in das Substrat in dem gemeinsamen Source-Gebiet (92) und ein zweiter Graben (84) in das Substrat in dem gemeinsamen Drain-Gebiet (94) geätzt. Ein verspannungsinduzierendes Halbleitermaterial (90), das eine Kristallgitterfehlanpassung in Bezug auf das Halbleitersubstrat aufweist, wird selektiv in dem ersten Graben (82) und dem zweiten Graben (84) aufgewachsen. Das Aufwachsen des verspannungsinduzierenden Materials (90) erzeugt sowohl eine kompressive Längsverspannung als auch eine transversale Zugverspannung in dem MOS-Bauelementkanal (50), wodurch der Durchlassstrom von p-Kanal-MOS-Transistoren verbessert wird. Die Abnahme des Durchlassstromes von n-Kanal-MOS-Transistoren, die durch die kompressive Verspannungskomponente hervorgerufen wird, wird durch die Zugverspannungskomponente kompensiert.

Claims

Verfahren zur Herstellung eines verspannten MOS-Bauelements (30) in und auf einem Siliziumsubstrat (36) mit den Schritten: Bilden einer Gateisolationsschicht (60) auf dem Siliziumsubstrat (36); Abscheiden einer Schicht aus Gateelektrodenmaterial (62) über der Gateisolationsschicht (60) und Strukturieren der Schicht aus Gateelektrodenmaterial (62), um eine Gateelektrode mit gegenüberliegenden Seitenflächen (72) zu bilden; Ätzen eines ersten Grabens (82) und eines zweiten Grabens (84) in dem Siliziumsubstrat, wobei der erste Graben und der zweite Graben beabstandet und selbstjustiert zu den gegenüberliegenden Seitenflächen der Gateelektrode angeordnet sind; selektives Aufwachsen einer Schicht aus verspannungsinduzierendem Material (90) in dem ersten Graben (82) und in dem zweiten Graben (84); Implantieren von die Leitfähigkeit bestimmenden Dotierstoffionen in das verspannungsinduzierende Material (90) in dem ersten Graben (82), um ein Source-Gebiet 892) zu bilden, und in das verspannungsinduzierende Material (90) in dem zweiten Graben (84), um ein Drain-Gebiet 94 zu bilden; und Bilden mehrerer paralleler Kanalgebiete (50) in dem Siliziumsubstrat, die sich zwischen dem Source-Gebiet (92) und dem Drain-Gebiet (94) unter der Gateelektrode (66) erstrecken.
Verfahren nach Anspruch 1, wobei der Schritt des selektiven Aufwachsens umfasst: epitaktisches Aufwachsen einer Schicht mit einem Halbleitermaterial mit einer Gitterkonstante, die größer ist als die Gitterkonstante von Silizium.
Verfahren nach Anspruch 1, wobei Bilden der mehreren parallelen Kanalgebiete (50) umfasst: Bilden mehrerer beabstandeter flacher Grabenisolationsgebiete (52), die sich von dem Source-Gebiet (92) zu dem Drain-Gebiet (94) erstrecken.
Verfahren zur Herstellung eines verspannten MOS-Bauelements (30) in und auf einem Siliziumsubstrat (36) mit den Schritten: Bilden einer Isolationsstruktur (42) in dem Siliziumsubstrat, um ein erstes Gebiet (44) und ein zweites Gebiet (46) zu bilden; Bilden mehrerer erster paralleler Isolationsstrukturen (52) in dem Siliziumsubstrat in dem ersten Gebiet (44), um mehrere p-Kanäle (50) zu bilden; Bilden mehrerer zweiter paralleler Isolationsstruktur (56) in dem Siliziumsubstrat in dem zweiten Gebiet (46), um mehrere n-Kanäle (54) zu bilden; Bilden einer ersten Gateelektrode (66) mit ersten gegenüberliegenden Seiten (72) über den mehreren p-Kanälen und einer zweiten Gateelektrode (68) mit zweiten gegenüberliegenden Seiten (96) über den mehreren zweiten n-Kanälen; Ätzen eines ersten Grabens (82) und eines zweiten Grabens (84) in die Siliziumfläche mit Abstand zu dem ersten gegenüberliegenden Seiten (72) der ersten Gateelektrode (66), wobei der erste und der zweite Graben mehrere p-Kanäle (50) kreuzen; Ätzen eines dritten Grabens (86) und eines vierten Grabens (88) in die Siliziumfläche mit Abstand zu den zweiten gegenüberliegenden Seiten (76) der zweiten Gateelektrode (68), wobei der dritte und der vierte Graben die mehreren n-Kanäle (54) kreuzen; selektives Aufwachsen eines verspannungsinduzierenden Materials (90) in dem ersten Graben (82) und dem zweiten Graben (84) und in dem dritten Graben (86) und dem vierten Graben (88); Implantieren von Dotierstoffionen für eine p-Leitfähigkeit in das verspannungsinduzierende Material (90) in dem ersten Graben (82), um ein p-Source-Gebiet (92) zu bilden, und in das verspannungsinduzierende Material (90) in dem zweiten Graben (84), um ein p-Drain-Gebiet (94) zu bilden; und Implantieren von Dotierstoffionen für eine n-Leitfähigkeit in das verspannungsinduzierende Material (90) in dem dritten Graben (86), um ein n-Source-Gebiet (96) zu bilden, und in das verspannungsinduzierende Material in dem vierten Graben (88), um ein n-Drain-Gebiet (98) zu bilden.
Verfahren nach Anspruch 4, wobei das selektive Aufwachsen eines verspannungsinduzierenden Materials (90) umfasst: epitaktisches Aufwachsen einer SiGe-Schicht.
Verfahren zur Herstellung eines verspannten MOS-Bauelements (30) in und auf einem Halbleitersubstrat (36) mit den Schritten: Bilden mehrerer paralleler MOS-Transistoren in und auf dem Halbleitersubstrat, wobei die mehreren parallelen MOS-Transistoren ein gemeinsames Source-Gebiet (92), ein gemeinsames Drain-Gebiet (94) und eine gemeinsame Gatelektrode (66) aufweisen; Ätzen eines ersten Grabens (82) in das Halbleitersubstrat in dem gemeinsamen Source-Gebiet (92) und eines zweiten Grabens (84) in das gemeinsame Drain-Gebiet (94); und selektives Aufwachsen eines verspannungsinduzierenden Halbleitermaterials (90) mit einer Gitterfehlanpassung zu dem Halbleitersubstrat in dem ersten und dem zweiten Graben.
Verfahren nach Anspruch 6, wobei Bilden mehrerer paralleler MOS-Transistoren umfasst: Bilden mehrerer paralleler MOS-Transistoren, die jeweils einen Kanal (50) mit vorbestimmter Breite aufweisen.
Verfahren nach Anspruch 7, wobei das selektive Aufwachsen umfasst: selektives Aufwachsen einer Schicht aus Halbleitermaterial (90) mit einer Dicke in der gleichen Größenordnung wie die vorbestimmte Breite.
Verfahren nach Anspruch 6, wobei das selektive Aufwachsen selektives Aufwachsen einer Schicht mit SiGe umfasst.
Verfahren nach Anspruch 6, wobei Bilden mehrerer paralleler MOS-Transistoren die Schritte umfasst: Bilden einer flachen Grabenisolationsstruktur (42), um einen aktiven Bereich (44) zu bilden; und Einteilen des aktiven Bereichs (44) in ein gemeinsames Souce-Gebiet (82), ein gemeinsames Drain-Gebiet (84) und mehrere parallele Kanalgebiete (50).