DE10360537A1 - Tiefe Isolationsgräben - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000003989 dielectric material Substances 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- 238000005429 filling process Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000004922 lacquer Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- AQLMHYSWFMLWBS-UHFFFAOYSA-N arsenite(1-) Chemical compound O[As](O)[O-] AQLMHYSWFMLWBS-UHFFFAOYSA-N 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- -1 oxide Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
Es wird ein Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung von ICs offenbart. Das Substrat wird mit tiefen Isolationsgräben versehen. Die Isolationsgräben werden teilweise mit einem ersten dielektrischen Material gefüllt. Eine Schicht einer Ätzmaske wird auf dem Substrat abgeschieden und zum Entfernen überschüssigen ersten dielektrischen Materials auf der Oberfläche des Substrats verwendet. Die Isolationsgräben werden dann mit einem zweiten dielektrischen Material vollständig gefüllt. Überschüssiges zweites dielektrisches Material wird dann von der Oberfläche des Substrats entfernt.
Description
- Erfindungsgebiet
- Die vorliegende Erfindung betrifft allgemein integrierte Schaltungen (ICs). Die Erfindung betrifft insbesondere die verbesserte Ausbildung von tiefen Isolationsgräben.
- Mit tiefen Isolationsgräben, die mit einem dielektrischen Material wie etwa Oxid gefüllt sind, werden Bauelemente einer integrierten Schaltung isoliert. Tiefe Isolationsgräben eignen sich insbesondere zum Isolieren von Speicherzellen, die Grabenkondensatoren mit vertikalen Transistoren verwenden. Derartige Arten von Speicherzellen werden beispielsweise in U. Gruening et al. "A Novel Trench DRAM Cell wich a Vertical Access Transistor and Buried Strap (VERI BEST) for 4Gb/16Gb", International Electron Device Meeting (IEDM '99) Technical Digest, S. 25 bis 28, 1999, beschrieben, was zu allen Zwecken durch Bezugnahme hier aufgenommen ist. Mehrere Speicherzellen sind durch Wortleitungen und Bitleitungen zur Ausbildung eines Speicherfeldes verbunden. Das Speicherfeld bildet beispielsweise einen Speicher-IC, wie etwa DRAM-IC (dynamische Speicher mit direktem Zugriff).
- Die Bauelemente eines IC können in verschiedenen Konfigurationen oder Layouts angeordnet werden. Das Layout enthält in der Regel Bereiche mit dicht und nicht dicht gepackten von Bauelementgebieten. Beispielsweise umfasst ein Speicher-IC aus dicht gepackten Speicherzellen (Transistoren und Speicherknoten) im Feldgebiet und lose gepackter Unterstützungsschaltungen in dem Nicht-Feldgebiet. Auch die Größe von Bau elementen kann stark variieren, was dazu führt, dass tiefe Isolationsgräben und dazwischen angeordnete aktive Bereiche verschiedene Breiten aufweisen.
-
1 zeigt eine Querschnittsansicht eines Teils eines teilweise verarbeiteten Speicher-IC. Das Substrat enthält, wie gezeigt, Feld- und Nicht-Feldgebiete105 und106 . In der Regel sind schmalere und dichter gepackte tiefe Isolationsgräben130 in dem Feldgebiet angeordnet, um Speicherzellen zu trennen, und breitere und wenig dicht gepackte Isolationsgräben120 befinden sich im Nicht-Feldgebiet. Die Isolationsgräben sind mit Siliziumoxid gefüllt. - Das Aspektverhältnis (d.h. Tiefe/Breite) der tiefen Isolationsgräben im Feldgebiet beträgt mindestens 3:1. Die Tiefe der Gräben beträgt in der Regel etwa 300 bis 700 nm unter der Ebene des Siliziums. Um Gräben mit einem so hohen Aspektverhältnis effektiv zu füllen, werden Techniken der chemischen Dampfabscheidung (CVD) mit einem Plasma hoher Dichte (HDP) verwendet, weil HDP-CVD-Techniken im Verhältnis zur Aufwachsrate an der Seitenwand eine höhere vertikale Füllrate aufweisen, wodurch die Fähigkeit einen Zwischenraum zu füllen im Vergleich zu herkömmlichen, konformen CVD-Techniken wie etwa LPCVD (Niederdruck-CVD) oder SA-CVD (subatmosphärische CVD) erhöht wird. Durch HDP-CVD-Techniken erhält man außerdem ein dichteres Oxid als durch herkömmliche CVD-Techniken, was durch nachfolgende Ätzprozesse nicht leicht beeinflusst wird.
- Durch HDP-CVD wird eine einzigartige Topografie der Oberfläche erzeugt, bei der das Oxid im Winkel von den Gräben absteht. Im Wesentlichen werden abfallende Kanten gebildet, wenn die Oxidschicht die Oberfläche des Substrats beschich tet. Das überschüssige Material auf der Oberfläche des Substrats wird anschließend durch chemisch-mechanisches Polieren (CMP) entfernt. Wegen der Tiefe der tiefen Gräben ist eine dicke Oxidabscheidung erforderlich, damit die Gräben vollständig gefüllt werden. Die dicke Oxidabscheidung führt zu einer gleichermaßen dicken dielektischen Schicht über der Oberfläche des Substrats. Diese dicke Oxidabscheidung erschwert die Planarisierung durch CMP sehr und führt oftmals zu einer Wölbung
127 ("dishing") in großen Öffnungen und einer schlechten Gleichförmigkeit beim Entfernen von überschüssigem Oxid von der Oberfläche des Substrats. Schlechte Gleichförmigkeit kann zu Schwankungen bei den Kenngrößen der Bauelemente und Kurzschlussproblemen beispielsweise zwischen Wortleitungen oder Wortleitungen mit Bitleitungen führen. Ein weiteres Problem im Zusammenhang mit HDP-Oxid besteht darin, dass in tiefen Isolationsgräben Hohlräume entstehen können. Wenngleich die vertikale Abscheidungsrate viel höher als die horizontale Komponente (etwa 3:1 bis 10:1) ist, kann das große Aspektverhältnis der Isolationsgräben dazu führen, dass die Öffnung an der Oberseite geschlossen wird, bevor die Gräben vollständig gefüllt sind. Dies führt zur Entstehung von Hohlräumen in den tiefen Isolationsgräben. Hohlräume in der Nähe der Oberfläche der Isolationsgräben gleich neben den aktiven Bereichen sind extrem kritisch, bewirken Leckströme oder sogar einen Kurzschluss von Wortleitungen oder Wortleitungen mit Bitleitungen, und machen so die Isolationsgräben unwirksam. - Aufgrund der obigen Erörterung wird gewünscht, die Herstellung von tiefen Isolationsgräben zu verbessern, wodurch Wölbungen, schlechte Gleichförmigkeit und Hohlräume vermieden werden.
- Kurze Darstellung der Erfindung
- Die vorliegende Erfindung betrifft die Herstellung von ICs. Die Erfindung betrifft insbesondere ein Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung von ICs. Ein Substrat wird mit tiefen Isolationsgräben versehen.
- Gemäß der Erfindung werden die Isolationsgräben teilweise mit einem ersten dielektrischen Material gefüllt. Bei einer Ausführungsform wird mit einer Schicht einer Ätzmaske überschüssiges, erstes dielektrisches Material auf der Oberfläche des Substrats entfernt. Die Isolationsgräben werden dann mit einem zweiten dielektrischen Material vollständig gefüllt. Überschüssiges zweites dielektrisches Material wird von der Oberfläche des Substrats entfernt. Indem die tiefen Isolationsgräben in mehreren Füllschritten gefüllt werden, erhält man verschiedene Vorteile wie etwa bessere Planarität und Gleichförmigkeit.
-
1 zeigt einen Teil eines Substrats mit tiefen Gräben; und -
2 bis8 zeigen einen Prozess zum Ausbilden tiefer Gräben gemäß einer Ausführungsform der Erfindung. - Bevorzugte Ausführungsformen der Erfindung
- Die
2 bis8 zeigen einen Prozess zum Ausbilden tiefer Gräben, der in ICs gemäß einer Ausführungsform der Erfindung verwendet wird. Bei einer Ausführungsform werden mit den tiefen Gräben bei der Herstellung von Speicher-ICs (z.B DRAMs oder SDRAMs) Speicherzellen isoliert, die Grabenkondensatoren mit vertikalen Transistoren verwenden. Der Ein satz tiefer Gräben in anderen Anwendungen oder ICs ist ebenfalls nützlich. Bei der IC-Herstellung werden in der Regel mehrere ICs gleichzeitig auf dem Wafer ausgebildet. Nachdem die Verarbeitung beendet ist, wird der Wafer zersägt, um die ICs in individuelle Chips zu trennen. Die Chips werden dann gekapselt, was zu einem Endprodukt führt, das beispielsweise in Verbraucherprodukten wie etwa Computersystemen, Mobiltelefonen, PDAs (personal digital assistants) und anderen Elektronikprodukten verwendet wird. - Unter Bezugnahme auf
2 wird eine Querschnittsansicht eines Teils eines teilweise verarbeiteten IC gezeigt. Wie gezeigt wird ein Substrat203 bereitgestellt. Das Substrat umfasst beispielsweise Silizium. Es eignen sich auch andere Arten von Halbleitersubstraten wie etwa Galliumarsenit, Germanium, Silzium-auf-Isolator (SOI) oder andere Halbleitermaterialien. Das Substrat enthält bei einer Ausführungsform eine Mehrzahl von Bauelementen, wie etwa Grabenkondensatoren von Speicherzellen (nicht gezeigt) im Feldgebiet des Substrats. Nützlich ist auch die Bereitstellung eines Substrats, das mit anderen Arten von Bauelementen hergestellt ist. Die Bauelemente können je nach den Arten von Bauelementen in verschiedenen Zwischenstadien des Prozesses ausgebildet werden. - Auf der Oberfläche des Substrats wird eine Hartmaske
281 bereitgestellt. Bei einer Ausführungsform umfasst die Hartmaske Siliziumnitrid284 und ein Padoxid282 . Das Padoxid beispielsweise fördert die Haftung zwischen dem Substrat und dem Siliziumnitrid. Die Hartmaske ist bei einer Ausführungsform Teil der zum Ausbilden der Grabenkondensatoren verwendeten Hartmaske. Die zum Ausbilden von Grabenkondensatoren verwendete Hartmaske enthält in der Regel Siliziumoxid, Si liziumnitrid und Padoxid. Während des Prozesses der Ausbildung der Grabenkondensatoren kann das Siliziumoxid entfernt werden. Bei einer alternativen Ausführungsform umfasst die Hartmaske Siliziumoxid auf dem Siliziumnitrid und dem Padoxid. Es können auch andere Arten von Hartmasken verwendet werden. - Die Hartmaske wird strukturiert, damit man Öffnungen entsprechend den Stellen erhält, wo tiefe Isolationsgräben ausgebildet werden sollen. Die Strukturierung der Hartmaske kann unter Verwendung herkömmlicher lithografischer Techniken erfolgen. Beispielsweise wird eine Fotolackschicht auf der Oberfläche des Substrats abgeschieden und strukturiert, indem die Lackschicht selektiv unter Verwendung einer Maske mit Strahlung belichtet wird. Je nach der verwendeten Lackart werden bei Positivlack die belichteten und bei Negativlack die unbelichteten Bereiche entfernt. Die strukturierte Lackschicht dient als Ätzmaske zum Strukturieren der Hartmaske. Dann wird das Substrat beispielsweise unter Verwendung von RIE-Techniken (reaktives Ionenätzen) bis auf die Hartmaske geätzt, wodurch Isolationsgräben ausgebildet werden. Bei einer Ausführungsform werden schmale und dicht gepackte Isolationsgräben
230 in einem ersten Abschnitt205 des Substrats und breitere und weniger dicht gepackte Gräben220 in einem zweiten Abschnitt206 ausgebildet. Der erste Abschnitt beispielweise entspricht dem Feldgebiet, während der zweite Abschnitt dem Hilfsgebiet eines Speicher-IC entspricht. Die Tiefe der Gräben beträgt beispielsweise etwa 600 bis 700 nm und die Breite ist ungefähr die kritische Größe der Strukturelemente oder kleinste lithografische Größe der Strukturelemente F bei Isolationsgräben im Feldgebiet. Das Aspektverhältnis der tiefen Isolationsgräben im Feldgebiet beträgt bei einer Ausführungsform mindestens 3:1. - Nach der Ausbildung der Gräben wird das Substrat beispielsweise durch Ofen- oder schnelle thermische Verarbeitungsprozesse (RTP) oxidiert. Durch den Oxidationsprozess werden die Ecken der Gräben abgerundet, um Leckströme zu reduzieren und die Zuverlässigkeit und Leistungsfähigkeit des IC zu verbessern. Bei einer Ausführungsform wird eine schützende Liner-Schicht
286 auf dem Substrat abgeschieden, damit die Seitenwände und der Boden der Gräben ausgekleidet werden. Bei einer Ausführungsform umfasst die Liner-Schicht ein Material, gegenüber dem das dielektrische Material der Isolationsgräben gezielt entfernt werden kann. Die Liner-Schicht umfasst bevorzugt ein dielektrisches Material. Bei einer Ausführungsform umfasst die Liner-Schicht Silziumnitrid. Das Siliziumnitrid wird beispielsweise durch chemische Dampfabscheidung abgeschieden. Es eignen sich auch andere Abscheidungstechniken. Der Nitrid-Liner sollte so dick sein, dass das oxidierte Silizium in den aktiven Bereichen (oder die Substratoberfläche und Seitenwände der Gräben im Feldgebiet) während der Verarbeitung geschützt ist. Der Nitrid-Liner ist in der Regel 5 bis 15 nm dick. - Nachdem die Isolationsgräben ausgebildet sind, werden sie teilweise mit einem dielektrischen Material gefüllt. Bei einer Ausführungsform umfasst das dielektrische Material Siliziumoxid. Die Gräben werden bevorzugt mit Oxid gefüllt, das durch HDP-CVD abgeschieden wird. HDP-CVD-Techniken werden beispielsweise in Conti, R., Economikos, L., Ivers, T., Knorr, A., Papasouliotis, G., "Processing Methods to Fill High Aspect Ratio Gaps Without Premature Contriction", DUMIC, Februar 1999 beschrieben, was für alle Zwecke durch Bezugnahme hier aufgenommen ist. Gemäß einer Ausführungsform der Erfindung werden die Gräben in mehreren Prozessen ge füllt. Bei einer Ausführungsform werden die Gräben unter Verwendung eines ersten und zweiten Füllprozesses gefüllt. Der erste Füllprozess füllt die Isolationsgräben teilweise. Der erste Füllprozess füllt die Gräben bis zu etwa 30 bis 80%. Vorzugsweise sollte der erste Füllprozess die Gräben ohne Entstehung irgendwelcher Hohlräume teilweise füllen. Während der teilweisen Füllung der tiefen Gräben entsteht an der Oberfläche des Substrats überschüssiges Oxidmaterial. Das überschüssige Material umfasst, wie gezeigt, aufgrund des HDP-Prozesses eine winkelartige Form
290 . Bei einer Ausführungsform wird eine isotrope Ätzung vorgenommen, um das auf den Seitenwänden des Grabens über dem Oxid durch die teilweise Füllung ausgebildete Oxid292 zu entfernen. Bei einer Ausführungsform wird eine gegenüber Oxid und Silizium selektive Nassätzung benutzt, um das Oxid von den Seitenwänden des Grabens entfernen. - Unter Bezugnahme auf
3 wird eine Maskenschicht zum Nassätzen360 auf dem Substrat abgeschieden, um das dielektrische Material nach dem Entfernen des überschüssigen Oxids von den Seitenwänden zu bedecken. Die Schicht der Ätzmaske kleidet die Oberfläche des Substrats und die Seitenwände der tiefen Gräben über der teilweisen Oxidfüllung aus. Die Ätzmaske umfasst ein Material, gegenüber dem Oxid selektiv entfernt werden kann. Außerdem umfasst die Schicht der Ätzmaske ein Material, das selektiv zur Liner-Schicht entfernt werden kann. Bei einer Ausführungsform umfasst die Ätzmaske Polysilizium. Es können auch andere Arten von Materialien verwendet werden, gegenüber denen das Oxid selektiv entfernt werden kann und die auch für ein Entfernen selektiv zur Liner-Schicht geeignet sind. Die Ätzmaske sollte ausreichend dick sein, um ein vollständiges Entfernen des Oxidmaterials auf der Oberfläche des Substrats unter gleichzeiti gem Schutz des Oxids in den Gräben zu ermöglichen. Bei einer Ausführungsform ist die Ätzmaske etwa 50 bis 300 Å dick. - Unter Bezugnahme auf
4 werden Teile der Schicht der Ätzmaske entfernt, um das Oxid auf der Oberfläche des Substrats freizulegen. Bei einer Ausführungsform wird ein Polierprozess wie etwa CMP verwendet. Der CMP-Prozess kann an jedem Punkt angehalten werden, solange das Oxid auf der Substratoberfläche freigelegt ist. Dadurch erhält man vorteilhafterweise ein großes Prozessfenster. - Dann wird das überschüssige dielektrische Material auf der Oberfläche des Substrats durch eine Ätzung entfernt, wie in
5 gezeigt. Bei einer Ausführungsform umfasst die Ätzung eine gegenüber der Ätzmaske selektive Nassätzung. Bei einer Ausführungsform entfernt die Nassätzung das Oxid selektiv zur Polysilizium-Ätzmaske. Indem die Polysilizium-Ätzmaske verwendet wird, existiert eine große Überätzungstoleranz, da das Grabenoxid von dem Oxid auf der Oberfläche des Substrats isoliert ist. - Unter Bezugnahme auf
6 wird die Ätzmaske entfernt. Bei einer Ausführungsform wird die Ätzmaske mit einer Nassätzung selektiv zur Hartmaske281 zum Nitrid-Liner286 und zum Oxid entfernt. Auch andere Arten von Ätzungen eignen sich, wie etwa chemisches Trockenätzen (CDE) oder reaktives Ionen-Ätzen (RIE). Der Nitrid-Liner schützt den aktiven Bereich vor der Ätzchemie. Nach dem Entfernen der Ätzmaske wird ein dielektrisches Material746 zum vollständigen Füllen der tiefen Isolationsgräben in einem zweiten Füllprozess abgeschieden, wie in7 gezeigt. Vorzugsweise hat es der zweite Füllprozess wegen des durch den ersten Füllprozess bereitgestellten Grabens mit einem kleineren Aspektverhältnis leich ter, die Zwischenräume zu füllen. Bei einer Ausführungsform umfasst das dielektrische Material Siliziumdioxid. Es eignen sich auch andere Arten von dielektrischen Materialien. Die tiefen Gräben werden bevorzugt unter Verwendung von HDP-Techniken mit Siliziumoxid gefüllt. Es eignen sich auch andere Techniken zum Abscheiden des dielektrischen Materials. - Unter Bezugnahme auf
8 wird das überschüssige Material auf der Oberfläche des Substrats beispielsweise durch Poliertechniken wie etwa CMP entfernt. Durch CMP erhält man eine planare Oberfläche802 zwischen den tiefen Gräben und der Hartmaske. Der Prozess wird fortgesetzt, um die Herstellung der IC's zu beenden. Der Prozess wird beispielsweise fortgesetzt, um notwendige Gates von Transistoren und Verbindungen zwischen den verschiedenen Bauelementen des IC auszubilden. - Indem die tiefen Isolationsgräben in mehreren Füllschritten gefüllt werden, werden verschiedene Vorteile erreicht. Beispielsweise ist der CMP-Prozess zum Entfernen des überschüssigen Oxids viel kürzer, da nur Material aus der letzten Füllung entfernt werden muss. Durch den kürzeren CMP-Schritt werden die Wölbung und Ungleichförmigkeit reduziert, wodurch die Planarität der resultierenden Struktur verbessert wird. Außerdem wird die letzte Füllung verbessert, da das Aspektverhältnis der Gräben durch die frühere Füllung reduziert ist. Dadurch verbessern sich die Eigenschaften der letzten Füllung, die Zwischenräume zu füllen.
- Wenngleich die Erfindung unter Bezugnahme auf verschiedene Ausführungsformen eingehend gezeigt und beschrieben worden ist, erkennt der Fachmann, dass an der vorliegenden Erfindung Modifikationen und Änderungen vorgenommen werden kön nen, ohne von ihrem Gedanken und Umfang abzuweichen. Der Umfang der Erfindung sollte deshalb nicht unter Bezugnahme auf die obige Beschreibung sondern unter Bezugnahme auf die beigefügten Ansprüche zusammen mit ihrem vollen Umfang an Äquivalenten bestimmt werden.
Claims (23)
- Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen, umfassend: Bereitstellen eines mit tiefen Isolationsgräben versehenen Substrats; teilweises Füllen der Isolationsgräben mit einem ersten dielektrischen Material, wobei bei dem Schritt des teilweisen Füllens überschüssiges erstes dielektrisches Material auf der Oberfläche des Substrats abgeschieden wird; Abscheiden einer Schicht einer Ätzmaske auf dem Substrat, um das erste dielektrische Material zu bedecken; Entfernen von Teilen der Schicht der Ätzmaske, um das überschüssige erste dielektrische Material auf der Oberfläche des Substrats freizulegen; Entfernen des überschüssigen ersten dielektrischen Materials auf der Oberfläche des Substrats; Entfernen der Schicht der Ätzmaske; Füllen der Isolationsgräben mit einem zweiten dielektrischen Material, wobei der Füllschritt die Gräben vollständig füllt und überschüssiges zweites dielektrisches Material auf der Oberfläche des Substrats abscheidet; Entfernen des überschüssigen zweiten dielektrischen Materials von der Oberfläche des Substrats.
- Verfahren nach Anspruch 1, wobei der Schritt des Bereitstellens eines mit tiefen Isolationsgräben versehenen Substrats folgendes umfasst: Bereitstellen einer Hartmaske auf dem Substrat; Strukturieren der Hartmaske zur Bereitstellung von Öffnungen, die Stellen entsprechen, wo die tiefen Isolationsgräben ausgebildet werden sollen; Ätzen des Substrats bis zur Hartmaske zur Bildung tiefer Isolationsgräben.
- Verfahren nach Anspruch 2, wobei die Hartmaske Siliziumnitrid und Padoxid umfasst.
- Verfahren nach Anspruch 3, wobei die Hartmaske weiterhin Siliziumoxid umfasst.
- Verfahren nach einem der Ansprüche 1 bis 4, wobei die tiefen Isolationsgräben ein Aspektverhältnis von mindestens 3:1 umfassen.
- Verfahren nach einem der Ansprüche 1 bis 5, weiterhin mit dem Abscheiden einer Liner-Schicht auf dem Substrat vor dem Schritt des teilweisen Füllens der Isolationsgräben mit dem ersten dielektrischen Material.
- Verfahren nach einem der Ansprüche 1 bis 6, wobei das erste dielektrische Material Siliziumoxid umfasst.
- Verfahren nach einem der Ansprüche 1 bis 7, wobei der Schritt des teilweisen Füllens der Isolationsgräben Techniken der chemischen Dampfabbscheidung mit Plasma hoher Dichte umfasst.
- Verfahren nach Anspruch 8, wobei der Schritt des teilweisen Füllens der Isolationsgräben das Füllen der Isolationsgräben zu etwa 30 bis 80% umfasst.
- Verfahren nach einem der Ansprüche 1 bis 9, wobei die Schicht der Ätzmaske ein Material umfasst, gegenüber dem Oxid selektiv entfernt werden kann.
- Verfahren nach einem der Ansprüche 1 bis 10, wobei die Schicht der Ätzmaske Polysilizium umfasst.
- Verfahren nach einem der Ansprüche 1 bis 11, weiterhin umfassend ein Abscheiden einer Liner-Schicht auf dem Substrat vor dem Schritt des teilweisen Füllens der Isolationsgräben mit dem ersten dielektrischen Material.
- Verfahren nach Anspruch 12, wobei die Schicht der Ätzmaske ein Material umfasst, das selektiv zur Liner-Schicht entfernt werden kann.
- Verfahren nach einem der Ansprüche 1 bis 13, wobei die Schicht der Ätzmaske etwa 50 bis 300 Å dick ist.
- Verfahren nach einem der Ansprüche 1 bis 14, wobei der Schritt des Entfernen von Teilen der Schicht der Ätzmaske einen Polierprozess umfasst.
- Verfahren nach Anspruch 15, wobei der Polierprozess chemisch-mechanisches Polieren umfasst.
- Verfahren nach einem der Ansprüche 1 bis 16, wobei der Schritt des Entfernens des überschüssigen ersten dielektrischen Materials auf der Oberfläche des Substrats eine Ätzung umfasst.
- Verfahren nach Anspruch 17, wobei die Ätzung eine Nassätzung selektiv zur Schicht der Ätzmaske umfasst.
- Verfahren nach einem der Ansprüche 1 bis 18, wobei der Schritt des Entfernens der Schicht der Ätzmaske eine Nassätzung umfasst.
- Verfahren nach einem der Ansprüche 1 bis 19, wobei das zweite dielektrische Material Siliziumoxid umfasst.
- Verfahren nach Anspruch 20, wobei der Schritt des Füllens der Isolationsgräben mit der zweiten dielektrischen Schicht Techniken mit Plasma hoher Dichte umfasst.
- Verfahren nach einem der Ansprüche 1 bis 21, wobei der Schritt des Entfernens des überschüssigen zweiten dielektrischen Materials von der Oberfläche des Substrats Poliertechniken umfasst.
- Verfahren nach Anspruch 22, wobei die Poliertechniken chemisch-mechanisches Polieren umfassen.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/248233 | 2002-12-30 | ||
| US10/248,233 US6821865B2 (en) | 2002-12-30 | 2002-12-30 | Deep isolation trenches |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE10360537A1 true DE10360537A1 (de) | 2004-08-05 |
| DE10360537B4 DE10360537B4 (de) | 2008-02-14 |
Family
ID=32654155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10360537A Expired - Fee Related DE10360537B4 (de) | 2002-12-30 | 2003-12-22 | Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6821865B2 (de) |
| DE (1) | DE10360537B4 (de) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157385B2 (en) | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
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-
2002
- 2002-12-30 US US10/248,233 patent/US6821865B2/en not_active Expired - Fee Related
-
2003
- 2003-12-22 DE DE10360537A patent/DE10360537B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6821865B2 (en) | 2004-11-23 |
| US20040126986A1 (en) | 2004-07-01 |
| DE10360537B4 (de) | 2008-02-14 |
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