DE10162905A1 - Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM - Google Patents
Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NMInfo
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Abstract
Es wird ein konsolidiertes Übergangskontaktätzen bei der Herstellung eines integrierten DRAM-Schaltelements beschrieben. Halbleiterstrukturen werden in und auf einem Substrat vorgesehen, wobei das Substrat in einen aktiven Bereich und in einen peripheren Bereich unterteilt wird. Die Halbleiterstrukturen werden durch eine Ätzstoppschicht bedeckt. Eine dielektrische Schicht wird über der Ätzstoppschicht aufgetragen. Die dielektrische Schicht wird in dem aktiven Bereich geätzt, um Bitleitungskontaktöffnungen zu bilden, und wird gleichzeitig in dem peripheren Bereich geätzt, um Substratkontaktöffnungen und Gatekontaktöffnungen zu bilden, wobei das Ätzen an der Ätzstoppschicht stoppt. Die Ätzstoppschicht wird in geringerem Umfang durch die Substratkontaktöffnungen und die Bitleitungskontaktöffnungen geätzt als durch die Gatekontaktöffnungen. Dann wird die Ätzstoppschicht unter Verwendung eines direktionalen Ätzens selektiv zu der Ätzstoppschicht geätzt. Die Bitleitungskontaktöffnungen, die Substratkontaktöffnungen und die Gatekontaktöffnungen werden mit einer leitenden Schicht gefüllt, um die Ausbildung von Kontakten bei der Herstellung eines integrierten DRAM-Schaltelements abzuschließen.
Description
- Die vorliegende Erfindung betrifft die Herstellung von integrierten Schaltelementen und insbesondere ein Verfahren zum Herstellen von Deep-Trench-DRAM-Bauelementen bei der Herstellung von integrierten Schaltungen.
- Bei der Herstellung von integrierten Schaltelementen erfordern Deep Trench (DT)-basierte (mit Tiefen Gräben versehende) DRAM-Bauelemente besondere Vorgehensweisen für die Integration. Gewöhnlich werden die Kontaktätzungen im Matrixbereich von den Kontaktätzungen in der Peripherie getrennt vorgenommen. Diese Trennung erfolgt aufgrund unterschiedlicher Füllmaterialien (beispielsweise Polysilizium im Matrixbereich und Wolfram in der Peripherie) und unterschiedlicher Kontaktierungsverfahren (Diffusionskontaktierung im Matrixbereich und Implantierungskontaktierung in der Peripherie). Bei DRAM- Bauelementen mit einer Entwurfsregel von weniger als 150 nm ist jedoch ein Material mit einem geringen Widerstand für einen Matrixkontakt erforderlich, insbesondere wenn ein tiefer Graben als Speicherknoten verwendet wird. Polysilizium ist deshalb wegen seines hohen Widerstandes keine vorteilhaftes Material für den Kontakt im Matrixbereich, insbesondere bei einem DT-basierten DRAM-Entwurf.
- Gewöhnlich wird auch die Substratkontaktätzung mit der Kontakt-zu-Gate-Ätzung kombiniert, weil diese eng nebeneinander im Matrixbereich angeordnet sind. Beispielsweise wird ein Selbstjustierungskontaktprozess für die Bitleitungskontaktätzung in dem Matrixbereich verwendet, während die Kontakt-zu-Substrat- und die Gatekontaktätzung in der Peripherie gemeinsam durch ein Ätzverfahren mit einer gemäßigten Oxid-zu-Nitrid-Ätzselektivität (< 3 : 1) geätzt werden. Die gemäßigte Ätzselektivität wird teilweise gewählt, weil eine Deckschicht aus Nitrid auf dem Gate geätzt werden muss. Diese gemäßigte Ätzselektivität, insbesondere bei Oxid zu Nitrid gefährdet jedoch den folgenden Herstellungsprozess aufgrund einer unzureichenden Überlagerungskontrolle zwischen dem Gatekontakt und dem Kontakt zum Substrat in der Peripherie. Die Überlagerungskontrolle wird immer schwieriger, wenn die Entwurfsregel (oder kritische Dimension des Gates) vermindert wird, insbesondere bei Bauelementen mit einer Entwurfsregel von weniger als 0,17 nm. Der Schutz für den Gateleiter gegenüber einem Substratkontaktkurzschluss wird bei einer unzureichenden Selektivität schwächer. Eine Nähe des Substratkontakts zu dem Gateleiter stellt eine Gefahr dar. Daraus können nachteilige Kurzschlusskanaleffekte, ein Schwellenwertspannungs-Abfall (Verminderung der Schwellenwertspannung bei geringerer Gatelänge), ein Übergangslecken sowie eine Verminderung des effektiven Sättigungsstroms resultieren. Dies ist insbesondere bei Bauelementen mit implantierten Kontakten wie etwa NFET- Bauelementen der Fall.
- Eine Anzahl von Patenten betreffen Aspekte der Ätzselektivität. Das US-Patent 5,718,800 (Juengling) lehrt ein selektives Kontaktätzen unter Verwendung einer Deckschicht aus Nitrid. Das US-Patent 5,292,677 (Dennison) gibt eine einzelne Ätzstoppschicht für alle Kontakte an, wobei alle Kontakte gemeinsam geöffnet werden. Die US-Patente 6,136,643 (Jeng et al.), 6,133,153 (Marquez et al.) und 5,965,035 (Hung et al.) geben Kontaktätzungen an, die selektiv für Oxid in Bezug auf Nitrid sind. Das US-Patent 6,008,104 (Schrems) zeigt einen DRAM-Prozess mit mehreren selektiven Ätzungen.
- Es ist dementsprechend eine Hauptaufgabe der vorliegenden Erfindung, ein effektives und produktives Verfahren zur DRAM- Herstellung bei der Herstellung von integrierten Schaltungen anzugeben.
- Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine konsolidierte Übergangskontaktätzung für die Herstellung von DRAM-Bauelementen anzugeben.
- Gemäß den Aufgaben der vorliegenden Erfindung wird eine konsolidierte Übergangskontaktätzung bei der Herstellung eines integrierten DRAM-Schaltelements erreicht.
- Halbleiterstrukturen werden in und auf einem Substrat vorgesehen, wobei das Substrat in einen Matrixbereich und in einen Peripheriebereich unterteilt wird. Die Halbleiterstrukturen werden mit einer Ätzstoppschicht bedeckt. Eine dielektrische Schicht wird über der Ätzstoppschicht vorgesehen. Die dielektrische Schicht wird in dem Matrixbereich geätzt, um Bitleitungskontaktöffnungen in dem Peripheriebereich auszubilden, und gleichzeitig in dem Peripheriebereich geätzt, um Substratkontaktöffnungen und Gatekontaktöffnungen zu bilden, wobei das Ätzen an der Ätzstoppschicht gestoppt wird. Die Ätzstoppschicht wird in geringerem Umfang durch die Substratkontaktöffnungen und die Bitleitungskontaktöffnungen als durch die Gatekontaktöffnungen geätzt. Dann wird die Ätzstoppschicht unter Verwendung eines direktionalen Ätzens selektiv zu der Substratschicht (Silizium) geätzt. Die Bitleitungskontaktöffnungen, die Substratkontaktöffnungen und die Gatekontaktöffnungen werden durch einen Nassprozess gereinigt und mit einer leitenden Schicht gefüllt, um die Ausbildung der Kontakte bei der Herstellung eines integrierten DRAM-Schaltelements abzuschließen.
- Die beigefügten Zeichnungen von Fig. 1 bis 6 zeigen Querschnittansichten einer bevorzugten Ausführungsform der vorliegenden Erfindung.
- Das Verfahren der vorliegenden Erfindung gibt ein konsolidiertes Übergangskontaktätzen für die Herstellung von integrierten DRAM-Schaltelementen an. Das Verfahren der vorliegenden Erfindung ist insbesondere für Deep Trench-DRAM- Bauelemente nützlich. Es sollte dem Fachmann jedoch deutlich sein, dass das Verfahren der vorliegenden Erfindung nicht auf die hier beschriebene Anwendung beschränkt ist, sondern auf andere Anwendungen einschließlich von etwa ferroelektrischen RAMs (FeRAMs) oder magnetischen RAMs (MRAMs) angewendet und erweitert werden kann.
- Im Folgenden wird insbesondere auf Fig. 1 Bezug genommen, die ein Halbleitersubstrat 10 zeigt. Ein Gateleiter und Verbindungsleitungen 30 wurden über dem Halbleitersubstrat ausgebildet. Beispielsweise sind die Verbindungsleitungen oder der Gateleiter 30 über einer Gateoxidschicht 26 ausgebildet. Die Gateleiter können eine erste Schicht 27 aus Polysilizium mit einer Dicke zwischen ungefähr 800 und 1000 Angström, eine zweite Schicht 28 aus Silizid wie etwa einem Wolframsilizid mit einer Dicke zwischen ungefähr 650 und 1000 Angström und eine dritte Schicht 29 aus Nitrid wie etwa einem Siliziumnitrid mit einer Dicke zwischen ungefähr 1600 und 2000 Angström aufweisen. Dann wird ein Siliziumnitridrahmen 34 gleichmäßig über den Gates 30 und der Rasteroxidschicht 26 zwischen den Gates aufgetragen. Der Siliziumnitridrahmen 34 weist eine Dicke zwischen ungefähr 200 und 400 Angström auf.
- Eine dielektrische Zwischenschicht 40 wird über allen Halbleiterstrukturen aufgetragen. Diese Schicht kann Siliziumdioxid, Borphosphortetraethoxysilan (BP-THEOS)-Oxid, Borphosphorsilikatglas (BPSG), Phoshphorsilikatglas (PSG) oder eine Kombination aus BPSG und Siliziumdioxid usw. umfassen und in einer oder zwei Schichten aufgetragen werden. Die Gesamtdicke der Schicht 40 beträgt zwischen ungefähr 8000 und 10000 Angström. Die Oberfläche der dielektrischen Zwischenschicht 40 kann durch beispielsweise einen Rückfluss des dielektrischen Materials, ein Rückätzen oder ein chemisch- mechanisches Polieren (CMP) oder ähnliches plan gemacht werden. Die dielektrische Zwischenschicht 40 weist über den Gates 30 eine Dicke von zwischen ungefähr 2500 und 4500 Angström auf.
- Dann kann eine Antireflexionsbeschichtung 50 über der plan gemachten dielektrischen Zwischenschicht 40 aufgetragen werden. Zum Beispiel kann die Antireflexionsbeschichtung ein organisches oder dielektrisches Antireflexionsmaterial mit einer Dicke zwischen ungefähr 60 und 120 Angström umfassen.
- Dann wird eine Photoresistmaske 55 über der Oberfläche des Wafers ausgebildet. Die Maske weist Öffnungen für die Bitleitungskontaktöffnung, die Substratkontaktöffnung und die Gatekontaktöffnung auf.
- Die konsolidierte Übergangskontaktätzung der vorliegenden Erfindung ermöglicht es, alle Schritte für das Übergangskontaktätzen unter Verwendung einer einzigen Maske durchzuführen. Eine sehr selektive Ätzung für einen selbstjustierten Kontakt wird für sowohl die Bitleitungskontaktöffnungen im Matrixbereich A und die Substratkontaktöffnungen in der Peripherie P als auch für die Gatekontaktöffnung verwendet. Die hohe Ätzselektivität für Oxid zu Nitrid stellt einen ausreichenden Schutz der Seitenwand des Gates gegenüber einer unbeabsichtigten Fehlausrichtung zwischen einer Gatekontaktöffnung und einer Substratkontaktöffnung sicher.
- Im Folgenden wird auf Fig. 2 Bezug genommen. Eine Ätzung für einen selbstjustierten Kontakt wird selektiv für Oxid in Bezug auf Nitrid durchgeführt. Vorzugsweise umfassen die Ätzgase C4F8 und CO oder C5F8 oder C4F6 zusammen mit O2 und Ar. Dieser Ätzschritt stoppt an dem Siliziumnitridrahmen 34 an den Source-/Drainkontakten wie etwa an dem Bitleitungskontakt 60 und dem Substratkontakt 62 gezeigt. In diesem Ätzschritt wird auch ein Teil der Deckschicht 29 aus Siliziumnitrid über einem Gate durch die Öffnung 64 geätzt. Die Oxid-zu-Nitrid- Selektivität ist von dem Seitenverhältnis abhängig: je höher das Seitenverhältnis, desto höher ist die Selektivität. Diese etwas unerwartete Tatsache kann durch das Ionen-zu-Neutral- Verhältnis erklärt werden, das von dem Seitenverhältnis abhängt, wobei aufgrund eines elektrostatischen Ladungseffekts, auf den eine Ionenablenkung folgt, weniger Ionen zu einem tieferen Boden gelangen können. Vorzugsweise wird eine Oxid-zu-Nitrid-Selektivität von mehr als ungefähr 10 gewählt. In der vorliegenden Erfindung sieht das Verfahren vor, dass ungefähr 40 bis 60% der Deckschicht 29 aus Siliziumnitrid durch das Kontaktloch 64 weggeätzt werden, während weniger als 10% der Nitridschicht am Boden der Kontaktlöcher 60 und 62 weggeätzt werden. Um eine Überätzung in die Deckschicht aus Siliziumnitrid zu kontrollieren, wird vorzugsweise ein selektiver Antireflexionsbeschichtung-zu- Oxid-Ätzprozess verwendet, um Ungleichmäßigkeiten des Prozesses zu überwinden. Das selektive Antireflexionsbeschichtungs-Öffnungsätzen wird unter Verwendung eines nicht-Fluorverbindung wie etwa N2 + O2 oder C12 bei einer geringen Vorspannung durchgeführt. Auf das Antireflexionsbeschichtungs-Öffnungsätzen folgt das oben beschriebene Selbstjustierungskontaktätzen.
- Im Folgenden wird auf Fig. 3 Bezug genommen. Die Resistmaske und die Antireflexionsbeschichtung werden nach dem Antireflexionsbeschichtungs-Öffnungsätzen und dem Oxidätzen entfernt. Dann wird die Schicht 34 aus Siliziumnitrid am Boden der Kontaktlöcher 60 und 62 unter Verwendung eines differentialen Ätzens geätzt. Dieser Ätzschritt verwendet CHF3 und CH2F2-Gase und ist für Nitrid in Bezug auf Oxid selektiv. Dabei handelt es sich um eine sehr anisotropische Nitridätzung, um die Seitenwände 34 aus Nitrid zu schützen. Das heißt, die Nitrid-Ätzrate in der Transversalrichtung darf höchsten drei Mal größer als diejenige in der Lateralrichtung sein. Es ist wichtig, die Ionenenergie zu optimieren, die hauptsächlich durch eine Hochfrequenz-Selbstvorspannung kontrolliert wird, so dass keine Kerbung oder Unterätzung auftritt.
- Es ist wichtig, dass die Dicke des Ätzstopprahmens ausreichend ist, um die Erosion während der Kontaktätzschritte zu kompensieren. Die Dicke der Siliziumnitridschicht und deren topologische Verteilung werden durch den Ätzentwurf bestimmt. Es wird ein dicker Rahmen aus Siliziumnitrid verwendet. Dabei ist zu beachten, dass eine übermäßige Schichtdicke des Siliziumnitrids den nachfolgenden Prozess erschwert, indem sie die Kontaktöffnung verengt. Der Rahmen aus Siliziumnitrid sollte eine Dicke zwischen ungefähr 200 und 400 Angström aufweisen.
- Im Folgenden wird auf Fig. 4 Bezug genommen. Vorzugsweise wird die restliche Gateoxidschicht 26 innerhalb der Kontaktöffnungen 60 und 62 durch ein Nassätzen entfernt. Alternativ hierzu kann auch ein In-Situ-Trockenätzen verwendet werden.
- Fig. 5 zeigt eine vergrößerte Ansicht der integrierten Schaltung der vorliegenden Erfindung. Das gezeigte Deep- Trench-DRAM-Bauelement 80 wurde zuvor in dem Substrat 10 ausgebildet, das den Gateelektroden und den Verbindungsleitungen 30 unterliegt. Ionenimplantationen werden wiederum bei Bedarf unter Verwendung von Blockierungsmasken vorgenommen, um Substratkontakt-p-Übergänge 82, Substratkontakt-n-Übergänge 84 und Bitleitungsdiffusionen 86 auszubilden.
- Im Folgenden wird auf die vergrößerte Ansicht von Fig. 6 Bezug genommen. Die Kontakte werden fertiggestellt, indem die Kontaktöffnungen 60, 62 und 64 jeweils mit einer Metallschicht 70, 72 und 74 gefüllt werden. Das Metall kann Wolfram, Titan, Aluminium, Wolframsilizium oder ähnliches sein. Eine Grenzmetallschicht (nicht gezeigt) aus etwa Titan/Titannitrid kann unter der Metallschicht vorgesehen werden.
- Die weitere Verarbeitung erfolgt in Übereinstimmung mit dem Stand der Technik mit höheren Ebenen der Metallisierung.
- Das Verfahren der vorliegenden Erfindung gibt ein kombinierter Ätzschema an, dass es ermöglicht, alle Schritte des Übergangskontaktätzens unter Verwendung von nur einer einzigen Maske durchzuführen. Die Ätzungen verwenden ein Selbstjustierungskontaktätzschema und verwenden eine Ätzrate mit einer Seitenverhältnisentwicklung während der Ätzung der Ätzstoppschicht.
- Die vorliegende Erfindung wurde mit Bezug auf bevorzugte Ausführungsformen beschrieben, wobei dem Fachmann jedoch deutlich sein sollte, dass verschiedene Änderungen an Form und Einzelheiten möglich sind, ohne dass dadurch der Erfindungsumfang verlassen wird.
Claims (25)
1. Verfahren zum Ausbilden von Kontakten bei der Herstellung
einer integrierten Schaltung, wobei das Verfahren folgende
Schritte umfasst:
Vorsehen von Halbleiterstrukturen in und auf einem Substrat, wobei das Substrat in einen Matrixbereich und einen Peripheriebereich unterteilt wird,
Bedecken der Halbleiterstrukturen mit einer dielektrischen Schicht,
Ätzen der dielektrischen Schicht in dem Matrixbereich, um Bitleitungskontaktöffnungen zu bilden, und gleichzeitiges Ätzen der dielektrischen Schicht in dem Peripheriebereich, um Substratkontaktöffnungen zu bilden, sowie der dielektrischen Schicht, um Gatekontaktöffnungen zu bilden, und
Füllen der Bitleitungskontaktöffnungen, der Substratkontaktöffnungen und der Gatekontaktöffnungen mit einer leitenden Schicht, um die Ausbildung der Kontakte bei der Herstellung des integrierten Schaltelements abzuschließen.
Vorsehen von Halbleiterstrukturen in und auf einem Substrat, wobei das Substrat in einen Matrixbereich und einen Peripheriebereich unterteilt wird,
Bedecken der Halbleiterstrukturen mit einer dielektrischen Schicht,
Ätzen der dielektrischen Schicht in dem Matrixbereich, um Bitleitungskontaktöffnungen zu bilden, und gleichzeitiges Ätzen der dielektrischen Schicht in dem Peripheriebereich, um Substratkontaktöffnungen zu bilden, sowie der dielektrischen Schicht, um Gatekontaktöffnungen zu bilden, und
Füllen der Bitleitungskontaktöffnungen, der Substratkontaktöffnungen und der Gatekontaktöffnungen mit einer leitenden Schicht, um die Ausbildung der Kontakte bei der Herstellung des integrierten Schaltelements abzuschließen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass
die Halbleiterstrukturen Gateelektroden sowie Source- und
Drainbereiche umfassen.
3. Verfahren nach Anspruch 1 oder 2, weiterhin gekennzeichnet
durch einen Schritt zum Ausbilden von Deep-Trench-DRAM-
Bauelementen in dem Substrat.
4. Verfahren nach wenigstens einem der vorstehenden
Ansprüche, dadurch gekennzeichnet, dass die Ätzstoppschicht
Siliziumnitrid umfasst.
5. Verfahren nach wenigstens einem der vorstehenden
Ansprüche, dadurch gekennzeichnet, dass die Ätzstoppschicht
eine Dicke von ungefähr 200 bis 400 Angström aufweist.
6. Verfahren nach wenigstens einem der vorstehenden
Ansprüche, dadurch gekennzeichnet, dass der Schritt zum Ätzen
für die Ausbildung aller Kontaktöffnungen ein
Selbstjustierungskontaktätzen ist.
7. Verfahren nach wenigstens einem der vorstehenden
Ansprüche, dadurch gekennzeichnet, dass eine Ätzstoppschicht
über den Halbleiterstrukturen unter der dielektrischen Schicht
vorgesehen wird, wobei der Schritt zum Ätzen der
Kontaktöffnungen umfasst:
ein erstes Ätzen der dielektrischen Schicht und Stoppen an der Ätzstoppschicht, und
ein zweites Ätzen der Ätzstoppschicht unter Verwendung eines direktionalen Ätzens selektiv zu der Ätzstoppschicht.
ein erstes Ätzen der dielektrischen Schicht und Stoppen an der Ätzstoppschicht, und
ein zweites Ätzen der Ätzstoppschicht unter Verwendung eines direktionalen Ätzens selektiv zu der Ätzstoppschicht.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass
das erste Ätzen ein selektives Ätzen von Oxid in Bezug auf
Nitrid umfasst.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet,
dass das zweite Ätzen CHF3- und CH2F2-Gase verwendet und das
Nitrid in der Transversalrichtung wenigstens drei Mal
schneller als in der Lateralrichtung ätzt.
10. Verfahren zum Ausbilden von Kontakten bei der Herstellung
einer integrierten DRAM-SChaltung mit folgenden Schritten:
Vorsehen von Halbleiterstrukturen in und auf einem Substrat, wobei das Substrat in einen Matrixbereich und einen Peripheriebereich unterteilt wird,
Bedecken der Halbleiterstrukturen mit einer Ätzstoppschicht,
Auftragen einer dielektrischen Schicht über der Ätzstoppschicht,
erstes Ätzen der dielektrischen Schicht in dem Matrixbereich, um Bitleitungskontaktöffnungen zu bilden, und gleichzeitiges Ätzen der dielektrischen Schicht in dem peripheren Bereich, um Substratkontaktöffnungen zu bilden, sowie der dielektrischen Schicht, um Gatekontaktöffnungen zu bilden, wobei das Ätzen an der Ätzstoppschicht stoppt, wobei die Ätzstoppschicht in einem geringeren Umfang durch die Substratkontaktöffungen und Bitleitungskontaktöffnungen geätzt wird als durch die Gatekontaktöffnungen,
zweites Ätzen der Ätzstoppschicht unter Verwendung eines direktionalen Ätzens selektiv zu der Substratschicht,
Füllen der Bitleitungskontaktöffnungen, der Substratkontaktöffnungen und der Gatekontaktöffnungen mit einer leitenden Schicht, um die Ausbildung der Kontakte bei der Herstellung des integrierten DRAM-Schaltelements abzuschließen.
Vorsehen von Halbleiterstrukturen in und auf einem Substrat, wobei das Substrat in einen Matrixbereich und einen Peripheriebereich unterteilt wird,
Bedecken der Halbleiterstrukturen mit einer Ätzstoppschicht,
Auftragen einer dielektrischen Schicht über der Ätzstoppschicht,
erstes Ätzen der dielektrischen Schicht in dem Matrixbereich, um Bitleitungskontaktöffnungen zu bilden, und gleichzeitiges Ätzen der dielektrischen Schicht in dem peripheren Bereich, um Substratkontaktöffnungen zu bilden, sowie der dielektrischen Schicht, um Gatekontaktöffnungen zu bilden, wobei das Ätzen an der Ätzstoppschicht stoppt, wobei die Ätzstoppschicht in einem geringeren Umfang durch die Substratkontaktöffungen und Bitleitungskontaktöffnungen geätzt wird als durch die Gatekontaktöffnungen,
zweites Ätzen der Ätzstoppschicht unter Verwendung eines direktionalen Ätzens selektiv zu der Substratschicht,
Füllen der Bitleitungskontaktöffnungen, der Substratkontaktöffnungen und der Gatekontaktöffnungen mit einer leitenden Schicht, um die Ausbildung der Kontakte bei der Herstellung des integrierten DRAM-Schaltelements abzuschließen.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass
die Halbleiterstrukturen Gateelektroden sowie Source- und
Drainbereiche umfassen.
12. Verfahren nach Anspruch 10 der 11, weiterhin
gekennzeichnet durch einen Schritt zum Ausbilden von Deep-
Trench-DRAM-Bauelementen in dem Substrat.
13. Verfahren nach wenigstens einem der Ansprüche 10 bis 12,
dadurch gekennzeichnet, dass die Ätzstoppschicht
Siliziumnitrid umfasst.
14. Verfahren nach wenigstens einem der Ansprüche 10 bis 13,
dadurch gekennzeichnet, dass die Ätzstoppschicht eine Dicke
zwischen ungefähr 200 und 400 Angström aufweist.
15. Verfahren nach wenigstens einem der Ansprüche 10 bis 14,
dadurch gekennzeichnet, dass der Schritt zum Ätzen für die
Ausbildung von Kontaktöffnungen ein
Selbstjustierungskontaktätzen ist.
16. Verfahren nach wenigstens einem der Ansprüche 10 bis 15,
weiterhin gekennzeichnet durch einen Schritt zum Auftragen
einer Antireflexionsbeschichtung über der dielektrischen
Schicht, wobei das erste Ätzen ein Ätzen umfasst, das nicht
Antireflexionsbeschichtung-zu-Oxid-selektiv ist, wobei Gase
aus der Gruppe von N2- und O2-Gasen oder C12-Gasen bei einer
niedrigen Vorspannung verwendet werden, worauf ein Oxid-zu-
Nitrid-selektives Ätzen unter Verwendung von Gasen aus der
Gruppe von C4F8 und CO-Gasen, C5F8-Gas und C4F6-Gas folgt.
17. Verfahren nach wenigstens einem der Ansprüche 10 bis 16,
dadurch gekennzeichnet, dass das zweite Ätzen CHF3 und CH2F2-
Gase verwendet und Nitrid in der Transversalrichtung
wenigstens drei Mal schneller als in der Lateralrichtung ätzt.
18. Verfahren zum Ausbilden von Kontakten bei der Herstellung
einer integrierten DRAM-Schaltung mit folgenden Schritten:
Vorsehen von Gateelektroden und Verbindungsleitungen in und auf einem Substrat, wobei eine Deckschicht aus Nitrid alle Gateelektroden bedeckt,
Bedecken der Gateelektroden und der Verbindungsleitungen mit einer Ätzstoppschicht aus Nitrid,
Auftragen einer dielektrischen Schicht über der Ätzstoppschicht aus Nitrid,
erstes Ätzen der dielektrischen Schicht, um Kontaktöffnungen zu dem Substrat zu bilden und um Kontaktöffnungen zu den Gateelektroden zu bilden, wobei das Ätzen an der Ätzstoppschicht aus Nitrid stoppt und wobei die Ätzstoppschicht aus Nitrid über dem Substrat in geringerem Umfang geätzt wird als über den Gateelektroden,
zweites Ätzen der Ätzstoppschicht aus Nitrid unter Verwendung eines direktionalen Ätzens selektiv zu der Ätzstoppschicht aus Nitrid, und
Füllen der Kontaktöffnungen mit einer leitenden Schicht, um die Ausbildung der Kontakte bei der Herstellung des integrierten DRAM-Schaltelements abzuschließen.
Vorsehen von Gateelektroden und Verbindungsleitungen in und auf einem Substrat, wobei eine Deckschicht aus Nitrid alle Gateelektroden bedeckt,
Bedecken der Gateelektroden und der Verbindungsleitungen mit einer Ätzstoppschicht aus Nitrid,
Auftragen einer dielektrischen Schicht über der Ätzstoppschicht aus Nitrid,
erstes Ätzen der dielektrischen Schicht, um Kontaktöffnungen zu dem Substrat zu bilden und um Kontaktöffnungen zu den Gateelektroden zu bilden, wobei das Ätzen an der Ätzstoppschicht aus Nitrid stoppt und wobei die Ätzstoppschicht aus Nitrid über dem Substrat in geringerem Umfang geätzt wird als über den Gateelektroden,
zweites Ätzen der Ätzstoppschicht aus Nitrid unter Verwendung eines direktionalen Ätzens selektiv zu der Ätzstoppschicht aus Nitrid, und
Füllen der Kontaktöffnungen mit einer leitenden Schicht, um die Ausbildung der Kontakte bei der Herstellung des integrierten DRAM-Schaltelements abzuschließen.
19. Verfahren nach Anspruch 18, weiterhin gekennzeichnet durch
einen Schritt zum Ausbilden von Deep-Trench-DRAM-Bauelementen
in dem Substrat.
20. Verfahren nach Anspruch 18 oder 19, dadurch
gekennzeichnet, dass die Deckschicht aus Nitrid eine Dicke
zwischen ungefähr 1600 und 2000 Angström aufweist.
21. Verfahren nach wenigstens einem der Ansprüche 18 bis 20,
dadurch gekennzeichnet, dass die Ätzstoppschicht aus Nitrid
Siliziumnitrid umfasst und eine Dicke zwischen ungefähr 200
und 400 Angström aufweist.
22. Verfahren nach wenigstens einem der Ansprüche 18 bis 21,
dadurch gekennzeichnet, dass die dielektrische Schicht eines
oder mehrere der Materialien aus der Gruppe von
Siliziumdioxid, Borphosphortetraethoxysilanoxid,
Borphosphorsilikatglas und Phosphorsilikatglas umfasst.
23. Verfahren nach wenigstens einem der Ansprüche 18 bis 22,
dadurch gekennzeichnet, dass das erste Ätzen ein Ätzen mit
Gasen aus der Gruppe von C4F8 und CO, C5F8 und C4F6 umfasst und
eine Selektivität von Oxid zu Nitrid von mehr als 10 aufweist.
24. Verfahren nach wenigstens einem der Ansprüche 18 bis 23,
dadurch gekennzeichnet, dass zwischen ungefähr 40 und 60% der
Ätzstoppschicht aus Nitrid und der Deckschicht aus Nitrid über
den Gateelektroden weggeätzt werden, während weniger als 10%
der Ätzstoppschicht aus Nitrid über dem Substrat weggeätzt
werden.
25. Verfahren nach wenigstens einem der Ansprüche 18 bis 24,
dadurch gekennzeichnet, dass das zweite Ätzen ein Ätzen mit
Gasen aus der Gruppe von CHF3 und CH2F2 umfasst, wobei das
zweite Ätzen selektiv zu Nitrid in Bezug auf Oxid ist und
wobei das zweite Ätzen eine Ätzrate in der Transversalrichtung
aufweist, die wenigsten drei Mal so schnell wie die Ätzrate in
der Lateralrichtung ist.
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