DE19930748C2

DE19930748C2 - Verfahren zur Herstellung von EEPROM- und DRAM-Grabenspeicherzellbereichen auf einem Chip

Info

Publication number: DE19930748C2
Application number: DE19930748A
Authority: DE
Inventors: Rudolf Zelsacher
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-07-02
Filing date: 1999-07-02
Publication date: 2001-05-17
Anticipated expiration: 2019-07-03
Also published as: US6410391B1; DE19930748A1

Description

Aus der EP 0 971 414 A1 sind ein Grabenkondensator mit Isolationskragen und vergrabenem Kontakt zur Verwendung in einer DRAM-Speicherzelle und ein entsprechendes Herstellungsverfahren bekannt. Zur Herstellung des Grabenkondensators werden folgende Schritte durchgeführt: Bereitstellen eines Substrates mit einer schwachdotierten Epitaxieschicht und einer darunter liegenden stärker I dotierten Schicht; Bilden eines Grabens in dem Substrat; Füllen des unteren Bereichs des Grabens mit einem ersten Filmmaterial; Bilden eines Isolationskragens im oberen Bereich des Grabens; Entfernen des ersten Füllmaterials aus dem unteren Bereich des Grabens; Bilden einer vergrabenen Platte im unteren Grabenbereich in der schwachdotierten Epitaxieschicht als erste Kondensatorplatte; und Füllen des Grabens mit einem leitenden zweiten Füllmaterial als zweite Kondensatorplatte, wobei zwischen dem Filmmaterial und der vergrabenen Platte ein Dielektrikum als Kondensator dielektrikum vorgesehen wird; und Bilden einer leitenden Schutzschicht.

Aus der US-A-5,598,367 ist eine EEPROM-Speicherzelle mit einem Grabenkondensator bekannt, wobei auf Chips mit sowohl EEPROM-Zellen als auch DRAM-Zellen verwiesen wird.

Bei EEPROMs wird ein Speicherkondensator mit einem Floating Gate durch ein Tunneloxid geladen und entladen, wodurch sich die Einsatzspannung eines zugehörigen Transistors ändert.

Die vorliegende Erfindung und die ihr zugrundeliegende Pro blematik werden nachstehend in bezug auf einen in einer DRAM- Speicherzelle verwendeten Grabenkondensator erläutert. Solche Speicherzellen werden in integrierten Schaltungen (ICs), wie beispielsweise Speichern mit wahlfreiem Zugriff (RAMs), dyna mischen RAMs (DRAMs), synchronen DRAMs (SDRAMs), statischen RAMs (SRAMs). Andere integrierte Schaltungen enthalten Logik vorrichtungen, wie z. B. programmierbare Logikarrays (PLAs), anwenderspezifische ICs (ASICs), Mischlogik/Speicher-ICs (eingebettete DRAMs) oder sonstige Schaltungsvorrichtungen. Üblicherweise wird eine Vielzahl von ICs auf einem Halblei tersubstrat, wie z. B. einem Siliziumwafer, parallel herge stellt. Nach der Verarbeitung wird der Wafer zerteilt, um die ICs in eine Vielzahl individueller Chips zu separieren. Die Chips werden dann in Endprodukte verpackt, beispielsweise zur Verwendung in Verbraucherprodukten, wie z. B. Computersyste men, zellulären Telefonen, persönlichen digitalen Assistenten (PDAs) und weiteren Produkten. Zu Diskussionszwecken wird die Erfindung hinsichtlich der Bildung einer einzelnen Speicher zelle beschrieben.

Integrierte Schaltungen (ICs) oder Chips verwenden Kondensa toren zum Zwecke der Ladungsspeicherung. Ein Beispiel eines IC, welcher Kondensatoren zum Speichern von Ladungen verwen det, ist ein Speicher-IC, wie z. B. ein Chip für einen dynami schen Schreib-/Lesespeicher mit wahlfreiem Zugriff (DRAM). Der Ladungszustand ("0" oder "1") in dem Kondensator reprä sentiert dabei ein Datenbit.

Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten verschaltet sind. Üblicherwei se werden die Zeilenverbindungen als Wortleitungen und die Spaltenverbindungen als Bitleitungen bezeichnet. Das Auslesen von Daten von den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.

Üblicherweise enthält eine DRAM-Speicherzelle einen mit einem Kondensator verbundenen Transistor. Der Transistor enthält zwei Diffusionsbereiche, welche durch einen Kanal getrennt sind, oberhalb dessen ein Gate angeordnet ist. Abhängig von der Richtung des Stromflusses bezeichnet man den einen Diffu sionsbereich als Drain und den anderen als Source. Die Be zeichnungen "Drain" und "Source" werden hier hinsichtlich der Diffusionsbereiche gegenseitig austauschbar verwendet. Die Gates sind mit einer Wortleitung verbunden, und einer der Diffusionsbereiche ist mit einer Bitleitung verbunden. Der andere Diffusionsbereich ist mit dem Kondensator verbunden. Das Anlegen einer geeigneten Spannung an das Gate schaltet den Transistor ein, ermöglicht einen Stromfluß zwischen den Diffusionsbereichen durch den Kanal, um so eine Verbindung zwischen dem Kondensator und der Bitleitung zu bilden. Das Ausschalten des Transistors trennt diese Verbindung, indem der Stromfluß durch den Kanal unterbrochen wird.

Die in dem Kondensator gespeicherte Ladung baut sich mit der Zeit aufgrund eines inhärenten Leckstroms ab. Bevor sich die Ladung auf einen unbestimmten Pegel (unterhalb eines Schwell werts) abgebaut hat, muß der Speicherkondensator aufgefrischt werden.

Das fortlaufende Bestreben nach Verkleinerung der Speicher vorrichtungen fördert den Entwurf von DRAMs mit größerer Dichte und kleinerer charakteristischer Größe, d. h. kleinerer Speicherzellenfläche. Zur Herstellung von Speicherzellen, welche eine geringeren Oberflächenbereich besetzen, werden kleinere Komponenten, beispielsweise Kondensatoren, verwen det. Jedoch resultiert die Verwendung kleinerer Kondensatoren in einer erniedrigten Speicherkapazität, was wiederum die Funktionstüchtigkeit und Verwendbarkeit der Speichervorrich tung widrig beeinflussen kann. Beispielsweise erfordern Lese verstärker einen ausreichenden Signalpegel zum zuverlässigen Auslesen der Information in den Speicherzellen. Das Verhält nis der Speicherkapazität zur Bitleitungskapazität ist ent scheidend bei der Bestimmung des Signalpegels. Falls die Speicherkapazität zu gering wird, kann dieses Verhältnis zu klein zur Erzeugung eines hinreichenden Signals sein. Eben falls erfordert eine geringere Speicherkapazität eine höhere Auffrischfrequenz.

Ein Kondensatortyp, welcher üblicherweise in DRAMs verwendet wird, ist ein Grabenkondensator. Ein Grabenkondensator hat eine dreidimensionale Struktur, welche in dem Siliziumsub strat ausgebildet ist. Eine Erhöhung des Volumens bzw. der Kapazität des Grabenkondensators kann durch tieferes Ätzen in das Substrat erreicht werden. In diesem Fall bewirkt die Steigerung der Kapazität des Grabenkondensators keine Vergrö ßerung der von der Speicherzelle belegte Oberfläche.

Ein üblicher Grabenkondensator enthält einen in das Substrat geätzten Graben. Dieser Graben wird typischerweise mit n⁺- dotiertem Polysilizium gefüllt, welches als eine Kondensato relektrode dient (auch als Speicherkondensator bezeichnet). Optionellerweise wird eine zweite Kondensatorelektrode (auch als "vergrabene Platte" bezeichnet) durch Ausdiffundieren von n⁺-Dotierstoffen von einer Dotierstoffquelle in einen Bereich des Substrats, welcher den unteren Abschnitts des Grabens um gibt, gebildet. Ein n⁺-dotiertes Silikatglas, wie z. B. ein mit Arsen dotiertes Silikatglas (ASG), dient dabei als die Dotierstoffquelle. Ein Speicherdielektrikum, welches Nitrid enthält, wird üblicherweise zur Isolation der zwei Kondensa torelektroden verwendet.

In dem oberen Bereich des Grabens wird ein dielektrischer Kragen erzeugt, um einen Leckstrom von dem Kondensatoran schluß mit der vergrabenen Platte zu verhindern. Das Spei cherdielektrikum in dem oberen Bereich des Grabens, wo der Kragen zu bilden ist, wird vor dessen Bildung entfernt. Die Entfernung des Nitrids verhindert einen vertikalen Leckstrom entlang des Kragens.

Jedoch schafft die Entfernung des oberen Bereichs der Nitrid schicht Pinholes bzw. Nadellöcher am Übergang zwischen dem unteren Teil des Kragens und dem oberen Teil des Speicherdie lektrikums. Solche Pinholes verschlechtern die Qualität des Speicherdielektrikums und sind eine wesentliche Quelle für den Ladungsabbau aus dem Graben. Dies reduziert die Haltezeit des Grabenkondensators und beeinträchtigt somit seine Funkti onstüchtigkeit.

Zur Verhinderung der Bildung von Pinholes wurde ein zweistu figer Grabenätzprozeß vorgeschlagen. Dabei wird zunächst der Graben teilweise durch reaktives Ionenätzen (RIE) bis zur Tiefe des Kragens geätzt. Das reaktive Ionenätzen ist selek tiv bezüglich der verwendeten Ätz-Hartmaske. Die üblicherwei se für das reaktive Ionenätzen verwendeten Chemikalien umfas sen beispielsweise NF₃/HBr/He/O₂. Eine Oxidschicht wird dann abgeschieden und derart geätzt, daß sie den Kragen auf den Grabenseitenwänden bildet. Die reaktive Ionenätzung ist hin sichtlich Silizium selektiv, wenn beispielsweise die Chemika lien CHF₃/He/O₂, CHF₃/Ar, C₄F₈/Ar oder CF₄ verwendet werden. Der übrige Bereich des Grabens wird nach der Kragenbildung geätzt. Das Speicherdielektrikum wird dann über dem Kragen und dem unteren Bereich der Grabenseitenwände gebildet. Die ses Verfahren eliminiert die Notwendigkeit der Beseitigung des oberen Bereichs des Speicherdielektrikums und somit die Bildung von Pinholes.

Obwohl solch eine zweistufige Grabenbildung hilfreich für die Verhinderung von Pinholes ist, kann der zweite reaktive Io nenätzschritt zum Entfernen von Silizium eine übermäßige Ero sion des Kragens verursachen. Solch eine Verschlechterung des Kragens bewirkt das Auftreten von Leckströmen. Weiterhin dient der Kragen als eine Ätz-Hartmaske für den zweiten reak tiven Ionenätzschritt zur Herstellung des Grabens, welcher einen unteren Abschnitt des Grabens mit einem Durchmesser schafft, der gleich dem Innendurchmesser des Kragens ist. So mit ist der untere Bereich des Grabens kleiner als der obere Bereich, welcher einen Durchmesser aufweist, der etwa gleich dem Außendurchmesser des Kragens ist. Dies ist unerwünscht, da somit die Kapazität des Kondensators reduziert ist.

Mit Bezug auf Fig. 7 wird nun eine übliche DRAM-Zelle und mit Bezug auf Fig. 8a-g eine Variante des Verfahrens zur Herstel lung der DRAM-Speicherzelle nach Fig. 7 beschrieben.

Der Grabenkondensator nach Fig. 7 enthält ein Speicherdielek trikum 164, welches stufenförmig über dem Kragen 168 gebildet ist, was die Notwendigkeit der Entfernung des oberen Bereichs der Speicherdielektrikumschicht eliminiert. Dies vermeidet die Bildung von Nadellöchern am Übergang des Kragens und des oberen Randes der Speicherdielektrikumschicht. Zusätzlicher weise hat der untere Bereich des Grabens eine Breite bzw. ei nen Durchmesser W₂, der zumindest gleich groß ist wie die Breite bzw. der Durchmesser W₁ des oberen Bereichs. Demgemäß lassen sich reduzierte Leckströme und eine erhöhte Kapazität erzielen.

Fig. 7 zeigt den Grabenkondensator 160, der in einer DRAM- Speicherzelle 100 implementiert ist. Ohne Beschränkung der Allgemeinheit ist die DRAM-Speicherzelle 100 eine MINT-Zelle (MINT = merged isolation node trench) mit einer vergrabenen Brücke 162 (Buried Strap). Andere Zellkonfigurationen, wie z. B. diejenigen, die eine an der Oberfläche liegende Brücke verwenden, sind ebenfalls verwendbar. Die typischen Dimensio nen eines Grabens 108, welcher beispielsweise in einem 256 Mb-DRAM-Chip unter Verwendung von 0,25 µm-Designregeln imple mentiert ist, betragen etwa 7-8 µm Tiefe, und zwar mit einer Grabenöffnung von etwa 0,25 µm mal 0,50 µm.

Wie in Fig. 7 gezeigt, ist der Grabenkondensator 160 im Sub strat 101 gebildet. Das Substrat ist beispielsweise mit Do tierstoffen eines ersten Leitungstyps leicht dotiert. Bei dieser Variante ist das Substrat 101 leicht mit p-Typ- Dotierstoffen (p^-), wie z. B. B, dotiert. Die Verwendung eines stark dotierten p-Typ-Substrats (p⁺) ist ebenfalls möglich. Beispielsweise können epitaktisch hergestellte p⁺/p^-- Substrate verwendet werden. Solche Substrate haben eine Do tierstoffkonzentration von etwa 10¹⁹ cm^-3 mit einer p^-- Epitaxieschicht von typischerweise 2-3 µm Dicke. Die Konzen tration von B beträgt etwa 1,5 × 10¹⁶ cm^-3. Eine (nicht ge zeigte) p-Typ-Wanne ist zur Isolierung der Matrixvorrichtun gen vorgesehen. Die Dotierungskonzentration der p-Wannen be trägt etwa 5 × 10¹⁷ bis 8 × 10¹⁷ cm^-3.

Bei dieser Variante hat im Gegensatz zum oben erwähnten übli chen Grabenkondensator, welcher durch das zweistufige Grabe nätzverfahren hergestellt wird, der untere Bereich des Gra bens eine Breite bzw. einen Durchmesser W₂, welcher im we sentlichen gleich wie oder größer als die Breite bzw. der Durchmesser W₁ des oberen Bereichs ist. Optionellerweise um gibt die vergrabene Platte 165 den unteren Bereich des Gra bens 108. Wie gezeigt, überlappt die vergrabene Platte 165 teilweise mit dem oberen Bereich des Grabens. Die vergrabene Platte 165 dient als Kondensatorelektrode. Typischerweise ist im Graben stark dotiertes Polysilizium 161 mit einem Dotier stoff eines zweiten Leitungstyps. Beispielsweise ist das Po lysilizium 161 stark dotiert mit n-Typ-Dotierstoffen (n⁺), wie z. B. As oder P. Bei einer Variante ist das Polysilizium 161 stark mit As dotiert. Die Konzentration von As beträgt etwa 10¹⁹ bis 10²⁰cm^-3.

Die Speicherdielektrikumschicht 164 trennt die Kondensatore lektroden. Bei dieser Variante verkleidet das Speicherdielek trikum 164 die inneren Seitenwände des Kragens 168 und die Grabenseitenwände im unteren Bereich des Grabens. Die Spei cherdielektrikumschicht 164 umfaßt beispielsweise Nitrid oder Nitrid/Oxid. Oxid/Nitrid/Oxid oder eine sonstige dielektri sche Schicht oder ein Stapel von dielektrischen Schichten, wie z. B. Oxid, nitrides Oxid oder NONO, sind ebenfalls ver wendbar.

Die Verbindung der vergrabenen Platte 165 des Kondensators mit anderen Kondensatoren innerhalb der DRAM-Matrix wird über die vergrabene Wanne 170 bewerkstelligt, welche Dotierstoffe des zweiten Leitungstyps aufweist. Bei der vorliegenden Vari ante ist die vergrabene Wanne 170 durch Implantation von n- Typ-Dotierstoffen, wie z. B. As oder P, gebildet. Die Konzen tration der vergrabenen Wanne 170 beträgt etwa 1 × 10¹⁷-1 × 10²⁰ cm^-3. Die vergrabene Wanne 170 kann ebenfalls aus einer n- Typ-Epitaxieschicht gebildet werden und mit einer Referenz spannung verbunden werden. Durch Verbinden der vergrabenen Platten 165 der Kondensatoren in der DRAM-Matrix mit einer gemeinsamen Referenzspannung wird das maximale elektrische Feld in der dielektrischen Schicht 164 minimiert, was die Zu verlässigkeit verbessert. Bei dieser Variante liegt die Refe renzspannung in der Mitte zwischen der L-Spannung der Bitlei tung und der H-Spannung der Bitleitung, was üblicherweise der Hälfte der Versorgungsspannung oder V_DD/2 entspricht. Andere Referenzspannungen, wie z. B. Massepotential, sind ebenfalls verwendbar.

Die Brücke 162 ist oberhalb des dotierten Polysiliziums 161 vorgesehen. Die Dotierstoffe von dem dotierten Polysilizium 161 diffundieren in das Silizium aus, um den Kondensatoran schlußdiffusionsbereich 125 oder den Kondensatoranschluß zu bilden, welcher den Transistor 110 mit dem Kondensator 160 verbindet.

Der Kragen 168 ist im oberen Bereich des Grabens 108 gebildet und verläuft bis zur Oberseite der vergrabenen Platte 165. Wie gezeigt, ist der Kragen 168 leicht unter das Substrat 101 zurückgezogen, um die vergrabene Brücke 162 aufzunehmen. Der Kragen 168 ist aus einem dielektrischen Material hergestellt. Bei der vorliegenden Variante wird zunächst eine thermische Oxidschicht gebildet und darauf eine TEOS-Schicht abgeschie den. Der Kragen 168 verhindert oder reduziert den Leckstrom von dem Kondensatoranschluß 162 zur vergrabenen Platte 165. Bei einer Variante ist der Kragen etwa 1,2 µm tief und 20 bis 90 nm dick.

Der STI-Graben 180 ist im oberen Abschnitt des Grabens 108 zur Isolierung der DRAM-Zelle von anderen Zellen in der Ma trix und zum Verhindern einer Brückenbildung zwischen benach barten Kondensatoren vorgesehen. Wie gezeigt, überlappt der STI-Graben 180 einen Bereich des Grabens 108 und läßt einen übrigen Bereich offen, so daß ein Stromfluß zwischen dem Transistor 110 und zwischen dem Kondensator 160 möglich ist. Bei der vorliegenden Variante überlappt der STI-Graben 180 nominell etwa die Hälfte der Grabenbreite. Der STI-Graben verhindert oder reduziert den Leckstrom von Brücke zu Brücke. Die Tiefe des STI-Grabens beträgt etwa 0,25 µm.

Die vergrabene Brücke 162 weist im übrigen bei dieser Varian te eine mit 200 bezeichnete Grenzfläche Polysilizium-Füllung/ vergrabene Brücke sowie eine mit 201 bezeichnete Grenzfläche vergrabene Brücke/Substrat auf, worauf bei einer später be schriebenen Variante nochmals detaillierter eingegangen wird.

Der Transistor 110 umfaßt den Gate-Stapel 112 und die Drain/Source-Diffusionsbereiche 113 und 114. Die Diffusions bereiche 113, 114 weisen n-Typ-Dotierstoffe, wie z. B. As oder P auf. Der Diffusionsbereich 114 ist mit dem Kondensatoran schluß 125 verbunden. Der Gate-Stapel 112, welcher an die Wortleitung 120 angeschlossen ist, umfaßt eine Polysilizium schicht. Typischerweise ist das Polysilizium mit n- oder p- Typ-Dotierstoffen dotiert. Optionellerweise ist eine Metall silizidschicht (nicht gezeigt) über der Polysiliziumschicht gebildet, um den Schichtwiderstand des Gate-Stapels 112 zu reduzieren. Das Polysilizium und das Silizid werden oft als "Polycid(e)" bezeichnet.

Der Gate-Stapel 112 wird mit einer Nitridschicht bedeckt, welche als Ätzmaske zum Isolieren der Wortleitung verwendet wird. Zusätzlicherweise werden ein Seitenwandoxid (nicht ge zeigt) und eine Verkleidung verwendet, um die Wortleitung 120 zu isolieren. Die Verkleidung umfaßt beispielsweise Nitrid oder ein anderes geeignetes Material. Die Verkleidung dient ebenfalls als Ätzstopp während der Bildung des randlosen Kon taktes 183. Der randlose Kontakt liefert eine Verbindung zwi schen dem Diffusionsbereich 113 und der Bitleitung 185. Die dielektrische Schicht 189, welche beispielsweise aus BPSG oder einem anderen dielektrischen Material, wie z. B. einem Oxid besteht, isoliert die Bitleitung 185 von den Diffusions bereichen 113, 114.

Die vorbeilaufende Wortleitung 120' ist oberhalb des STI- Grabens 180 gebildet. Die vorbeilaufende Wortleitung 120' ist von dem Graben 108 durch den STI-Graben 180 und ein dickes Deckoxid isoliert. Bei der vorliegenden Variante sind die Ränder der vorbeilaufenden Wortleitung im wesentlichen mit den Grabenseitenwänden ausgerichtet. Solche Konfiguration wird als gefaltete Bitleitungsarchitektur bezeichnet. Andere Konfigurationen, wie z. B. eine offene oder eine offe ne/gefaltete Struktur, sind ebenfalls anwendbar.

Wie beschrieben, ist der erste Leitungstyp der p-Typ und der zweite Leitungstyp der n-Typ. Die Erfindung ist ebenfalls auf Grabenkondensatoren anwendbar, welche p-Typ-Polysilizium in einem n-Typ-Substrat gebildet haben. Weiterhin ist es mög lich, daß Substrat, die Wannen, die vergrabene Platte und die anderen Elemente der DRAM-Speicher-zelle mit Verunreini gungsatomen stark oder leicht zu dotieren, um die jeweils ge wünschten elektrischen Charakteristika zu erhalten.

Obwohl der erste elektrische Leitungstyp der p-Typ und der zweite elektrische Leitungstyp der n-Typ ist, ist die Bildung der DRAM-Speicherzelle in einem n-Typ-Substrat mit einem Gra ben, der mit p-Typ-Polysilizium gefüllt ist, ebenfalls mög lich. Weiterhin ist es möglich, einen vertikalen Transistor oder andere Typen von Speicherzellen-Layouts zu verwenden.

Fig. 8a-g zeigen eine Variante des Verfahrens zur Herstellung der DRAM-Speicherzelle nach Fig. 7.

Mit Bezug auf Fig. 8a wird das Substrat 101 bereitgestellt, auf dem die DRAM-Speicherzelle herzustellen ist. Die Haupto berfläche des Substrats 101 ist nicht kritisch, und eine be liebige geeignete Orientierung, wie z. B. (100), (110) oder (111), ist verwendbar. Bei der vorliegenden Variante ist das Substrat 101 leicht dotiert mit p-Typ-Dotierstoffen (p^-), wie z. B. B. Die Konzentration des B beträgt etwa 1-2 × 10¹⁶ cm^- ³.

Das Substrat 101 enthält die n-dotierte vergrabene Wanne 170. Die vergrabene Wanne 170 weist P oder As als Dotierstoff auf. Bei der vorliegenden Variante wird eine Maske strukturiert, um die vergrabenen Wannenbereiche zu definieren. n-Typ- Dotierstoffe werden dann in die vergrabenen Wannenbereiche des Substrats 101 implantiert. Die vergrabene Wanne 170 dient zur Isolation der p-Wanne vom Substrat 101 und bildet eben falls eine leitende Brücke zwischen den vergrabenen Platten 165 der Kondensatoren. Die Dosis und Energie der Implantation betragen etwa < 1 × 10¹³ cm^-2 bei etwa 1,5 MeV. Alternativer maßen wird die vergrabene Wanne 170 durch Implantieren und darauffolgendes Aufwachsenlassen einer Epitaxie- Siliziumschicht oberhalb der Substratoberfläche gebildet. Diese Technik ist beschrieben im US-Patent Nr. 5,250,829 von Bronner et al.

Der Unterbaustapel 107 wird auf der Oberfläche des Substrats 101 gebildet. Der Unterbaustapel 107 umfaßt beispielsweise die Unterbau-Oxidschicht 104 und die Unterbau-Stoppschicht 105. Die Unterbau-Stoppschicht 105, welche als Politur oder Ätzstopp für folgende Prozesse gilt, weist beispielsweise Ni trid auf. Oberhalb der Unterbau-Stoppschicht 105 ist die Hartmaskenschicht 106 vorgesehen. Diese Hartmaskenschicht 106 umfaßt TEOS. Andere Materialien, wie z. B. BSG, sind ebenfalls als Hartmaskenschicht verwendbar. Zusätzlicherweise kann eine Antireflexionsbeschichtung (ARC) verwendet werden, um die li thographische Auflösung zu verbessern.

Die Hartmaskenschicht 106 wird unter Verwendung üblicher pho tolithographischer Techniken strukturiert, um den Bereich 102 zu definieren, in dem der Graben zu bilden ist. Diese Schrit te enthalten die Abscheidung einer Photolackschicht und das selektive Belichten derselben mit dem erwünschten Muster. Der Photolack wird dann entwickelt und entweder die belichteten oder die unbelichteten Bereiche werden entfernt, und zwar ab hängig davon, ob ein Positivlack oder ein Negativlack verwen det wird. Die belichteten Bereiche des Unterbaustapels 107 werden dann bis zur Oberfläche des Substrats 101 geätzt. Ein reaktiver Ionenätzschritt (RIE) bildet dann den tiefen Graben 108.

Eine Polysilizium-Halbleiterschicht 152 wird dann über dem Wafer abgeschieden, um den Graben 108 zu füllen. Amorphes Si lizium ist ebenfalls verwendbar. Weitere Materialtypen, wel che eine Temperaturstabilität bis zu 1050 bis 1100°C aufwei sen und selektiv gegenüber Nitrid oder Oxid entfernbar sind, sind ebenfalls verwendbar. Das Polysilizium 152 wird als Po lysilizium-Opferschicht bezeichnet, da es später entfernt wird. Typischerweise wird ein natürliches Oxid 151 gebildet, welches die Grabenseitenwände auskleidet, bevor der Graben mit dem Polysilizium 152 gefüllt wird. Die Oxidschicht 151 ist typischerweise etwa 0,3-0,5 nm dick.

Wie in Fig. 8b gezeigt, wird das Polysilizium 152 dann bis zur Unterseite des zu bildenden Kragens entfernt. Das Entfer nen des Polysiliziums 152 beinhaltet beispielsweise das Planarisieren mittels chemisch-mechanischen Polierens, ein chemisches Trockenätzen (CDE) oder ein reaktives Ionenätzen zum Bilden einer koplanaren Oberfläche mit der Oberseite des Polysiliziums in dem Graben 108 und an der Oberseite des Un terbaustapels 107. Ein reaktives Ionenätzen wird dann durch geführt, um das Polysilizium 152 in dem Graben 108 einzusen ken. Die Verwendung einer chemischen Trockenätzung zum Absen ken des Polysiliziums 152 im Graben 108 ist ebenfalls mög lich. Vorzugsweise jedoch wird das Polysilizium 152 planari siert und durch ein CDE oder RIE in einem einzelnen Schritt eingesenkt, typischerweise um 0,5-2 µm von der Substrato berfläche.

Eine dielektrische Schicht wird dann über dem Wafer abge schieden, welche den Unterbaustapel 107 und die Grabenseiten wände bedeckt. Die dielektrische Schicht wird zur Bildung des Kragens 168 verwendet. Die dielektrische Schicht ist bei spielsweise aus Oxid. Bei der vorliegenden Variante wird die dielektrische Schicht durch Aufwachsen einer Schicht aus thermischem Oxid und darauffolgendes Abscheiden einer Oxid schicht durch chemische Dampfphasenabscheidung (CVD), wie z. B. plasmaunterstützte CVD (PECVD) oder Niederdruck-CVD (LPCVD), unter Verwendung von TEOS gebildet. Das CVD-Oxid kann durch einen Temperschritt verdichtet werden. Die Oxid schicht ist hinreichend dick, um einen vertikalen Leckstrom zu vermeiden, nämlich 10-50 nm. Alternativermaßen kann die dielektrische Schicht eine Schicht aus thermischem Oxid auf weisen.

Bei einer anderen Variante wird die dielektrische Schicht aus CVD-Oxid gebildet. Nach der Bildung des CVD-Oxids kann ein Temperschritt zur Verdichtung des Oxids durchgeführt werden. Der Temperschritt wird beispielsweise in Ar, N₂, O₂, H₂O, N₂O, NO oder NH₃-Atmosphäre durchgeführt. Eine oxidierende Atmo sphäre, wie z. B. O₂ oder H₂O kann zur Bildung einer thermi schen Oxidschicht unter dem CVD-Oxid verwendet werden. Sauer stoff aus der Atmosphäre diffundiert dann durch das CVD-Oxid zum Bilden einer thermischen Oxidschicht auf der Substrato berfläche. Dies ermöglicht vorteilhafterweise die Bildung ei nes thermischen Oxids, falls erwünscht, ohne das Bedürfnis eines thermischen Oxidationsschritts vor der Abscheidung des CVD-Oxids. Typischerweise wird der Temperschritt bei einer Temperatur von etwa 1000-1100°C und etwa 0,5-3 Stunden lang durchgeführt.

Weiter mit Bezug auf Fig. 8b wird die dielektrische Schicht beispielsweise durch reaktives Ionenätzen geätzt, um den Kra gen 168 zu bilden. Die chemischen Mittel für das reaktive Io nenätzen werden derart gewählt, daß das Oxid selektiv gegen über dem Polysilizium 152 und dem Nitrid 106 geätzt wird. Das reaktive Ionenätzen entfernt die dielektrische Schicht von der Oberfläche des Unterbaustapels und dem Boden der Öffnung. Die dielektrische Schicht bleibt auf der Siliziumseitenwand, um den Kragen 168 zu bilden. Wie in Fig. 8b abgebildet, ist der obere Bereich des Kragens 168 leicht erodiert und bildet einen abgeschrägten oberen Abschnitt.

Mit Bezug auf Fig. 8c wird die Polysilizium-Opferschicht 152 von der Unterseite des Grabens 108 entfernt. Das Entfernen der Polysilizium-Opferschicht 152 wird vorzugsweise durch CDE erreicht. Die dünne natürliche Oxidschicht 151 liegt dann ty pischerweise auf den freigelegten Grabenseitenwänden vor. Diese dünne natürliche Oxidschicht 151 kann ausreichen, um als CDE-Ätzstopp zu dienen. Ein CDE-Ätzschritt, beispielswei se unter Verwendung von NF₃ + Cl₂ als Chemikalien kann Sili zium oder Polysilizium mit relativ hoher Selektivität gegen über Oxid ätzen, was eine Entfernung des Polysiliziums unter Verwendung der dünnen natürlichen Oxidschicht 151 als Ätz stopp ermöglicht. Beispielsweise wurde eine Selektivität von etwa 4000 : 1 für das Entfernen des Polysiliziums von dem Gra ben 108 unter Verwendung des natürlichen Oxids 151 als Ätz stoppschicht ermittelt.

Bei einer anderen Variante wird ein CDE-Schritt mit hohem Cl₂-Gehalt verwendet, um die Selektivität der Silizium- bzw. Polysiliziumätzung gegenüber dem Oxid zu erhöhen. Eine Strö mungsrate von etwa 12 sccm resultiert in einer effektiven Oxidätzrate von null, während die Polysilizium-Ätzrate in der Größenordnung von etwa 2 µm/min liegt. Dies ermöglicht, daß die natürliche Oxidschicht 151 als effizienter Ätzstopp für die Entfernung der Opfer-Polysiliziumschicht dient. Typi scherweise beträgt die Dicke des natürlichen Oxids 151 etwa 0,3 bis 0,5 nm.

Alternativermaßen kann eine Naßätzung, beispielsweise unter Verwendung von KOH oder HF:HNO₃:CH₃COOH ebenfalls beim Ent fernen des Polysiliziums verwendet werden. Die Verwendung von KOH jedoch kann zu einer K-Kontamination auf der Grabensei tenwand führen, was einen zusätzlichen Reinigungsschritt er fordern kann. Eine reaktive Ionenätzung ist ebenfalls möglich beim Entfernen des Polysiliziums, da sie anisotrop wirkt. Ge eignete Chemikalien für die reaktive Ionenätzung für die Be seitigung des Polysiliziums enthalten SF₆/NF₃/HBr. Andere ge eignete Chemikalien, welche Polysilizium selektiv gegenüber Oxid oder Nitrid ätzen, sind beispielsweise NF₃/HBr oder CF₄/O₂ oder CF₄/O₂/Cl₂.

Die Selektivität der reaktiven Ionenätzung hinsichtlich Poly gegenüber Oxid oder Nitrid beträgt etwa weniger als 100 : 1 auf planaren Oberflächen, aber steigt auf mehr als etwa 2000 : 1 auf vertikalen Oberflächen, und zwar aufgrund der vorzugswei se vertikalen Richtung der Bewegung der Ionen während der re aktiven Ionenätzung. Aufgrund der hohen Selektivität des Po lysiliziums gegenüber Oxid oder Nitrid auf den vertikalen Oberflächen wird nur der obere Bereich des Kragens 168 ero diert. Jedoch ist dies kein Problem, da der Kragen 168 nicht unterhalb der Oberfläche des Substrats erodiert wird.

Nach Entfernung des Polysiliziums wird die vergrabene Platte 165 mit n-Typ-Dotierstoffen, wie z. B. As oder P, optionell als die zweite Kondensatorelektrode gebildet. Der Kragen 168 dient als Isolationsmaske, die ermöglicht, daß nur der Be reich unterhalb des Kragens 168 dotiert wird. Die Konzentra tion der Dotierstoffe beträgt etwa 1 × 10¹⁹-10²⁰ cm^-3. Zur Bildung der vergrabenen Platte 165 kann eine Gasphasendotie rung unter Verwendung von PH₃ oder AsH₃, eine Plasmadotierung oder eine Plasmaimmersions-Ionenimplantation (PIII) verwendet werden. Solche Techniken sind beispielsweise beschrieben in Ransom et al., J. Electrochemical. Soc. Band 141, Nr. 5 (1994), S. 1378 ff.; US-Patent Nr. 5,344,381 und US-Patent Nr. 4,937,205.

Eine Ionenimplantation unter Verwendung des Kragens 168 als Isolationsmaske ist ebenfalls möglich. Alternativermaßen kann die vergrabene Platte 165 unter Verwendung eines dotierten Silikatglases, wie z. B. ASG, als Dotierstoffquelle gebildet werden. Die Verwendung von dotiertem Silikatglas als Dotier stoffquelle ist beispielsweise beschrieben in Becker et al., J. Electrochemical. Soc., Band 136 (1989), S. 3033 ff. Wenn dotiertes Silikatglas verwendet wird, wird die Schicht nach der Bildung der vergrabenen Platte entfernt.

Mit Bezug auf Fig. 8d wird eine Speicherdielektrikumschicht 164 auf dem Wafer abgeschieden, welche die Oberfläche des Un terbaustapels 107 und das Innere des Grabens 108 bedeckt. Die Speicherdielektrikumschicht 164 dient als Speicherdielektri kum zum Separieren der Kondensatorplatten. Bei einer Variante umfaßt die dielektrische Schicht einen NO-Film-Stapel. Der NO-Film-Stapel wird durch Abscheiden einer Nitridschicht ge bildet, welche dann reoxidiert wird. Die Nitridschicht wird beispielsweise durch thermische Nitrierung und CVD-Nitrid mit einer Dicke von etwa 5 nm ausgebildet. Die Nitridschicht wird beispielsweise bei einer Temperatur von etwa 900°C reoxi diert. Die Reoxidation der Nitridschicht erhöht die Dicke der Nitridschicht marginal. Weitere Typen von dielektrischen Filmstapeln, wie z. B. Oxid-Nitrid-Oxid (ONO) oder Oxid- Nitrid-Oxid-Nitrid (ONON), sind ebenfalls nützlich. Ebenfalls ist die Verwendung eines dünnen Oxids, Nitrids oder nitrier ten Oxidfilms möglich.

Eine weitere Polysiliziumschicht 161 wird auf der Oberfläche des Wafers zum Füllen des Grabens 108 und zum Bedecken des Unterbaustapels 107 abgeschieden, und zwar beispielsweise durch CVD oder andere bekannte Techniken. Wie gezeigt, ist die Polysiliziumschicht 161 konform und dotiert mit n-Typ- Dotierstoffen, wie z. B. P und As. Bei einer Variante ist die Polysiliziumschicht 161 mit As dotiert. Die Konzentration von As beträgt etwa 1 × 10¹⁹-1 × 10²⁰ cm^-3. Das dotierte Polysi lizium 161 dient als Kondensatorelektrode. Alternativermaßen kann die Schicht aus amorphem Silizium bestehen. Dieses Mate rial kann entweder in situ oder sequentiell dotiert werden.

Mit Bezug auf Fig. 8e wird die Polysiliziumschicht 161 bei spielsweise durch einen CDE-Schritt oder durch einen RIE- Schritt unter Verwendung geeigneter Chemikalien, wie z. B. NF₃/Cl₂ oder NF₃/HBr oder SF₆ abgesenkt. Bei einer anderen Va riante wird das Polysilizium 161 auf etwa den Pegel des Un terbau-Nitrids 106 abgesenkt. Dies schützt vorteilhafterweise das Unterbauoxid 105 während der folgenden Naßätzprozesse. Falls die Unterätzung kein Problem darstellt, kann das Poly silizium bis zur Tiefe der vergrabenen Brücke eingesenkt wer den.

Gemäß Fig. 8f wird die restliche Speicherdielektrikumsschicht 164 oberhalb des Polysiliziums 161 mit einer Naßätzung ent fernt, und zwar beispielsweise mit DHF und HF/Glyzerol. Die Hartmaskenschicht 106 wird dann ebenfalls naßchemisch ent fernt, und zwar mit BHF. Auch ist die Durchführung eines CDE- Schrittes dazu möglich. Die Hartmaskenschicht kann auch füher im Prozeßablauf entfernt werden, wie z. B. nach der Bildung des tiefen Grabens 108. Wie gezeigt, sind der Kragen 168 und die dielektrische Schicht 164 im Graben 108 ebenfalls leicht eingesenkt.

Wie in Fig. 8g gezeigt, wird dann die vergrabene Brücke 162 gebildet. Die Bildung der vergrabenen Brücke 162 wird bei spielsweise durch eine Ätzung zum Einsenken des dotierten Po lysiliziums 161 in dem Graben erreicht. Typischerweise wird hierzu eine reaktive Ionenätzung verwendet. Der nicht-aktive Bereich der Zelle wird dann durch eine übliche fotolithogra phische Technik definiert und dann anisotrop geätzt, und zwar zweckmäßigerweise durch reaktives Ionenätzen. Der nicht- aktive Bereich ist der Bereich, in dem der STI-Graben 180 zu bilden ist.

Wie mit erneutem Bezug auf Fig. 7 gezeigt, überlappt der STI- Graben 180 einen Teil des Grabens, um so einen Teil der Brüc ke 162 abzuschneiden. In einem folgenden Temperschritt dif fundieren Dotierstoffe von dem dotierten Polysilizium 161 nach oben und nach außen durch die Brücke 162 zum Bilden des Diffusionsbereichs 125. Die Tiefe des STI-Grabens beträgt et wa 0,25 µm. Typischerweise wird der nicht-aktive Bereich un terhalb der Oberseite des Oxids des Kragens 168 geätzt. Bei einer Variante wird der nicht-aktive Bereich etwa 0,25 µm un terhalb der Substratoberfläche geätzt.

Nachdem der nicht-aktive Bereich geätzt ist, werden die Foto lack- und ARC-Schichten entfernt. Um zu gewährleisten, daß keine Fotolack- oder ARC-Rückstände zurückbleiben, können Reinigungsschritte verwendet werden. Um zu verhindern, daß Sauerstoff in die Silizium- und Polysiliziumseitenwände dif fundiert, ist eine (nicht gezeigte) optionale Verkleidung vorgesehen, um den nicht-aktiven Bereich zu schützen. Die Verkleidung umfaßt beispielsweise Nitrid. Typischerweise wird ein Passivierungsoxid thermisch auf dem freiliegenden Silizi um vor der Bildung der Nitridauskleidung aufgewachsen. Die Nitridauskleidung wird beispielsweise durch chemische Nieder druck-Dampfabscheidung (LPCVD) gebildet.

Ein dielektrisches Material wird auf der Oberfläche des Sub strats gebildet. Das dielektrische Material weist beispiels weise SiO₂ auf. Bei einer weiteren Variante ist das dielek trische Material TEOS. Ein Hochdichteplasma-(HDP-)Oxid oder ein anderes Isolationsmaterial kann verwendet werden. Die Dicke der dielektrischen Schicht reicht aus zum Füllen des nicht-aktiven Bereichs. Da die dielektrische Schicht typi scherweise konform ist, werden Planarisierungsverfahren, wie z. B. chemisch-mechanisches Polieren, angewendet. Solche Ver fahren sind beispielsweise beschrieben in Nesbit et al., A 0,6 µm² 256Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST), IEDM 93-627. Die Oberfläche des Substrats 101 wird dann derart poliert, daß die STI-Gräben 180 und die Nitrid schicht im wesentlichen planar sind.

Die Unterbau-Stoppschicht 105 wird dann beispielsweise durch eine naßchemische Ätzung entfernt. Die naßchemische Ätzung ist selektiv gegenüber Oxid. Das Unterbauoxid 104 wird eben falls an diesem Punkt durch eine naßchemische Ätzung ent fernt, welche selektiv gegenüber Silizium ist. Nach Entfer nung des Unterbauoxids 104 wird eine Oxidschicht auf der Oberfläche des Wafers gebildet. Diese Oxidschicht, welche als Gate-Opferschicht bezeichnet wird, dient als Streuoxid für folgende Implantationen.

Zur Definition eines Bereichs für eine p-Typ-Wanne für den n- Kanal-Transistor 110 der DRAM-Speicherzelle wird eine Foto lackschicht auf der Oberseite der Oxidschicht abgeschieden und geeignet strukturiert, um den p-Wannenbereich freizule gen. Wie gezeigt, werden p-Typ-Dotierstoffe, wie z. B. Bor (B) in den Wannenbereich implantiert. Die Dotierstoffe werden hinreichend tief implantiert, um einen Punchthrough zu ver hindern und den Schichtwiderstand zu reduzieren. Das Dotier stoffprofil ist derart bemessen, daß die erwünschten elektri schen Charakteristika erhalten werden, z. B. eine erwünschte Gate-Schwellspannung (V_th).

Zusätzlicherweise werden ebenfalls p-Typ-Wannen für die n- Kanal-Versorgungsschaltungsanordnung gebildet. Für komplemen täre Wannen in komplementären Metalloxid-Silizium vorrichtungen (CMOS) werden n-Wannen gebildet. Die Bildung von n-Typ-Wannen erfordert zusätzlich fotolithographische Schritte und Implantationsschritte zum Definieren und Bilden der n-Typ-Wannen. Wie bei den p-Typ-Wannen sind die Profile der n-Typ-Wannen auf das Erreichen der erwünschten elektri schen Charakteristika zugeschnitten. Nach Bildung der Wannen wird die Gate-Opferschicht entfernt.

Die verschiedenen Schichten zum Bilden des Gates 112 des Transistors 110 werden dann hergestellt. Dies umfaßt das Bil den einer Gate-Oxidationsschicht, welche als Gate-Oxid dient, einer Polysiliziumschicht und einer Decknitridschicht. Typi scherweise kann die Polysiliziumschicht eine Metallsilizid schicht, wie z. B. WSi_x, enthalten, wobei das gebildete Poly cide den Schichtwiderstand reduziert. Die verschiedenen Gate- Schichten werden dann strukturiert, um den Gate-Stapel 112 des Transistors 110 zu bilden. Die Seitenwand des Gatestapels wird dann z. B. durch thermische Oxidation isoliert.

Ein vorbeilaufender Gate-Stapel als Wortleitung 120' wird ty pischerweise über dem Graben gebildet und ist davon durch den STI-Graben 180 isoliert. Die Source/Drain-Diffusionsbereiche 113 und 114 werden durch Implantieren von n-Typ- Dotierstoffen, wie z. B. P oder As gebildet. Bei einer Varian te wird P in die Source- und Drain-Bereiche 113, 114 implan tiert. Die Dosis und die Energie werden derart ausgewählt, daß ein Dotierstoffprofil erzielt wird, welches die erwünsch ten Betriebscharakteristika gewährleistet. Zur Verbesserung der Diffusion und der Ausrichtung der Source und des Drain mit dem Gate können Nitridabstandshalter (nicht gezeigt) ver wendet werden. Der Diffusionsbereich 114 ist mit dem Diffusi onsbereich 125 verbunden, um so den Kondensatoranschluß zu bilden.

Die dielektrische Schicht 189 wird über der Waferoberfläche gebildet, und sie überdeckt die Gates 112 und die Substrato berfläche. Die dielektrische Schicht umfaßt beispielsweise BPSG. Weitere dielektrische Schichten, wie z. B. TEOS, sind ebenfalls nützlich. Wie gezeigt, wird eine randlose Kon taktöffnung 183 geätzt, um den Diffusionsbereich 113 zu frei zulegen. Die Kontaktöffnung wird dann mit einem leitenden Ma terial, wie z. B. n⁺-dotierten Polysilizium gefüllt, um darin einen Kontaktstöpsel zu bilden. Die Metallschicht 185, welche eine Bitleitung darstellt, wird über der dielektrischen Schicht gebildet, um einen Kontakt mit der Source über den Kontaktstöpsel zu bilden. So erhält man schließlich die in Fig. 7 gezeigte Struktur.

Die Aufgabe der vorliegenden Erfindung besteht daher darin, ein einfaches Verfahren zur Herstellung einer EEPROM (elec trically erasable programmable read only memory)- Speicherzelle anzugeben, welches auf dem oben erklärten DRAM- Herstellungsverfahren bzw. einem ähnlichen Verfahren aufbaut.

Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren zur Herstellung einer EEPROM (electri cally erasable programmable read only memory)-Speicherzelle gelöst.

Die der vorliegenden Erfindung zu Grunde liegende Idee be steht darin, daß ein an sich bekannter DRAM-Prozeß durch Mo difikationen der Graben-Verarbeitungsschritte in einen EEPROM-Prozeß überführt wird.

Die EEPROM-Zelle entsteht aus der oben im Detail angeführten DRAM-Zelle, indem der einzige nicht isolierte Teil der DRAM- Zelle - die Grenzfläche 201 zwischen der Brücke 162 und dem Diffusionsgebiet 125 - als Tunnelschicht ausgebildet wird (vgl. Fig. 21). Dadurch wird der innere leitende Bereich der Zelle 161, 162, 350 zum sogenannten Floating Gate, welches über die Tunnelschicht 300 geladen und entladen werden kann. Teil der EEPROM-Zelle ist ein vertikaler Transistor mit 125, 165 als Source bzw. Drain und den Polyschichten 161, 162, 350 als Floating Gate und 168 als Oxid.

Je nach Ladungsinhalt der EEPROM-Zelle, was gleichbedeutend mit der Spannung am Floating Gate ist, ist der Kanal dieses vertikalen Transistors von 125 nach 165 leitend oder nicht leitend. Dadurch können die zwei logischen Zustände "0" und "1" geschrieben, gelesen und gelöscht werden.

Die wesentlichen Modifikationen sind dabei die Verwendung ei nes speziellen Grundmaterials, die Aufbringung eines Tunne loxids und einer leitenden Schutzschicht (z. B. Polyspacer) über dem Tunneloxid. Diese Schutzschicht wird derart gewählt, daß sie einen niederohmigen Kontakt mit der an sich bekannten Brücke im oberen Teil des Grabens schafft.

Die Vorteile der vorliegenden Erfindung liegen darin, daß der Entwicklungsaufwand des DRAM-Prozesses für den entsprechenden EE-PROM-Prozeß angerechnet werden kann. Die Zelldichte der EE-PROM-Zellen ist identisch zu derjenigen der DRAM-Zellen. Prinzipiell ist es möglich, auf diese Art und Weise EEPROM- Zellen und DRAM-Zellen gleichzeitig und auf dem selbem Sub strat zu fertigen.

Bevorzugte Weiterbildungen sind Gegenstand der Unteransprü che.

Gemäß einer bevorzugten Weiterbildung wird als Substrat ein stark p-dotiertes Halbleitermaterial (166 in Fig. 1) mit ei ner einige µm dicken Schicht p^- (p minus) darauf verwendet (167 in Fig. 1). Die p^--Schicht hat die B-Konzentration des DRAM-Prozesses, und an Ihrer Oberfläche werden CMOS-Elemente, Widerstände, Dioden und Diffusionen, wie oben beschrieben, realisiert.

Gemäß einer weiteren bevorzugten Weiterbildung erfolgt ein Entfernen des zweiten Füllmaterials und des Isolationskragens im oberen Bereich des Grabens zum Freilegen des vergrabenen Kontakts zu einem Auswahltransistor. Danach erfolgt ein Auf bringen der Tunnelschicht auf der Grenzfläche des vergrabenen Kontakts und dem leitenden zweiten Füllmaterial. Schließlich erfolgt ein Aufbringen der Schutzschicht auf der Tunnel schicht. Die Schutzschicht und die darunter befindlichen Tun nelschicht werden geätzt, so daß die Schutzschicht und die darunter befindliche Tunnelschicht vom leitenden zweiten Füllmaterial entfernt werden und im Bereich der Grenzfläche verbleiben.

In diesem Zustand werden durch Aufbringen und Strukturieren von Photolack die EEPROM-Bereiche geschützt. Andererseits wird dort, wo sich kein Photolack befindet, das Dielektrikum im Bereich 201 durch Ätzung entfernt. Im unten näher be schriebenen speziellen Beispiel werden der Polyspacer und die Tunnelschicht entfernt. Im weiteren Prozeßablauf entstehen die bekannten DRAM-Zellen.

Gemäß einer weiteren bevorzugten Weiterbildung erfolgt ein Bilden einer Brücke oberhalb des Isolationskragens auf dem leitenden zweiten Füllmaterial aus einem dritten leitenden Füllmaterial zur Schutzschicht nach dem anisotropen Ätzen und ein Planarisieren und Einsenken der Brücke. Schließlich er folgt ein Bilden eines STI-Grabens im oberen Abschnitt des Grabens zur Isolierung der EEPROM-Zelle von anderen Zellen in der Matrix und zum Verhindern einer Brückenbildung zwischen benachbarten Kondensatoren.

Gemäß einer weiteren bevorzugten Weiterbildung wird als das zweite (161) und dritte (162) leitende Füllmaterial und für die Schutzschicht (350) Polysilizium verwendet.

Ausführungsbeispiele der vorliegenden Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.

In den Figuren zeigen:

Fig. 1 die in eine EEPROM-Zelle umgewandelte DRAM-Zelle nach Fig. 7;

Fig. 2 bis 6 eine Ausführungsform des erfindungsgemäßen Ver fahrens zur Herstellung der EEPROM-Speicher zelle;

Fig. 7 ein Beispiel einer üblichen DRAM-Zelle; und

Fig. 8a-g ein Beispiel eines bekannten Verfahrens zur Her stellung der DRAM-Speicherzelle nach Fig. 7.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente.

Fig. 1 zeigt die in eine EEPROM-Zelle umgewandelte DRAM-Zelle nach Fig. 7, und Fig. 2 bis 6 zeigen eine Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung einer EEPROM- Speicherzelle.

Als spezielles Grundmaterial für das erfindungsgemäße Her stellungsverfahren wird ein p⁺⁺-Substrat verwendet, worauf eine einige Mikrometer dicke p Schicht, dem DRAM-Substrat entsprechend dotiert, epitaktisch aufgewachsen wird (vgl. Fig. 1 165 p⁺⁺, 167 p^-).

Die Grundidee ist es, die an sich bekannte DRAM-Speicher zelle durch ein Tunneloxid mit einer darauf befindlichen Schutzschicht vom Drain-Gebiet des zugehörigen Auswahltransi stors zu trennen und so eine vollkommen isolierte EEPROM- Speicherzelle zu schaffen.

Die EEPROM-Zelle entsteht aus der oben im Detail angeführten DRAM-Zelle, indem der einzige nicht isolierte Teil der DRAM- Zelle - die Grenzfläche 201 zwischen der Brücke 162 und dem Diffusionsgebiet 125 - als Tunnelschicht ausgebildet wird. Dadurch wird der innere leitende Bereich der Zelle 161, 162, 350 zum sogenannten Floating Gate, welches über die Tunnel schicht 300 geladen und entladen werden kann. Teil der EEPROM-Zelle ist ein vertikaler Transistor mit 125, 165 als Source bzw. Drain und den Polyschichten 161, 162, 350 als Floating Gate und 168 als Oxid.

Insbesondere erfolgt dazu das Bilden einer vergrabenen Platte 165 im Substratbereich 167 (der Substrat Bereich 166 bleibt auf Grund seiner hohen Dotierung p-artig, der Bereich 167 geht in n-Leitung über. Beim Bilden eines Dielektrikums an den Grabenwänden ist es wesentlich daß dieses Dielektri kum für die EEPROM-Zelle durchgehend ist (also in unserem An wendungsbeispiel aus den Bereichen 164, 168, 300, 180 zusam mengesetzt ist, während es für die DRAM-Zelle im Bereich 201 ausgespart (nicht vorhanden) ist. Der Aufbau des Dielektri kums richtet sich nach erwünschten elektrischen Eigenschaften von EEPROM und DRAM. Im hier gezeigten Beispiel wird das DRAM Dielektrikum genommen und mit Tunnelschicht und Polyspacer für die EEPROM-Zelle abgeschlossen.

Weiterhin erfolgt ein Füllen und teilweises (0-100%) Entfer nen von leitendem Füllmaterial zur Herstellung der inneren Kondensatorplatte (des Floating Gate's). Dieser Punkt ist in Zusammenhang mit der oben angeführten Herstellung des Dielek trikums zu sehen (d. h. Dielektrikum und Füllung bedingen sich zum Teil gegenseitig). Die Gegenelektroden werden durch Dif fusion 125, Substrat p minus 167, Diffusion n+ 165&170 und Substrat p++ 166 gebildet. In diesem Beispiel dienen als Füllmaterial 152, 161, 350 & 162.

Das Wesentliche an der EEPROM-Herstellung ist also das Bil den eines von Isolatoren eingeschlossenen Floating Gate's, wobei das Wesentliche des DRAMS ein fast ganz von Isolatoren eingeschlossenes Gebiet mit - im Falle der BEST Zelle - ohmschen Kontakt zur Diffusion 125 ist. Die Modifika tion der oben angeführten BEST Zelle mit Tunnelschicht und Polyspacer ist eine spezielle Änderung, es sind noch viele andere denkbar.

Optional werden eine Phototechnik und Ätzungen zur Definition von DRAM Bereichen ausgeübt. Dabei wird das Dielektrikum im Bereich 201 entfernt um den Kontakt Innenelektrode mit Diffu sion 125 zu ermöglichen. Beim hiesigen Beispiel werden dazu speziell der Polyspacer und die Tunnelschicht in den DRAM- Bereichen wieder entfernt. Es erfolgt dann die bekannte Wei terfürung des Prozesses mit Brücke und STI-Isolation.

Bis zum in Fig. 2 gezeigten Prozeßstadium erfolgt keine Mo difikation des in der Einleitung ausführlich beschriebenen DRAM-Standardprozesses. Insbesondere liegt das in Fig. 2 ge zeigte Prozeßstadium zwischen demjenigen von Fig. 8f und 8g, nämlich vor Abscheidung der Schicht für die Brücke 162, also nach der Ätzung des isolierenden Kragens 168.

Im Anschluß an das in Fig. 2 gezeigte Prozeßstadium erfolgt das Aufbringen einer Tunneloxidschicht auf die Polysilizium füllung 161 und die Grenzfläche 201, an der der Kontakt zum Auswahltransistor zu bilden ist. Die Dicke des Tunneloxids hängt von den gewünschten Betriebsbedingungen ab. Obwohl bei dieser Ausführungsform als Oxidschicht angegeben kann diese Tunnelschicht auch eine Nitridschicht oder eine Oxidnitrid schicht sein. Der nach dem Bilden des Tunneloxids 300 gezeig te Zustand ist in Fig. 3 gezeigt.

Danach wird Polysilizium 350 über der resultierenden Struktur als Schutzschicht abgeschieden. Dies ist wesentlich für die sogenannte Zykelfestigkeit der betreffenden EE-PROM-Zelle und ermöglicht außerdem eine anisotrope Ätzung in einem späteren Schritt. Der Zustand nach der Abscheidung der Polysilizium schicht 350 ist in Fig. 4 gezeigt.

Es folgt die angedeutete anisotrope Ätzung, z. B. mittels re aktiven Ionenätzen, um die Tunneloxidschicht 300 und die Schutzschicht 350 vom leitenden Polysilizium 161 zu entfer nen, wobei die beiden Schichten jedoch im Bereich der Grenz fläche 201 verbleiben. Der Prozeßzustand nach dem Ätzen ist in Fig. 5 gezeigt.

An dieser Stelle wird, falls gewünscht, wie schon oben be schrieben, der Prozeßblock (Phototechnik, Ätzung) zum Entfer nen der Schutzschicht 350 und Tunnelschicht 300 in DRAM- Bereichen durchgeführt.

Als nächstes wird ganzflächig, wie aus dem Standardprozeß be kannt, die Polysiliziumschicht 162 über der resultierenden Struktur abgeschieden und planarisiert sowie im Bereich des Grabens 108 zurückgeätzt.

Als nächstes erfolgt die bekannte Bildung des STI-Isola tionsgrabens 180, wie mit Bezug auf den DRAM-Standardprozeß im Zusammenhang mit Fig. 7 näher erläutert.

Damit sind die wesentlichen Prozeßschritte der Ausführungs form des erfindungsgemäßen Herstellungsprozesses für eine EE PROM-Speicherzelle angegeben. Alle weiteren Prozeßschritte erfolgen genau wie beim bekannten DRAM-Prozeß.

Im folgenden wird die qualitative Funktion des durch das er findungsgemäße Herstellungsverfahren gefertigten EEPROMs nä her erläutert.

Im Vergleich zur bekannten DRAM-Speicherzelle erfordert der Schreib- und Lesevorgang einige Modifikationen, insbesondere ist das Löschen bei dieser Prozeßvariante nur für alle Zellen eines Blockes gleichzeitig möglich. Ein Block ist dabei eine Zusammenfassung von EEPROM-Zellen - definiert mit Phototech nik und Implantation - über ein zusammenhängendes Buried- Well-Gebiet (170 in Fig. 1), welches durch eine (nicht ge zeigte) n-Wanne nach oben zur Substratoberfläche geführt wird.

Diese EEPROM-Speicherzelle wird im Funktionsbetrieb dann zum Schreiben einer logischen "1" über das Tunneloxid positiv ge laden. Zum Schreiben einer logischen "0" bewirkt man gar nichts, d. h. man beläßt die Zelle in ihrem negativerem Zu stand nach dem Löschen. Durch die positive Ladung (logisch "1") wird der parasitäre Transistor der vom DRAIN-Gebiet des Auswahltransistors zur vergrabenen Schicht entsteht, leitend. Also, wenn eine "1" geschrieben wurde, ist dieser vertikale Transistor leitend und wenn ein "0" geschrieben wurde, d. h. nichts bewirkt wurde, sperrt er. Diese zwei Zustände des pa rasitären Transistors kann man nun zum Lesen ausnutzten, wo bei eine fast vollständige Analogie zum Lesevorgang beim ent sprechenden DRAM-Speicher bewahrt werden kann. Insbesondere lädt man die Bitleitung der zu bewertenden Zelle z. B. auf 1,1 Volt auf, und die zur Zelle gehörende Referenz-Bitleitung wird auf 0,9 Volt gelegt (asymmetrische Vorladung). Mit den 1,1 Volt simuliert man eine logische "0", da sich in diesem Fall die Spannung auf der Bitleitung nicht ändert. Es folgt die Aktivierung des Auswahltransistors der Zelle, d. h. die Wortleitung wird auf "h" geschaltet. Ist der parasitäre Tran sistor leitend, d. h. logisch "1", verändert sich das Potenti al auf der Bitleitung von 1,1 Volt auf unter 0,9 Volt, also z. B. 0,5 Volt. Ist der Transistor gesperrt, d. h. logisch "0", bleibt das Potential auf 1,1 Volt, also über 0,9 Volt. Diese Potentiale werden dann auf bekannte Art und Weise vom sense amplifier verstärkt und nach außen weitergegeben.

Zum Löschen legt man ein entsprechendes negatives Potential über die Wafer-Rückseite auf das p⁺⁺-Gebiet, und nutzt wie derum den Tunneleffekt aus, wobei der Ladungsfluß allerdings über das Zelldielektrikum erfolgt. Die Parameter für das Tun neloxid, die Grabentiefe, das Grabendielektrikum u. s. w. wer den entsprechend der jeweiligen Anwendung anzupassen sein.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzug ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi fizierbar.

Insbesondere sind die angeführten Materialien nur beispiel haft und durch andere Materialien mit geeigneten Eigenschaf ten ersetzbar. Dasgleiche gilt für die genannten Reinigungs- und Dotier-, thermischen Aufwachs- und/oder Abscheidungspro zesse.

Obwohl als die Tunnelschicht insbesondere eine Oxid-, Nitrid- oder Oxinitridschicht genannt wurden, ist prinzipiell jede Schicht geeignet, die während der thermischen Prozeßschritte von typischerweise 1100°C nicht aufbricht, aber einen mög lichst hohen Tunnelstrom erlaubt.

Bezugszeichenliste

100

Grabenkondensator-DRAM-Speicherzelle

160

Grabenkondensator

101

Substrat

152

Opfer-Polysilizium-Füllung

164

Speicherdielektrikum

165

vergrabene Platte

110

Auswahltransistor

112

Gate

113

,

114

Diffusionsbereiche

117

Kanal

125

Kondensatoranschlußdiffusionsbereich

162

vergrabene Brücke bzw. Buried Strap

168

Kragen

183

Kontakt

185

Bitleitung

189

dielektrische Zwischenschicht

120

,

120

' Wortleitung

107

Unterbaustapel

104

Unterbau-Oxidschicht

105

Unterbau-Stoppschicht

106

Hartmaskenschicht

167

Kragen-Oxidschicht

102

Grabenbereich

108

Graben

170

vergrabene Wanne

161

Polysiliziumschicht

151

natürliches Oxid

300

Tunnelschicht

350

Schutzschicht

166

p⁺⁺

-Schicht

167

p^-

-Schicht
d_EPI

Dicke Epitaxieschicht

Claims

1. Verfahren zur Herstellung von EEPROM- und DRAM- Grabenspeicherzellbereichen auf einem Chip mit den Schritten:
Bereitstellen eines Substrates (101) mit einer schwach dotierten Epitaxieschicht (167) und einer darunterliegenden stärker dotierten Schicht (166);
Bilden eines Grabens (108) in dem Substrat (101);
Füllen des unteren Bereichs des Grabens (108) mit einem ersten Füllmaterial (152);
Bilden eines Isolationskragens (168) im oberen Bereich des Grabens (108);
Entfernen des ersten Füllmaterials (152) aus dem unteren Bereich des Grabens (108);
Bilden einer vergrabenen Platte (165) im unteren Grabenbereich in der schwach dotierten Epitaxieschicht (167) als erste Kondensatorplatte;
Füllen des Grabens (108) mit einem leitenden zweiten Füllmaterial (161) als zweite Kondensatorplatte, wobei zwischen dem Füllmaterial (161) und der vergrabenen Platte (165) ein Dielektrikum (164) als Kondensatordielektrikum vorgesehen wird;
Bilden einer dielektrischen Tunnelschicht (300), insbesondere eine Oxid-, Nitrid- oder Oxinitridschicht, im Graben (108) an der Grenzfläche (201) eines vergrabenen Kontakts zu einem zugehörigen Auswahltransistor (110) in Bereichen auf dem Chip, in denen EEPROM-Speicherzellen gebildet werden sollen;
Bilden einer leitenden Schutzschicht (350).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Substrat (101) ein stark p-dotiertes Halbleitermaterial verwendet wird, in dem eine vergrabene Wanne (170) mit n- Dotierung und darüber der Bereich mit schwacher p-Dotierung vorgesehen wird, in dem der vergrabene Kontakt zum Auswahl transistor gebildet wird.

3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch die Schritte:
Entfernen des zweiten Füllmaterials (161) und des Isolati onskragens (168) im oberen Bereich des Grabens (108) zum Freilegen des vergrabenen Kontakts zu dem Auswahltransistor (110);
Aufbringen der Tunnelschicht (300) auf der Grenzfläche (201) des vergrabenen Kontakts und dem leitenden zweiten Füllmate rial (161);
Aufbringen der Schutzschicht (350) auf der Tunnelschicht;
vorzugsweise anisotropes Ätzen der Schutzschicht (350) und der darunter befindlichen Tunnelschicht (300), so daß die Schutzschicht (350) und die darunter befindliche Tunnel schicht (300) vom leitenden zweiten Füllmaterial (161) ent fernt werden und im Bereich der Grenzfläche (201) verbleiben.

4. Verfahren nach Anspruch 3, gekennzeichnet durch die Schritte:
Bilden einer Brücke (162) oberhalb des Isolationskragens (168) auf dem leitenden zweiten Füllmaterial (161) aus einem dritten leitenden Füllmaterial zur Schutzschicht (350) nach dem anisotropen Ätzen; und
Planarisieren und Einsenken der Brücke (162);
Bilden eines STI-Grabens (180) im oberen Abschnitt des Gra bens (108) zur Isolierung der EEPROM-Zelle von anderen Zellen in der Matrix und zum Verhindern einer Brückenbildung zwi schen benachbarten Kondensatoren.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß als das zweite und dritte leitende Füllmaterial Polysilizium verwendet werden.