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DE10318074B4 - Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften - Google Patents

Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften Download PDF

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Abstract

Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften, bei denen Chips nachgiebige 3-D-Verbindungsstrukturen aufweisen, die mittels Lötverbindungen mit Anschlusskontakten auf einer gedruckten Leiterplatte bzw. einem Zwischenträger mechanisch und elektrisch verbunden werden, wobei die Chips im Verbund eines Wafers (1) vor der Vereinzelung und Montage auf der Leiterplatte derart mit einer Vergussmasse (5) versehen werden, dass die Spitzen der 3-D-Verbindungsstrukturen (2) aus dieser herausragen, wobei eine hinreichend fließfähige Vergussmasse aus einem Kunststoff verwendet wird, wobei die Vergussmasse nach dem Auftragen elastische und mechanische Eigenschaften aufweist, die mit denen von Silizium vergleichbar sind.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten der mechanischen Eigenschaften, bei denen Chips 3-D Strukturen, Solder Balls, μ-Springs oder Softbumps aufweisen, die mittels Lötverbindungen mit Anschlusskontakten auf einer gedruckten Leiterplatte bzw. Zwischenträger mechanisch und elektrisch verbunden sind.
  • Derartige BOC Modul Anordnungen werden durch einen Montageprozess hergestellt, bei dem zunächst Bond Pads (Kontaktflächen) auf der aktiven Seite eines Chips entweder direkt mit Lotkügelchen (Solder Balls) oder anderen 3-dimensionalen (3-D) Strukturen aus einem Lotmaterial, oder zumindest ein Lotmaterial enthaltenden Strukturen o. dgl., z. B. durch Drucken oder Dispensen, versehen worden sind. Anschließend wird der Chip face down über den Anschlusskontakten auf einer gedruckten Leiterplatte (PCB) positioniert und nachfolgend unter Wärmeeinwirkung durch Löten befestigt. Bei diesem Vorgang erfolgt eine elektrische und zugleich mechanische Verbindung zwischen dem Chip und der Leiterplatte.
  • Bei solchen BOC Modul Anordnungen hat es sich jedoch als nachteilig erwiesen, dass zwischen den unterschiedlichen Materialien des Chips und der gedruckten Leiterplatte im normalen Betrieb erhebliche mechanische Spannungen, verursacht durch die unterschiedlichen Ausdehnungskoeffizienten des Chips und der gedruckten Leiterplatte, auftreten können. Diese thermische Fehlanpassung kann im Langzeitbetrieb zum Ausfall der BOC Modul Anordnung führen, indem beispielsweise eine oder mehrere der Lötverbindungen durch mechanische Überbeanspruchung reißen. Die Folge ist in der Regel dann ein Totalausfall des Bauelementes.
  • Um einen derartigen Stress durch eine thermische Fehlanpassung zu beseitigen, oder zumindest zu minimieren, wurde ein gut fließfähiger Underfiller eingesetzt, der nach der Montage des Chips auf der Leiterplatte durch Kapillarwirkung zwischen Chip und Leiterplatte eingebracht worden ist.
  • Der besondere Nachteil bei der Verwendung eines solchen Underfillers ist darin zu sehen, dass zunächst die Montage des Chips auf der Leiterplatte erfolgen muss und erst danach der Underfiller eingebracht werden kann. Das bedeutet, dass jeder einzelne Chip nach dessen Montage durch den Underfiller stabilisiert werden muss. Daraus resultiert aber auch, dass das Einbringen des Underfillers eine sehr aufwändige Prozedur ist, weil jede BOC Anordnung einzeln nachgebessert werden muss. Außerdem ist es schwierig, den Underfiller gleichmäßig einzubringen.
  • Verschärft werden die Probleme der mechanischen Festigkeit der Verbindung zwischen dem Chip und der Leiterplatte, wenn anstelle der relativ starren Solder Balls aus einem Lotmaterial sogenannte Soft Solder Balls aus einem Gemisch aus einem organischen Material und einem Lotmaterial, oder sogar 3-dimensionale nachgiebige Elemente als elektrische und mechanische Verbindungselemente verwendet werden, wie sie aus der WO 01/75 969 A1 ersichtlich sind. Hier sind gleich mehrere Probleme zu berücksichtigen.
  • Die Soft Solder Balls besitzen naturgemäß eine geringere mechanische Festigkeit, so dass die Verbindung zwischen dem Chip und der Leiterplatte schon aus diesem Grund weniger fest ist. Noch problematischer wird es bei der Verwendung von nachgiebigen 3-D Elementen. Hier ist eine nachträgliche Erhöhung der mechanischen Festigkeit der Verbindung zwischen dem Chip und der Lei terplatte besonders wichtig, weil die nachgiebigen 3-D Elemente aus einem nachgiebigen Basiselement bestehen, auf dem dann eine elektrisch leitfähige Struktur aus Metall aufgebracht ist. Hier kann die elektrisch leitfähige Struktur (Reroute Layer/Umverdrahtung) überhaupt keine mechanischen Kräfte übertragen.
  • Aus der DE 101 05 351 A1 geht ein elektronisches Bauelement mit Halbleiterchip und ein Herstellungsverfahren desselben hervor, bei dem auf einem Chip, dessen Oberfläche mit einer Isolation versehen ist, eine Umverdrahtung angeordnet ist, welche Kontaktpads auf den Chip mit Kontaktanschlüssen auf Elastomerbumps verbindet. Der Zwischenraum zwischen den Bumps ist mit einer elastomeren Schutzschicht derart ausgefüllt, dass die Spitzen der Bumps mit den Kontaktanschlüssen aus dieser Schutzschicht herausragen. Dadurch kann während des Lötvorganges, also beim Montieren des Chips auf eine Leiterplatte, verhindert werden, dass die auf den Bump führenden Leitbahnen mit Lot benetzt werden, was zu einer Versprödung führen würde. Eine Erhöhung der Festigkeit der Verbindung zwischen Chip und Leiterplatte kann dadurch nicht erreicht werden.
  • In der DE 100 45 043 A1 wird ein Halbleiterbauteil mit Elektroden in Form von Harzelementen beschrieben, auf die eine Verdrahtung führt und auf denen Lotkugeln angeordnet sind. Zwischen den Harzelementen befindet sich eine Schutzschicht zum Abbau von Spannungen nach der Montage. Die Schutzschicht wird in einem Formwerkzeug durch Spritzpressen derart aufgebracht, dass die Position an der die Lotkugel zu montieren ist, durch Ausnutzen der Elastizität des Harzelementes frei gehalten wird.
  • Die DE 101 26 296 A1 bezieht sich auf ein elektronisches Bauelement mit elastischen Materialabschnitten, auf die eine Umverdrahtung führt.
  • Schließlich wird in der WO 00/79 589 A1 ein elektronisches Halbleiterbauelement mit flexiblen Kontaktierungsstellen beschrieben, die zum Auffangen einer thermischen oder mechanischen Beanspruchung der Bauelementes dienen.
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine Verfahren zur Verbesserung von BOC Modul Anordnungen zu schaffen, welche die Nachteile des Standes der Technik vermeidet und mit der bei einer Massenproduktion Kostenvorteile erreicht werden können.
  • Erreicht wird das durch die im Anspruch 1 aufgezeigten Merkmale.
  • Diese auf den Chip aufgetragene Vergussmasse ersetzt den bisher nachträglich nach der Montage der Chips auf einem Chipträger eingebrachten Underfiller vollständig, wodurch mit einfacheren Mitteln eine schnellere Montage der Chips ermöglicht und gleichzeitig ein ausreichender Schutz der 3-D Strukturen erreicht wird.
  • Wird die Vergussmasse vor dem Vereinzeln der Chips auf den gesamten Wafer flächig aufgetragen, so lassen sich gegenüber der Einzelbeschichtung der Chips weitere Zeit- und Kostenvorteile erreichen.
  • Die Vergussmasse kann vorteilhaft durch Sprühen, Dispensen oder Drucken gleichmäßig aufgetragen werden.
  • Um durch Temperatureinflüsse bewirkte mechanische Spannungen weitgehend zu reduzieren, muss die Vergussmasse elastische und mechanische Eigenschaften aufweisen, die mit denen von Silizium vergleichbar sind.
  • So kann als Vergussmasse ein Silizium basiertes Material, oder ein thermoplastisches Material verwendet werden.
  • Auch ist als Vergussmasse ein Epoxydharz geeignet.
  • Wesentlich für die Auswahl des Materiales ist allerdings, dass dieses eine hinreichend gute Fließfähigkeit aufweist.
  • In einer Variante der Erfindung kann die Beschichtung des Wafers in zwei Schritten erfolgen. Zunächst wird die Vergussmasse in einer Schichtstärke auf den gesamten Wafer aufgetragen, dass auch die 3-D Strukturen bedeckt sind und anschließend wird die Schichtstärke der Vergussmasse so weit verringert, bis die Spitzen der 3-D Strukturen aus der Vergussmasse herausragen.
  • Die Verringerung der Schichtstärke der Vergussmasse kann einfach durch thermisches Abtragen (Ashing Step), oder durch Ätzen verringert werden.
  • Da die Vereinzelung der Chips aus dem Waferverbund durch die Beschichtung mit der Vergussmasse erschwert wird, ist es zweckmäßig, dass die Vereinzelungskorridore zwischen den Chips vor der Vereinzelung derselben freigelegt werden.
  • Das Freilegen der Vereinzelungskorridore kann einfach mittels üblicher fotolithografischer Verfahren, oder auch durch Laserstrahlbearbeitung erfolgen.
  • In einer besonderen Variante der Erfindung wird der Wafer vor dem Zerteilen (Dicing) so weit gekühlt, bis die Vergussmasse hinreichend spröde ist. So dass das Vereinzeln wie üblich problemlos vorgenommen werden kann.
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungsfiguren zeigen:
  • 1: einen Ausschnitt aus einem Wafer mit einem 3-D Element und einer Redistribution Layer (Umverdrahtung);
  • 2: der Wafer nach 1, das mit einer Vergussmasse versehen worden ist, die das 3-D Element einschließt; und
  • 3: der beschichtete Wafer nach den Freilegen der Kontaktfläche des 3-D Elementes.
  • 1 zeigt einen Ausschnitt aus einem Wafer 1, auf dem eine nachgiebige 3-D Struktur 2 angeordnet ist, die eine Kontaktfläche 3 auf ihrer Spitze aufweist, die Bestandteil einer Redistribution Layer 4 ist, welche die Kontaktfläche 3 mit einem Anschlusselement (nicht dargestellt) des Wafers 1 elektrisch verbindet. An Stelle der nachgiebigen 3-D Strukturen kann der Wafer 1 auch mit Solder Balls, μ-Springs oder Softbumps versehen sein. In jedem Fall erfolgt aber die mechanische und elektrische Verbindung mit einem Trägerelement durch Lötverbindungen zwischen den Anschlusskontakten auf einer gedruckten Leiterplatte bzw. einem Zwischenträger.
  • Um die mechanische Stabilität des fertiggestellten Bauelementes (z. B. einem BOC Bauelement) zu verbessern, wird der Wafer 1 vor der Vereinzelung in einzelne Chips mit einer Vergussmasse 5 versehen. Die Beschichtung kann dabei derart erfolgen, dass die Spitzen der 3-D Strukturen 2 nach der Beschichtung mit der Vergussmasse 5 aus dieser herausragen, oder indem die Spitzen der 3-D Strukturen 2 nachträglich freigelegt werden.
  • Grundsätzlich ist es selbstverständlich auch möglich, die Vergussmasse 5 nach dem Vereinzeln der Chips aus dem Wafer 1 aufzutragen. Allerdings ist die Einzelbeschichtung der vereinzelten Chips deutlich aufwändiger, als die Beschichtung des gesamten Wafers.
  • Die Vergussmasse 5 kann vorteilhaft durch Sprühen, Dispensen oder Drucken gleichmäßig aufgetragen werden.
  • Um durch Temperatureinflüsse bewirkte mechanische Spannungen weitgehend zu reduzieren, sollte die Vergussmasse 5 mechanische Eigenschaften aufweisen, die mit denen von Silizium vergleichbar sind. So kann als Vergussmasse 5 vorteilhaft ein Silizium basiertes Material, oder auch ein thermoplastisches Material, oder Epoxydharz verwendet werden.
  • Wesentlich für die Auswahl des Materiales ist allerdings, dass dieses eine hinreichend gute Fließfähigkeit aufweist.
  • Die Beschichtung des Wafers 1 kann auch in zwei Schritten vorgenommen werden, indem zunächst die Vergussmasse 5 in einer solchen Schichtstärke auf den gesamten Wafer 1 aufgetragen wird, dass auch die 3-D Strukturen 2 vollständig bedeckt werden und anschließend die Schichtstärke der Vergussmasse 5 so weit verringert wird, bis die Spitzen der 3-D Strukturen 2 aus dieser herausragen.
  • Die Verringerung der Schichtstärke der Vergussmasse 5 kann einfach durch thermisches Abtragen (Ashing Step), oder durch Ätzen vorgenommen werden.
  • Da die Vereinzelung der Chips aus dem Waferverbund durch die Beschichtung mit der Vergussmasse 5 erschwert wird, ist es zweckmäßig, dass die Vereinzelungskorridore zwischen den Chips vor der Vereinzelung derselben aus dem Wafer 1 freigelegt wer den. Das kann mittels üblicher fotolithografischer Verfahren, oder auch durch Laserstrahlbearbeitung erfolgen.
  • Werden die Wafer 1 durch Laserbearbeitung vereinzelt, kann das vorhergehende Freilegen der Vereinzelungskorridore entfallen.
  • Wird als Vergussmasse 5 ein bei tieferen Temperaturen versprödendes Material verwendet, so kann der Wafer 1 vor dem Zerteilen (Dicing) so weit gekühlt werden, bis die Vergussmasse hinreichend spröde ist. Anschließend kann das Vereinzeln wie üblich problemlos vorgenommen werden.
    • 1
    Wafer
    2
    3-D Verbindungsstruktur
    3
    Kontaktfläche
    4
    Redistribution Layer
    5
    Vergussmasse

Claims (12)

  1. Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften, bei denen Chips nachgiebige 3-D-Verbindungsstrukturen aufweisen, die mittels Lötverbindungen mit Anschlusskontakten auf einer gedruckten Leiterplatte bzw. einem Zwischenträger mechanisch und elektrisch verbunden werden, wobei die Chips im Verbund eines Wafers (1) vor der Vereinzelung und Montage auf der Leiterplatte derart mit einer Vergussmasse (5) versehen werden, dass die Spitzen der 3-D-Verbindungsstrukturen (2) aus dieser herausragen, wobei eine hinreichend fließfähige Vergussmasse aus einem Kunststoff verwendet wird, wobei die Vergussmasse nach dem Auftragen elastische und mechanische Eigenschaften aufweist, die mit denen von Silizium vergleichbar sind.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Vergussmasse durch Sprühen, Dispensen oder Drucken gleichmäßig aufgetragen wird.
  3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, dass als Vergussmasse ein Silizium basiertes Material verwendet wird.
  4. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, dass als Vergussmasse ein thermoplastisches Material verwendet wird.
  5. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, dass als Vergussmasse ein Epoxydharz verwendet wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Spitzen der 3-D-Verbindungsstrukturen nachträglich freigelegt werden, indem die Schichtstärke der Vergussmasse nach dem Auftragen auf den Wafer verringert wird.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Schichtstärke der Vergussmasse durch thermisches Abtragen (Ashing Step) verringert wird.
  8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Schichtstärke der Vergussmasse durch Ätzen verringert wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass Vereinzelungskorridore zwischen den Chips vor der Vereinzelung derselben freigelegt werden.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das Freilegen der Vereinzelungskorridore mittels fotolithografischer Verfahren erfolgt.
  11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass das Freilegen der Vereinzelungskorridore durch Laserstrahlbearbeitung erfolgt.
  12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Wafer vor dem Zerteilen so weit gekühlt wird, bis die Vergussmasse hinreichend spröde ist.
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