DE10252822A1

DE10252822A1 - Magnetische Dünnfilmspeichervorrichtung zum Verringern einer Ladezeit einer Datenleitung im Datenlesebetrieb

Info

Publication number: DE10252822A1
Application number: DE10252822A
Authority: DE
Inventors: Hiroaki Tanizaki; Hideto Hidaka; Tsukasa Ooishi
Original assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Priority date: 2002-04-23
Filing date: 2002-11-13
Publication date: 2003-11-13
Also published as: US20050024935A1; CN1453790A; KR100528855B1; KR20030083557A; CN1329918C; US6788569B2; TWI233120B; US20030198081A1; US20060152971A1; JP2003317467A; US7295465B2; JP4071531B2

Abstract

Während des Datenlesens wird ein Lesefreigabesignal (/SE) aktiviert, um mit dem Laden einer Datenleitung (LIO, /LIO) zu beginnen, bevor ein Strompfad gebildet wird, der die Datenleitung und eine entsprechend den Zeilen- und Spaltenauswahlvorgängen ausgewählte Speicherzelle beinhaltet. Das Aufladen der Datenleitung wird früh abgeschlossen, so dass es möglich ist, eine Zeitspanne zu verkürzen zwischen dem Beginn des Datenlesens und einem solchen Zustand, in dem ein Unterschied zwischen den in den Datenleitungen fließenden Strömen einen Pegel erreicht, der dem Speicherdatenwert der ausgewählten Speicherzelle entspricht. Somit kann das Datenlesen schnell durchgeführt werden.

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine magnetische Dünnfilm-Speichervorrichtung, und besonders auf eine magnetische Dünnfilm-Speichervorrichtung, die Speicherzellen mit magnetischen Tunnelübergängen (MTJs = Magnetic Tunnel Junctions) aufweist.
Eine MRAM-Vorrichtung (Magnetic Random Access Memory = Magnetischer Direktzugriffspeicher) zieht als eine Speichervorrichtung, die in der Lage ist, mit geringem Leistungsverbrauch Daten auf nichtflüchtige Weise zu speichern, Aufmerksamkeit auf sich. Die MRAM-Vorrichtung ist eine Speichervorrichtung, in der eine Mehrzahl von magnetischen Dünnfilmelementen zum nichtflüchtigen Speichern von Daten in einer integrierten Halbleiterschaltung ausgebildet ist und bei der diese magnetischen Dünnfilmelemente jeweils als Speicherzellen dienen, die einen Direktzugriff ermöglichen.
Insbesondere wurde in den letzten Jahren angekündigt, dass durch die Verwendung magnetischer Dünnfilmelemente mit magnetischen Tunnelübergängen als Speicherzellen die Leistungsfähigkeit einer MRAM-Vorrichtung beträchtlich verbessert werden kann. Die MRAM-Vorrichtung, die Speicherzellen mit magnetischen Tunnelübergängen beinhaltet, ist in der technischen Literatur veröffentlicht wie z. B. in "A 10 ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, "Nonvolatile RAM based an Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000, und "A 256 kb 3.0 V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Februar 2001.
Fig. 18 ist eine schematische Darstellung des Aufbaus einer Speicherzelle mit magnetischem Tunnelübergang (im folgenden gelegentlich einfach als "MTJ-Speicherzelle" bezeichnet). Wie in Fig. 18 dargestellt beinhaltet eine MTJ-Speicherzelle ein magnetoresistives Tunnelelement TMR, dessen elektrischer Widerstandswert sich entsprechend dem Datenpegel der magnetisch geschriebenen Speicherdaten ändert, und einen Zugrifftransistor ATR. Der Zugriffstransistor ATR ist zwischen einer Bitleitung BL und einer Massespannung GND angeordnet und mit dem magnetoresistiven Tunnelelement TMR in Reihe geschaltet. Typischerweise wird der Zugrifftransistor ATR aus einem auf einem Halbleitersubstrat angeordneten Feldeffekttransistor gebildet.
Für die MTJ-Speicherzelle beinhaltet die Vorrichtung eine Bitleitung BL und eine Ziffernleitung DL zum Führen jeweils eines Datenschreibstroms in unterschiedlichen Richtungen während eines Datenschreibbetriebs sowie eine Wortleitung WL zum Anweisen des Datenlesens. Im Datenlesebetrieb ist das magnetoresistive Tunnelelement TMR entsprechend dem Einschalten des Zugriffstransistors ATR elektrisch zwischen die Massespannung GND und die Bitleitung BL geschaltet.
Fig. 19 ist eine konzeptionelle Darstellung, die den Datenschreibbetrieb in die MTJ-Speicherzelle veranschaulicht. Wie in Fig. 19 dargestellt weist das magnetoresistive Tunnelelement TMR eine ferromagnetische Schicht FL mit einer festen und gleichförmigen Magnetisierungsrichtung auf (im folgenden gelegentlich einfach als "feste magnetische Schicht" bezeichnet), und eine ferromagnetische Schicht VL, die in einer Richtung magnetisiert ist, die einem von außen angelegten Magnetfeld entspricht (im folgenden gelegentlich einfach als "freie magnetische Schicht" bezeichnet). Zwischen der festen magnetischen Schicht FL und der freien magnetischen Schicht VL ist eine Tunnelbarriere TB (Tunnelschicht) aus einer Isolierschicht ausgebildet. Entsprechend dem Schreibdatenpegel ist die freie magnetische Schicht VL entweder in dieselbe Richtung magnetisiert wie die feste magnetische Schicht FL oder in die entgegengesetzte Richtung. Die feste magnetische Schicht FL, die Tunnelbarriere TB und die freie magnetische Schicht VL bilden einen magnetischen Tunnelübergang.
Der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR ändert sich entsprechend der Beziehung zwischen der jeweiligen Magnetisierungsrichtung der festen magnetischen Schicht FL und der freien magnetischen Schicht VL. Genauer gesagt: Der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR erreicht einen Minimalwert Rmin, wenn die Magnetisierungsrichtungen der festen magnetischen Schicht FL und der freien magnetischen Schicht VL parallel zueinander liegen. Wenn ihre Magnetisierungsrichtungen entgegengesetzt (antiparallel) zueinander liegen, erreicht der elektrische Widerstandswert einen Maximalwert Rmax.
In dem Datenschreibbetrieb ist die Wortleitung WL deaktiviert und der Zugrifftransistor ATR ausgeschaltet. In diesem Zustand werden der Bitleitung BL und der Ziffernleitung DL die Datenschreibströme zum Magnetisieren der freien magnetischen Schicht VL mit einer dem Schreibdatenpegel entsprechenden Richtung zugeführt.
Fig. 20 ist eine konzeptionelle Darstellung, die den Zusammenhang zwischen dem Datenschreibstrom und der Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR im Datenschreibbetrieb in die MTJ-Speicherzelle veranschaulicht. In Fig. 20 bezeichnet die Abszisse H(EA) ein Magnetfeld, das an die freie magnetischen Schicht VL des magnetoresistiven Tunnelelements TMR entlang einer leicht zu magnetisierenden Achse (EA) angelegt ist. Die Ordinate H(HA) bezeichnet ein Magnetfeld, das an die freie magnetische Schicht VL entlang einer schwer zu magnetisierenden Achse (HA) angelegt ist. Die Magnetfelder H(EA) und H(HA) entsprechen zwei Magnetfeldern, die jeweils durch die in der Bitleitung BL und in der Ziffernleitung DL fließenden Ströme erzeugt werden.
In der MTJ-Speicherzelle liegt die feste Magnetisierungsrichtung der festen magnetischen Schicht FL parallel zu der leicht zu magnetisierenden Achse der freien magnetischen Schicht VL. Die freie magnetische Schicht VL ist in Richtung der leicht zu magnetisierenden Achse magnetisiert, und zwar in Abhängigkeit von dem Speicherdatenpegel ("1" bzw. "0") entweder in dieselbe (parallele) Richtung wie die feste magnetische Schicht FL oder in die entgegengesetzte (antiparallele) Richtung. Die MTJ- Speicherzelle kann entsprechend den zwei Magnetisierungsrichtungen der freien magnetischen Schicht VL 1-Bit-Daten ("1" bzw. "0") zu speichern.
Die Magnetisierungsrichtung der freien magnetischen Schicht VL kann nur dann neu geschrieben werden, wenn die Summe der angelegten Magnetfelder H(EA) und H(HA) den Bereich außerhalb einer in Fig. 20 dargestellten Asteroidenkennlinie erreicht. Daher ändert sich die Magnetisierungsrichtung der freien magnetischen Schicht VL nicht, wenn die daran angelegten Datenschreibmagnetfelder einem Bereich innerhalb der Asteroidenkennlinie entsprechen.
Wie aus der Asteroidenkennlinie ersichtlich kann der Magnetisierungsschwellwert, der zum Ändern der Magnetisierungsrichtung entlang der leicht zu magnetisierenden Achse erforderlich ist, durch Anlegen eines Magnetfelds entlang der schwer zu magnetisierenden Achse an die freie magnetische Schicht VL verringert werden.
Wenn der Arbeitspunkt des Datenschreibbetriebs z. B. wie in Fig. 20 dargestellt festgelegt ist, wird das Datenschreibmagnetfeld in der als Datenschreibziel ausgewählten MTJ-Speicherzelle so festgelegt, dass das Datenschreibmagnetfeld in der leicht zu magnetisierenden Richtung eine Stärke H_WR hat. Somit wird der Wert des Datenschreibstroms, der in der Bitleitung BL bzw. in der Ziffernleitung DL fließt, so festgelegt, dass er einen Wert annimmt, mit dem das Datenschreibmagnetfeld H_WR erzeugt werden kann. Im Allgemeinen wird das Datenschreibmagnetfeld H_WR dargestellt durch eine Summe einer Schaltmagnetfeldstärke H_SW, die zum Umschalten der Magnetisierungsrichtung erforderlich ist, und einer Reserve ΔH. Es wird also durch den folgenden Ausdruck dargestellt: H_WR = H_SW + ΔH.
Um den Speicherdatenwert der MTJ-Speicherzelle, d. h. die Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR zu überschreiben, muss sowohl der Ziffernleitung DL als auch der Bitleitung EL ein Datenschreibstrom mit mindestens einem vorbestimmten Pegel zugeführt werden. Die freie magnetische Schicht VL in dem magnetoresistiven Tunnelelement TMR wird somit entsprechend der Richtung des Datenschreibmagnetfelds entlang der leicht zu magnetisierenden Achse (EA) entweder in dieselbe (parallele) Richtung magnetisiert wie die feste magnetische Schicht FL oder in die entgegengesetzte (antiparallele) Richtung. Die einmal in das magnetoresistive Tunnelelement TMR geschriebene Magnetisierungsrichtung, d. h. der Speicherdatenwert der MTJ-Speicherzelle, wird auf nichtflüchtige Weise gehalten, bis ein weiterer Datenschreibvorgang durchgeführt wird.
Fig. 21 ist eine konzeptionelle Darstellung, die den Datenlesebetrieb aus der MTJ-Speicherzelle veranschaulicht. Wie in Fig. 21 dargestellt, wird im Datenlesebetrieb der Zugriffstransistor ATR als Reaktion auf eine Aktivierung der Wortleitung WL eingeschaltet. Dadurch wird das elektrisch mit der Bitleitung BL verbundene magnetoresistive Tunnelelement TMR zur Massespannung GND heruntergezogen.
In diesem Zustand wird die Bitleitung BL zu einer vorbestimmten Spannung heraufgezogen, wodurch ein Strompfad, der die Bitleitung BL und das magnetoresistive Tunnelelement TMR beinhaltet, entsprechend dem elektrischen Widerstandswert des magnetoresistiven Tunnelelements TMR, d. h. entsprechend dem Speicherdatenwert der MTJ-Speicherzelle, einen Speicherzellenstrom Icell führt. Dieser Speicherzellenstrom Icell wird z. B. mit einem vorbestimmten Referenzstrom verglichen, wodurch der Speicherdatenwert aus der MTJ-Speicherzelle ausgelesen werden kann.
Wie oben beschrieben ändert sich der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR entsprechend der Magnetisierungsrichtung, die durch ein daran angelegtes Datenschreibmagnetfeld überschrieben werden kann. Dementsprechend kann durch Einführen eines Bezugs zwischen den elektrischen Widerstandswerten Rmax und Rmin des magnetoresistiven Tunnelelements TMR und den Speicherdatenpegeln "0" und "1" nichtflüchtiges Datenspeichern verwirklicht werden.
Wie oben beschrieben führt die MRAM-Vorrichtung eine Datenspeicherung durch, indem sie den Unterschied zwischen den Übergangswiderständen (ΔR = Rmax - Rmin) des magnetoresistiven Tunnelelements TMR verwendet, der einem Unterschied der Speicherdatenpegel entspricht. So wird auf der Grundlage der Erfassung des durch die ausgewählte Speicherzelle fließenden Stroms Icell ein Datenlesevorgang durchgeführt.
Fig. 22 ist eine konzeptionelle Darstellung einer herkömmlichen Datenleseschaltung. Die folgende Beschreibung wird für einen Vorgang des Datenlesens aus in Zeilen und Spalten angeordneten Speicherzellen gegeben und insbesondere aus einer Speicherzelle, die 1-Bit-Daten speichert.
Wie in Fig. 22 dargestellt, sind komplementäre Bitleitungen abwechselnd entsprechend den Speicherzellenspalten angeordnet. In Fig. 22 sind die MTJ-Speicherzellen jeweils entsprechend einer der Bitleitungen BL und /BL angeordnet. Das Zeichen "/" bezeichnet in dieser Beschreibung eine Inversion, eine Negation, ein Komplement oder ähnliches. Jede der MTJ-Speicherzellen hat einen Aufbau, der ähnlich zu dem in Fig. 18 dargestellten ist, und weist ein magnetoresistives Tunnelelement TMR und ein Zugriffselement (einen Zugriffstransistor) ATR auf, die zwischen die entsprechende Bitleitung BL bzw. /BL und die Massespannung GND in Reihe geschaltet sind. Der Zugriffstransistor ATR ist mit der entsprechenden Wortleitung WL verbunden.
In der folgenden Beschreibung wird diejenige aus zwei MTJ- Speicherzellen, die mit der Bitleitung BL verbunden ist, einfach als "Speicherzelle MC" bezeichnet und die andere, die mit der Bitleitung /BL verbunden ist, als "Referenzzelle /MC". Die Speicherzelle MC und die Referenzzelle /MC führen das Speichern von 1-Bit-Daten aus. Genauer gesagt wird in die Speicherzelle MC ein Speicherdatenwert geschrieben und in die Referenzzelle /MC ein zu dem der Speicherzelle MC komplementärer Datenwert.
Lokale Datenleitungen LIO und /LIO sind zum Übertragen von Lesedaten bereit gestellt. Die lokalen Datenleitungen LIO und /LIO bilden ein lokales Datenleitungspaar LIOP. In der folgenden Beschreibung wird jede der lokalen Datenleitungen LIO bzw. /LIO einfach als "Datenleitung" bezeichnet. Das lokale Datenleitungspaar LIOP wird einfach als "Datenleitungspaar LIOP" bezeichnet.
Für den Aufbau ist weiterhin eine Datenverstärkerschaltung 90 bereit gestellt, um einen Unterschied zwischen den jeweils durch die Datenleitungen LIO und /LIO fließenden Strömen zu verstärken und als Daten auszugeben. Der Datenverstärker 90 wird im Datenlesebetrieb als Reaktion auf das Aktiviersignal SER aktiviert und verstärkt dadurch den Unterschied der hindurch fließenden Ströme.
In jeder Speicherzellenspalte ist zwischen den Enden auf der anderen Seite der Bitleitungen BL und /BL und den Datenleitungen LIO und /LIO ein Spaltenauswahlgatter CSG angeordnet. Das Spaltenauswahlgatter CSG wird als Reaktion auf die Aktivierung (H-Pegel) der entsprechenden Spaltenauswahlleitung CSL eingeschaltet. Die Spaltenauswahlleitung CSL wird in der ausgewählten Spalte beim Datenschreiben und beim Datenlesen aktiviert (H-Pegel).
Eine Ausgleichschaltung EQG ist für jede Speicherzellenspalte bereit gestellt. Die Ausgleichschaltung EQG beinhaltet einen Transistorschalter 31, der zwischen die entsprechenden Bitleitungen BL und /BL geschaltet ist, einen Transistorschalter 32, der zwischen die Bitleitung BL und die Massespannung GND geschaltet ist, und einen Transistorschalter 33, der zwischen die Bitleitung /BL und die Massespannung GND geschaltet ist. Jeder der Transistorschalter 31-33 ist z. B. aus einem n-Kanal-MOS- Transistor gebildet.
Jeder der Transistorschalter 31-33 empfängt an seinem Gate ein Bitleitungsausgleichssignal BLEQ, das der Speicherzellenspalte gemeinsam ist. Das Bitleitungsausgleichssignal BLEQ wird zumindest während einer vorbestimmten Zeitspanne vor dem Datenlesebetrieb auf H-Pegel aktiviert.
Fig. 23 ist ein Zeitverlaufsdiagramm, das einen Betrieb jeder internen Schaltung während des Datenlesens mit dem herkömmlichen Datenleseschaltungssystem veranschaulicht. Wie in Fig. 23 dargestellt liegt vor dem Beginn des Datenlesens in dem Zeitpunkt tA das Bitleitungsausgleichsignal BLEQ auf H-Pegel, und die Bitleitungen BL und /BL befinden sich in dem auf Massespannung GND vorgeladenen Zustand. Wenn in dem Zeitpunkt tA das Datenlesen beginnt, erhält das Bitleitungsausgleichssignal BLEQ den L-Pegel und wird von der Massespannung GND getrennt.
In einem Zeitpunkt tB wird die Wortleitung WL auf H-Pegel aktiviert, so dass die Zugriffstransistoren ATR eingeschaltet werden und die Bitleitungen BL und /BL elektrisch mit der Massespannung GND verbinden. Das Spaltenauswahlgatter CSG wird als Reaktion auf die Aktivierung (H-Pegel) der Spaltenauswahlleitung CSL eingeschaltet, so dass die Datenleitungen LIO und /LIO jeweils elektrisch mit den Bitleitungen BL und /BL verbunden werden.
In einem Zeitpunkt tC, in dem eine Zeitspanne tWL von dem Zeitpunkt tB an verstrichen ist, wird ein Aktivierungssignal SER der Datenverstärkerschaltung 90 aktiviert (L-Pegel), so dass ein Datenlesestrom zugeführt wird und beginnt, die Bitleitungen BL und /BL sowie die Datenleitungen LIO und /LIO aufzuladen.
Durch das Zuführen des Datenlesestroms von der Datenverstärkerschaltung 90 wird das Laden der Bitleitungen BL und /BL sowie der Datenleitungen LIO und /LIO in einem Zeitpunkt tD abgeschlossen. Ungefähr nach diesem Zeitpunkt tD wird es möglich, den Unterschied der durchfließenden Ströme, d. h. den auf dem Speicherdatenwert der Speicherzelle MC beruhenden Widerstandsunterschied zu erfassen, so dass die Datenverstärkerschaltung 90 einen Spannungsunterschied ΔV erzeugt. Auf der Grundlage dieses Spannungsunterschieds ΔV zwischen den Lesedaten OUT und /OUT wird der Speicherdatenwert ausgelesen.
Wie oben beschrieben, ist nach dem Beginn des Datenlesens eine Zeitspanne tBL (zwischen den Zeitpunkten tC und tD) zum Laden der Bitleitungen und Datenleitungen erforderlich, bevor die Speicherdaten der Speicherzelle MC ausgegeben werden.
Insbesondere steigen bei wachsender Kapazität des Speicherfelds Lastkapazitäten und daher die Ladezeiten der Datenleitungen LIO und /LIO im allgemeinen an. Die Ladezeiten der Datenleitungen im Datenlesebetrieb behindern eine Betriebsgeschwindigkeit des Datenlesens.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine magnetische Dünnfilmspeichervorrichtung bereit zu stellen, die eine nach dem Beginn des Datenlesens erforderliche Ladezeit der Datenleitungen und Bitleitungen verringern kann und ein schnelles Datenlesen durchführen kann.
Die Aufgabe wird gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 1.
Die magnetische Dünnfilmspeichervorrichtung beinhaltet eine Mehrzahl von Speicherzellen, eine Wortleitung, eine erste und eine zweite Datenleitung und einen Differenzverstärkerabschnitt. Jede aus der Mehrzahl von Speicherzellen weist einen elektrischen Widerstandswert auf, der einem magnetisch geschriebenen Speicherdatenwert entspricht. Die Wortleitung wird aktiviert, wenn der Datenwert aus einer aus der Mehrzahl von Speicherzellen ausgewählten Speicherzelle gelesen werden sollen. Die erste Datenleitung ist bei dem Datenlesen über die ausgewählte Speicherzelle elektrisch mit einer ersten Spannung verbunden. Die zweite Datenleitung ist bei dem Datenlesen über eine Referenzzelle, die als ein Vergleichsziel der ausgewählten Speicherzelle bereit gestellt ist, elektrisch mit der ersten Spannung verbunden. Der Differenzverstärkerabschnitt wird beim Datenlesen vor der Wortleitung aktiviert, um sowohl die erste als auch die zweite Datenleitung elektrisch mit einer zweiten Spannung zu verbinden, die Zufuhr eines Stroms zu der ersten und zweiten Datenleitung zu starten und das Datenlesen entsprechend einem Unterschied zwischen den Strömen durchzuführen, die jeweils durch die erste und zweite Datenleitung fließen.
Dementsprechend kann die Erfindung den folgenden Hauptvorteil erzielen: Im Datenlesebetrieb wird der Differenzverstärkerabschnitt aktiviert, bevor entsprechend der Aktivierung der Wortleitung ein Strompfad gebildet wird, der die Datenleitung und die ausgewählte Speicherzelle beinhaltet. Dadurch verbindet der Differenzverstärker elektrisch die zweite Spannung mit den Datenleitungen, um mit dem Aufladen der Datenleitungen zu beginnen. Da das Aufladen der Datenleitungen früh abgeschlossen wird, ist es möglich, eine Zeitspanne zu verringern, die von dem Beginn des Datenlesens bis zu einem Zeitpunkt erforderlich ist, in dem der Unterschied zwischen dem in den Datenleitungen fließenden Strom einen Pegel erreicht, der dem Speicherdatenwert der ausgewählten Speicherzelle entspricht. Somit kann das Datenlesen schnell durchgeführt werden.
Die Aufgabe wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 9.
Die magnetische Dünnfilmspeichervorrichtung beinhaltet eine Mehrzahl von Speicherzellen, eine Referenzzelle, eine erste und eine zweite Datenleitung, eine Pegelsteuerschaltung und eine Datenleseschaltung. Jede aus der Mehrzahl von Speicherzellen weist entweder einen ersten oder einen zweiten elektrischen Widerstandswert auf, der einem magnetisch geschriebenen Speicherdatenwert entspricht. Die Referenzzelle weist einen elektrischen Widerstandswert auf, der zwischen dem ersten und dem zweiten elektrischen Widerstandswert liegt. Die erste Datenleitung ist beim Datenlesen über die ausgewählte Speicherzelle, die aus der Mehrzahl von Speicherzellen einer ausgewählten Adresse entspricht, elektrisch zwischen eine erste und eine zweite Spannung geschaltet. Die zweite Datenleitung ist beim Datenlesen über die Referenzzelle elektrisch zwischen die erste und die zweite Spannung geschaltet. Die Pegelsteuerschaltung ist entsprechend der ersten und der zweiten Datenleitung bereit gestellt, um die Pegel auf der ersten und der zweiten Datenleitung beim Datenlesen auf vorbestimmte Pegel zu ändern. Die Datenleseschaltung führt das Datenlesen entsprechend einem Unterschied zwischen den durch die erste und die zweite Datenleitung fließenden Strömen durch.
Da die Vorrichtung mit der Pegelsteuerschaltung zum Ändern der Pegel auf der ersten und zweiten Datenleitung auf vorbestimmte Pegel bei dem Datenlesen versehen ist, kann eine für das Aufladen der Datenleitungen erforderliche Zeit verringert werden, und das Datenlesen kann schnell durchgeführt werden.
Die Aufgabe wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 15.
Die magnetische Dünnfilmspeichervorrichtung beinhaltet eine Mehrzahl von Speicherzellen, eine Referenzzelle, eine erste und eine zweite Datenleitung, und eine Datenleseschaltung. Die Mehrzahl von Speicherzellen sind in Zeilen und Spalten angeordnet, und jede weist entweder einen ersten oder einen zweiten elektrischen Widerstandswert auf, der einem magnetisch geschriebenen Speicherdatenwert entspricht. Die Referenzzelle weist einen elektrischen Widerstandswert auf, der zwischen dem ersten und dem zweiten elektrischen Widerstandswert liegt. Die erste Datenleitung ist bei dem Datenlesen über die ausgewählte Speicherzelle, die aus der Mehrzahl von Speicherzellen einer ausgewählten Adresse entspricht, elektrisch zwischen eine erste und eine zweite Spannung geschaltet. Die zweite Datenleitung ist bei dem Lesen über die Referenzzelle elektrisch zwischen die erste und die zweite Spannung geschaltet. Die Datenleseschaltung führt das Datenlesen entsprechend einem Unterscheid zwischen den durch die erste und zweite Datenleitung fließenden Strömen durch. Sowohl die erste als auch die zweite Datenleitung beinhaltet Bitleitungsabschnitte BLP, die entsprechend den Speicherzellenspalten bereit gestellt sind, sowie einen lokalen Datenleitungsabschnitt, der entsprechend der Datenleseschaltung bereit gestellt ist. Die magnetische Dünnfilmspeichervorrichtung beinhaltet weiterhin eine Gatterschaltung und Vorladeschaltungen. Die Gatterschaltung steuert die Verbindung zwischen dem Bitleitungsabschnitt und dem Datenleitungsabschnitt entsprechend einer Spaltenauswahlanweisung. Die Vorladeschaltungen sind jeweils entsprechend den Speicherzellenspalten bereit gestellt, um die erste und zweite Bitleitung vor dem Datenlesen aufzuladen, und werden als Reaktion auf die Spaltenauswahlanweisung bei dem Datenlesen deaktiviert.
Die Vorladeschaltung zum Vorladen der Bitleitung wird verwendet und als Reaktion auf die Spaltenauswahlanweisung deaktiviert, so dass für die Vorladeschaltung keine Signalleitung erforderlich ist. Dementsprechend kann ein schnelles Datenlesen ohne Erhöhen der Anzahl von Teilen durchgeführt werden.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 ein schematisches Blockdiagramm des Gesamtaufbaus einer MRAM-Vorrichtung nach einer Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 3 ein Zeitverlaufsdiagramm, das einen Datenlesevorgang in der MRAM-Vorrichtung nach der ersten Ausführungsform veranschaulicht;
Fig. 4 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 5 ein Zeitverlaufsdiagramm, das einen Datenlesevorgang in der MRAM-Vorrichtung nach der zweiten Ausführungsform veranschaulicht;
Fig. 6 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 7 ein Zeitverlaufsdiagramm, das einen Datenlesevorgang in der MRAM-Vorrichtung nach der dritten Ausführungsform veranschaulicht;
Fig. 8 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer Abwandlung der dritten Ausführungsform;
Fig. 9 ein Zeitverlaufsdiagramm, das einen Datenlesevorgang in der MRAN-Vorrichtung nach der Abwandlung der dritten Ausführungsform veranschaulicht;
Fig. 10 ein Schaltbild eines Aufbaus einer VBL- Erzeugeschaltung nach einer vierten Ausführungsform der vorliegenden Erfindung;
Fig. 11A-C konzeptionelle Darstellungen von Abwandlungen eines Feldaufbaus zum Durchführen eines Datenlesevorgangs mit komplementären Datenleitungen.
Fig. 12 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer fünften Ausführungsform;
Fig. 13 ein Zeitverlaufsdiagramm, das einen Datenlesevorgang in der MRAM-Vorrichtung nach der fünften Ausführungsform veranschaulicht;
Fig. 14 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer ersten Abwandlung der fünften Ausführungsform;
Fig. 15 ein Zeitverlaufsdiagramm, das einen Datenlesevorgang in der MRAM-Vorrichtung nach ersten Abwandlung der fünften Ausführungsform veranschaulicht;
Fig. 16 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer zweiten Abwandlung der fünften Ausführungsform;
Fig. 17 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer dritten Abwandlung der fünften Ausführungsform;
Fig. 18 eine Darstellung einer Aufbaus einer Speicherzelle mit einem magnetischen Tunnelübergang;
Fig. 19 eine konzeptionelle Darstellung, die den Datenschreibbetrieb in eine MTJ-Speicherzelle veranschaulicht;
Fig. 20 eine konzeptionelle Darstellung, die einen Zusammenhang zwischen Datenschreibströmen und einer Magnetisierungsrichtung eines magnetoresistiven Tunnelelements beim Datenschreiben veranschaulicht;
Fig. 21 eine konzeptionelle Darstellung, die den Datenlesebetrieb aus der MTJ-Speicherzelle veranschaulicht;
Fig. 22 eine konzeptionelle Darstellung eines herkömmlichen Datenleseschaltungssystems;
Fig. 23 ein Zeitverlaufsdiagramm, das einen Datenlesevorgang des herkömmlichen Datenleseschaltungssystems veranschaulicht.
Im Folgenden werden mit Bezug auf die Figuren Ausführungsformen der vorliegenden Erfindung detailliert beschrieben. Gleichen oder entsprechenden Abschnitten in den Zeichnungen sind dieselben Bezugszeichen zugeordnet.
Mit Bezug auf Fig. 1 führt eine MRAM-Vorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung entsprechend einem Steuersignal CMD und einem Adresssignal ADD, die von außen zugeführt werden, einen wahlfreien Zugriff durch und liest Eingabedaten DIN ein oder gibt Ausgabedaten DOUT aus.
Die MRAM-Vorrichtung 1 beinhaltet eine Steuerschaltung 5 zum Steuern des Gesamtbetriebs der MRAM-Vorrichtung 1 entsprechend einem Steuersignal CMD und ein Speicherfeld 10 mit einer Mehrzahl von MTJ-Speicherzellen, die in einer Matrix angeordnet sind.
In dem Speicherfeld 10 sind je eine Wortleitung WL und eine Ziffernleitungen DL für jede Zeile von MTJ-Speicherzellen angeordnet. Ein aus den komplementären Bitleitungen BL und /BL gebildetes Bitleitungspaar ist für jede Spalte von MTJ- Speicherzellen angeordnet. Fig. 1 zeigt stellvertretend eine MTJ-Speicherzelle MC sowie eine Anordnung der für die Speicherzelle MC bereitgestellten Wortleitung WL, Ziffernleitung DL und des Bitleitungspaares BLP.
Die MRAM-Vorrichtung 1 beinhaltet weiter einen Zeilendecoder 20, der zum Auswählen einer Zeile in dem Speicherfeld 10 eine durch ein Adresssignal ADD dargestellte Zeilenadresse RA decodiert, einen Spaltendecoder 25, der zum Auswählen einer Spalte in dem Speicherfeld 10 eine durch ein Adresssignal ADD dargestellte Spaltenadresse CA decodiert, und Lese/Schreibsteuerschaltungen 30, 35.
Jede der Lese/Schreibsteuerschaltung 30, 35 wird gebildet aus einer Gruppe von Schaltungen, die den Datenschreibbetrieb in das Speicherfeld 10 durchführen, und aus einer Gruppe von Schaltungen, die den Datenlesebetrieb aus dem Speicherfeld 10 durchführen (die im Folgenden auch als "Datenleseschaltungssystem" bezeichnet wird).
Die Ziffernleitung DL ist in einem fern von dem Zeilendecoder 20 liegenden Bereich mit der Massespannung GND verbunden, so dass das Speicherfeld 10 dazwischen liegt.
Mit Bezug auf Fig. 2 wird im folgenden der Aufbau eines Datenleseschaltungssytems nach einer ersten Ausführungsform der vorliegenden Erfindung beschrieben.
Das Speicherfeld 10 weist MTJ-Speicherzellen auf, die jeweils an Schnittpunkten zwischen den Wortleitungen WL und den Bitleitungen BL und /BL angeordnet sind. Somit sind zwei MTJ-Speicherzellen entsprechend einer Adresse angeordnet, die durch die Kombination der Zeilen- und Spaltenadresse bezeichnet wird. Jede der MTJ-Speicherzellen hat einen Aufbau ähnlich dem in Figl. 18 dargestellten und weist ein magnetoresistives Tunnelelement TMR und ein Zugriffselement (Zugriffstransistor) ATR auf, die zwischen die entsprechende Bitleitung BL bzw. /BL und die Massespannung GND in Reihe geschaltet sind. Ein Gate des Zugriffstransistors ATR ist mit der entsprechenden Wortleitung WL verbunden.
Fig. 2 zeigt stellvertretend die Wortleitung WLi, die Ziffernleitung DLi und die Bitleitungen BLj und /BLj, die einer Speicherzellenzeile an einer i-ten Stelle (i = natürliche Zahl) und einer Speicherzellenspalte an einer j-ten Stelle (j = natürliche Zahl) entsprechen, sowie eine entsprechende Speicherzelle MC und eine Referenzzelle /MC.
In der folgenden Beschreibung werden binäre Spannungszustände, d. h. ein Zustand hoher Spannung (z. B. Versorgungsspannung VCC) und ein Zustand niedriger Spannung (z. B. Massespannung GND) von Signalen, Signalleitungen, Daten und Ähnlichem jeweils auch als "H-Pegel" bzw. "L-Pegel" bezeichnet.
In der Nachbarschaft des Speicherfelds 10 sind komplementäre Datenleitungen LIO und /LIO zum Übertragen der Lesedaten und der Schreibdaten bereit gestellt. Die Datenleitungen LIO und /LIO bilden ein Datenleitungspaar LIOP.
In jeder Speicherzellenspalte ist ein Spaltenauswahlgatter CSG zwischen die Enden auf der anderen Seite der Bitleitungen BL und /BL und die Datenleitungen LIO und /LIO geschaltet. Das Spaltenauswahlgatter CSG wird entsprechend der Aktivierung (H- Pegel) der entsprechenden Spaltenauswahlleitung CSL eingeschaltet. Die Spaltenauswahlleitung CSL der ausgewählten Spalte wird sowohl im Datenschreibbetrieb als auch im Datenlesebetrieb auf H-Pegel aktiviert. Fig. 2 zeigt stellvertretend die Spaltenauswahlleitung CSLj und das Spaltenauswahlgatter CSGj, die entsprechend den Bitleitungen BLj und /BLj bereit gestellt sind. Das Spaltenauswahlgatter CSGj hat im wesentlichen den selben Aufbau wie das in Fig. 22 dargestellte Spaltenauswahlgatter. Im Folgenden wird ein Vorgang des Datenlesens aus der MTJ- Speicherzelle beschrieben.
In der Lese/Schreibsteuerschaltung 30 sind Ausgleichschaltungen EQG jeweils für die Speicherzellenspalten angeordnet. Fig. 2 zeigt stellvertretend die Ausgleichschaltung EQGj, die der Speicherzellenspalte an der j-ten Stelle entspricht. Die Ausgleichschaltung EQGj hat im wesentlichen den selben Aufbau wie die in Fig. 22 dargestellte Ausgleichschaltung.
Die Lese/Schreibsteuerschaltung 30 beinhaltet weiter eine Datenleitungsausgleichschaltung 50 zum Ausgleichen des Datenleitungspaars LIOP und einen Differenzverstärker 60.
Die Datenleitungsausgleichschaltung 50 beinhaltet einen Transistorschalter 61, der zwischen die Datenleitungen LIO und /LIO geschaltet ist, einen Transistorschalter 52, der zwischen die Datenleitung LIO und die Massespannung GND geschaltet ist, und einen Transistorschalter 53, der zwischen die Datenleitung /LIO und die Massespannung GND geschaltet ist. Jede der Transistorschalter 51, 52 und 53 ist z. B. aus einem n-Kanal-MOS- Transistor gebildet.
Jeder der Transistorschalter 51, 52 und 53 empfängt an seinem Gate ein von dem Zeilendecoder 20 erzeugtes Datenleitungsausgleichsignal LIOEQ. Das Datenleitungsausgleichsignal LIOEQ wird zumindest für eine vorgesehene Dauer vor dem Datenlesevorgang auf H-Pegel aktiviert. Durch den Vorlade/Ausgleichvorgang als Antwort auf diese Aktivierung wird jede der Datenleitungen LIO und /LIO auf Massespannung GND gelegt.
Der Differenzverstärker 60 weist einen n-Kanal-MOS-Transistor 61 auf, der zwischen einen Knoten N0 und die Datenleitung LIO geschaltet ist, einen n-Kanal-MOS-Transistor 62, der zwischen einen Knoten /N0 und die Datenleitung /LIO geschaltet ist, einen p-Kanal-MOS-Transistor 63, der zwischen die Knoten Nsp und N0 geschaltet ist, einen p-Kanal-MOS-Transistor 64, der zwischen die Knoten Nsp und /N0 geschaltet ist, und einen p-Kanal- MOS-Transistor 65, der zwischen die Versorgungsspannung VCC und den Knoten Nsp geschaltet ist.
Jeder der Gateanschlüsse der Transistoren 63 und 64 ist mit dem Knoten /N0 verbunden. Die Transistoren 63 und 64 bilden eine Stromspiegelschaltung und neigen dazu, den Knoten N0 und /N0 den selben Strom zuzuführen.
Den Gates der Transistoren 61 und 62 wird eine feste Referenzspannung Vref zugeführt, die durch eine Vref-Erzeugeschaltung 55 erzeugt wird. Die Transistoren 61 und 62 halten die Datenleitungen LIO und /LIO auf oder unterhalb der Referenzspannung und verstärken einen Unterschied zwischen den durch die Datenleitungen LIO und /LIO fließenden Strömen, um ihn in einen Spannungsunterschied zwischen den Knoten N0 und /N0 umzuwandeln.
Der Transistor 65 empfängt an seinem Gate ein Lesefreigabesignal /SE, das durch den Zeilendecoder 20 im Datenlesebetrieb auf L-Pegel aktiviert wird. Der Transistor 65 führt als Reaktion auf die Aktivierung (L-Pegel) des Lesefreigabesignals /SE einen Betriebsstrom zum Betreiben des Differenzverstärkers 60 zu.
Mit Bezug auf Fig. 3 wird im folgenden der Datenlesebetrieb in der MRAM-Vorrichtung nach der ersten Ausführungsform beschrieben. Fig. 3 stellt als Beispiel den Betrieb in dem Fall dar, in dem die i-te Zeile und die j-te Spalte als Datenleseziel ausgewählt sind.
Wie in Fig. 3 dargestellt, sind das Datenleitungsausgleichsignal LIOEQ und das Bitleitungsausgleichsignal BLEQ vor einem Zeitpunkt t0 des Starts des Datenlesevorgangs aktiv und liegen auf H-Pegel. Dadurch werden die Bitleitungen BL und /BL in jeder Speicherzellenspalte auf die Massespannung GND vorgeladen, und die Datenleitungen LIO und /LIO werden auf Massespannung GND vorgeladen.
Wenn zum Zeitpunkt t0 der Datenlesevorgang beginnt, werden zunächst das Datenleitungsausgleichsignal LIOEQ und das Bitleitungsausgleichsignal BLEQ auf L-Pegel deaktiviert, so dass jede der Bitleitungen BL und /BL und der Datenleitungen LIO und /LIO von der Massespannung GND getrennt wird. Der Zeitpunkt t0 entspricht dem Zeitpunkt tA in Fig. 23.
Zu einem Zeitpunkt t1 wird das Lesefreigabesignal /SE auf L- Pegel aktiviert, so dass der Differenzverstärker 60 aktiviert wird. Damit beginnt das Aufladen jeder der Datenleitungen LIO und /LIO. Zu einem späteren Zeitpunkt t2 werden die Wortleitung WLi in der ausgewählten Zeile und die Spaltenauswahlleitung CSLj in der ausgewählten Zeile auf H-Pegel aktiviert. Nach der ersten Ausführungsform wird, wie oben beschrieben, das Lesefreigabesignal SE früher aktiviert als die Spaltenauswahhleitung CSL und die Wortleitung WL. Der Zeitpunkt t2 entspricht dem Zeitpunkt tB in Fig. 23.
Als Reaktion auf die Aktivierung der Wortleitung WLi in der ausgewählten Zeile und der Spaltenauswahlleitung CSLj in der ausgewählten Spalte wird die Datenleitung LIO über die Bitleitung BLj und die Speicherzelle MC auf Massespannung GND herunter gezogen, und die Datenleitung /LIO wird über die Bitleitung /BLj und die Referenzzelle /MC auf Massespannung GND herunter gezogen. Wie bereits beschrieben, sind in der Speicherzelle MC und in der Referenzzelle /MC komplementäre Daten geschrieben, und daher haben die Speicherzelle MC und die Referenzzelle /MC jeweils den einen und den anderen der elektrischen Widerstandswerte Rmax und Rmin.
Als Reaktion auf die Aktivierung des Lesefreigabesignals /SE liefert der Transistor 65 den Betriebsstrom, der über die Datenleitungen LIO und /LIO, die Bitleitungen BLj und /BLj und die magnetoresistiven Tunnelelemente TMR der Speicherzelle MC und der Referenzzelle /MC zur Massespannung GND fließt.
In dem Differenzverstärker 60 neigt die aus den Transistoren 63 und 64 gebildete Stromspiegelschaltung dazu, den Datenleitungen LIO und /LIO den selben Strom zuzuführen. Zwischen der Speicherzelle MC und der Referenzzelle /MC, die der ausgewählten Adresse entsprechen, existiert jedoch ein Unterschied des elektrischen Widerstandswerts ΔR, so dass zwischen den durch sie fließenden Strömen ein Stromunterschied aufzutreten neigt. Dieser Stromunterschied neigt dazu, einen Spannungsunterschied zwischen den Bitleitungen BLj und /BLj und somit zwischen den Datenleitungen LIO und /LIO zu bewirken. Dieser Spannungsunterschied entspricht einem Unterschied zwischen den Source/Drain- Spannungen der Transistoren 61 und 62 in dem Differenzverstärker 60, so dass der Unterschied des elektrischen Widerstandswerts ΔR in einen Unterschied zwischen den durch die Transistoren 61 und 62 fließenden Strömen (Source/Drain-Strömen) umgewandelt wird. Somit tritt ein Stromunterschied als Stromunterschied zwischen den Bitleitungen BLj und /BLj sowie zwischen den Datenleitungen LIO und /LIO in Erscheinung. Die Transistoren 61 und 62 bewirken einen Spannungsunterschied ΔV zwischen den Knoten N0 und /N0, die durch Verstärken des Stromunterschieds erzeugt wird. Die Polarität des Spannungsunterschieds ΔV, d. h. eine relative Größe der Spannung zwischen den Knoten N0 und /N0, hängt von dem Speicherdatenwert der ausgewählten Speicherzelle ab. Wie in Fig. 3 dargestellt, tritt zwischen den Datensignalen OUT und /OUT, die von den Knoten N0 und /N0 des Differenzverstärkers 60 geliefert werden, ein Spannungsunterschied auf, und als Reaktion auf diesen Spannungsunterschied wird der dem H-Pegel bzw. dem L-Pegel des Speicherdatenwerts entsprechende Lesedatenwert ausgegeben.
Da in dieser Ausführungsform das Lesefreigabesignal /SE früher aktiviert wird (L-Pegel) als die Spaltenauswahlleitung CSL und die Wortleitung WL, kann mit dem Laden der Datenleitungen LIO und /LIO vor der Aktivierung der Spaltenauswahlleitung CSL und der Wortleitung WL begonnen werden.
Genauer gesagt: Eine Ladezeit tBL zwischen den Zeiten t1 und t3, d. h. von der Aktivierung (L-Pegel) des Lesefreigabesignals /SE bis zum Aufladen der Bitleitung und der Datenleitung, ist im wesentlichen die selbe, wie die Ladezeit in dem bereits mit Bezug auf Fig. 23 beschriebenen Stand der Technik. Eine Zeitspanne tWL, die, wie in Fig. 23 dargestellt, vor dem Beginn der Stromzufuhr erforderlich ist, kann ausgeschaltet werden, so dass die für das Datenlesen erforderliche Zeit verkürzt werden kann.
Zwischen den aufgeladenen Bitleitungen BLj und /BLj und zwischen den aufgeladenen Datenleitungen LIO und /LIO tritt kein Spannungsunterschied auf, und jede der Spannungen auf den Datenleitungen LIO und /LIO sowie auf den Bitleitungen BLj und /BLj wird stabil auf "Vref - Vth - Vmc" gehalten, wobei Vth einer Schwellenspannung der Transistoren 61 und 62 und Vmc einem in der Speicherzelle MC und der Referenzzelle /MC bewirkten Spannungsabfall entspricht.
Die Referenzspannung Vref wird z. B. im Hinblick auf die Zuverlässigkeit einer Isolierschicht fest gelegt, die eine Tunnelbarriere in dem magnetoresistiven Tunnelelement ist, so dass die oben angegebene Spannung "Vref - Vth - Vmc" z. B. ungefähr 400 mV beträgt. Das verhindert den Durchbruch der Speicherzelle durch Anlegen einer übermäßigen Spannung und kann die Betriebszuverlässigkeit verbessern.
Nach dem Aufbau der ersten Ausführungsform wird, wie bereits beschrieben, das Lesefreigabesignal /SE aktiviert (L-Pegel), bevor der Zeilen- und Spaltenauswahlvorgang durchgeführt wird, und der Differenzverstärker 60 beginnt mit dem Aufladen der Datenleitungen LIO und /LIO im Voraus. Dadurch ist es möglich, eine Zeitspanne von dem Beginn des Datenlesevorgangs bis zum Datenlesen zu verringern, und der Datenlesevorgang kann schnell durchgeführt werden.
Eine zweite Ausführungsform der Erfindung zielt auf die Unterdrückung eines Ungleichgewichts zwischen den Kapazitäten des Bitleitungspaars BLP und des Datenleitungspaars LIOP, das aufgrund von Schwankungen der jeweiligen Elemente bei der Herstellung auftreten kann.
Wie in Fig. 4 dargestellt, unterscheidet sich ein Aufbau eines Datenleseschaltungssystems nach der zweiten Ausführungsform von dem in Fig. 2 dargestellten Aufbau darin, dass an Stelle der Datenleitungsausgleichschaltung 50 eine Datenleitungsausgleichschaltung 50a und an Stelle der Ausgleichschaltung EQGj eine Ausgleichschaltung EQGaj vorgesehen ist.
Die Ausgleichschaltung EQGaj unterscheidet sich von der in Fig. 2 dargestellten Ausgleichschaltung EQGj darin, dass der Transistorschalter 31 zum Ausgleichen unabhängig von den Transistorschaltern 32 und 33 zum Vorladen gesteuert wird. Genauer gesagt: Der Transistorschalter 31 empfängt an seinem Gate das Bitleitungsausgleichsignal BLEQ, und die Transistoren 32 und 33 empfangen beide an ihren Gates ein Bitleitungsvorladesignal BLPRE. Das Bitleitungsvorladesignal BLPRE wird von dem Zeilendecoder 20 erzeugt.
Die Datenleitungsausgleichschaltung 50a unterscheidet sich von der in Fig. 2 dargestellten Datenleitungsausgleichschaltung 50 darin, dass der zum Ausgleichen verwendete Transistorschalter 51 unabhängig von den zum Vorladen verwendeten Transistorschaltern 52 und 53 gesteuert wird. Genauer gesagt: Der Transistorschalter 51 empfängt an seinem Gate das Datenleitungsausgleichsignal LIOEQ, und die Transistoren 52 und 53 empfangen beide an ihren Gates ein Datenleitungsvorladesignal LIOPRE. Das Datenleitungsvorladesignal LIOPRE wird durch den Zeilendecoder 20 erzeugt.
Abgesehen davon ist der restliche Aufbau der MRAM-Vorrichtung nach der zweiten Ausführungsform im wesentlichen der selbe, wie der der ersten Ausführungsform, und seine Beschreibung wird daher an dieser Stelle nicht wiederholt.
Mit Bezug auf Fig. 5 wird nun der Datenlesebetrieb in der MRAM- Vorrichtung nach der zweiten Ausführungsform beschrieben.
Fig. 5 veranschaulicht stellvertretend den Vorgang, der durchgeführt wird, wenn die i-te Zeile und die j-te Spalte als Datenleseziel ausgewählt sind.
Wie in Fig. 5 dargestellt, sind das Bitleitungsausgleichsignal BLEQ, das Datenleitungsausgleichsignal LIOEQ, das Bitleitungsvorladesignal BLPRE und das Datenleitungsvorladesignal LIOPRE vor dem Zeitpunkt t0 des Beginns des Datenlesevorgängs aktiv und liegen auf H-Pegel. Daher sind in jeder Speicherzellenspalte die Bitleitungen BL und /BL sowie die Datenleitung LIO und /LIO elektrisch mit der Massespannung GND verbunden. Die gepaarten Bitleitungen sowie die gepaarten Datenleitungen sind elektrisch miteinander verbunden und werden dadurch ausgeglichen.
Zum Zeitpunkt t0 des Beginns des Datenlesens liegen die Bit- und Datenleitungsvorladesignale BLPRE und LIOPRE auf L-Pegel, und die Bitleitungen BL und /BL sowie die Datenleitungen LIO und /LIO werden elektrisch von der Massespannung GND getrennt.
Zum Zeitpunkt t1 wird das Lesefreigabesignal /SE auf L-Pegel aktiviert, so dass der Differenzverstärker 60 den Betrieb aufnimmt. Dadurch beginnt das Laden jeder der Datenleitungen LIO und /LIO mit der Versorgerspannung VCC. Zu diesem Zeitpunkt sind die Datenleitungen LIO und /LIO elektrisch über den Transistor 51 verbunden und werden dadurch so aufgeladen, dass sie ein gleiches Potential behalten.
Zum Zeitpunkt t2 wird als Reaktion auf die Aktivierung der Wortleitung WL1 in der ausgewählten Zeile und der Spaltenauswahlleitung CSLj in der ausgewählten Spalte die Datenleitung LIO über die Bitleitung BLj und die Speicherzelle MC auf die Massespannung GND herunter gezogen, und die Datenleitung /LIO wird über die Bitleitung /BLj und die Referenzzelle /MC auf die Massespannung GND herunter gezogen.
In Übereinstimmung mit dem selben Zeitverlauf wie oben erhalten die Bit- und Datenleitungsausgleichsignale BLEQ und LIOEQ den L-Pegel, und jede der Bitleitungen und Datenleitungen wird elektrisch getrennt.
Zum Zeitpunkt t4 sind die Bitleitungen und die Datenleitungen geladen, und ein Stromunterschied ähnlich dem der ersten Ausführungsform, d. h. der dem Unterschied des elektrischen Widerstandswerts ΔR zwischen der Speicherzelle MC und der Referenzzelle /MC an der ausgewählten Adresse entsprechende Stromunterschied, tritt sowohl zwischen den Bitleitungen BLj und /BLj als auch zwischen den Datenleitungen LIO und /LIO auf. Dieser Stromunterschied wird in ähnlicher Weise wie bei der ersten Ausführungsform durch die Transistoren 61 und 62 in einen Spannungspegelunterschied ΔV zwischen den Knoten N0 und /N0 umgewandelt.
Zwischen den Bitleitungen BLj und /BLj sowie zwischen den Datenleitungen LIO und /LIO tritt jedoch kein Spannungsunterschied auf, und die Spannung auf jeder dieser Leitungen wird ähnlich wie in Fig. 3 stabil auf "Vref - Vth - Vmc" gehalten.
Wie oben beschrieben, ist das Datenleitungsausgleichsignal LIOEQ auch nach dem Start des Betriebs des Differenzverstärkers 60 noch aktiv, und die komplementären Datenleitungen werden elektrisch miteinander verbunden, so dass ein Ungleichgewicht zwischen den Lastkapazitäten ausgeglichen werden kann. Somit können die Ladezeiten der Datenleitung LIO und /LIO gemittelt werden.
Dementsprechend kann ein Problem vermieden werden, dass bei einem großen Ungleichgewicht zwischen den Lastkapazitäten der komplementären Datenleitungen die Ladezeit einer der Datenleitungen größer ist als die der anderen Datenleitung, so dass ein Ungleichgewicht zwischen den Ladezeiten und eine Verzögerung beim Datenlesen auftritt. Demzufolge kann das Datenlesen schnell und stabil durchgeführt werden. Auch bei Vorhandensein eines großen Ungleichgewichts zwischen den Lastkapazitäten der komplementären Datenleitungen infolge von Schwankungen bei der Herstellung der Elemente wird dieses Ungleichgewicht entsprechend dem Aufbau der zweiten Ausführungsform dadurch ausgeglichen, dass die komplementären Datenleitungen für eine vorbestimmte Zeitspanne elektrisch miteinander verbunden werden, und das Datenlesen kann stabiler und schneller als in der ersten Ausführungsform durchgeführt werden.
Es wurde der Aufbau beschrieben, bei dem das Bitleitungsausgleichsignal BLEQ und das Datenleitungsausgleichsignal LIOEQ annähernd mit dem selben Zeitverlauf auf L-Pegel gelegt werden, mit dem die Aktivierung (H-Pegel) der Wortleitung WL und der Spaltenauswahlleitung CSL erfolgt. Dies ist jedoch nicht einschränkend zu verstehen. Das Bitleitungsausgleichsignal BLEQ und das Datenleitungsausgleichsignal LIOEQ können auch nach Ablauf einer vorbestimmten Zeitspanne nach der Aktivierung der Wortleitung WL und der Spaltenauswahlleitung CSL auf L-Pegel gelegt werden.
Eine dritte Ausführungsform wird nun beschrieben in Verbindung mit einem Aufbau, bei dem an Stelle der Massespannung GND eine vorbestimmte Spannung als Vorladespannung verwendet wird.
Wie in Fig. 6 dargestellt, unterscheidet sich ein Aufbau eines Datenleseschaltungssystems nach der dritten Ausführungsform von dem in Fig. 2 dargestellten Aufbau darin, dass an Stelle der Massespannung GND eine von einer VBL-Erzeugeschaltung 54 erzeugte vorbestimmte Spannung VBL als der Ausgleichschaltung EQGj zuzuführende Vorladespannung verwendet wird. Weiterhin wird anstelle der Massespannung GND die vorbestimmte Spannung VBL als der Datenleitungsausgleichschaltung 50 zuzuführende Vorladespannung verwendet. Die vorbestimmte Spannung wird auf einen Pegel eingestellt, der dem oben beschriebenen Pegel "Vref - Vth - Vmc" entspricht.
Mit Bezug auf Fig. 7 wird nun der Datenlesebetrieb in der MRAM- Vorrichtung nach der dritten Ausführungsform beschrieben.
Fig. 7 veranschaulicht stellvertretend den auszuführenden Vorgang, wenn die i-te Zeile und die j-te Spalte als Datenleseziel ausgewählt sind.
Wie in Fig. 7 dargestellt, sind die Bit- und Datenleitungsausgleichsignale BLEQ und LIOEQ vor dem Zeitpunkt t0 des Beginns des Datenlesevorgangs aktiv und liegen auf H-Pegel. Daher werden die Bitleitungen BL und /BL in jeder Speicherzellenspalte und die Datenleitungen LIO und /LIO auf die vorbestimmte Spannung VBL aufgeladen. Die gepaarten Bitleitungen und die gepaarten Datenleitungen sind elektrisch miteinander verbunden und werden dadurch ausgeglichen.
Zum Zeitpunkt t0 liegen die Bit- und Datenleitungsausgleichsignale BLEQ und LIOEQ auf L-Pegel, und die Bitleitungen BL und /BL sowie die Datenleitungen LIO und /LIO werden elektrisch von der vorbestimmten Spannung VBL getrennt.
Zum Zeitpunkt t1 wird das Lesefreigabesignal /SE auf L-Pegel aktiviert, so dass der Differenzverstärker 60 den Betrieb aufnimmt. Dadurch beginnt das Laden der Datenleitungen LIO und /LIO mit der Versorgerspannung VCC.
Die nachfolgenden Vorgänge sind im wesentlichen die selben, wie sie bereits bei der ersten Ausführungsform beschrieben sind, und ihre Beschreibung wird daher an dieser Stelle nicht wiederholt.
Nach der dritten Ausführungsform sind die Bitleitungen und Datenleitungen bereits auf den Pegel der vorbestimmten Spannung VBL vorgeladen, wenn der Differenzverstärker 60 den Betrieb aufnimmt. Daher tritt zwischen den Bitleitungen BLj und /BLj sowie zwischen den Datenleitungen LIO und /LIO zum Zeitpunkt t5 unmittelbar nach der Aktivierung der Wortleitung WL und der Spaltenauswahlleitung CSL ähnlich wie bei der ersten Ausführungsform ein Stromunterschied auf, der dem Unterschied des elektrischen Widerstandswerts AR zwischen der Speicherzelle MC und der Referenzzelle /MC an der ausgewählten Adresse entspricht. Daraufhin wird die Umwandlung in einen Unterschied des Spannungspegels ΔV zwischen den Knoten N0 und /N0 durchgeführt.
Entsprechend dem Aufbau der dritten Ausführungsform sind die Bitleitungen und die Datenleitungen auf die durch die VBL- Erzeugeschaltung 54 erzeugte vorbestimmte Spannung VBL vorgeladen, so dass die Ladezeit der Bitleitungen und der Datenleitungen weiter verringert wird und das Datenlesen aus der MRAM- Vorrichtung schneller durchgeführt werden kann.
Eine Abwandlung der dritten Ausführungsform zielt auf die Unterdrückung eines Ungleichgewichts zwischen den Kapazitäten des Bitleitungspaars BLP bzw. des Datenleitungspaars LIOP, die aufgrund von Schwankungen in den jeweiligen Elementen während der Herstellung auftreten können.
Wie in Fig. 8 dargestellt, unterscheidet sich ein Aufbau eines Datenleseschaltungssystems nach der Abwandlung der dritten Ausführungsform von dem Aufbau der zweiten Ausführungsform darin, dass an Stelle der Massespannung GND eine von der VBL- Erzeugeschaltung 54 erzeugte vorbestimmte Spannung VBL als der Ausgleichschaltung EQGaj zuzuführende Vorladespannung verwendet wird. Weiterhin wird die vorbestimmte Spannung VBL an Stelle der Massespannung GND als der Datenleitungsausgleichschaltung 50a zuzuführende Vorladespannung verwendet. Ansonsten ist der Aufbau im wesentlichen der selbe, wie der der zweiten Ausführungsform, und seine Beschreibung wird an dieser Stelle nicht wiederholt.
Mit Bezug auf Fig. 9 wird nun der Datenlesebetrieb in der MRAM- Vorrichtung nach der Abwandlung der dritten Ausführungsform beschrieben. Fig. 9 veranschaulicht stellvertretend den auszuführenden Vorgang, wenn die i-te Zeile und die j-te Spalte als Datenleseziel ausgewählt sind.
Wie in Fig. 9 dargestellt sind die Bit- und Datenleitungsausgleichsignale BLEQ und LIOEQ sowie die Bit- und Datenausgleichsignale BLPRE und LIOPRE vor dem Zeitpunkt t0 des Beginns des Datenlesevorgangs aktiv und liegen auf H-Pegel. Daher werden die Bitleitungen BL und /BL in jeder Speicherzellenspalte und die Datenleitungen LIO und /LIO auf die vorbestimmte Spannung VBL vorgeladen. Die gepaarten Bitleitungen sowie die gepaarten Datenleitungen sind elektrisch miteinander verbunden und werden ausgeglichen.
Zum Zeitpunkt t0 erhalten das Bit- und Datenleitungsausgleichsignal BLPRE und LIOPRE den L-Pegel zum Beenden des Vorladens, und der Datenlesebetrieb beginnt.
Zum Zeitpunkt t1 wird das Lesefreigabesignal /SE auf L-Pegel aktiviert, so dass der Differenzverstärker 60 seinen Betrieb aufnimmt. Dadurch beginnt das Laden der Datenleitung LIO und /LIO mit der Versorgungsspannung VCC. Zu diesem Zeitpunkt sind die Datenleitungen LIO und /LIO über den Transistor 51 elektrisch miteinander verbunden und werden daher so aufgeladen, dass sie ein gleiches Potential behalten.
Die nachfolgenden Vorgänge sind im wesentlichen die selben, wie bereits in der zweiten Ausführungsform beschrieben, und ihre Beschreibung wird daher an dieser Stelle nicht wiederholt. Nach der Abwandlung der dritten Ausführungsform sind die Bitleitungen und Datenleitungen bereits auf den Pegel der vorbestimmten Spannung VBL aufgeladen, wenn der Differenzverstärker 60 den Betrieb aufnimmt. Zu einem mit dem Zeitpunkt t2 vergleichbaren Zeitpunkt, wenn die Bit- und Datenleitungsausgleichsignale BLEQ und LIOEQ nach der Aktivierung der Wortleitung WL und der Spaltenauswahlleitung CSL den L-Pegel erreichen, tritt zwischen den Bitleitungen BLj und /BLj sowie zwischen den Datenleitungen LTO und /LIO ähnlich wie bei der ersten Ausführungsform ein Stromunterschied auf, der dem Unterschied des elektrischen Widerstandswerts ΔR zwischen der Speicherzelle MC und der Referenzzelle /MC an der ausgewählten Adresse entspricht. Daraufhin wird der Stromunterschied in einen Unterschied im Spannungspegel DV zwischen den Knoten N0 und /N0 umgewandelt.
Wie oben beschrieben, sind die Bitleitungen und die Datenleitungen bereits auf dem Pegel der vorbestimmten Spannung VBL aufgeladen, wenn der Differenzverstärker 60 den Betrieb aufnimmt. Daher kann die Ladezeit der Bitleitungen und der Datenleitungen weiter verringert werden.
Auch wenn aufgrund von Schwankungen während der Herstellung der Elemente, die das Datenleseschaltungssystem bilden, ein großes Ungleichgewicht zwischen den Lastkapazitäten der komplementären Datenleitungen vorhanden ist, wird entsprechend dem Aufbau nach der Abwandlung der dritten Ausführungsform dieses Ungleichgewicht zwischen den Lastkapazitäten ausgeglichen, indem das Datenleitungsausgleichsignal LIOEQ sogar nach dem Start des Betriebs des Differenzverstärkers 60 aktiviert ist und die komplementären Datenleitungen dadurch gegenseitig elektrisch verbunden sind. Dadurch kann die Ladezeit der Datenleitungen LIO und /LIO gemittelt werden. Daher kann das Datenlesen aus der MRAM-Vorrichtung stabiler und schneller durchgeführt werden als in der dritten Ausführungsform.
Es wurde ein Aufbau beschrieben, bei dem die Bit- und Datenleitungsausgleichsignale BLEQ und LIOEQ im wesentlichen mit dem selben Zeitablauf auf L-Pegel gesetzt werden, mit dem Aktivierung (H-Pegel) der Wortleitung WL und der Spaltenauswahlleitung CSL erfolgt. Das ist jedoch nicht einschränkend zu verstehen.
Die Bit- und Datenleitungsausgleichsignale BLEQ und LIOEQ können auch nach der Aktivierung der Wortleitung WL und der Spaltenauswahlleitung CSL auf L-Pegel gelegt werden.
In Verbindung mit einem Aufbau der in der dritten Ausführungsform und ihrer Abwandlung verwendeten VBL-Erzeugeschaltung 54 wird nun eine vierte Ausführungsform beschrieben.
Die vierte Ausführungsform der vorliegenden Erfindung zielt auf die Erzeugung der beabsichtigten Spannung VBL durch Bereitstellung einer Schaltung, die einen zu den Datenleseschaltungssystem äquivalenten Strompfad bildet.
Wie in Fig. 10 dargestellt, beinhaltet die VBL-Erzeugeschaltung 54 nach der vierten Ausführungsform eine Leseäquivalenzschaltung 60#, Transistoren 41# und 42# sowie ein Widerstandselement 43#, die in Reihe geschaltet sind. Der Transistor 41# hat im wesentlichen den selben Entwurf und die selben Transistoreigenschaften wie der Transistor 41. Der Transistor 42# ist so entworfen, dass er scheinbar dem Zugriffstransistor ATR der Speicherzelle entspricht, und hat im wesentlichen die selben Transistoreigenschaften, wie der Zugriffstransistor ATR. Das Widerstandselement 43# ist so entworfen, dass es scheinbar dem magnetoresistiven Tunnelelement TMR der Speicherzelle entspricht, und hat im wesentlichen die selben Widerstandselementeigenschaften, wie das magnetoresistive Tunnelelement TMR. Das Widerstandselement 43# kann einen Widerstandswert haben, der in einem vorbestimmten Bereich zwischen dem Maximalwert Rmax und dem Minimalwert Rmin des elektrischen Widerstandswerts des magnetoresistiven Tunnelelements TMR liegt.
Die Leseäquivalenzschaltung 60# beinhaltet Transistoren 65#, 64# und 62#, die in Reihe zu der Versorgungsspannung VCC geschaltet sind. Der Transistor 65# hat Transistoreigenschaften, die ähnlich wie die des in dem Differenzverstärker 60enthaltenen Transistor 65 entworfen sind, und wird als Reaktion auf ein Aktiviersignal ACT eingeschaltet. Die Transistoreigenschaften des Transistors 64# sind ähnlich entworfen wie die des Transistors 64. Das Gate des Transistors 64# ist mit seiner Drain- Seite verbunden. Der Transistor 62# hat Transistoreigenschaften, die ähnlich wie die des Transistors 62 entworfen sind, und wird eingeschaltet, wenn er die Referenzspannung Vref empfängt.
Die VBL-Erzeugeschaltung 54 empfängt im Datenlesebetrieb das Aktiviersignal ACT und schaltet dadurch den Transistor 65# ein zum Ausgeben der Spannung VBL von einem Knoten REFLIO. Alternativ kann sie die Spannung VBL von einem Knoten REFBL ausgeben. Der Transistor 41#, der zwischen die Knoten REFLIO und REFBL geschaltet ist, empfängt eine hohe Spannung, z. B. die Versorgungsspannung VCC, und ist eingeschaltet, so dass die Spannungspegel an den Knoten REFLIO und REFBL einander im wesentlichen gleich sind.
In Fig. 10 ist die Spannung VBL auf "Vref - Vth - Vmc" eingestellt, wobei Vth einer Schwellenspannung des Transistors 62# entspricht und Vmc einem durch das Widerstandselement 43# bewirkten Spannungsabfall.
Genauer gesagt ist die VBL-Erzeugeschaltung 54 nach dieser Ausführungsform eine Falschstrompfadschaltung, die fälschlich einen Strompfad bildet, der sich in der oben beschriebenen Ausführungsform von der Versorgungsspannung VCC auf der Seite der Datenleitung /LIO und der Bitleitung /BL des Datenleseschaltungssystems über die Speicherzelle bis zur Massespannung GND erstreckt.
Entsprechend dem obigen Aufbau kann die VBL-Erzeugeschaltung 54 die gewünschte vorbestimmte Spannung VBL stabil zuführen.
In der schon beschriebenen ersten bis dritten Ausführungsform und ihren Abwandlungen werden für den Datenlesebetrieb die komplementären Datenleitungen verwendet. Der Aufbau des Speicherfelds 10 ist jedoch nicht beschränkt auf die Speicheranordnung zum Speichern eines Bits in zwei MTJ-Speicherzellen, wie oben beschrieben.
Fig. 11A zeigt eine Speicherzellenanordnung zum Speichern eines Bits durch zwei MTJ-Speicherzellen, wie bereits in Verbindung mit der ersten bis dritten Ausführungsform und ihren Abwandlungen beschrieben. In dieser Anordnung sind zwei der selben Adresse entsprechende Speicherzellen MC und /MC jeweils mit komplementären Datenleitungen LIO (BL) und /LIO (/BL) verbunden, so dass das Datenlesen auf der Grundlage des Unterschieds zwischen den durch die komplementären Datenleitungen fließenden Strömen durchgeführt wird.
Die in Fig. 11A dargestellte Speicherzellenanordnung erfordert eine doppelt so große Anzahl von MTJ-Speicherzellen, wie die Anzahl zu speichernder Bits. Das Datenlesen wird jedoch entsprechend dem Unterschied zwischen den durch die MTJ-Speicherzellen, die tatsächlich komplementäre Daten speichern, fließenden Strömen ausgeführt. Daher können Schwankungen der Herstellungseigenschaften der magnetoresistiven Tunnelelemente ausgeglichen werden, um das Datenlesen mit hoher Genauigkeit durchzuführen.
Fig. 11B und 11C zeigen Speicherzellenanordnungen, die mit Dummy-Speicherzellen mit einem Zwischenwert des elektrischen Widerstands versehen sind. Eine Dummy-Speicherzelle DMC hat einen elektrischen Widerstandswert Rm, der zwischen den elektrischen Widerstandswerten Rmax und Rmin liegt, die jeweils den zwei Arten von Speicherdatenpegeln ("1" und "0"? der Speicherzelle MC entsprechen. Vorzugsweise ist er so entworfen, dass er die Beziehung Rm = Rmin + ΔR/2 erfüllt, wobei ΔR Rmax - Rmin ist.
Für gewöhnlich sind Dummy-Speicherzellen DMC so entworfen, dass sie ein ähnliches magnetoresistives Tunnelelement TMR beinhalten, wie die normalen MTJ-Speicherzellen MC.
Entsprechend dem mit Dummy-Speicherzellen DMC versehenen Aufbau werden Daten von einem Bit jeweils in einer MTJ-Speicherzelle gespeichert, so dass die erforderliche Anzahl von Zellen verringert werden kann.
Fig. 11B zeigt ein Anordnungsbeispiel, bei dem die Dummy- Speicherzellen DMC eine Dummy-Zeile bilden.
Entsprechend dieser Anordnung sind die Speicherzellen MC in jeder Speicherzellenzeile mit der Bitleitung BL bzw. /BL verbunden. Die Speicherzellen MC sind z. B. abwechselnd angeordnet, so dass die Speicherzellen MC in ungradzahligen Zeilen mit den Bitleitungen BL verbunden sind und Speicherzellen MC in geradzahligen Zeilen mit den Bitleitungen /BL.
Auch wenn dies nicht detailliert dargestellt ist, sind die Dummy-Speicherzellen DMC in zwei Dummy-Zeilen so angeordnet, dass sie die Speicherzellenspalten mit den normalen Speicherzellen MC gemeinsam nutzen. Weiterhin sind Dummy-Wortleitungen DWL1 und DWL2 jeweils entsprechend den Dummy-Zeilen angeordnet. Jede der Dummy-Speicherzellen DMC in jeder Dummy-Zeile ist mit der Bitleitung BL oder /BL verbunden.
Nach der obigen Anordnung werden die Wortleitungen WL und die Dummy-Wortleitungen DWL1 und DWL2 selektiv so aktiviert, dass die ausgewählte Speicherzelle MC und Dummy-Speicherzelle DMC jeweils mit komplementären Datenleitungen LIO (BL) und /LIO (/BL) verbunden werden können. Demzufolge kann Datenlesen auf der Grundlage des Unterschieds zwischen den in den komplementären Datenleitungen fließenden Strömen durchgeführt werden.
Wie in Fig. 11C dargestellt, können die Dummy-Speicherzellen DMC so angeordnet sein, dass sie eine Dummy-Spalte bilden. Die Dummy-Speicherzelle DMC ist so angeordnet, dass sie mit der normalen Speicherzelle MC die Speicherzellenzeile gemeinsam benutzt, und eine Dummy-Bitleitung DBL ist entsprechend der Dummy-Spalte angeordnet. Die Datenleitungen LIO und /LIO sind in der jeweiligen Spalte jeweils mit der Bitleitung und der Dummy- Bitleitung DBL verbunden.
Entsprechend der oben beschriebenen Anordnung können die ausgewählte Speicherzelle MC und die Dummy-Speicherzelle DMC jeweils durch selektives Aktivieren der Wortleitung WL mit den komplementären Datenleitungen LIO (BL) und /LIO (DBL) verbunden werden. Dadurch kann das Datenlesen auf der Grundlage des Unterschieds zwischen den in den komplementären Datenleitungen fließenden Strömen durchgeführt werden.
Wie oben beschrieben, ist dieser Aufbau mit Dummy- Speicherzellen DMC versehen und so konfiguriert, dass er Daten mit einem Bit in einer MTJ-Speicherzelle speichert. Der Aufbau der Datenleseschaltungssysteme nach der ersten bis dritten Ausführungsform und ihren Abwandlungen kann ähnlich, wie oben beschrieben, konfiguriert sein und kann an Stelle der Referenzzelle /MC eine Dummy-Speicherzelle DMC verwenden, wodurch der Datenlesebetrieb ähnlich durchgeführt werden kann.
Eine fünfte Ausführungsform wird nun beschrieben in Verbindung mit einem Aufbau eines Datenleseschaltungssystems, das wesentlich mit der Referenzzelle mit einem Zwischenwert des elektrischen Widerstands versehen ist, d. h. mit der in Fig. 11B und 11C gezeigten Dummy-Speicherzelle DMC.
Wie in Fig. 12 dargestellt, ist das Speicherfeld 10 eines Datenleseschaltungssystems nach der fünften Ausführungsform ähnlich wie in Fig. 11B mit Speicherzellen MC und Dummy- Speicherzellen DMC versehen. Insbesondere sind die Dummy- Speicherzellen DMC in zwei Zeilen angeordnet, so dass sie die Speicherzellenspalten mit normalen Speicherzellen MC gemeinsam nutzen.
Ein Bitleitungspaar BLP aus komplementären Bitleitungen BL und /BL ist entsprechend jeder Speicherzellenspalte bereit gestellt. Auch eine Vorladegattereinheit PGU ist entsprechend jeder Speicherzellenspalte bereit gestellt. Die Vorladegatterschaltung PGU beinhaltet Vorladegatter PG und /PG, die jeweils den Bitleitungen BL und /BL in jedem Paar entsprechen. Jedes der Vorladegatter PG und /PG verbindet ein Ende der entsprechenden Bitleitung BL bzw. /BL mit der Massespannung GND als Reaktion auf das Bitleitungsausgleichsignal BLEQ. Die Vorladegattereinheit PGU beinhaltet weiter ein Ausgleichsgatter EG und verbindet als Reaktion auf das Bitleitungsausgleichsignal BLEQ die Bitleitungen BL und /BL elektrisch miteinander.
Die Speicherzellen MC sind abwechselnd angeordnet, so dass die Speicherzellen MC in den ungradzahligen Zeilen mit den Bitleitungen BL verbunden sind und die Speicherzellen in den geradzahligen Zeilen mit den Bitleitungen /BL. Die Speicherzelle MC beinhaltet ein magnetoresistives Tunnelelement TMR und ein Zugriffselement (Zugriffstransistor) ATR, die zwischen die entsprechende Bitleitung BL bzw. /BL und die Massespannung GND geschaltet sind. Der Zugriffstransistor ATR wird als Reaktion auf die Aktivierung der entsprechenden Wortleitung WL eingeschaltet.
Dummy-Wortleitungen DWL1 und DWL2 sind entsprechend jeder Zeile der Dummy-Speicherzellen angeordnet. Eine Gruppe von Dummy- Speicherzellen, die der Dummy-Wortleitung DWL1 entsprechen, haben je ein magnetoresistives Dummy-Element TMRd und ein Dummy- Zugriffselement (Zugriffstransistor) ATRd, die zwischen die entsprechende Bitleitung /BL und die Massespannung GND geschaltet sind. Das Dummy-Zugriffselement ATRd wird entsprechend der Dummy-Wortleitung DWL1 eingeschaltet, die aktiv wird, wenn eine ungradzahlige Zeile ausgewählt ist.
Die andere Gruppe von Dummy-Speicherzellen, die der Dummy- Wortleitung DWL2 entsprechen, haben ein magnetoresistives Dummy-Element TMRd und ein Dummy-Zugriffselement ATRd, die zwischen die entsprechende Bitleitung BL und die Massespannung GND geschaltet sind. Das Dummy-Zugriffselement ATRd wird entsprechend der Dummy-Wortleitung DWL2 eingeschaltet, die aktiv wird, wenn eine geradzahlige Zeile ausgewählt ist.
Jede Dummy-Speicherzelle DMC ist so entworfen, dass sie einen elektrischen Widerstandswert Rm von Rmin + ΔR/2 aufweist. Das magnetoresistive Dummy-Tunnelelement TMRd ist z. B. aus einem magnetoresistiven Tunnelelement TMR gebildet, das ähnlich ist, wie das der Speicherzelle MC, und das dem elektrischen Widerstandswert Rmin entsprechende Daten speichert, und der Einschaltwiderstand des Dummy-Zugriffselements ATRd ist auf einen um ΔR/2 größeren Wert eingestellt als der des Zugriffstransistors ATR, wodurch die Dummy-Speicherzelle DMC gebildet wird. Alternativ dazu kann das Dummy-Zugriffselement ATRd mit einem Einschaltwiderstand entworfen sein, der ähnlich ist wie der des Zugriffstransistors ATR, und das magnetoresisistive Dummy- Element TRMd kann aus einer Reihenschaltung von einem magnetoresistiven Tunnelelement TMR, das dem elektrischen Widerstandswert Rmin entsprechende Daten speichert, und einem festen Widerstand mit einem elektrischen Widerstandswert von ΔR/2 ausgebildet sein. Auf diese Weise kann die Dummy-Speicherzelle DMC gebildet werden.
Fig. 12 zeigt stellvertretend eine erste und eine zweite Wortleitung WL1 und WL2, die jeweils der ersten und zweiten Speicherzellenzeile entsprechen, eine erste und eine zweite Ziffernleitung DL1 und DL2, Bitleitungen BLj und /BLj, die der Speicherzellenspalte an der j-ten Stelle entsprechen, sowie Speicherzellen MC und Dummy-Speicherzellen DMC, die diesen Leitungen entsprechen.
Der Aufbau nach der fünften Ausführungsform ist weiterhin mit einem Spaltenauswahlgatter CSG versehen, das entsprechend jeder Speicherzellenspalte angeordnet ist, sowie mit komplementären Datenbussen DB und /DB in der Nachbarschaft des Speicherfelds 10. Die Datenbusse DB und /DB bilden einen Datenbuspaar DBP.
Das Spaltenauswahlgatter CSG ist zwischen die Enden auf der anderen Seite der Bitleitungen BL und /BL und die Datenbusse DB und /DB geschaltet und wird als Reaktion auf die Aktivierung der entsprechenden Spaltenauswahlleitung CSL eingeschaltet. Das Spaltenauswahlgatter CSGj zum Beispiel reagiert auf die Aktivierung der Spaltenauswahlleitung CSLj, so dass die Transistoren 40 und 41 eingeschaltet werden, um jeweils die Enden auf der anderen Seite der Bitleitungen BLj und /BLj mit den Datenbussen DB und /DB zu verbinden.
Der Differenzverstärker 60 ist mit den Datenbusleitungen DB und /DB verbunden, um einen Unterschied zwischen den durch die Datenbusleitungen DB und /DB fließenden Strömen zu verstärken und in einen Spannungsunterschied zwischen den Knoten N0 und /N0 umzuwandeln.
Eine Pegelsteuerschaltung 70 zum Steuern der Spannungspegel der Bitleitungen BLj und /BLj im Datenlesebetrieb ist für die Bitleitungen BLj und /BLj bereit gestellt.
Die Pegelsteuerschaltung 70 beinhaltet Kondensatoren /Cj und Cj, die in Reihe zwischen die Bitleitungen BL und /BL geschaltet sind, sowie eine Signalleitung φku, die elektrisch mit einem Verbindungsknoten zwischen den Kondensatoren /Cj und Cj verbunden ist.
Mit Bezug auf Figl 13 wird nun der Datenlesebetrieb in der MRAM-Vorrichtung nach der fünften Ausführungsform beschrieben.
Vor dem Datenlesen ist jede Wortleitung WL inaktiv, so dass die Bitleitungen BL und /BL jeweils von der Speicherzelle MC bzw. der Dummy-Speicherzelle DMC getrennt sind. Da das Bitleitungsvorladesignal BLPRE aktiv ist, ist jede der Bitleitungen BL und /BL in dem auf Massespannung GND vorgeladenen Zustand.
Da jede Spaltenauswahlleitung CSL inaktiv ist, sind die Datenbusse DB und /DB von den Bitleitungen BL und /BL getrennt.
Im Datenlesebetrieb ist das Bitleitungsvorladesignal BLPRE inaktiv, und jede der Bitleitungen BL und /BL ist von der Massespannung GND getrennt. Weiterhin werden als Reaktion auf die Adressauswahl die Wortleitung in der ausgewählten Zeile, die Spaltenauswahlleitung in der ausgewählten Spalte und eine der Dummy-Wortleitungen DWL1 und DWL2 selektiv aktiviert.
Als Reaktion darauf werden der Datenbus DB und die Bitleitung BL in der ausgewählten Spalte entweder über die ausgewählte Speicherzelle MC oder die Dummy-Speicherzelle DMC elektrisch zwischen die Versorgungsspannung VCC und die Massespannung GND geschaltet. In ähnlicher Weise werden der Datenbus /DB und die Bitleitung /BL in der ausgewählten Spalte über die jeweils andere Zelle aus der ausgewählten Speicherzelle MC und der Dummy- Speicherzelle DMC elektrisch zwischen die Versorgungsspannung VCC und die Massespannung GND geschaltet.
Bei dem oben beschriebenen Vorgang wird die Signalleitung φku aktiv. Als Reaktion darauf können die Spannungspegel der Bitleitung BLj und /BLj durch die kapazitive Kopplung der Kondensatoren Cj und /Cj angehoben werden.
Dementsprechend kann zu dem Zeitpunkt t0 entsprechend dem Speicherdatenpegel schnell der erfassbare Unterschied zwischen den durch die Datenbusse DB und /DB erzeugt werden fließenden Strömen.
Entsprechend dem Unterschied zwischen den durch die Datenbusse DB und /DB fließenden Strömen tritt zwischen den Knoten N0 und /N0 eine dem Speicherdatenwert der ausgewählten Speicherzelle MC entsprechende Spannungsunterschied auf. Demzufolge kann der Differenzverstärker 60 Lesedaten DOUT erzeugen, die den Pegel des Speicherdatenwerts der ausgewählten Speicherzelle MC wieder geben.
Durch Bereitstellung der Pegelsteuerschaltung 70 kann, wie in Fig. 13 dargestellt, mit der Erzeugung des dem Speicherdatenwert entsprechenden Unterschieds des fließenden Stromes zu einem Zeitpunkt T0 begonnen werden, der früher liegt als ein Zeitpunkt T1, bei dem in dem Aufbau ohne Pegelsteuerschaltung 70 ein erfassbarer Unterschied des fließenden Stromes auftritt.
Auch wenn der Datenbus DB mit der Dummy-Speicherzelle DMC verbunden ist, ist es nicht besonders erforderlich, die Verbindung zwischen der Eingangsseite des Differenzverstärkers 60 und den Datenbussen DB und /DB zu schalten, und der Datenlesevorgang kann in ähnlicher Weise auf der Grundlage des Unterschieds zwischen den in der ausgewählten Speicherzelle MC und der Dummy- Speicherzelle DMC fließenden Strömen ausgeführt werden.
Zwischen den Bitleitungen BLj und /BLj sowie zwischen den Datenbussen DB und /DB tritt keine Spannungsdifferenz auf, und eine Spannung von "Vref - Vth - Vmc" wird ähnlich wie in dem vorausgegangenen Fall stabil auf jedem der Datenbusse DB und /DB und der Bitleitung BLj und /BLj gehalten. Vth entspricht der Schwellenspannung der Transistoren 61 und 62, und Vmc entspricht einem in der Speicherzelle MC und der Dummy- Speicherzelle DMC bewirkten Spannungsabfall.
Nach dem Aufbau der fünften Ausführungsform wird, wie bereits beschrieben, die Signalleitung φku im Datenlesebetrieb aktiviert, und die kapazitive Kopplung der Kondensatoren Cj und /Cj hebt die Spannungspegel der Bitleitungen BLj und /BLj an, so dass die Ladezeit des Datenbuspaars DBP verringert werden kann, und dass die Speicherdaten früh gelesen werden können. Somit ist es möglich, die für das Laden des Datenbusleitungspaares auf den vorbestimmten Spannungspegel erforderliche Ladezeit zu verringern, und das Datenlesen kann schnell durchgeführt werden.
Wie in Fig. 14 dargestellt unterscheidet sich der Aufbau eines Datenleseschaltungssystems nach einer ersten Abwandlung der fünften Ausführungsform von dem Aufbau der fünften Ausführungsform darin, dass der Verbindungsknoten zwischen den Kondensatoren Cj und /Cj der Pegelsteuerschaltung 70 elektrisch mit der Spaltenauswahlleitung CSLj verbunden ist. Demzufolge ist die Signalleitung φku nicht erforderlich und wird somit weggelassen.
Mit Bezug auf Fig. 15 wird nun der Datenlesebetrieb in der MRAM-Vorrichtung nach der ersten Abwandlung der fünften Ausführungsform beschrieben.
Die Vorgänge vor dem Datenlesen sind die selben wie die bereits beschriebenen bei der fünften Ausführungsform, und ihre Beschreibung wird daher an dieser Stelle nicht wiederholt.
Die Vorgänge unterscheiden sich von denen der fünften Ausführungsform darin, dass die Spannungspegel der Bitleitungen BLj und /BLj über die kapazitive Kopplung der Kondensatoren Cj und /Cj entsprechend dem selben Zeitablauf angehoben werden, mit dem die selektive Aktivierung der Wortleitung in der ausgewählten Zeile, der Spaltenauswahlleitung in der ausgewählten Spalte und einer der Dummy-Wortleitungen DWL1 und DWL2 erfolgt. Die anderen Vorgänge sind im wesentlichen die selben wie die bereits beschriebenen, und daher wird ihre Beschreibung an dieser Stelle nicht wiederholt.
Durch den obigen Aufbau kann ähnlich wie beim Datenlesebetrieb nach der fünften Ausführungsform ein schnelles und genaues Datenlesen durchgeführt werden. Da die Spaltenauswahlleitung CSL an Stelle der Signalleitung φku zum Anheben der Spannungspegel der Bitleitungen BLj und /BLj durch die kapazitive Kopplung verwendet wird, kann die Anzahl der Teile verringert werden.
Die erste Abwandlung der fünften Ausführungsform wurde in Verbindung mit dem Aufbau beschrieben, bei dem die Spaltenauswahlleitung CSL an Stelle der Signalleitung φku zum Anheben der Spannungspegel der Bitleitungen BL und /BL durch die kapazitive Kopplung verwendet wird. In diesem Fall werden die Kondensatoren Cj und /Cj jedoch basierend auf dem Spannungspegel der Spaltenauswahlleitung CSL aufgeladen, und die Spannungspegel der entsprechenden Bitleitungen werden durch die kapazitive Kopplung angehoben. Daher können die Spannungspegel der Bitleitungen BL und /BL übermäßig ansteigen und den Datenwert der Speicherzelle zerstören, wenn der Spannungspegel der Spaltenauswahlleitung CSL hoch ist.
Eine zweite Abwandlung der fünften Ausführungsform zielt darauf ab, die Spannungspegel der Bitleitungen BL und /BL auf oder unter einen vorbestimmten Spannungspegel einzustellen.
Wie in Fig. 16 dargestellt, unterscheidet sich ein Leseschaltungssystem nach der zweiten Abwandlung der fünften Ausführungsfornt von dem in Fig. 14 dargestellten Leseschaltungssystem darin, dass zusätzlich Bitleitungsklemmschaltungen BLCLP und Datenbusklemmschaltungen DBCLP verwendet werden. Ansonsten ist der Aufbau im wesentlichen der selbe, wie der der ersten Abwandlung der fünften Ausführungsform, und daher wird seine Beschreibung an dieser Stelle nicht wiederholt.
Die Bitleitungsklemmschaltung BLCLP beinhaltet Transistoren 80 und 81 in der sogenannten Diodenschaltung. Genauer gesagt ist der Transistor 80 zwischen die Massespannung GND und die Bitleitung /BL geschaltet, und sein Gate ist mit der Bitleitung /BL verbunden. Der Transistor 81 ist zwischen die Massespannung GND und die Bitleitung BL geschaltet, und sein Gate ist mit der Bitleitung BL verbunden.
Die Datenbusklemmschaltung DBCLP beinhaltet Transistoren 82 und 83 in der sogenannten Diodenschaltung. Genauer gesagt ist der Transistor 82 zwischen die Massespannung GND und den Datenbus DB geschaltet, und sein Gate ist mit dem Datenbus DB verbunden. Der Transistor 83 ist zwischen die Massespannung GND und den Datenbus /DB geschaltet, und sein Gate ist mit dem Datenbus /DB verbunden.
Die Bitleitungsklemmschaltung BLCLP verringert die Spannungspegel der Bitleitungen BL und /BL auf oder unter einen vorbestimmten Spannungspegel. Die Datenbusleitungsklemmschaltung DBCLP verringert die Spannungspegel auf den Datenbussen DB und /DB auf oder unter einen vorbestimmten Spannungspegel.
Der vorbestimmte Spannungspegel wird auf der Grundlage der Annahme eingestellt, dass die Einschaltspannung der Diode gleich "Vref - Vth - Vmc" ist.
Nach dem obigen Aufbau können die Spannungspegel des Bitleitungspaares BLP und des Datenleitungspaares DBP soweit verringert werden, dass sie den vorbestimmten Spannungspegel nicht überschreiten, und das Datenlesen kann stabiler durchgeführt werden, als der Datenlesebetrieb nach der ersten Abwandlung der fünften Ausführungsform.
Diese Ausführungsform kann auf die fünfte Ausführungsform angewendet werden.
Der Aufbau wurde in Verbindung mit Transistoren in Diodenschaltung beschrieben. Das ist jedoch nicht einschränkend, und es können z. B. alternativ auch gewöhnliche Dioden verwendet werden.
Da in dem oben beschriebenen Aufbau die Massespannung als Vorladespannung verwendet wird, werden die Bitleitungsklemmschaltung BLCLP und die Datenbusleitungsklemmschaltung DBCLP zum Verringern der Spannungspegel auf oder unter die vorbestimmten Pegel verwendet. Wenn eine andere feste Spannung als die Massespannung als Vorladespannung verwendet wird, ist der Aufbau nicht auf den oben beschriebenen eingeschränkt, und es kann ein solcher Aufbau verwendet werden, dass die Bitleitungsklemmschaltung BLCLP und die Datenbusklemmschaltung DBCLP verwendet werden, um den Spannungspegel auf oder über einen vorbestimmten Pegel anzuheben.
Die fünfte Ausführungsform und ihre Abwandlungen wurden in Verbindung mit den Spannungspegeln der Bitleitungen und Datenleitungen im Datenlesebetrieb beschrieben. Eine dritte Abwandlung der fünften Ausführungsform wird jedoch nun beschrieben in Verbindung mit der Vorladeschaltung zum Vorladen der Bitleitungen vor dem Datenlesen.
Wie in Fig. 17 dargestellt, unterscheidet sich ein Leseschaltungssystem nach der dritten Abwandlung der fünften Ausführungsform von dem in. Fig. 16 dargestellten Leseschaltungssystem darin, dass an Stelle der Vorladegatterschaltung PGU eine Vorladegatterschaltung PGU# verwendet wird.
Die Vorladegatterschaltung PGU# unterscheidet sich von der Vorladegatterschaltung PGU darin, dass zusätzlich ein mit der Spaltenauswahlleitung CSL elektrisch verbundener Inverter IV verwendet wird. Die Vorladegatterschaltung PGU# wird durch Empfang eines invertierten Signals der Spaltenauswahlleitung CSL aktiviert.
Daher beginnt das Vorladen als Reaktion auf die Deaktivierung der Spaltenauswahlleitung CSL und endet als Reaktion auf ihre Aktivierung.
Mit dem obigen Aufbau kann das Bitleitungspaar BLP ohne Verwendung des Bitleitungsausgleichssignals BLEQ vorgeladen werden, so dass eine Verbindungslage weggelassen werden kann, und die Anzahl von Teilen kann kleiner sein als bei der zweiten Abwandlung der fünften Ausführungsform. Der obige Aufbau kann in ähnlicher Weise auf die fünfte Ausführungsform und ihre erste Abwandlung angewendet werden.

Claims

1. Magnetische Dünnfilmspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), von denen jede einen elektrischen Widerstandswert aufweist, der einem magnetisch geschriebenen Speicherdatenwert entspricht;
einer Wortleitung (WL), die aktiviert wird, wenn Daten aus einer aus der Mehrzahl von Speicherzellen (MC) ausgewählten Speicherzelle gelesen werden sollen;
einer ersten Datenleitung (LIO), die bei dem Datenlesen über die ausgewählte Speicherzelle (MC) elektrisch mit einer ersten Spannung verbunden ist;
einer zweiten Datenleitung (/LIO), die bei dem Datenlesen über eine Referenzzelle (/MC), die als ein Vergleichsziel der ausgewählten Speicherzelle (MC) bereitgestellt ist, elektrisch mit der ersten Spannung verbunden ist; und
einem Differenzverstärkerabschnitt (60), der bei dem Datenlesen vor der Wortleitung (WL) aktiviert wird, zum elektrischen Verbinden sowohl der ersten als auch der zweiten Datenleitung (LIO, /LIO) mit einer zweiten Spannung, zum Starten der Zufuhr eines Stroms zu der ersten und zweiten Datenleitung (LIO, /LIO), und zum Durchführen des Datenlesens entsprechend einem Unterschied zwischen den Strömen, die jeweils durch die erste und zweite Datenleitung (LIO, /LIO) fließen.

2. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1 mit
einer Ausgleichschaltung (SO) zum Einstellen einer von der ersten Spannung verschiedenen vorbestimmten Spannung sowohl auf der ersten als auch auf der zweiten Datenleitung (LIO, /LIO) vor dem Datenlesen;
wobei die Ausgleichschaltung (50) die erste und die zweiten Datenleitung (LIO, /LIO) miteinander verbindet.

3. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 2, bei der die Ausgleichschaltung (50) beinhaltet:
ein Vorladegatter (52, 53) zum Verbinden sowohl der ersten als auch der zweiten Datenleitung (LIO, /LIO) mit der vorbestimmten Spannung als Reaktion auf ein aktives Vorladesignal; und
ein Ausgleichgatter (51) zum elektrischen Verbinden der ersten und der zweiten Datenleitung (LIO, /LIO) miteinander als Reaktion auf ein aktives Ausgleichsignal;
wobei das Vorladesignal und das Ausgleichsignal vor dem Datenlesen aktiviert werden;
das Vorladesignal bei dem Datenlesen vor dem Aktivieren des Differenzverstärkerabschnitts (60) deaktiviert wird; und
das Ausgleichsignal bei dem Datenlesen für eine vorbestimmte Zeitspanne nach dem Aktivieren des Differenzverstärkerabschnitts (60) aktiv gehalten wird.

4. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 2 oder 3 mit
einer Spannungserzeugeschaltung (54) zum Erzeugen der vorbestimmten Spannung;
wobei die Spannungserzeugeschaltung (54) eine Ersatzstrompfadschaltung beinhaltet zum ersatzweisen Bereitstellen eines zwischen der ersten und der zweiten Spannung über den Differenzverstärkerabschnitt (60), die Speicherzelle (MC) und die erste Datenleitung (LIO) gebildeten Strompfads bei dem Datenlesen;
und eine Spannung an einem Knoten des Strompfads in der Ersatzstrompfadschaltung (54) der Ausgleichschaltung (50) als vorbestimmte Spannung zugeführt wird.

5. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 4, bei der die Spannungserzeugeschaltung (54) den Strompfad bei dem Datenlesen als Reaktion auf ein Steuersignal (ACT) bildet.

6. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 4 oder 5, bei der die Ersatzstrompfadschaltung ein Widerstandselement (43#) als ein der Speicherzelle (MC) entsprechendes Ersatzwiderstandselement beinhaltet, das gleich oder höher eingestellt ist als ein erster Widerstandswert (Rmin) eines elektrischen Widerstands der ausgewählten Speicherzelle (MC), und das gleich oder niedriger eingestellt ist als ein zweiter Widerstandswert (Rmax), der größer ist als der erste Widerstandswert (Rmin).

7. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 6, bei der das falsche Widerstandselement (43#) ein magnetoresistives Tunnelelement ist.

8. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 1 bis 7, bei der
die Mehrzahl von Speicherzellen in Zeilen und Spalten angeordnet sind;
sowohl die erste als auch die zweite Datenleitung (LIO, /LIO) je einen Bitleitungsabschnitt (BL, /BL) beinhaltet, der für jede der Speicherzellenspalten angeordnet ist, sowie einen lokalen Datenleitungsabschnitt (LIOP), der entsprechend dem Differenzverstärkerabschnitt (60) bereitgestellt ist;
die magnetische Dünnfilmspeichervorrichtung eine Gatterschaltung (CSG) beinhaltet zum Steuern der Verbindung zwischen dem Bitleitungsabschnitt (BL, /BL) und dem lokalen Datenleitungsabschnitt (LIOP) entsprechend einer Spaltenauswahlanweisung;
und der Differenzverstärkerabschnitt (60) bei dem Datenlesen vor der Spaltenauswahlanweisung aktiviert wird.

9. Magnetische Dünnfilmspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), von denen jede entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmin, Rmax) aufweist, der einem magnetisch geschriebenen Speicherdatenwert entspricht;
einer Referenzzelle (DMC) mit einem elektrischen Widerstandswert, der zwischen dem ersten und dem zweiten elektrischen Widerstandswert (Rmin, Rmax) liegt;
einer ersten Datenleitung (DB), die bei dem Datenlesen über die aus der Mehrzahl von Speicherzellen (MC) ausgewählte Speicherzelle, die einer ausgewählten Adresse entspricht, elektrisch zwischen eine erste und eine zweite Spannung geschaltet ist;
einer zweiten Datenleitung (/DB), die bei dem Datenlesen über die Referenzzelle (DMC) elektrisch zwischen die erste und die zweite Spannung geschaltet ist;
einer Pegelsteuerschaltung (70), die entsprechend der ersten und zweiten Datenleitung (DB, /DB) bereitgestellt ist, zum Ändern der Pegel auf der ersten und zweiten Datenleitung (DB, /DB) auf vorbestimmte Pegel bei dem Datenlesen; und
einer Datenleseschaltung (60) zum Durchführen eines Datenlesevorgangs entsprechend einem Unterschied zwischen den durch die erste und zweite Datenleitung (DB, /DB) fließenden Strömen.

10. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 9 mit
einer Signalleitung (φku) zum Anweisen einer Änderung des vorbestimmten Pegels an die Pegelsteuerschaltung (70);
wobei die Pegelsteuerschaltung (70) Kondensatoren (C, /C) beinhaltet, von denen jeder zwischen der ersten bzw. zweiten Datenleitung (DB, /DB) und einem internen Knoten angeordnet ist, und der interne Knoten elektrisch mit der Signalleitung (φku) verbunden ist.

11. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 9 mit
einer Spaltenauswahlleitung (CSL) zum Übertragen eines Ergebnisses einer Spaltenauswahl;
wobei die Pegelsteuerschaltung (70) Kondensatoren (C, /C) beinhaltet, von denen jeder zwischen der ersten bzw. zweiten Datenleitung (DB, /DB) und einem internen Knoten angeordnet ist, und der interne Knoten elektrisch mit der Spaltenauswahlleitung (CSL) verbunden ist.

12. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 9 bis 11 mit einer Klemmschaltung (DBCLP), die entsprechend jeder der ersten und zweiten Datenleitung (DB, /DB) bereitgestellt ist, zum Halten der Spannungspegel auf der ersten und zweiten Datenleitung (DB, /DB) auf dem vorbestimmten Pegel beim Datenlesen.

13. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 12, bei der die Klemmschaltung (DBCLP) ein Diodenelement beinhaltet, das zwischen einer vorbestimmten Spannung und der ersten und zweiten Datenleitung (DB, /DB) angeordnet ist.

14. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 12, bei der
die Klemmschaltung (DBCLP) einen Feldeffekttransistor (82, 83) beinhaltet, der zwischen einer vorbestimmten Spannung und der ersten und zweiten Datenleitung (DB, /DB) angeordnet ist; und
das Gate des Feldeffekttransistors (82, 83) elektrisch mit der entsprechenden ersten bzw. zweiten Datenleitung (DB, /DB) verbunden ist.

15. Magnetische Dünnfilmspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, von denen jede entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmin, Rmax) aufweist, der einem magnetisch geschriebenen Speicherdatenwert entspricht;
einer Referenzzeile (DMC) mit einem elektrischen Widerstandswert, der zwischen dem ersten und dem zweiten elektrischen Widerstandswert (Rmin, Rmax) liegt;
einer ersten Datenleitung, die bei dem Datenlesen über die aus der Mehrzahl von Speicherzellen (MC) ausgewählte Speicherzelle, die einer ausgewählten Adresse entspricht, elektrisch zwischen eine erste und eine zweite Spannung geschaltet ist;
einer zweiten Datenleitung, die bei dem Datenlesen über die Referenzzelle (DMC) elektrisch zwischen die erste und die zweite Spannung geschaltet ist;
einer Datenleseschaltung (60) zum Durchführen eines Datenlesevorgangs entsprechend einem Unterschied zwischen den durch die erste und zweite Datenleitung fließenden Strömen;
wobei sowohl die erste als auch die zweite Datenleitung Bitleitungsabschnitte (BLP) beinhaltet, die jeweils entsprechend den Speicherzellenspalten angeordnet sind, sowie einen lokalen Datenleitungsabschnitt (DBP), der entsprechend der Datenleseschaltung (60) angeordnet ist;
einer Gatterschaltung (CSG) zum Steuern der Verbindung zwischen dem Bitleitungsabschnitt (BLP) und dem Datenleitungsabschnitt (DBP) entsprechend einer Spaltenauswahlanweisung; und
einer Vorladeschaltung, die entsprechend jeder der Speicherzellenspalten bereitgestellt ist, zum Vorladen der ersten und der zweiten Bitleitung vor dem Datenlesen, und die als Reaktion auf die Spaltenauswahlanweisung bei dem Datenlesen deaktiviert wird.