DE10235467A1

DE10235467A1 - Dünnfilm-Magnetspeichervorrichtung mit Speicherzellen mit Magnettunnelübergang

Info

Publication number: DE10235467A1
Application number: DE10235467A
Authority: DE
Inventors: Tsukasa Ooishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-09-04
Filing date: 2002-08-02
Publication date: 2003-04-03
Also published as: US20060120150A1; US6999341B2; KR100540403B1; JP4780874B2; CN1404066A; JP2003077267A; US20030043620A1; KR20030021133A; TW567490B; CN1252727C

Abstract

Eine Speichermatrix (10) ist in mehrere Speicherzellenblöcke (50) mit m Zeilen und n Spalten unterteilt. Eine Schreibziffernleitung (WDL) für jeden der Speicherzellenblöcke (50) ist unabhängig von jenen für die anderen Speicherzellenblöcke (50) und ist entsprechend den Speicherzellenzeilen unterteilt. Jede Schreibziffernleitung (WDL) wird in Übereinstimmung mit Informationen, die über eine Hauptwortleitung (MWL) und über eine Segmentdecodierungsleitung (SGDL) gesendet werden, die hierarchisch in Bezug auf die Schreibziffernleitung (WDL) angeordnet sind und für mehrere in Zeilenrichtung benachbarte Unterblöcke gemeinsam sind, wahlweise aktiviert. Ein Datenschreibstrom in Zeilenrichtung wird lediglich von derjenigen Schreibziffernleitung (WDL) zugeführt, die der ausgewählten Speicherzelle (MC) entspricht, so daß ein fehlerhaftes Datenschreiben in nicht ausgewählte Speicherzellen (MC) unterdrückt werden kann.

Description

Die Erfindung betrifft das Gebiet der Dünnfilm-Magnetspeichervorrichtungen und insbesondere einen Schreib-Lese-Speicher mit Speicherzellen mit MTJs (Magnettunnelübergängen).
Eine MRAM-Vorrichtung (Magnet-Schreib-Lese-Speichervorrichtung) hat als Speichervorrichtung, die Daten nichtflüchtig bei niedrigem Leistungsverbrauch speichern kann, Aufmerksamkeit gefunden. Die MRAM-Vorrichtung ist eine Speichervorrichtung, in der in einer integrierten Halbleiterschaltung mehrere Dünnfilm-Magnetelemente zum nichtflüchtigen Speichern von Daten ausgebildet sind, wobei der wahlfreie Zugriff auf jedes Dünnfilm-Magnetelement möglich ist.
Insbesondere wurde in den vergangenen Jahren angekündigt, daß eine Leistung der MRAM-Vorrichtung erheblich verbessert werden kann, wenn als Speicherzellen Dünnfilm-Magnetelemente, die die MTJs nutzen, verwendet werden. Die MRAM-Vorrichtung mit Speicherzellen mit dem Magnettunnelübergang ist offenbart in Fachliteraturhinweisen wie etwa "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, und "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000.
Fig. 21 zeigt konzeptionell eine Konstruktion einer Speicherzelle, die einen Magnettunnelübergang enthält und im folgenden auch lediglich eine "MTJ-Speicherzelle" genannt wird.
Wie in Fig. 21 gezeigt ist, enthält eine MTJ-Speicherzelle MC einen Magnettunnelübergang MTJ, dessen elektrischer Widerstand sich in Übereinstimmung mit einem Datenpegel der magnetisch in sie geschriebenen Ablagedaten ändert, und einen Zugriffstransistor ATR. Der Zugriffstransistor ATR ist mit dem Magnettunnelübergang MTJ in Serie geschaltet und zwischen einer Lesebitleitung RBL und einer Schreibbitleitung WBL angeordnet. Als Zugriffstransistor ATR wird typischerweise ein Feldeffekttransistor verwendet.
Für die MTJ-Speicherzelle sind eine Schreibbitleitung WBL und eine Schreibziffernleitung WDL, die in einer Datenschreiboperation einen Datenschreibstrom leiten, sowie eine Wortleitung WL, die das Datenlesen anweist, und eine Lesebitleitung RBL, die die Ablagedaten in einer Datenleseoperation ausliest, angeordnet.
Fig. 22 zeigt eine Konstruktion der auf einem Halbleitersubstrat ausgebildeten MTJ-Speicherzelle.
Wie in Fig. 22 gezeigt ist, ist der Zugriffstransistor ATR auf einem Halbleiterhauptsubstrat SUB ausgebildet. Der Zugriffstransistor ATR enthält die Source/Drain-Gebiete 110 und 120, die aus n-Gebieten ausgebildet sind, sowie ein Gate 130. Das Source/Drain-Gebiet 110 ist über einen in einem Kontaktloch ausgebildeten Metallfilm 140 elektrisch mit der Lesebitleitung RBL gekoppelt.
Die Schreibziffernleitung WDL ist auf einer Metallverdrahtungsschicht auf einer höheren Ebene als die Lesebitleitung RBL ausgebildet. Der Magnettunnelübergang MTJ ist über den in dem Kontaktloch ausgebildeten Metallfilm 140, die Metallverdrahtungsschichten und das Barrierenmetall 150 elektrisch mit dem Source/Drain-Gebiet 120 des Zugriffstransistors ATR gekoppelt. Das Barrierenmetall 150 ist ein Pufferelement, das zur elektrischen Kopplung des Magnettunnelübergangs MTJ und der Metallverdrahtung vorgesehen ist.
Der Magnettunnelübergang MTJ enthält eine magnetische Materialschicht, die eine feste Magnetisierungsrichtung besitzt und im folgenden lediglich als "feste Magnetschicht" bezeichnet wird, und eine magnetische Materialschicht VL, die in einer von einem durch einen Datenschreibstrom hervorgerufenen Datenschreib-Magnetfeld abhängigen Richtung magnetisiert wird und im folgenden lediglich als "freie Magnetschicht" bezeichnet wird. Zwischen der festen Magnetschicht FL und der freien Magnetschicht VL liegt eine Tunnelbarriere TB, die aus einem Isolierfilm ausgebildet ist. Die freie Magnetschicht VL wird in Übereinstimmung mit dem Pegel der zu schreibenden Ablagedaten in der gleichen Richtung wie die feste Magnetschicht FL oder in der zur festen Magnetschicht FL entgegengesetzten Richtung magnetisiert.
Der elektrische Widerstand des Magnettunnelübergangs MTJ unterscheidet sich je nach Korrelation der Magnetisierungsrichtung zwischen der festen Magnetschicht FL und der freien Magnetschicht VL. Genauer ist der elektrische Widerstand, wenn die feste Magnetschicht FL und die freie Magnetschicht VL in der gleichen Richtung magnetisiert sind, kleiner, als wenn diese Magnetschichten FL und VL in entgegengesetzten (antiparallelen) Richtungen magnetisiert sind.
Die Schreibbitleitung WBL ist elektrisch mit dem Magnettunnelübergang MTJ gekoppelt und auf einer höheren Ebene als der Magnettunnelübergang MTJ angeordnet. Wie später ausführlicher beschrieben wird, muß der Datenschreibstrom in einer Datenschreiboperation sowohl über die Schreibbitleitung WBL als auch über die Schreibziffernleitung WDL geleitet werden. In einer Datenleseoperation wird dagegen die Wortleitung WL auf eine hohe Spannung aktiviert, der Zugriffstransistor ATR eingeschaltet und der Magnettunnelübergang MTJ elektrisch zwischen die Lesebitleitung RBL und die Schreibbitleitung WBL geschaltet.
Die Schreibbitleitung WBL und die Schreibziffernleitung WDL zum Leiten eines Datenschreibstroms sowie die Lesebitleitung RBL zur Übergabe eines Abtaststroms (Datenlesestroms) sind in Metallverdrahtungsschichten ausgebildet. Die Wortleitung WL ist zum Steuern einer Gate-Spannung des Zugriffstransistors ATR vorgesehen, wobei über sie aktiv kein Strom geleitet zu werden braucht. Dementsprechend ist die Wortleitung WL zur Verbesserung einer Integrationsdichte oder eines Integrationsgrads nicht in einer unabhängigen oder hierzu vorgesehenen Metallverbindungsschicht, sondern unter Verwendung einer polykristallinen Siliciumschicht oder einer Polycidschicht in der gleichen Verbindungsschicht wie das Gate 130 ausgebildet.
Fig. 23 zeigt konzeptionell eine Operation des Schreibens von Daten in die MTJ-Speicherzelle.
Wie in Fig. 23 gezeigt ist, ist in der Datenschreiboperation die Wortleitung WL inaktiv und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand werden der Schreibbitleitung WBL bzw. der Schreibziffernleitung WDL die Datenschreibströme zugeführt, die die freie Magnetschicht VL in der vom Pegel der Schreibdaten abhängigen Richtung magnetisieren. Die Magnetisierungsrichtung der freien Magnetschicht VL hängt von den Richtungen der jeweiligen Datenschreibströme ab, die über die Schreibbitleitung WBL und über die Schreibziffernleitung WDL fließen.
Fig. 24 zeigt konzeptionell eine Beziehung zwischen der Richtung des Datenschreibstroms und der Magnetisierungsrichtung der freien Magnetschicht.
Wie in Fig. 24 gezeigt ist, stellt ein durch eine Abszisse gegebenes Magnetfeld Hx eine Richtung eines Magnetfelds H(WDL) dar, das durch den über die Schreibziffernleitung WDL fließenden Datenschreibstrom erzeugt wird. Ein durch eine Ordinate gegebenes Magnetfeld Hy stellt eine Richtung des Magnetfelds H(WBL) dar, das durch den über die Schreibbitleitung WBL fließenden Datenschreibstrom verursacht wird. Die Magnetisierungsrichtung der freien Magnetschicht VL wird nur dann aktualisiert, wenn eine Summe der Magnetfelder H(WDL) und H(WBL) in einem Gebiet außerhalb einer in Fig. 24 gezeigten sternförmigen Kennlinie liegt. Genauer müssen, um das Datenschreiben auszuführen, sowohl über die Schreibziffernleitung WDL als auch über die Schreibbitleitung WBL Datenschreibströme geleitet werden, die groß genug sind, daß sie zu einem Magnetfeld führen, das eine größere als eine vorgegebene Stärke besitzt.
Wenn ein Magnetfeld angelegt wird, das einem Gebiet innerhalb der sternförmigen Kennlinie entspricht, ändert sich die Magnetisierungsrichtung der freien Magnetschicht VL nicht. Somit wird kein Datenschreiben ausgeführt, wenn ein vorgegebener Datenschreibstrom lediglich entweder über die Schreibziffernleitung WDL oder über die Schreibbitleitung WBL fließt.
Die Magnetisierungsrichtung, d. h. der Ablagedatenpegel, der einmal in die MTJ-Speicherzelle geschrieben worden ist, wird nichtflüchtig gehalten, bis ein neues Datenschreiben ausgeführt wird.
Fig. 25 zeigt konzeptionell die Datenleseoperation für die MTJ-Speicherzelle.
Wie in Fig. 25 gezeigt ist, wird in der Datenleseoperation der Zugriffstransistor ATR als Antwort auf die Aktivierung der Wortleitung WL eingeschaltet. Dadurch wird der Magnettunnelübergang MTJ elektrisch zwischen die Schreibbitleitung WBL und die Lesebitleitung RBL geschaltet. Ferner wird einem Stromweg, der den Magnettunnelübergang MTJ und die Lesebitleitung RBL enthält, ein Abtaststrom Is zugeführt, so daß auf der Lesebitleitung RBL eine Spannungsänderung auftreten kann, die dem elektrischen Widerstand des Magnettunnelübergangs MTJ und somit dem Ablagedatenpegel der MTJ-Speicherzelle entspricht.
Somit kann beispielsweise die Zufuhr des Abtaststroms Is beginnen, nachdem die Lesebitleitung RBL auf eine vorgegebene Spannung vorgeladen worden ist. Dadurch können die Ablagedaten der MTJ-Speicherzelle gelesen werden, indem eine Spannung auf der Lesebitleitung RBL erfaßt wird.
In der Datenleseoperation fließt durch den Magnettunnelübergang MTJ der Abtaststrom Is. Allerdings wird der Abtaststrom Is allgemein so bestimmt, daß er um eine oder zwei Größenordnungen kleiner als der bereits geschriebene Datenschreibstrom ist. Dies verringert die Möglichkeit, daß der Abtaststrom Is in der Datenleseoperation zu einem fehlerhaften Neuschreiben der Ablagedaten der MTJ-Speicherzelle führt.
In einer MRAM-Vorrichtung mit mehreren in Zeilen und Spalten angeordneten MTJ-Speicherzellen sind die Schreibziffernleitung WDL und die Wortleitung WL allgemein entsprechend jeder Speicherzellenzeile angeordnet, während die Schreibbitleitung WBL und die Lesebitleitung RBL allgemein entsprechend jeder Speicherzellenspalte angeordnet sind. Somit werden für jede Speicherzellenzeile zwei Arten von Verbindungen, d. h. die in der Datenschreiboperation verwendete Schreibziffernleitung WDL und die in der Datenleseoperation verwendete Wortleitung WL, benötigt. Dies erhöht eine Fläche der Schaltungsanordnung in bezug auf die Zeilenauswahloperation, was von Nachteil ist.
Wie bereits beschrieben wurde, muß außerdem der Datenschreibstrom sowohl über die Schreibbitleitung WBL als auch über die Schreibziffernleitung WDL für die ausgewählte Speicherzelle, in die die Daten geschrieben werden sollen, geleitet werden. Somit wird der Datenschreibstrom entweder über die Schreibbitleitung WBL oder über die Schreibziffernleitung WDL für die nicht ausgewählten Speicherzellen in der gleichen Speicherzellenzeile oder in der gleichen Speicherzellenspalte, die die ausgewählte Speicherzelle enthält, zugeführt.
In den nicht ausgewählten Speicherzellen wird theoretisch kein Datenschreiben ausgeführt. Allerdings besteht die Möglichkeit, daß u. a. wegen des Einflusses von Rauschen sehr kleine Schreiboperationen ausgeführt werden, die somit zu einer Änderung der Magnetisierungsrichtung der freien Magnetschicht führen. Wenn sich die Wirkungen durch solche Erscheinungen summieren, kann es zum fehlerhaften Schreiben von Daten kommen, wobei die gespeicherten Daten verschwinden können. Dementsprechend besteht ein Bedarf an einer Konstruktion, bei der die Möglichkeit eines solchen fehlerhaften Datenschreibens in der Datenschreiboperation unterdrückt werden kann.
Ferner müssen Funktionstests ausgeführt werden, um eine Beständigkeit gegenüber dem fehlerhaften Datenschreiben in jede MTJ-Speicherzelle ausreichend zu bewerten. Somit besteht außerdem ein Bedarf an einer Konstruktion, mit der solche Funktionstests an der gesamten Speicherzellenmatrix ausreichend ausgeführt werden können.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Dünnfilm-Magnetspeichervorrichtung zu schaffen, in der eine Fläche der Schaltungsanordnung in bezug auf Zeilenauswahloperationen verringert ist.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1, 6 oder 15. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem Merkmal der Erfindung wird eine Konstruktion einer Dünnfilm-Magnetspeichervorrichtung geschaffen, bei der das Auftreten eines fehlerhaften Datenschreibens in nicht ausgewählte Speicherzellen in einer Datenschreiboperation unterdrückt werden kann.

Gemäß einem weiteren Merkmal der Erfindung wird eine Konstruktion einer Dünnfilm-Magnetspeichervorrichtung geschaffen, die die effiziente Bewertung einer Beständigkeit gegenüber fehlerhaftem Datenschreiben in jede MTJ-Speicherzelle ermöglicht.

Eine Dünnfilm-Magnetspeichervorrichtung gemäß der Erfindung enthält eine Speichermatrix, die mehrere in Zeilen und Spalten angeordnete Speicherzellen enthält. Der elektrische Widerstand jeder der Speicherzellen ändert sich in Übereinstimmung mit magnetisch durch einen ersten und einen zweiten Datenschreibstrom geschriebenen Ablagedaten. Ferner enthält die Dünnfilm-Magnetspeichervorrichtung mehrere Schreibziffernleitungen, die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils aktiviert werden, um den ersten Datenschreibstrom in Zeilenrichtung zu leiten; mehrere Schreibbitleitungen, die jeweils entsprechend den Speicherzellenspalten vorgesehen sind und jeweils aktiviert werden, um den zweiten Datenschreibstrom in Spaltenrichtung zu leiten; mehrere Wortleitungen, die entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils eine ausgewählte Zeile, die die als Datenschreibziel ausgewählte Speicherzelle enthält, aktivieren; und einen Zeilenauswahlabschnitt, der in der Speichermatrix die Zeilenauswahl ausführt. Der Zeilenauswahlabschnitt enthält eine Zeilendecodierungsschaltung, die eine Zeilenadresse decodiert, mehrere Wortleitungs-Auswahlschaltungen, die jeweils entsprechend den Wortleitungen vorgesehen sind und jeweils anhand der Ergebnisse der Decodierung der entsprechenden Speicherzellenzeilen in einer Datenleseoperation eine entsprechende der Wortleitungen aktivieren, und mehrere Schreibziffernleitungs-Auswahlschaltungen, die jeweils entsprechend den Schreibziffernleitungen vorgesehen sind und jeweils anhand der Ergebnisse der Decodierung der entsprechenden Speicherzellenzeilen in der Datenschreiboperation eine entsprechende der Schreibziffernleitungen aktivieren.

Somit kann in der Dünnfilm-Magnetspeichervorrichtung gemäß der Erfindung die Zeilendecodierungsschaltung, die die Zeilenauswahlergebnisse decodiert, von der Schreibziffernleitung zum Datenschreiben und von der Wortleitung zum Datenlesen gemeinsam genutzt werden. Im Ergebnis kann eine Fläche der Schaltungsanordnung in bezug auf die Zeilenauswahl verringert werden und somit eine Fläche der MRAM-Vorrichtung verringert werden.

Gemäß einem weiteren Aspekt der Erfindung enthält eine Dünnfilm-Magnetspeichervorrichtung eine Speichermatrix, die mehrere in Zeilen und Spalten angeordnete Speicherzellen enthält und in Zeilenrichtung in mehrere Blöcke unterteilt ist. Der elektrische Widerstand jeder der Speicherzellen änderst sich in Übereinstimmung mit durch einen ersten und einen zweiten Datenschreibstrom magnetisch geschriebenen Ablagedaten. Ferner enthält die Dünnfilm-Magnetspeichervorrichtung mehrere Schreibziffernleitungen, die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils aktiviert werden, um den ersten Datenschreibstrom durch die ausgewählte Zeile, die die als Datenschreibziel ausgewählte Speicherzelle enthält, zu leiten; mehrere Hauptschreibbitleitungen, die jeweils für L (L: natürliche Zahl größer als 1) Speicherzellenzeilen angeordnet sind und jeweils aktiviert werden, um den zweiten Datenschreibstrom über sie leiten; und mehrere Unterschreibbitleitungen, die jeweils in jedem der Blöcke entsprechend den Speicherzellenspalten vorgesehen sind. Jede der Unterschreibbitleitungen liegt an einer Stelle zwischen der entsprechenden Speicherzelle und der entsprechenden Hauptschreibbitleitung. Ferner enthält die Dünnfilm-Magnetspeichervorrichtung mehrere Verbindungssteuerabschnitte, die jeweils in jedem der Blöcke entsprechend den Hauptschreibbitleitungen vorgesehen sind und jeweils so konfiguriert sind, daß sie die Verbindung zwischen der entsprechenden einen der Hauptschreibbitleitungen und den entsprechenden L Unterschreibbitleitungen steuern. Jeder der Verbindungssteuerabschnitte in dem Block, der die ausgewählte Speicherzelle enthält, arbeitet in der Weise, daß er die ausgewählte eine der entsprechenden L Unterschreibbitleitungen, die der ausgewählten Speicherzelle entspricht, mit der entsprechenden Hauptschreibbitleitung verbindet, während er jede der anderen der entsprechenden L Unterschreibbitleitungen von der entsprechenden Hauptbitleitung elektrisch trennt.

Gemäß der obenbeschriebenen Dünnfilm-Magnetspeichervorrichtung sind die Unterschreibbitleitungen unterteilt, wobei die Aktivierung jeder der Unterschreibbitleitungen unabhängig von den anderen gesteuert werden kann, so daß der Datenschreibstrom in Spaltenrichtung lediglich durch ein gefordertes Gebiet, das die als Datenschreibziel ausgewählte Speicherzelle enthält, zugeführt werden kann. Dementsprechend kann eine Möglichkeit des fehlerhaften Schreibens von Daten in die nicht ausgewählte Speicherzelle verringert werden.

Gemäß einem nochmals weiteren Aspekt der Erfindung enthält eine Dünnfilm-Magnetspeichervorrichtung eine Speicherzellenmatrix, die mehrere in Zeilen und Spalten angeordnete Speicherzellen enthält. Der elektrische Wiederstand jeder der Speicherzellen ändert sich in Übereinstimmung mit durch einen ersten und einen zweiten Datenschreibstrom magnetisch geschriebenen Ablagedaten. Ferner enthält die Dünnfilm-Magnetspeichervorrichtung mehrere Schreibziffernleitungen, die jeweils entsprechend den Speicherzeilen vorgesehen sind und jeweils aktiviert werden, um den ersten Datenschreibstrom in Zeilenrichtung leiten; mehrere Schreibbitleitungen, die jeweils entsprechend den Speicherzellenspalten vorgesehen sind und jeweils aktiviert werden, um den zweiten Datenschreibstrom in Spaltenrichtung leiten; mehrere Wortleitungen, die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils aktiviert werden, um einen Datenschreibstrom über die ausgewählte wenigstens eine der Speicherzellen zu leiten; und einen Mehrfachauswahl-Steuerabschnitt, der in einem Funktionstest wenigstens zwei der Schreibziffernleitungen, wenigstens zwei der Schreibbitleitungen und/oder wenigstens zwei der Wortleitungen parallel aktiviert.

Somit können in dem Funktionstest die mehreren Schreibziffernleitungen, die mehreren Schreibbitleitungen und/oder die mehreren Wortleitungen parallel aktiviert werden, so daß der Funktionstest in kurzer Zeit effizient durchgeführt werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen schematischen Blockschaltplan einer Gesamtkonstruktion einer MRAM-Vorrichtung gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2 eine Konstruktion einer in Fig. 1 gezeigten Speichermatrix;
Fig. 3 einen Stromlaufplan spezifischer Konstruktionen eines Unterworttreiberbands und eines Unterblocks;
Fig. 4 einen Stromlaufplan einer spezifischen Konstruktion eines in Fig. 3 gezeigten Unterzeilendecodierers;
Fig. 5 einen schematischen Blockschaltplan einer hierarchischen Anordnung von Hauptschreibbitleitungen und Unterschreibbitleitungen;
Fig. 6 eine Konstruktion einer MTJ-Speicherzelle mit hierarchisch angeordneten Schreibbitleitungen;
Fig. 7 einen spezifischen Stromlaufplan einer Anordnung von Auswahlschaltern gemäß der zweiten Ausführungsform;
Fig. 8, 9 Stromlaufpläne eines Weges eines Datenschreibstroms in Spaltenrichtung in einem ausgewählten Speicherzellenblock gemäß der zweiten Ausführungsform;
Fig. 10 einen Blockschaltplan einer hierarchischen Anordnung der Hauptschreibbitleitungen und der Unterschreibbitleitungen gemäß einer Abwandlung der zweiten Ausführungsform;
Fig. 11 einen spezifischen Stromlaufplan einer Anordnung von Auswahlschaltern gemäß der Abwandlung der zweiten Ausführungsform;
Fig. 12, 13 Stromlaufpläne eines Weges des Datenschreibstroms in Spaltenrichtung in dem ausgewählten Speicherzellenblock gemäß der Abwandlung der zweiten Ausführungsform;
Fig. 14 einen Stromlaufplan einer Anordnung von Schaltungen in bezug auf die Zeilenauswahl in einem Störungstest gemäß einer dritten Ausführungsform;
Fig. 15 einen Stromlaufplan einer Konstruktion einer in Fig. 14 gezeigten Mehrfachauswahl-Steuerschaltung;
Fig. 16 einen Stromlaufplan einer Konstruktion eines Unterdecodiererbands gemäß der dritten Ausführungsform;
Fig. 17 einen Stromlaufplan einer Konstruktion, die die Unterschreibbitleitungen SWBL enthält, in bezug auf die Mehrfachauswahl gemäß der dritten Ausführungsform;
Fig. 18, 19 konzeptionelle Beispiele der Spaltenmehrfachauswahl gemäß der dritten Ausführungsform;
Fig. 20 einen Ablaufplan eines Störungstests gemäß der dritten Ausführungsform;
Fig. 21 die bereits erwähnte schematische Darstellung der Konstruktion einer MTJ-Speicherzelle;
Fig. 22 die bereits erwähnte Darstellung der Konstruktion der auf einem Halbleitersubstrat ausgebildeten MTJ-Speicherzelle;
Fig. 23 die bereits erwähnte konzeptionelle Darstellung einer Datenschreiboperation für die MTJ-Speicherzelle;
Fig. 24 die bereits erwähnte konzeptionelle Darstellung einer Beziehung zwischen einer Richtung eines Datenschreibstroms und einer Magnetisierungsrichtung einer freien Magnetschicht; und
Fig. 25 die bereits erwähnte konzeptionelle Darstellung einer Datenleseoperation für die MTJ-Speicherzelle.
Im folgenden werden mit Bezug auf die Zeichnung Ausführungsformen der Erfindung ausführlicher beschrieben. Gleiche oder einander entsprechende Abschnitte tragen in den Figuren die gleichen Bezugszeichen.

Erste Ausführungsform

Wie in Fig. 1 gezeigt ist, führt eine MRAM-Vorrichtung 1 gemäß der ersten Ausführungsform der Erfindung als Antwort auf ein von außen angelegtes Steuersignal CMD und auf ein von außen angelegtes Adressensignal ADD einen wahlfreien Zugriff aus, wobei sie die Eingabe der Schreibdaten DIN und die Ausgabe der Lesedaten DOUT ausführt.
Die MRAM-Vorrichtung 1 enthält eine Steuerschaltung 5, die als Antwort auf ein Steuersignal CMD einen Gesamtbetrieb der MRAM-Vorrichtung 1 steuert, und eine Speichermatrix 10 mit mehreren in Zeilen und Spalten angeordneten MTJ-Speicherzellen.
Die Speichermatrix 10 enthält mehrere in Zeilen und Spalten angeordnete MTJ-Speicherzellen. Die MTJ-Speicherzelle besitzt die gleiche Konstruktion wie in Fig. 21. Fig. 1 zeigt repräsentativ eine MTJ-Speicherzelle sowie eine Wortleitung WL, eine Schreibziffernleitung WDL, eine Schreibbitleitung WBL und eine Lesebitleitung RBL, die der in Fig. 1 gezeigten MTJ- Speicherzelle entsprechen. Die Wortleitung WL und die Schreibziffernleitung WDL sind entsprechend der Speicherzellenzeile angeordnet. In der Konstruktion der ersten Ausführungsform ist jede Wortleitung WL hierarchisch in eine Hauptwortleitung MWL, die für mehrere Speicherzellenzeilen angeordnet ist, und in Unterwortleitungen SWL, die jeweils für eine Speicherzellenzeile angeordnet sind, unterteilt. Jede Lesebitleitung RBL und jede Schreibbitleitung WBL ist entsprechend einer Speicherzellenspalte angeordnet.
In der Datenschreiboperation werden die Schreibziffernleitung WDL in der Speicherzellenzeile, die der ausgewählten Speicherzelle entspricht und im folgenden auch als "ausgewählte Zeile" bezeichnet wird, sowie die Schreibbitleitung WBL in der Speicherzellenspalte, die der ausgewählten Speicherzelle entspricht und im folgenden auch als "ausgewählte Spalte" bezeichnet wird, aktiviert und ein Datenschreibstrom durch sie geleitet. In der Datenleseoperation wird die Wortleitung WL (die Unterwortleitung SWL), die der ausgewählten Speicherzelle entspricht, auf einen Zustand hoher Spannung aktiviert und durch die ausgewählte Speicherzelle und durch die ausgewählte Lesebitleitung RBL ein Abtaststrom (Datenlesestrom) Is geleitet.
Die Lage der MTJ-Speicherzellen und der Gruppen der vorstehenden Signalleitungen in der Speichermatrix 10 wird später ausführlicher beschrieben. In der folgenden Beschreibung bezeichnen "H-Pegel" und "L-Pegel" binäre Zustände, d. h. einen Zustand hoher Spannung (Stromversorgungsspannung Vcc) bzw. einen Zustand tiefer Spannung (Massespannung Vss) jedes der Signale, Signalleitungen, Daten usw.
Ferner enthält die MRAM-Vorrichtung 1 einen Zeilendecodierer 20, der eine durch ein Adressensignal ADD dargestellte Zeilenadresse RA decodiert und die Ergebnisse der Decodierung ausgibt, um eine Zeile in der Speichermatrix 10 auszuwählen, einen Spaltendecodierer 25, der eine durch das Adressensignal ADD dargestellte Spaltenadresse CA decodiert und die Ergebnisse der Decodierung ausgibt, um eine Spalte in der Speicherzelle 10 auszuwählen, und die Lese/Schreib-Steuerschaltungen 30 und 35.
Die Lese/Schreib-Steuerschaltungen 30 und 35 stellen zusammen Schaltungen dar wie etwa eine Schaltung, die in einer Datenschreiboperation den Datenschreibstrom durch die Schreibbitleitung WBL leitet, eine Schaltung, die in der Datenleseoperation einen Abtaststrom durch die Lesebitleitung RBL leitet, und eine Schaltung, die durch Erfassen einer Spannung auf der Lesebitleitung RBL die Lesedaten erzeugt.
Wie in Fig. 2 gezeigt ist, ist die Speichermatrix 10 in Speicherzellenblöcke 50, die jeweils von Unterworttreiberbändern 52 und Unterspaltentreiberbändern 55 umgeben sind, unterteilt. Die Speicherzellenblöcke 50 sind in der gesamten Speichermatrix 10 in m Zeilen und n Spalten (m, n: natürliche Zahlen) angeordnet. In der folgenden Beschreibung wird der Speicherzellenblock, der die ausgewählte Speicherzelle enthält, lediglich als ausgewählter Speicherzellenblock bezeichnet.
Die m in Spaltenrichtung zueinander benachbarten Speicherzellenblöcke bilden die gleiche Bank. Somit ist die Speichermatrix 10 in n Bänke BK1-BKn unterteilt. Ähnlich bilden die in Zeilenrichtung zueinander benachbarten n Speicherzellenblöcke die gleiche Blockgruppe. Somit ist die Speichermatrix 10 in m Blockgruppen BGL1-BGLm unterteilt.
Die MTJ-Speicherzellen sind in jedem Speicherzellenblock 50 in Zeilen und Spalten angeordnet. Für jede Speicherzellenzeile sind die Unterwortleitung SWL zum Datenlesen und die Schreibziffernleitung WDL zum Datenschreiben angeordnet. Somit liegt jede Schreibziffernleitung WDL in jedem Unterblock entsprechend einer Speicherzellenzeile, während sie unabhängig von jenen in den anderen Unterblöcken ist. In der Konstruktion der ersten Ausführungsform ist die Hauptwortleitung MWL in bezug auf die unteren Unterwortleitungen SWL und Schreibziffernleitungen WDL hierarchisch als obere Signalleitung für die Zeilenauswahl angeordnet. Jede Hauptwortleitung MWL ist für mehrere Speicherzellenzeilen vorgesehen und verläuft über die n benachbarten Speicherzellenblöcke.
Für jede Hauptwortleitung MWL ist ein Hauptworttreiber 60 angeordnet. Jeder Hauptworttreiber 60 aktiviert in Übereinstimmung mit den Ergebnissen der Zeilenauswahl durch den Zeilendecodierer 20 die entsprechende Hauptwortleitung MWL.
Die Schreibbitleitung WBL zum Datenschreiben und die Lesebitleitung RBL sind entsprechend jeder Speicherzellenspalte angeordnet. In der Konstruktion der ersten Ausführungsform ist jede Schreibbitleitung WBL und jede Lesebitleitung RBL für die m in Spaltenrichtung zueinander benachbarten Speicherzellenblöcke gemeinsam angeordnet. Diese Bitleitungen können ähnlich wie die Wortleitungen hierarchisch in obere und untere Bitleitungen unterteilt sein. Für diese hierarchische Anordnung ist im Unterspaltentreiberband 55 eine Schaltungsgruppe angeordnet, die die Verbindung zwischen diesen Bitleitungen steuert.
In Spaltenrichtung ist eine Segmentdecodierungsleitung SGDL angeordnet. Die Segmentdecodierungsleitung SGDL wird als Antwort auf die Decodierungsergebnisse des Zeilendecodierers 20 aktiviert, wobei sie Signale sendet, die die aktiven Bereiche der Unterwortleitung SWL und der Schreibziffernleitung WDL steuern. Die Segmentdecodierungsleitung SGDL verläuft über das Unterworttreiberband und enthält, wie später beschrieben wird, die Bankauswahlleitung BSL, die Auswahlleitung SL und die Rücksetzleitung RSL. Die Segmentdecodierungsleitung SGDL in jeder Bank wird unabhängig von jenen in den anderen Bänken gesteuert.
In dem Unterworttreiberband 52 ist eine Schaltungsgruppe angeordnet, die in Übereinstimmung mit der entsprechenden Segmentdecodierungsleitung SGDL und der Hauptwortleitung MWL die Aktivierung der Unterwortleitungen SWL und der Schreibziffernleitungen WDL steuert.
Wie in Fig. 3 gezeigt ist, sind im Unterworttreiber 52 entsprechend jeder Speicherzellenzeile ein Unterworttreiber 70 und ein Unterzeilendecodierer 80 angeordnet.
In Fig. 3 ist angenommen, daß für vier Speicherzellenzeilen eine Hauptwortleitung MWL angeordnet ist. Somit bezieht sich eine Hauptwortleitung MWL in jedem Speicherzellenblock auf vier Unterwortleitungen SWL und vier Schreibziffernleltungen WDL. Durch die Aktivierung (H-Pegel) einer der Auswahlleitungen SL wird aus den vier Unterwortleitungen SWL (in der Datenleseoperation) und aus den vier Schreibziffernleitungen WDL (in der Datenschreiboperation), die einer Hauptwortleitung MWL entsprechen, in Übereinstimmung mit der Bezeichnung eine Unterwortleitung SWL oder eine Schreibziffernleitung WDL ausgewählt. Die Rücksetzleitungen RSL1-RSL4 sind angeordnet, um die vorübergehend in den Unterworttreibern gehaltenen Decodierungsergebnisse zurückzusetzen. Die Auswahlleitungen SL1-SL4 können zusammen als "Auswahlleitungen SL" bezeichnet werden, während die Rücksetzleitungen RSL1-RSL4 zusammen als "Rücksetzleitungen RSL" bezeichnet werden können. Die Bankauswahlleitung BSL wird auf den H-Pegel aktiviert, wenn die entsprechende Bank den ausgewählten Speicherzellenblock enthält.
Der Unterworttreiber 70 enthält einen Auswahltransistor 71, dessen Gate-Spannung durch die Bankauswahlleitung BSL gesteuert wird und der zwischen der Hauptwortleitung MWL und einem internen Knoten N0 angeordnet ist, einen Transistor 72, dessen Gate-Spannung durch den internen Knoten N0 gesteuert wird und der zwischen eine der Auswahlleitungen SL (z. B. die Auswahlleitung SL0) und einen Knoten Nd geschaltet ist, um die Decodierungsergebnisse zu halten, und einen Transistor 73, dessen Gate-Spannung durch die gleiche Auswahlleitung (SL0) wie beim Transistor 72 gesteuert wird und der zwischen den internen Knoten N0 und den Knoten Nd geschaltet ist. Ferner enthält der Unterworttreiber 70 einen Transistor 74, dessen Gate-Spannung durch die Rücksetzleitung RSL gesteuert wird und der zwischen dem Knoten Nd und der Massespannung Vss angeordnet ist.
Die Bankauswahlleitung BSL ist auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt, wenn sie aktiv ist. Nachdem der Knoten Nd die Decodierungsergebnisse erhält, geht der Pegel der Bankauswahlleitung BSL auf den L-Pegel (Massespannung Vss) über. In dieser Operation hält eine mit den Transistoren 72 und 73 gebildete Zwischenspeicherschaltung den aktiven Zustand der Bankauswahlleitung BSL. Die Spannungspegel der Auswahlleitung SL und der Rücksetzleitung RSL werden in der Weise gesteuert, daß sie komplementär zueinander sind.
Während des Standby ist die Bankauswahlleitung BSL auf dem L- Pegel (Massespannung Vss), ist die Auswahlleitung SL auf dem L-Pegel (Massespannung Vss) und ist die Rücksetzleitung RSL auf dem H-Pegel (Stromversorgungsspannung Vcc). In dem aktiven Zustand (d. h. im Betriebszustand) wird zunächst die entsprechende Rücksetzleitung RSL auf den L-Pegel (Massespannung Vss) deaktiviert, während die der ausgewählten Zeile entsprechende Bankauswahlleitung BSL auf den H-Pegel (Stromversorgungsspannung Vcc) aktiviert wird.
Daraufhin wird die der ausgewählten Zeile entsprechende Hauptwortleitung MWL auf den H-Pegel (Stromversorgungsspannung Vcc) aktiviert. Im wesentlichen gleichzeitig mit dieser Aktivierung der Hauptwortleitung MWL wird eine der Auswahlleitungen SL, die der ausgewählten Zeile entspricht, auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt. In Übereinstimmung damit erreicht der Knoten Nd, der der ausgewählten Zeile entspricht, den H-Pegel, d. h. den Pegel (Vcc-Vth), wobei Vth eine Summe der Schwellenspannungen der Transistoren 71 und 73 darstellt.
Anschließend wird die Bankauswahlleitung BSL auf den L-Pegel (Massespannung Vss) deaktiviert, wobei die mit den Transistoren 72 und 73 gebildete Zwischenspeicherschaltung im Unterworttreiber 70 die elektrischen Ladungen im Knoten Nd begrenzt. In diesem Zustand kann die Spannung auf der ausgewählten einen Auswahlleitung SL auf den H-Pegel (Stromversorgungsspannung Vcc) angehoben werden, wodurch die Spannung an dem der ausgewählten Zeile entsprechenden Knoten Nd auf den Pegel der Stromversorgungsspannung Vcc angehoben und in dem ausgewählten Speicherzellenblock zwischengespeichert wird.
In der Rücksetzoperation wird die Bankauswahlleitung BSL auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt, während die Auswahlleitung SL auf den L-Pegel (Massespannung Vss) eingestellt wird. Ferner wird die Rücksetzleitung RSL auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt, so daß die am Knoten Nd gespeicherten Ladungen entladen werden. Wegen der obigen Konstruktion kann der Unterworttreiber 70 mit lediglich vier Elementen, d. h. N-Kanal-MOS-Transistoren, gebildet werden, so daß die Anzahl der benötigten Elemente verringert werden kann.
Die Aktivierung der Hauptwortleitung MWL erfolgt durch ein monostabiles Impulssignal. Somit kann die Spannung auf der Hauptwortleitung MWL in der ausgewählten Zeile in dem ausgewählten Speicherzellenblock, nachdem die Transistoren 72 und 73 im Unterworttreiber 70 einmal den aktiven Zustand (H-Pegel) der Hauptwortleitung halten, auf den L-Pegel zurückgesetzt werden.
Gemäß der obigen Konstruktion beeinflußt der Spannungspegel auf der Hauptwortleitung MWL, wenn die Bankauswahlleitung BSL nicht aktiviert ist, jeden Unterworttreiber 70 auch dann nicht, wenn mehrere Bänke wie in Fig. 2 gezeigt die gleiche Hauptwortleitung gemeinsam nutzen. Dementsprechend können die mehreren in Zeilenrichtung zueinander benachbarten Speicherzellenblöcke jeweils als unabhängige Bänke arbeiten.
Die weiteren Unterworttreiber verwenden die gleiche Konstruktion wie oben. Wegen der obigen Konstruktion wird der Knoten Nd, der der ausgewählten Zeile in dem ausgewählten Speicherzellenblock entspricht, durch Aktivieren der Hauptwortleitung MWL, Aktivieren der Bankauswahlleitung BSL und wahlweises Aktivieren der Auswahlleitungen SL auf den aktiven Zustand (H-Pegel der Stromversorgungsspannung Vcc) eingestellt und auf ihm gehalten. Somit können die Decodierungsergebnisse (Ergebnisse der Zeilenauswahl) im Unterworttreiber 70 gehalten werden.
Wenn die Rücksetzleitungen RSL wahlweise aktiviert und auf die Massespannung entladen werden, werden die vorübergehend in dem Unterworttreiber gehaltenen Decodierungsergebnisse (Zeilenauswahlergebnisse) zurückgesetzt.
Die Unterzeilendecodierer 80, die abwechselnden Speicherzellenzeilen entsprechen, sind auf der gleichen Seite angeordnet, so daß sämtliche Unterzeilendecodierer 80 gestapelt sind. Somit verwenden die Unterzeilendecodierer 80 zwei zu einem Speicherzellenblock benachbarte Unterworttreiberbänder 52, wobei sie so angeordnet sind, daß abwechselnde Unterwortdecodierer 80 in dem Unterworttreiberband angeordnet sind, das den Enden der Unterwortleitung SWL und der Schreibziffernleitung WDL an einer Seite entspricht, während die von den obigen verschiedenen abwechselnden Unterwortdecodierer 80 in dem Unterworttreiberband, das den anderen Endeti der Unterwortleitung SWL und der Schreibziffernleitung WDL entspricht, angeordnet sind. Dadurch können die Unterzeilendecodierer 80 effizient auf einer kurzen Fläche angeordnet werden.
Der Unterzeilendecodierer 80 steuert anhand der Decodierungsergebnisse der entsprechenden Speicherzellenzeile, die im Unterworttreiber 70 gehalten werden, die Aktivierung der Unterwortleitung SWL und der Schreibziffernleitung WDL. Die Unterwortleitung SWL und die Schreibziffernleitung WDL sind in jedem Speicherzellenblock entsprechend den MTJ-Speicherzellen MC, die zu der gleichen Speicherzellenzeile gehören, angeordnet. Die Schreibbitleitung WBL und die Lesebitleitungen RBL sind entsprechend den MTJ-Speicherzellen MC in der gleichen Speicherzellenspalte angeordnet.
Für jede Speicherzellenzeile ist ein Transistorschalter 90 angeordnet, der während der Operationen einschließlich des Datenschreibens und anderer Operationen mit Ausnahme des Datenlesens die Unterwortleitung SWL auf die Massespannung Vss festsetzt, und ist außerdem ein Transistorschalter 92 angeordnet, der ein Ende der Schreibziffernleitung WDL mit der Massespannung Vss verbindet.
Der Transistorschalter 90 empfängt an seinem Gate ein invertiertes Signal /RE eines Steuersignals RE, das in der Datenleseoperation aktiv und auf dem H-Pegel ist, wobei er zwischen der Unterwortleitung SWL und der Massespannung Vss angeordnet ist. Das Gate des Transistors 90 ist mit der Stromversorgungsspannung Vcc gekoppelt, und der Transistor 90 ist zwischen der Schreibziffernleitung WDL und der Massespannung Vss angeordnet.
Das andere Ende der Schreibziffernleitung WDL wird durch den Unterzeilendecodierer 80 in Übereinstimmung mit den Zeilenauswahlergebnissen wahlweise auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt. Dadurch kann der Datenschreibstrom Ip der aktiven Schreibziffernleitung WDL in Richtung vom Unterzeilendecodierer 80 zum Transistorschalter 92 zugeführt werden.
Fig. 4 ist ein Stromlaufplan, der eine Konstruktion des Unterzeilendecodierers 80 genauer zeigt.
Fig. 4 zeigt repräsentativ vier Speicherzellenzeilen, die einer Hauptwortleitung MWL entsprechen. Der jeder Speicherzellenzeile entsprechende Unterzeilendecodierer 80 besitzt die gleiche Konstruktion wie die anderen, so daß im folgenden lediglich die einer Speicherzellenzeile entsprechende Konstruktion beschrieben wird.
Wie in Fig. 4 gezeigt ist, enthält der Unterzeilendecodierer 80 einen Transistorschalter 82, der zwischen dem Knoten Nd, der die Decodierungsergebnisse (Zeilenauswahlergebnisse) hält, und der Schreibziffernleitung WDL angeordnet ist, und einen Transistorschalter 84, der zwischen dem Knoten Nd und der Unterwortleitung SWL angeordnet ist. Der Transistorschalter 82 empfängt an seinem Gate ein Steuersignal WE, das in der Datenschreiboperation auf den H-Pegel aktiviert wird. Der Transistorschalter 84 empfängt an seinem Gate das Steuersignal RE, das in der Datenleseoperation auf den H-Pegel aktiviert wird.
In jedem Unterzeilendecodierer 80 wird in der Datenschreiboperation der Transistorschalter 82 eingeschaltet, während der Transistorschalter 84 ausgeschaltet wird. In der Datenleseoperation wird der Transistorschalter 84 eingeschaltet, während der Transistorschalter 82 ausgeschaltet wird.
Der Knoten Nd hält sowohl in der Datenleseoperation als auch in der Datenschreiboperation die Decodierungsergebnisse der entsprechenden Speicherzellenzeile. Derjenige Knoten Nd, der der ausgewählten Zeile in dem ausgewählten Speicherzellenblock entspricht, wird auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt, während die anderen auf den L-Pegel (Massespannung Vss) eingestellt werden.
In der Datenschreiboperation wird der Transistorschalter 82 als Antwort auf das Steuersignal WE eingeschaltet, wobei er anhand der Decodierungsergebnisse der entsprechenden Speicherzellenzeile die entsprechende Schreibziffernleitung WDL aktiviert. Da die aktivierte Schreibziffernleitung WDL mit dem Knoten Nd verbunden ist, der auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt ist, fließt der Schreibstrom Ip im eingeschalteten Zustand vom Unterzeilendecodierer 80 zum Transistorschalter 92.
Dementsprechend ist die Schreibziffernleitung WDL, die den Datenschreibstrom Ip in Zeilenrichtung leitet, entsprechend den Speicherzellenblöcken unterteilt, so daß der Datenschreibstrom Ip lediglich derjenigen Schreibziffernleitung WDL zugeführt werden kann, die dem ausgewählten Speicherzellenblock entspricht.
Die in den in Fig. 1 gezeigten Lese/Schreib-Steuerschaltungen 30 und 35 vorgesehenen (nicht gezeigten) Schreibbitleitungstreiber stellen die gegenüberliegenden Enden der Schreibbitleitung WBL entsprechend der ausgewählten Spalte auf den H- Pegel (Stromversorgungsspannung Vcc) und auf den L-Pegel (Massespannung Vss) bzw. auf den L-Pegel und auf den H-Pegel ein. Die Spannungseinstellung an den gegenüberliegenden Enden der Schreibbitleitung WBL wird in Übereinstimmung mit dem Pegel der Schreibdaten geschaltet. Somit hängt die Richtung (+Iw oder -Iw) des in Spaltenrichtung durch die Schreibbitleitung WBL fließenden Datenschreibstroms vom Pegel der Ablagedaten ab. In der folgenden Beschreibung werden die Datenschreibströme in beiden Richtungen als "Datenschreibstrom ±Iw" bezeichnet.
Wegen der obigen Konstruktion fließt der Datenschreibstrom Ip lediglich durch ein gefordertes Minimalgebiet, das die ausgewählte Speicherzelle, die das Datenschreibziel bildet, enthält. Somit fließt der Datenschreibstrom Ip in Zeilenrichtung nicht in den von der ausgewählten Bank, die die ausgewählte Speicherzelle enthält, verschiedenen Bänken. Somit kann die Möglichkeit des fehlerhaften Datenschreibens in die nicht ausgewählte Speicherzelle wirksamer unterdrückt werden als in einer Konstruktion, in der die Schreibziffernleitung WDL nicht hierarchisch angeordnet ist und die somit von den in Zeilenrichtung zueinander benachbarten Speicherzellenblöcken gemeinsam verwendet wird.
In der Datenleseoperation trennt der Transistorschalter 90 jede Unterwortleitung SWL von der Massespannung Vss. Ferner wird der Transistorschalter 84 als Antwort auf das Steuersignal RE eingeschaltet, wobei er anhand der Spannung am Knoten Nd, d. h. der Decodierungsergebnisse der Speicherzellenzeile, die entsprechende Unterwortleitung SWL aktiviert. Die aktivierte Unterwortleitung SWL wird mit dem Knoten Nd verbunden, der auf den H-Pegel (Stromversorgungsspannung Vcc) eingestellt ist. Als Antwort darauf wird jeder Zugriffstransistor ATR, der der ausgewählten Zeile entspricht, eingeschaltet, wobei er den Magnettunnelübergang MTJ elektrisch zwischen die Schreibbitleitung WBL und die Lesebitleitung RBL schaltet.
Der Abtaststrom Is in der ausgewählten Spalte wird dem Magnettunnelübergang MTJ und der Lesebitleitung RBL der ausgewählten Speicherzelle zugeführt und durch sie geleitet, so daß die Spannung auf der Lesebitleitung RBL erfaßt werden kann und die Ablagedaten der ausgewählten Speicherzelle ausgelesen werden können.
Dadurch, daß die obenbeschriebenen Unterzeilendecodierer 80 vorgesehen sind, können die Schreibziffernleitung WDL und die Unterwortleitung SWL die Decodierer gemeinsam nutzen. Genauer können die Unterwortleitung SWL zum Datenlesen und die Schreibziffernleitung WDL zum Datenschreiben den Zeilendecodierer 20 und den Unterworttreiber 70 gemeinsam nutzen. Dementsprechend kann eine Schaltungsfläche in bezug auf die Zeilenauswahl und damit die Fläche der MRAM-Vorrichtung verringert werden.

Zweite Ausführungsform

Eine zweite Ausführungsform bezieht sich auf eine Konstruktion, in der die Schreibbitleitungen WBL, durch die der Datenschreibstrom ±Iw in Spaltenrichtung geleitet wird, hierarchisch angeordnet sind.
Wie in Fig. 5 gezeigt ist, enthält eine hierarchische Bitleitungsanordnung gemäß der zweiten Ausführungsform die Unterschreibbitleitungen SWBL, die in jedem Speicherzellenblock 50 angeordnet sind und jeweils den Speicherzellenspalten entsprechen. Die Hauptschreibbitleitung MWBL ist für die zu der gleichen Bank gehörenden m Speicherblöcke gemeinsam vorgesehen und für die mehreren Speicherzellenspalten angeordnet.
In der zweiten Ausführungsform ist jede Hauptschreibbitleitung MWBL beispielsweise für zwei Speicherzellenspalten angeordnet. Somit entsprechen in jedem Speicherzellenblock zwei Unterschreibbitleitungen SWBL1 und SWBL2 einer Hauptschreibbitleitung MWBL. Die Unterschreibbitleitungen SWBL1 und SWBL2 können lediglich als "Unterschreibbitleitungen SWBL" bezeichnet werden.
Wie in Fig. 6 gezeigt ist, ist die mit der hierarchisch angeordneten Schreibbitleitung verbundene MTJ-Speicherzelle so angeordnet, daß der in Fig. 22 gezeigten Schreibbitleitung WBL die Unterschreibbitleitung SWBL, die den Datenschreibstrom ±Iw in Spaltenrichtung leitet und zu dem Magnettunnelübergang MTJ benachbart ist, entspricht. Die Hauptschreibbitleitung MWBL ist auf einer höheren Ebene als die Unterschreibbitleitung SWBL angeordnet. Somit befindet sich die Unterschreibbitleitung SWBL an einer Stelle zwischen dem Magnettunnelübergang MTJ (der MTJ-Speicherzelle) und der Hauptschreibbitleitung MWBL.
In dem ausgewählten Speicherzellenblock fließt der Datenschreibstrom in Spaltenrichtung durch die Unterschreibbitleitung SWBL. In dem nicht ausgewählten Unterblock fließt der Datenschreibstrom ±Iw durch die Hauptschreibbitleitung MWBL.
Somit kann der Datenschreibstrom ±Iw in dem nicht ausgewählten Speicherzellenblock die Stärke des auf den Magnettunnelübergang MTJ einwirkenden Magnetfelds verringern. Die Konstruktionen der MTJ-Speicherzelle und anderer Abschnitte sind die gleichen wie in Fig. 22, so daß ihre Beschreibung nicht wiederholt wird.
Wie in Fig. 5 gezeigt ist, enthalten die Lese/Schreib-Steuerschaltungen 30 und 35 die Schreibbitleitungstreiber 31 und 36, die jeweils an den gegenüberliegenden Enden jeder Hauptschreibbitleitung MWBL angeordnet sind. Wenn die entsprechende Hauptschreibbitleitung MWBL in Übereinstimmung mit den Spaltenauswahlergebnissen ausgewählt wird, verbindet der Schreibbitleitungstreiber 31 ein Ende der Hauptschreibbitleitung MWBL in Übereinstimmung mit dem Datenpegel der Schreibdaten DIN entweder mit der Stromversorgungsspannung Vcc oder mit der Massespannung Vss. Wenn die entsprechende Hauptschreibbitleitung MWBL ausgewählt wird, verbindet der Schreibbitleitungstreiber 36 das andere Ende der entsprechenden Hauptschreibbitleitung MWBL komplementär zu dem Schreibbitleitungstreiber 31 mit der jeweils anderen Spannung Vss bzw. Vcc.
Somit werden die gegenüberliegenden Enden der ausgewählten Hauptschreibbitleitung MWBL in Übereinstimmung mit dem Datenpegel der Schreibdaten DIN jeweils komplementär mit der Stromversorgungsspannung Vcc und mit der Massespannung Vss oder umgekehrt verbunden. Dadurch kann der ausgewählten Hauptschreibbitleitung MWBL der Datenschreibstrom ±Iw in Übereinstimmung mit der Richtung, die dem Datenpegel der Schreibdaten DIN entspricht, zugeführt werden.
In jedem Speicherzellenblock sind die Auswahltransistorschalter 200, 210a, 210b, 220a und 220b so angeordnet, daß sie die Verbindung zwischen jeder Hauptschreibbitleitung MWBL und zwei Unterschreibbitleitungen SWBL1 und SWBL2 steuern.
Der Auswahltransistorschalter verbindet diejenige Unterschreibbitleitung SWBL, die der ausgewählten Spalte in dem ausgewählten Speicherzellenblock entspricht, mit der Hauptschreibbitleitung MWBL. Die anderen Unterschreibbitleitungen SWBL werden elektrisch von der Hauptschreibbitleitung MWBL getrennt.
Für die m Blockgruppen werden jeweils entsprechende Blockgruppenauswahlsignale /BGSL1-/BGSLm verwendet. Jedes Blockgruppenauswahlsignal /BGSL1-/BGSLm wird für die mehreren Unterblöcke, die zu der gleichen Blockgruppe gehören, gemeinsam verwendet. Eines der Blockgruppenauswahlsignale /BGSL1-/BGSLm, das dem ausgewählten Speicherzellenblock entspricht, wird auf den L-Pegel aktiviert, während die anderen, die nicht dem ausgewählten Speicherzellenblock entsprechen, auf den H-Pegel deaktiviert werden. Die Blockgruppenauswahlsignale /BGSL1-/BGSLm können zusammen als "Blockgruppenauswahlsignale /BGSL" bezeichnet werden.
Fig. 7 ist ein Stromlaufplan, der eine Anordnung der Auswahlschalter gemäß der zweiten Ausführungsform genauer zeigt.
In jedem Speicherzellenblock sind die Auswahltransistorschalter für jede Hauptschreibbitleitung MWBL auf die gleiche Weise wie jene für die anderen Hauptschreibbitleitungen MWBL angeordnet, so daß Fig. 7 repräsentativ eine Konstruktion für eine Hauptschreibbitleitung MWBL in einem Speicherzellenblock zeigt.
Wie in Fig. 7 gezeigt ist, enthält der Schreibbitleitungstreiber 31 ein Logikgatter 32 sowie die Treibertransistoren 33 und 34, die einen CMOS-Inverter bilden. Das Logikgatter 32 gibt die Ergebnisse des logischen NAND zwischen einem Hauptspaltenauswahlsignal MCSL, d. h. einem Auswahlsignal für die Hauptschreibbitleitung MWBL, und den Schreibdaten DIN aus. Der Treibertransistor 33 ist ein P-Kanal-MOS-Transistor, der zwischen einem Ende der Hauptschreibbitleitung MWBL und der Stromversorgungsspannung Vcc angeordnet ist. Der Treibertransistor 34 ist ein N-Kanal-MOS-Transistor, der zwischen einem Ende der Hauptschreibbitleitung MWBL und der Massespannung Vss angeordnet ist. Das Ausgangssignal des Logikgatters 32 steuert eine Gate-Spannung jedes der Treibertransistoren 33 und 34.
Der Schreibbitleitungstreiber 36 enthält ein Logikgatter 37 sowie die Treibertransistoren 38 und 39, die einen CMOS-Inverter bilden. Das Logikgatter 37 gibt die Ergebnisse eines logischen NAND zwischen dem Hauptspaltenauswahlsignal MCSL, d. h. einem Auswahlsignal für die Hauptbitleitung MWBL, und dem invertierten Signal /DIN der Schreibdaten DIN aus. Der Treibertransistor 38 ist ein P-Kanal-MOS-Transistor, der zwischen dem anderen Ende der Hauptschreibbitleitung MWBL und der Stromversorgungsspannung Vcc angeordnet ist. Der Treibertransistor 39 ist ein N-Kanal-MOS-Transistor, der zwischen dem anderen Ende der Hauptschreibbitleitung MWBL und der Massespannung Vss angeordnet ist. Das Ausgangssignal des Logikgatters 37 steuert eine Gate-Spannung jedes der Treibertransistoren 38 und 39.
In den Schreibbitleitungstreibern 31 und 36 für nicht ausgewählte Hauptschreibbitleitungen MWBL werden die Ausgangssignale der Logikgatter 32 und 37 auf den H-Pegel eingestellt. Somit werden die gegenüberliegenden Enden jeder nicht ausgewählten Hauptschreibbitleitung MWBL mit der Massespannung Vss verbunden.
Die gegenüberliegenden Enden der ausgewählten Hauptschreibbitleitung MWBL werden durch die Schreibbitleitungstreiber 31 und 36 in Übereinstimmung mit den Datenpegeln der Schreibdaten DIN mit der Stromversorgungsspannung Vcc bzw. mit der Massespannung Vss oder umgekehrt verbunden. Wenn die Schreibdaten DIN auf dem H-Pegel ("1") sind, verbindet der Schreibbitleitungstreiber 31 ein Ende der Hauptschreibbitleitung MWBL mit der Stromversorgungsspannung Vcc, während der Schreibbitleitungstreiber 36 das andere Ende der Hauptschreibbitleitung MWBL mit der Massespannung Vss verbindet.
Wenn die Schreibdaten DIN auf dem L-Pegel ("0") sind, verbindet der Schreibbitleitungstreiber 31 ein Ende der Hauptschreibbitleitung MWBL mit der Massespannung Vss, während der Schreibbitleitungstreiber 36 das andere Ende der Hauptschreibbitleitung MWBL mit der Stromversorgungsspannung Vcc verbindet.
In jedem Speicherzellenblock ist ein Auswahltransistorschalter 200 angeordnet, der in bezug auf die Hauptschreibbitleitung MWBL in Serie geschaltet ist. Der Auswahltransistorschalter 200 ist zwischen den Knoten N1 und N2 angeordnet, um einen Stromweg auf der Hauptschreibbitleitung MWBL in dem ausgewählten Speicherzellenblock zu unterbrechen. Der Auswahltransistorschalter 200 empfängt an seinem Gate das Blockgruppenauswahlsignal /BGSL.
Der Auswahltransistorschalter 210a ist zwischen einem Ende der Unterschreibbitleitung SWBL und dem Knoten N1 auf der Hauptschreibbitleitung MWBL angeordnet. Der Auswahltransistorschalter 220a ist zwischen dem anderen Ende der Unterschreibbitleitung SWBL1 und dem Knoten N2 auf der Hauptschreibbitleitung MWBL angeordnet. Die Auswahltransistorschalter 210a und 220a empfangen an ihren Gates das Unterspaltenauswahlsignal SCSL1. Die Unterspaltenauswahlsignale SCSL1 und SCSL2 sind Signale, die eine der zwei Unterschreibbitleitungen, die einer Hauptschreibbitleitung MWBL entsprechen, auswählen.
Der Auswahltransistorschalter 210b ist zwischen einem Ende der Unterschreibbitleitung SWBL2 und dem Knoten N1 angeordnet. Der Auswahltransistorschalter 220b ist zwischen dem anderen Ende der Unterschreibbitleitung SWBL2 und dem Knoten N2 angeordnet. Jeder der Auswahltransistorschalter 210b und 220b empfängt an seinem Gate das Unterspaltenauswahlsignal SCSL2.
Ferner sind die Auswahltransistorschalter 230a und 240a so angeordnet, daß sie die Unterschreibbitleitung SWBL1 mit der Massespannung Vss koppeln. Außerdem sind die Auswahltransistorschalter 230b und 240b elektrisch zwischen die Unterschreibbitleitung SWBL2 und die Massespannung Vss geschaltet. Der Auswahltransistorschalter 230a empfängt an seinem Gate das Unterspaltenauswahlsignal SCSL2, während der Auswahltransistorschalter 230b an seinem Gate das Unterspaltenauswahlsignal SCSL1 empfängt. Sowohl der Auswahltransistorschalter 240a als auch der Auswahltransistor 240b empfängt an seinem Gate das Blockgruppenauswahlsignal /BGSL. Diese in Fig. 7 gezeigten Auswahltransistorschalter sind typisch mit N-Kanal- MOS-Transistoren gebildet.
Fig. 8 zeigt einen Stromweg des Datenschreibstroms, wenn in die in der Figur mit "S" bezeichnete ausgewählte Speicherzelle Daten auf dem H-Pegel ("1") geschrieben werden sollen.
Um den zum Schreiben von Schreibdaten DIN auf dem H-Pegel verwendeten Datenschreibstrom +Iw zu erzeugen, verbindet der Schreibbitleitungstreiber 31 in Fig. 8 ein Ende der entsprechenden Hauptschreibbitleitung MWBL mit der Stromversorgungsspannung Vcc, während der Schreibbitleitungstreiber 36 das andere Ende der Hauptschreibbitleitung MWBL mit der Massespannung Vss verbindet.
In dem ausgewählten Speicherzellenblock wird das entsprechende Blockgruppenauswahlsignal /BGSL auf den L-Pegel aktiviert. Dadurch wird jeder der Auswahltransistorschalter 200, 240a und 240b ausgeschaltet. In den nicht ausgewählten Speicherzellenblöcken werden die Auswahltransistorsschalter 200 eingeschaltet.
In dem nicht ausgewählten Speicherzellenblock in der gleichen Bank wird der Datenschreibstrom +Iw in Spaltenrichtung durch die Hauptschreibbitleitung MWBL geleitet. In dem ausgewählten Speicherzellenblock unterbricht der Auswahltransistorschalter 200 den Stromweg in der Hauptschreibbitleitung MWBL, um den Datenschreibstrom +Iw über die Unterschreibbitleitung SWBL zu leiten.
In dem ausgewählten Speicherzellenblock wird das Unterspaltenauswahlsignal SCSL1 auf den L-Pegel deaktiviert und das Unterspaltenauswahlsignal SCSL2 auf den H-Pegel aktiviert, wobei der Datenschreibstrom über die Unterschreibbitleitung SWBL2 geleitet wird.
Somit wird jeder der Auswahltransistoren 210b, 220b und 230a eingeschaltet, während jeder der Auswahltransistorschalter 210a, 220a und 230b ausgeschaltet wird. Dadurch fließt der Datenschreibstrom +Iw, dessen Stromweg auf der Hauptschreibbitleitung MWBL durch den Auswahltransistorschalter 200 unterbrochen ist, über die Auswahltransistorschalter 210b und 220b zur Unterschreibbitleitung SWBL2. Ferner fließt anhand der Ergebnisse der Zeilenauswahl der Datenschreibstrom Ip in Zeilenrichtung über diejenige Schreibziffernleitung WDL, die der ausgewählten Speicherzelle entspricht. Dadurch können die Daten auf dem H-Pegel in die ausgewählte Speicherzelle geschrieben werden.
Fig. 9 zeigt einen Stromweg des Datenschreibstroms, wenn in die in der Figur mit "S" bezeichnete ausgewählte Speicherzelle Daten auf dem L-Pegel ("0") geschrieben werden sollen.
Um den zum Schreiben der Schreibdaten DIN auf dem L-Pegel verwendeten Datenschreibstrom -Iw zu erzeugen, werden die Spannungen an den gegenüberliegenden Enden der Hauptschreibbitleitung MWBL auf die entgegengesetzten Pegel zu Fig. 8 eingestellt. Genauer verbindet der Schreibbitleitungstreiber 31 ein Ende der Hauptschreibbitleitung MWBL mit der Massespannung Vss, während der Schreibbitleitungstreiber 36 das andere Ende der Hauptschreibbitleitung MWBL mit der Stromversorgungsspannung Vcc verbindet.
Die Blockgruppenauswahlsignale /BGSL und die Unterspaltenauswahlsignale SCSL1 und SCSL2 werden ähnlich wie in Fig. 8 gezeigt eingestellt. Somit werden ähnlich wie in Fig. 8 die Auswahltransistorschalter 200, 240a und 240b ausgeschaltet, die Auswahltransistorschalter 210b, 220b und 230a eingeschaltet und die Auswahltransistoren 210a, 220a und 230b ausgeschaltet.
Dadurch fließt der Datenschreibstrom -Iw, dessen Stromweg auf der Hauptschreibbitleitung MWBL durch den Auswahltransistorschalter 200 unterbrochen ist, über die Auswahltransistorschalter 210b und 220b zur Unterschreibbitleitung SWBL2. Ferner fließt der Datenschreibstrom Ip in Zeilenrichtung anhand der Ergebnisse der Zeilenauswahl über diejenige Schreibziffernleitung WDL, die der ausgewählten Speicherzelle entspricht. Dadurch können in die ausgewählte Speicherzelle Daten auf dem L-Pegel ("0") geschrieben werden.
Wie wieder in Fig. 7 gezeigt ist, wird das Blockgruppenauswahlsignal /BGSL in den nicht ausgewählten Speicherzellenblöcken, die zu der gleichen Bank gehören, auf den H-Pegel deaktiviert, so daß die Auswahltransistorschalter 200, 240a und 240b eingeschaltet werden. Jedes der Unterspaltenauswahlsignale SCSL1 und SCSL2 wird auf den L-Pegel deaktiviert, so daß jeder der Auswahltransistorschalter 210a, 220a, 210b, 220b, 230a und 230b ausgeschaltet wird.
Dadurch wird jede der Unterschreibbitleitungen SWBL1 und SWBL2 in den nicht ausgewählten Speicherzellenblöcken elektrisch von der Hauptschreibbitleitung MWBL getrennt und auf die Massespannung Vss festgesetzt. Somit fließt der Datenschreibstrom in Spaltenrichtung in den nicht ausgewählten Speicherzellenblöcken, die zu der gleichen Bank gehören, nicht über die zu dem Magnettunnelübergang MTJ benachbarte Unterschreibbitleitung SWBL, sondern wird umgelenkt, so daß er über die vom Magnettunnelübergang MTJ ferne Hauptschreibbitleitung MWBL fließt. In der Datenleseoperation wird jede Unterschreibbitleitung SWBL deaktiviert, wobei ihre gegenüberliegenden Enden auf die Massespannung Vss eingestellt werden.
Wegen der obigen Konstruktion kann das fehlerhafte Datenschreiben in die MTJ-Speicherzelle, die zu dem nicht ausgewählten Speicherzellenblock gehört, in der Bank, die die ausgewählte Speicherzelle enthält, verhindert werden.

Abwandlung der zweiten Ausführungsform

Wie in Fig. 10 gezeigt ist, verwendet eine Konstruktion gemäß einer Abwandlung der zweiten Ausführungsform nicht die jeweils an den gegenüberliegenden Enden der Hauptschreibbitleitung MWBL angeordneten Schreibbitleitungstreiber 31 und 36, sondern alternativ einen lediglich an einem Ende jeder Hauptschreibbitleitung MWBL angeordneten Schreibbitleitungstreiber 40. Jeder Speicherzellenblock ist mit Auswahltransistorschaltern 250a, 255a, 250b, 255b, 260a, 265a, 260b und 265b versehen, die die Verbindung der Hauptschreibbitleitung MWBL mit den Unterschreibbitleitungen SWBL1 und SWBL2 steuern. Diese Auswahltransistorschalter arbeiten so, daß sie in dem ausgewählten Speicherzellenblock in Übereinstimmung mit dem Datenpegel der Schreibdaten DIN jeweils das eine und das andere Ende der Unterschreibbitleitung SWBL, die der ausgewählten Speicherzelle entspricht, mit der Hauptschreibbitleitung MWBL bzw. mit der Massespannung Vss oder umgekehrt verbinden.
Fig. 11 ist ein Stromlaufplan, der eine Anordnung der Auswahlschalter in der Abwandlung der zweiten Ausführungsform genauer zeigt.
Fig. 11 zeigt repräsentativ eine Konstruktion für eine Hauptschreibbitleitung MWBL in einem Speicherzellenblock.
Wie in Fig. 11 gezeigt ist, enthält der Schreibbitleitungstreiber 40 die Treibertransistoren 41 und 42, die einen CMOS- Inverter bilden. Der Treibertransistor 41 ist ein P-Kanal- MOS-Transistor, der zwischen der Stromversorgungsspannung Vcc und der Hauptschreibbitleitung MWBL angeordnet ist. Der Treibertransistor 42 ist ein N-Kanal-MOS-Transistor, der zwischen der Massespannung Vss und der Hauptschreibbitleitung MWBL angeordnet ist.
Jeder der Treibertransistoren 41 und 42 empfängt an seinem Gate ein invertiertes Signal des Hauptspaltenauswahlsignals MCSL zur Auswahl der Hauptschreibbitleitung MWBL. Somit verbindet der Treibertransistor 42 die nicht ausgewählte Hauptschreibbitleitung mit der Massespannung Vss. Außerdem verbindet der Treibertransistor 41 die ausgewählte Hauptschreibbitleitung MWBL mit der Stromversorgungsspannung Vcc.
Wie später offensichtlich wird, braucht die Einstellung der Spannungen an den gegenüberliegenden Enden der Hauptschreibbitleitung MWBL in der Abwandlung der zweiten Ausführungsform nicht in Übereinstimmung mit den Schreibdaten geschaltet zu werden. Somit kann eine Konstruktion verwendet werden, bei der jede Hauptschreibbitleitung MWBL immer auf die Stromversorgungsspannung Vcc geladen wird. Allerdings kann eine Konstruktion verwendet werden, bei der jede Hauptschreibbitleitung MWBL wie oben beschrieben in Übereinstimmung mit dem Hauptspaltenauswahlsignal (den Spaltenauswahlergebnissen) mit der Stromversorgungsspannung Vcc verbunden wird, wodurch eine Hauptschreibbitleitung MWBL, die mit einer anderen Verbindung kurzgeschlossen ist, dadurch, daß sie durch eine Ersatzhauptschreibbitleitung ersetzt wird, repariert werden kann.
Das Logikgatter 270 gibt die Ergebnisse des logischen NOR zwischen dem Unterspaltenauswahlsignal SCSL1 und den Schreibdaten DIN als Auswahlsignal SD1a aus. Das Logikgatter 272 gibt die Ergebnisse des logischen NOR zwischen dem Unterspaltenauswahlsignal SCSL2 und den Schreibdaten DIN als Auswahlsignal SD2a aus. Das Logikgatter 274 gibt die Ergebnisse des logischen NOR zwischen dem Unterspaltenauswahlsignal SCSL1 und den Schreibdaten /DIN als Auswahlsignal SD1b aus. Das Logikgatter 276 gibt die Ergebnisse des logischen NOR zwischen dem Unterspaltenauswahlsignal SCSL2 und den Schreibdaten /DIN als Auswahlsignal SD2b aus.
Somit werden die Auswahlsignale SD1a und SD1b in Übereinstimmung mit den Schreibdaten DIN auf den H- und auf den L-Pegel bzw. auf den L- und auf den H-Pegel eingestellt, wenn die Unterschreibbitleitung SWBL1 der ausgewählten Speicherzelle entspricht und somit ausgewählt wird.
Wenn die Unterschreibbitleitung SWBL1 nicht der ausgewählten Speicherzelle entspricht und somit nicht ausgewählt wird, wird das entsprechende Unterspaltenauswahlsignal SCSL1 auf den L-Pegel eingestellt und jedes der Auswahlsignale SD1a und SD1b auf den L-Pegel eingestellt. Die Auswahlsignale SD2a und SD2b werden gleichzeitig eingestellt.
Der Auswahltransistorschalter 250a wird von einem P-Kanal- MOS-Transistor gebildet, der zwischen einem Ende der Unterschreibbitleitung SWBL1 und dem Knoten N1 auf der Hauptschreibbitleitung MWBL angeordnet ist. Der Auswahltransistorschalter 255a wird von einem N-Kanal-MOS-Transistor gebildet, der zwischen einem Ende der Unterschreibbitleitung SWBL1 und der Massespannung Vss angeordnet ist. Die Auswahltransistorschalter 250a und 255a bilden einen CMOS-Treiber. Jeder der Auswahltransistorschalter 250a und 255a empfängt an seinem Gate das Auswahlsignal SD1a.
Der Auswahltransistorschalter 260a wird von einem P-Kanal- MOS-Transistor gebildet, der zwischen dem anderen Ende der Unterschreibbitleitung SWBL1 und dem Knoten N2 auf der Hauptschreibbitleitung MWBL angeordnet ist. Der Auswahltransistorschalter 265a wird von einem N-Kanal-MOS-Transistor gebildet, der zwischen dem anderen Ende der Unterschreibbitleitung SWBL1 und der Massespannung Vss angeordnet ist. Die Auswahltransistorschalter 260a und 265a bilden einen CMOS-Treiber. Jeder der Auswahltransistorschalter 260a und 265a empfängt an seinem Gate das Auswahlsignal SD1b.
Der Auswahltransistorschalter 250b wird von einem P-Kanal- MOS-Transistor gebildet, der zwischen einem Ende der Unterschreibbitleitung SWBL2 und dem Knoten N1 angeordnet ist. Der Auswahltransistorschalter 255b wird von einem N-Kanal-MOS- Transistor gebildet, der zwischen einem Ende der Unterschreibbitleitung SWBL2 und der Massespannung Vss angeordnet ist. Die Auswahltransistorschalter 250b und 255b bilden einen CMOS-Treiber. Jeder der Auswahltransistorschalter 250b und 255b empfängt an seinem Gate das Auswahlsignal SD2a.
Der Auswahltransistorschalter 260b wird von einem P-Kanal- MOS-Transistor gebildet, der zwischen dem anderen Ende der Unterschreibbitleitung SWBL2 und dem Knoten N2 angeordnet ist. Der Auswahltransistorschalter 265b wird von einem N-Kanal-MOS-Transistor gebildet, der zwischen dem anderen Ende der Unterschreibbitleitung SWBL2 und der Massespannung Vss angeordnet ist. Die Auswahltransistorschalter 260b und 265b bilden einen CMOS-Treiber. Jeder der Auswahltransistorschalter 260b und 265b empfängt an seinem Gate das Auswahlsignal SD2.
Fig. 12 zeigt einen Stromweg des Datenschreibstroms +Iw, der verwendet wird, um in die in der Figur mit "S" bezeichnete ausgewählte Speicherzelle Daten auf dem H-Pegel ("1") zu schreiben.
Wie in Fig. 12 gezeigt ist, verbindet der Schreibbitleitungstreiber 40 die Hauptschreibbitleitung MWBL, die der ausgewählten Speicherzelle entspricht, als Antwort auf die Aktivierung (H-Pegel) des Hauptspaltenauswahlsignals MCSL mit der Stromversorgungsspannung Vcc. Zur Auswahl der Unterschreibbitleitung SWBL2 wird das Unterspaltenauswahlsignal SCSL2 auf den H-Pegel eingestellt, während das Unterspaltenauswahlsignal SCSL1 auf den L-Pegel eingestellt wird.
Somit wird jedes der Auswahlsignale SD1a und SD1b, die von den Logikgattern 270 und 274 ausgegeben werden, auf den H- Pegel eingestellt. Da die Schreibdaten DIN auf dem H-Pegel sind, werden die von den Logikgattern 272 und 276 ausgegebenen Auswahlsignale SD2a und SD2b auf den L-Pegel bzw. auf den H-Pegel eingestellt.
Somit werden die Auswahltransistorschalter 255a und 265a für die nicht ausgewählte Unterschreibbitleitung SWBL1 eingeschaltet, während die Auswahltransistorschalter 250a und 260a für sie ausgeschaltet werden. Dadurch wird die Unterschreibbitleitung SWBL1 elektrisch von der Hauptschreibbitleitung MWBL getrennt und an ihren gegenüberliegenden Enden mit der Massespannung Vss gekoppelt.
Die Auswahltransistorschalter 250b und 265b für die ausgewählte Unterschreibbitleitung SWBL2 werden eingeschaltet, während die Auswahltransistorschalter 255b und 260b für sie ausgeschaltet werden. Dadurch wird ein Ende der Unterschreibbitleitung SWBL2 mit der Hauptschreibbitleitung MWBL gekoppelt, die durch den Auswahltransistorschalter 250b auf die Stromversorgungsspannung Vcc eingestellt wird. Das andere Ende der Unterschreibbitleitung SWBL2 wird durch den Auswahltransistorschalter 265b mit der Massespannung Vss gekoppelt. Somit fließt der Datenschreibstrom +Iw zum Schreiben der Schreibdaten DIN auf dem H-Pegel über die ausgewählte Unterschreibbitleitung SWBL2.
Ferner wird der Datenschreibstrom Ip in Zeilenrichtung durch die Schreibziffernleitung WDL geleitet, die der ausgewählten Speicherzelle entspricht, wodurch die Daten auf dem H-Pegel in die ausgewählte Speicherzelle geschrieben werden können.
Fig. 13 zeigt einen Stromweg des Datenschreibstroms +Iw, der verwendet wird, um in die in der Figur mit "S" bezeichnete ausgewählte Speicherzelle Daten auf dem L-Pegel ("0") zu schreiben.
Wie in Fig. 13 gezeigt ist, verbindet der Schreibbitleitungstreiber 40 ähnlich wie in dem in Fig. 12 gezeigten Fall die Hauptschreibbitleitung MWBL, die der ausgewählten Speicherzelle entspricht, mit der Stromversorgungsspannung Vcc.
Außerdem wird das Unterspaltenauswahlsignal SCSL2 ähnlich wie in dem in Fig. 12 gezeigten Fall auf den H-Pegel eingestellt, während das Unterspaltenauswahlsignal SCSL1 auf den L-Pegel eingestellt wird. Somit wird jedes der von den Logikgattern 270 und 274 ausgegebenen Auswahlsignale SD1a und SD1b auf den H-Pegel eingestellt. Somit trennen die Auswahltransistorschalter 250a, 255a, 260a und 265a die nicht ausgewählte Unterschreibbitleitung SWBL1 elektrisch von der Hauptschreibbitleitung MWBL, wobei sie ihre gegenüberliegenden Enden mit der Massespannung Vss koppeln.
Da die Schreibdaten DIN auf dem L-Pegel sind, werden die von den Logikgattern 272 und 276 ausgegebenen Auswahlsignale SD2a und SD2b im Gegensatz zu dem in Fig. 12 gezeigten Fall auf den H-Pegel bzw. auf den L-Pegel eingestellt. Somit werden die Auswahltransistorschalter 250b und 265b für die ausgewählte Unterschreibbitleitung SWBL2 ausgeschaltet, während die Auswahltransistorschalter 255b und 265b eingeschaltet werden. Dadurch koppelt der Auswahltransistorschalter 255b ein Ende der Unterschreibbitleitung SWBL2 mit der Massespannung Vss. Außerdem koppelt der Auswahltransistorschalter 260b das andere Ende der Unterschreibbitleitung SWBL2 mit der auf die Stromversorgungsspannung Vcc eingestellten Hauptschreibbitleitung MWBL. Im Ergebnis fließt der Datenschreibstrom -Iw zum Schreiben der Schreibdaten DIN auf dem L-Pegel in der zu Fig. 12 entgegengesetzten Richtung über die ausgewählte Unterschreibbitleitung SWBL2.
Der Datenschreibstrom Ip fließt in Zeilenrichtung über die Schreibziffernleitung WDL, die der ausgewählten Speicherzelle entspricht, so daß in die ausgewählte Speicherzelle die Daten auf dem L-Pegel geschrieben werden können.
Wie wieder in Fig. 11 gezeigt ist, werden die entsprechenden Unterspaltenauswahlsignale SCSL1 und SCSL2 in dem nicht ausgewählten Speicherzellenblock beide auf den L-Pegel deaktiviert, so daß jedes der Auswahlsignale SD1a, SD1b, SD2a und SD2b auf den H-Pegel eingestellt wird.
Somit wird jeder der Auswahltransistorschalter 250a, 250b, 260a und 260b in dem nicht ausgewählten Speicherzellenblock ausgeschaltet, während jeder der Auswahltransistorschalter 255a, 255b, 265a und 265b darin eingeschaltet wird. Dadurch wird jede der Unterschreibbitleitungen SWBL1 und SWBL2 von der Hauptschreibbitleitung MWBL getrennt, wobei ihre gegenüberliegenden Enden auf die Massespannung Vss eingestellt werden. Gleichfalls wird in der Datenleseoperation jede Unterschreibbitleitung SWBL deaktiviert, wobei ihre gegenüberliegenden Enden auf die Massespannung Vss eingestellt werden.
Wegen der obigen Konstruktion kann der Datenschreibstrom ±Iw in Spaltenrichtung, dessen Richtung dem Pegel der Schreibdaten entspricht, nur derjenigen Unterschreibbitleitung SWBL unter den Unterschreibbitleitungen SWBL, in die jeder Speicherblock unterteilt ist, zugeführt werden, die der ausgewählten Speicherzelle entspricht. Somit fließt der Datenschreibstrom in Spaltenrichtung nicht durch die nicht ausgewählte Unterschreibbitleitung SWBL.
Im Vergleich zu der Konstruktion gemäß der zweiten Ausführungsform ist der Schreibbitleitungstreiber nur an einer Seite der Hauptschreibbitleitung MWBL angeordnet, so daß die Schaltungsfläche des Peripherieabschnitts der Speichermatrix verkleinert werden kann. Ferner fließt der Datenschreibstrom ±Iw in Spaltenrichtung nicht durch einen Abschnitt der ausgewählten Hauptschreibbitleitung, der von dem ausgewählten Speicherzellenblock weg verläuft und fern von dem Schreibbitleitungstreiber 40 ist.
Somit kann im Vergleich zu der Konstruktion gemäß der zweiten Ausführungsform das Gebiet, in dem der Datenschreibstrom in Spaltenrichtung fließt, weiter verringert werden. Somit kann ein fehlerhaftes Datenschreiben in die nicht ausgewählte Speicherzelle weiter zuverlässig verhindert werden.
In der vorstehenden Konstruktion dieser Ausführungsform entsprechen zwei Unterschreibbitleitungen SWBL einer Hauptschreibbitleitung MWBL. Allerdings ist die Erfindung nicht auf diese Konstruktion beschränkt. Einer Hauptschreibbitleitung MWBL können drei oder mehr Unterschreibbitleitungen entsprechen. In diesem Fall werden die Unterspaltenauswahlsignale SCSL1 und SCSL2 sowie die bereits anhand der Fig. 7 und 11 beschriebenen Auswahltransistorschalter in bezug auf jede Unterschreibbitleitung SWBL auf ähnliche Weise angeordnet.
Die erste Ausführungsform kann mit der zweiten Ausführungsform oder mit deren Abwandlung verknüpft werden, um eine Konstruktion zu schaffen, in der sowohl die Datenschreibströme in Zeilen- als auch in Spaltenrichtung lediglich durch geforderte minimale Bereiche fließen. Durch diese Konstruktion kann das fehlerhafte Datenschreiben in die von der ausgewählten Speicherzelle verschiedene nicht ausgewählte Speicherzelle zuverlässiger verhindert werden.

Dritte Ausführungsform

Eine dritte Ausführungsform schafft eine Konstruktion, um einen Test auf Beständigkeit gegenüber fehlerhaftem Datenschreiben in jede MTJ-Speicherzelle effizient durchzuführen. In der folgenden Beschreibung wird ein Funktionstest zum Bewerten einer Beständigkeit gegenüber fehlerhaftem Datenschreiben als "Störungstest" bezeichnet.
Fig. 14 ist ein Stromlaufplan, der eine Anordnung der Schaltungen in bezug auf die Zeilenauswahl in dem Störungstest gemäß der dritten Ausführungsform zeigt.
Wie in Fig. 14 gezeigt ist, enthält eine Konstruktion gemäß der dritten Ausführungsform die Mehrfachauswahlgatter 310 und die Mehrfachauswahlsteuerschaltungen 320 und 330, die in dem Störungstest der hierarchischen Wortleitungskonstruktion gemäß der ersten Ausführungsform eine "Zeilenmehrfachauswahl", d. h. eine parallele Aktivierung der mehreren Speicherzellenzeilen, ausführen.
Die Mehrfachauswahlgatter 310 sind jeweils entsprechend den Hauptwortleitungen MWL angeordnet, wobei jedes die Ergebnisse eines logischen ODER zwischen einem Zeilenauswahlsignal MRSL (Decodierungsergebnisse), das die entsprechende Hauptwortleitung aktiviert, und einem Mehrfachauswahlsignal MSL ausgeben kann. Das Mehrfachauswahlsignal MSL ist in dem Störungstest aktiv und wird auf dem H-Pegel gehalten. Jede Hauptwortleitung MWL wird wahlweise in Übereinstimmung mit dem Ausgangssignal des entsprechenden Mehrfachauswahlgatters 310 aktiviert. Somit wird jede Hauptwortleitung MWL als Antwort auf die Aktivierung des Mehrfachauswahlsignals MSL auf den ausgewählten Zustand (Stromversorgungsspannung Vcc) aktiviert.
Die Mehrfachauswahlsteuerschaltungen 320 und 330 sind für jede Bank angeordnet. Die Mehrfachauswahlsteuerschaltungen 320 und 330 empfangen die Mehrfachauswahlsignale MSLa und MSLb. Die Mehrfachauswahlsteuerschaltung 320 steuert die Aktivierung der Auswahlleitungen SL1-SL4 in der entsprechenden Bank. Die Mehrfachauswahlsteuerschaltung 330 steuert die Aktivierung der Rücksetzleitungen RSL1-RSL4 in der entsprechenden Bank.
Fig. 15 ist ein Stromlaufplan der Konstruktion der Mehrfachauswahlsteuerschaltungen 320 und 330.
Wie in Fig. 15 gezeigt ist, entsprechen die Decodierungssignale S1-S4 den Auswahlleitungen SL1-SL4, die jeweils auf den H-Pegel eingestellt werden, wenn die entsprechenden Auswahlleitungen aktiviert werden sollen.
Die Mehrfachauswahlsteuerschaltung 320 enthält ein Logikgatter 321, das die Ergebnisse eines logischen ODER zwischen dem Decodierungssignal S1 und dem Mehrfachauswahlsignal MSLa ausgibt, ein Logikgatter 322, das die Ergebnisse eines logischen ODER zwischen dem Decodierungssignal S2 und dem Mehrfachauswahlsignal MSLb ausgibt, ein Logikgatter 323, das die Ergebnisse eines logischen ODER zwischen dem Decodierungssignal S3 und dem Mehrfachauswahlsignal MSLa ausgibt, und ein Logikgatter 324, das die Ergebnisse eines logischen ODER zwischen dem Decodierungssignal S4 und dem Mehrfachauswahlsignal MSLb ausgibt. Die Auswahlleitungen SL1-SL4 werden jeweils durch die Ausgangssignale der Logikgatter 321-324 angesteuert.
Die Mehrfachauswahlsteuerschaltung 330 empfängt ein Logikgatter 311, das die Ergebnisse eines logischen NOR zwischen dem Decodierungssignal S1 und dem Mehrfachauswahlsignal MSLa ausgibt, ein Logikgatter 332, das die Ergebnisse eines logischen NOR zwischen dem Decodierungssignal S2 und dem Mehrfachauswahlsignal MSLb ausgibt, ein Logikgatter 333, das die Ergebnisse eines logischen NOR zwischen dem Decodierungssignal S3 und dem Mehrfachauswahlsignal MSLa ausgibt, und ein Logikgatter 334, das die Ergebnisse eines logischen NOR zwischen dem Decodierungssignal S4 und dem Mehrfachauswahlsignal MSLb ausgibt. Die Rücksetzleitungen RSL1-RSL4 werden jeweils durch die Ausgangssignale der Logikgatter 331-334 angesteuert.
Wegen der obigen Konstruktion wird jede Auswahlleitung SL und die entsprechende Rücksetzleitung RSL komplementär zueinander aktiviert. Bei der Aktivierung des Mehrfachauswahlsignals MSLa werden die Auswahlleitungen SL1 und SL3 zwangsläufig auf den H-Pegel aktiviert, während die Rücksetzleitungen RSL1 und RSL3 zwangsläufig auf den L-Pegel deaktiviert werden. Bei der Aktivierung des Mehrfachauswahlsignals MSLb werden die Auswahlleitungen SL2 und SL4 zwangsläufig auf den H-Pegel aktiviert, während die Rücksetzleitungen RSL2 und RSL4 zwangsläufig auf den L-Pegel deaktiviert werden.
Wenn die beiden Mehrfachauswahlsignale MSLa und MSLb aktiviert werden, werden sämtliche Auswahlleitungen SL1-SL4 zwangsläufig aktiviert. Wenn die beiden Mehrfachauswahlsignale MSLa und MSLb deaktiviert werden, wird eine der Auswahlleitungen SL1-SL4 in Übereinstimmung mit den Ergebnissen der Zeilenauswahl aktiviert.
Gemäß der Konstruktion der dritten Ausführungsform können somit in Übereinstimmung mit den Mehrfachauswahlsignalen MSLa und MSLb mehrere Schreibziffernleitungen WDL parallel aktiviert werden, um den Datenschreibstrom in Zeilenrichtung zu leiten. Wenn eines der Mehrfachauswahlsignale MSLa und MSLb aktiviert wird, kann eine Hälfte der Schreibziffernleitungen WDL in der Speichermatrix parallel aktiviert werden. Insbesondere können dadurch, daß die Mehrfachauswahlsignale MSLa und MSLb abwechselnd aktiviert werden, abwechselnde Schreibziffernleitungen WDL aktiviert werden. Wenn beide Mehrfachauswahlsignale MSLa und MSLb deaktiviert werden, können ein Viertel der Schreibziffernleitungen WDL in der Speichermatrix parallel aktiviert werden.
Fig. 16 ist ein Stromlaufplan einer Konstruktion eines Unterdecodiererbands gemäß einer dritten Ausführungsform.
Wie in Fig. 16 gezeigt ist, unterscheidet sich die Konstruktion der dritten Ausführungsform von jenen der vorstehenden Ausführungsformen dadurch, daß eine Teststromversorgungsschaltung 350 angeordnet ist, die in dem Störungstest unter Verwendung des in Fig. 4 gezeigten Unterzeilendecodierers 80 einen Zwischendatenschreibstrom Ipt über die Schreibziffernleitung WDL leitet.
Die Teststromversorgungsschaltung 350 enthält die Auswahlschalter 352 und 355, die die Gate-Spannung im Transistorschalter 82 in dem Unterzeilendecodierer schalten, sowie eine Zwischenspannungs-Erzeugungsschaltung 360.
Die Auswahlschalter 352 und 355 werden als Antwort auf das Mehrfachauswahlsignal MSL gesteuert. Im Normalbetrieb koppeln die Auswahlschalter 352 und 355 das Gate des Transistorschalters 82 im Unterzeilendecodierer 80 mit einem Knoten, der das Steuersignal WE empfängt. Im Störungstest koppeln die Auswahlschalter 352 und 355 das Gate des Transistorschalters 82 mit einem Knoten Nm.
Die Zwischenspannungs-Erzeugungsschaltung 360 enthält eine Stromversorgung 362, die zwischen die Stromversorgungsspannung Vcc und den Knoten Nm geschaltet ist, und einen veränderlichen Widerstand 364, der zwischen den Knoten Nm und die Massespannung Vss geschaltet ist. Das Steuersignal CLV kann einen Widerstandswert des veränderlichen Widerstands 364 steuern. Somit erzeugt die Zwischenspannungs-Erzeugungsschaltung 360 eine Zwischenspannung Vm (Vcc > Vm > Vss), die dem Steuersignal CLV am Knoten Nm entspricht.
Durch die obige Konstruktion wird die Gate-Spannung des Transistorschalters 82 im Unterzeilendecodierer 80 im Normalbetrieb entsprechend dem aktiven Zustand des Steuersignals WE auf die Stromversorgungsspannung Vcc eingestellt. In diesem Zustand fließt in Übereinstimmung mit der Spannung am Knoten Nd ein normaler Datenschreibstrom Ip über die aktive Schreibziffernleitung WDL. Im Störungstest fließt über die als Antwort auf das Mehrfachauswahlsignal aktivierte Schreibziffernleitung WDL der Zwischendatenschreibstrom Ipt, der der Zwischenspannung Vm entspricht.
Der normale Datenschreibstrom Ip wird auf einen Pegel eingestellt, der ermöglicht, an den Magnettunnelübergang MTJ ein Datenschreibmagnetfeld anzulegen, das einem Gebiet außerhalb der in Fig. 24 gezeigten sternförmigen Kennlinie entspricht. Dagegen wird das Datenschreibmagnetfeld, das durch den Zwischendatenschreibstrom Ipt an den Magnettunnelübergang MTJ angelegt wird, so gesteuert, daß es einem Gebiet innerhalb der sternförmigen Kennlinie entspricht.
Wie oben beschrieben wurde, wird in dem Störungstest ein Zwischendatenschreibstrom Ipt zugeführt, der das Datenschreiben theoretisch sperrt, um zu prüfen, ob die Ablagedaten jeder MTJ-Speicherzelle aktualisiert werden oder nicht, wodurch in jeder MTJ-Speicherzelle ein Test der Beständigkeit gegenüber fehlerhaftem Datenschreiben durchgeführt wird. In diesem Test kann eine Mehrfachauswahl ausgeführt werden, um mehrere Speicherzellenzeilen als Störungsziele parallel auszuwählen.
Alternativ kann zum Zeitpunkt des Funktionstests an die Wortleitungen die Zeilenmehrfachauswahl angelegt werden, die auf dem ähnlichen Mehrfachauswahlsignal beruht. Dies ermöglicht, den Zuverlässigkeitstest der Beständigkeit des elektrischen Feldes zwischen einer Wortleitung und einem weiteren Knoten oder zwischen den Wortleitungen effizient in kurzer Zeit auszuführen.
Es wird nun die Mehrfachauswahl der Unterschreibbitleitungen SWBL im Störungstest beschrieben.
Fig. 17 ist ein Stromlaufplan einer Konstruktion eines Abschnitts mit Bezug auf die Mehrfachauswahl der Unterschreibbitleitungen SWBL gemäß der dritten Ausführungsform.
Fig. 17 zeigt eine Konstruktion zur Ausführung der "Spaltenmehrfachauswahl", d. h. zur parallelen Aktivierung der mehreren Speicherzellenspalten, in dem Störungstest der Konstruktion der zweiten Ausführungsform, die wie in Fig. 7 gezeigt eine hierarchische Anordnung der Schreibbitleitungen enthält.
Wie in Fig. 17 gezeigt ist, werden anstelle der Schreibbitleitungstreiber 31 und 36 die Schreibbitleitungstreiber 400 und 410 verwendet, die jeweils an den gegenüberliegenden Enden der Hauptschreibbitleitung MWBL1 an der ersten Stelle angeordnet sind.
Der Schreibbitleitungstreiber 400 unterscheidet sich von dem in Fig. 7 gezeigten Schreibbitleitungstreiber 31 dadurch, daß ferner die Logikgatter 402 und 404 verwendet werden. Das Logikgatter 402 gibt an das Gate des Treibertransistors 33 die Ergebnisse eines logischen ODER zwischen dem Ausgangssignal des Logikgatters 32 und dem Mehrfachauswahlsignal MSL aus. Das Logikgatter 404 gibt an das Gate des Treibertransistors 34 die Ergebnisse des gleichen logischen ODER wie das Logikgatter 402 aus.
Dementsprechend sind in dem bei aktivem Mehrfachauswahlsignal MSL auf dem H-Pegel ausgeführten Störungstest die Gates der Treibertransistoren 33 und 34 auf den L-Pegel (Massespannung Vss) eingestellt. Dadurch koppelt der Schreibbitleitungstreiber 400 ein Ende der Hauptschreibbitleitung MWBL an der ersten oder führenden Stelle mit der Stromversorgungsspannung Vcc. Im Normalbetrieb ist das Mehrfachauswahlsignal MSL auf den L-Pegel deaktiviert, so daß die Logikgatter 402 und 404 das Ausgangssignal des Logikgatters 32 so, wie es ist, an die Treibertransistoren 33 bzw. 34 senden.
Der Schreibbitleitungstreiber 410 unterscheidet sich von dem in Fig. 7 gezeigten Schreibbitleitungstreiber 36 dadurch, daß ferner die Logikgatter 412 und 414 verwendet werden. Das Logikgatter 412 gibt an das Gate des Treibertransistors 38 die Ergebnisse eines logischen ODER zwischen dem Ausgangssignal des Logikgatters 37 und dem Mehrfachauswahlsignal MSL aus. Das Logikgatter 414 gibt an das Gate des Treibertransistors 39 die Ergebnisse eines logischen UND zwischen dem Ausgangssignal des Logikgatters 37 und einem invertierten Signal des Mehrfachauswahlsignals MSL aus.
Dementsprechend sind die Ausgangssignale der Logikgatter 412 und 414 in dem bei aktivem Mehrfachauswahlsignal MSL auf dem H-Pegel ausgeführten Störungstest auf den H-Pegel bzw. auf den L-Pegel festgesetzt. Somit ist jeder der Treibertransistoren 38 und 39 ausgeschaltet. Im Normalbetrieb ist das Mehrfachauswahlsignal MSL inaktiv und auf dem L-Pegel, so daß die Logikgatter 412 und 414 das Ausgangssignal des Logikgatters 37 an die Gates der Treibertransistoren 38 bzw. 39 senden.
Die an den gegenüberliegenden Enden jeder nachfolgenden Hauptwortleitung MWL mit Ausnahme der letzten Hauptschreibbitleitung angeordneten Schreibbitleitungstreiber besitzen die gleiche Konstruktion wie der Hauptschreibbitleitungstreiber 410. Somit ist jede Hauptschreibbitleitung MWBL im Störungstest weder mit der Stromversorgungsspannung Vcc noch mit der Massespannung Vss verbunden und auf einen schwebenden Zustand eingestellt.
Ferner wird ein Mehrfachauswahl-Steuerschalter 420 verwendet, der zueinander benachbarte Hauptschreibbitleitungen MWBL kurzschließt. Die zueinander benachbarten Hauptschreibbitleitungen MWBL werden als Antwort auf die Aktivierung des Mehrfachauswahlsignals MSL durch den Mehrfachauswahl-Steuerschalter 420 elektrisch miteinander verbunden. Ferner wird in dem Störungstest in jeder Blockgruppe entweder das Unterspaltenauswahlsignal SCSL1 oder das Unterspaltenauswahlsignal SCSL2 aktiviert.
Fig. 18 zeigt konzeptionell ein erstes Beispiel der Spaltenmehrfachauswahl gemäß der dritten Ausführungsform.
Wie in Fig. 18 gezeigt ist, sind in der gesamten Speichermatrix k (k: natürliche Zahl) Hauptschreibbitleitungen MWBL1-MWBLk angeordnet. In dem Störungstest wird durch den in Fig. 17 gezeigten Treibertransistor 33 ein Ende der Hauptschreibbitleitung MWBL1 an der ersten Stelle mit der Stromversorgungsspannung Vcc verbunden. Die anderen Enden der Hauptschreibbitleitungen MWBL1 und MWBL2 werden durch den Mehrfachauswahl-Steuerschalter 420 miteinander verbunden. Die nachfolgenden Hauptschreibbitleitungen MWBL werden ähnlich verbunden, so daß als Antwort auf das Mehrfachauswahlsignal MSL die Enden an einer Seite der benachbarten Hauptschreibbitleitungen MWBL miteinander verbunden werden, während als Antwort auf das Mehrfachauswahlsignal MSL die Enden an der anderen Seite der benachbarten Hauptschreibbitleitungen MWBL gleichfalls miteinander verbunden werden. Ferner wird ein Ende der Hauptschreibbitleitung MWBLk an der letzten Stelle mit der Massespannung Vss gekoppelt.
In dem wie obenbeschriebenen Funktionstest schalten die Schreibbitleitungstreiber und die Mehrfachauswahl-Steuerschalter die Hauptschreibbitleitungen MWBL1-MWBLk zwischen der Stromversorgungsspannung Vcc und der Massespannung Vss in Serie. Dadurch kann der Datenschreibstrom in Spaltenrichtung durch jede der Hauptschreibbitleitungen MWBL1-MWBLk fließen, wobei ein Stromverbrauch ebenso hoch ist wie der, der für eine Hauptschreibbitleitung MWBL im Normalbetrieb benötigt wird.
Dadurch sind in der Konstruktion, die für eine Hauptschreibbitleitung MWBL h (h: natürliche Zahl) Unterschreibbitleitungen SWBL verwendet, 1/h sämtlicher Unterschreibbitleitungen SWBL zu den Hauptschreibbitleitungen MWBL1-MWBLk in Serie geschaltet, wobei ihnen der Datenschreibstrom in Spaltenrichtung zugeführt wird. In Fig. 17 können beide Unterspaltenauswahlsignale SCSL1 und SCSL2 in sämtlichen Blockgruppen aktiviert werden, wodurch der Datenschreibstrom in Spaltenrichtung über sämtliche Unterschreibbitleitungen SWBL in der Speichermatrix fließen kann.
Die Konstruktionen der Schreibbitleitungstreiber, die den Hauptschreibbitleitungen MWBL1 und MWBLk entsprechen, können geändert werden, so daß ein auszuführendes Testmuster zwischen einem ersten Testmuster, in dem die Hauptschreibbitleitungen MWBL1 und MWBLk wie in Fig. 18 mit der durchgezogenen Linie gezeigt ist mit der Stromversorgungsspannung Vcc bzw. mit der Massespannung Vss verbunden sind, und einem zweiten Testmuster, in dem die Hauptschreibbitleitungen MWBL1 und MWBLk wie in Fig. 18 mit der punktierten Linie gezeigt ist mit der Massespannung Vss bzw. mit der Stromversorgungsspannung Vcc verbunden sind, umgeschaltet werden kann. Durch diese Konstruktion kann der Datenschreibstrom gemäß dem ersten bzw. zweiten Testmuster in entgegengesetzten Richtungen fließen. Im Ergebnis kann der Störungstest auch dann genau durchgeführt werden, wenn sich die Beständigkeit gegenüber fehlerhaftem Datenschreiben in die MTJ-Speicherzelle je nach Polarität der Ablagedaten unterscheidet.
Fig. 19 zeigt konzeptionell ein zweites Beispiel einer Spaltenmehrfachauswahl gemäß der dritten Ausführungsform.
In Fig. 18 ist der Mehrfachauswahl-Steuerschalter 420zwischen benachbarten Hauptschreibbitleitungen MWBL angeordnet. Allerdings ist die Konstruktion gemäß der dritten Ausführungsform nicht auf diese Konstruktion beschränkt. Die Mehrfachauswahl-Steuerschalter 420 können so angeordnet sein, daß sie jeweils K (K: natürliche Zahl größer als 1) Hauptschreibbitleitungen MWBL miteinander verbinden.
Fig. 19 zeigt eine Konstruktion, in der K gleich 2 ist. In diesem Fall werden die Mehrfachauswahl-Steuerschalter 420a, die ungeradzahlige Hauptschreibbitleitungen miteinander koppeln, durch das Mehrfachauswahlsignal MSLc gesteuert, während die Mehrfachauswahl-Steuerschalter 420b, die geradzahlige Hauptschreibbitleitungen miteinander koppeln, durch ein anderes Mehrfachauswahlsignal MSLd gesteuert werden.
In der obigen Konstruktion kann der Datenschreibstrom 1/(K × h) Unterschreibbitleitungen SWBL in der gesamten Speichermatrix parallel zugeführt werden. Die Anzahl der Unterschreibbitleitungen SWBL, durch die der Datenschreibstrom parallel fließen kann, kann in Übereinstimmung mit der Form der Anordnung der Mehrfachauswahl-Steuerschalter beliebig bestimmt werden.
Fig. 20 ist ein Ablaufplan eines Störungstests gemäß der dritten Ausführungsform.
Wie in Fig. 20 gezeigt ist, wird beim Start des Störungstests (Schritt S100) der Störungstest anhand eines Testmusters 1 ausgeführt (Schritt S105). In dem Testmuster 1 werden beispielsweise zunächst in sämtliche MTJ-Speicherzellen beispielsweise die Daten "0 (L-Pegel)" geschrieben (Schritt S110).
Daraufhin werden in Übereinstimmung mit der Einstellung der Mehrfachauswahlsignale MSLa und MSLb ein Viertel, eine Hälfte oder sämtliche Schreibziffernleltungen WDL in der gesamten Speichermatrix parallel aktiviert, wobei ihnen jeweils der Zwischendatenschreibstrom Ipt in Zeilenrichtung zugeführt wird (Schritt S120). Ferner wird die erste und die letzte Hauptschreibbitleitung MWBL1 und MWBLk mit der Stromversorgungsspannung Vcc bzw. mit der Massespannung Vss verbunden. Während dieser Zustand aufrechterhalten wird, werden ein Viertel, eine Hälfte oder sämtliche Unterschreibbitleitungen SWBL in der gesamten Speichermatrix aktiviert, wobei ihnen der Datenschreibstrom in Spaltenrichtung und insbesondere in der von dem Testmuster 1 abhängenden Richtung zugeführt wird. Wie bereits anhand der Fig. 18 und 19 beschrieben wurde, fließt der Datenschreibstrom in Spaltenrichtung in diesem Fall über einen Stromweg, in dem die aktivierte Hauptschreibbitleitung MWBL und die Unterschreibbitleitung SWBL zwischen der Stromversorgungsspannung Vcc und der Massespannung Vss in Serie geschaltet sind (Schritt S130).
Die Richtung des Datenschreibstroms in Spaltenrichtung wird gemäß dem Testmuster 1 so bestimmt, daß die in Schritt S110 geschriebenen Daten neu geschrieben werden. Wenn in Schritt S110 die Daten "0 (L-Pegel)" geschrieben werden, wird der Datenschreibstrom in Spaltenrichtung gemäß dem Testmuster 1 so bestimmt, daß "1 (H-Pegel)" geschrieben wird.
Wenn die Zufuhr des Datenschreibstroms abgeschlossen ist, werden die Unterwortleitungen SWL aufeinanderfolgend abgefragt, um die Spannungen auf den entsprechenden Lesebitleitungen zu erfassen, und dadurch ein Zugriff auf den gesamten Speicherraum ausgeführt (Schritt S140). Dadurch wird in jeder MTJ-Speicherzelle geprüft, ob ein in den Schritten S120 und S130 ausgeführtes Schreiben falscher Daten zum fehlerhaften Neuschreiben der Ablagedaten geführt hat (Schritt S150).
Um den Störungstest mit der zum Testmuster 1entgegengesetzten Polarität auszuführen, wird der Störungstest gemäß dem Testmuster 2 ausgeführt (Schritt S155). Gemäß dem Testmuster 2 werden in sämtliche MTJ-Speicherzellen die Daten (z. B. die Daten "1 (H-Pegel)" mit der zum Schritt S110 entgegengesetzten Polarität geschrieben (Schritt S160).
Daraufhin werden ähnlich wie in Schritt S120 ein Viertel, eine Hälfte oder sämtliche Schreibziffernleitungen WDL in der gesamten Speichermatrix parallel aktiviert, wobei ihnen jeweils der Zwischendatenschreibstrom Ipt in Zeilenrichtung zugeführt wird (Schritt S170). Ferner werden die erste und die letzte Hauptschreibbitleitung MWBL1 und MWBLk im Gegensatz zu Schritt S130 mit der Massespannung Vss bzw. mit der Stromversorgungsspannung Vcc verbunden. Unter Beibehaltung dieses Zustands werden ein Viertel, eine Hälfte oder sämtliche Unterschreibbitleitungen SWBL in der gesamten Speichermatrix aktiviert, wobei der Datenschreibstrom in Spaltenrichtung in der Richtung gemäß dem Testmuster 2 fließt. Ähnlich wie in Schritt S130 fließt der Datenschreibstrom in Spaltenrichtung über einen Stromweg, in dem die Haupt- und Unterschreibbitleitungen MWBL und SWBL im aktiven Zustand zwischen der Stromversorgungsspannung Vcc und der Massespannung Vss in Serie geschaltet sind (Schritt S180).
Die Richtung des Datenschreibstroms in Spaltenrichtung wird gemäß dem Testmuster 2 so bestimmt, daß die in Schritt S160 geschriebenen Daten neu geschrieben werden. Wenn in Schritt S160 die Daten "1 (H-Pegel)" geschrieben werden, wird der Datenschreibstrom in Spaltenrichtung gemäß dem Testmuster 2 so bestimmt, daß "0 (L-Pegel)" geschrieben wird.
Wenn die Zufuhr des Datenschreibstroms abgeschlossen wird, wird ähnlich wie in Schritt S140 ein Zugriff auf den gesamten Speicherraum ausgeführt (Schritt S190). Dadurch wird in jeder MTJ-Speicherzelle geprüft, ob das Schreiben falscher Daten in den Schritten S170 und S180 zum fehlerhaften Neuschreiben der Ablagedaten geführt hat (Schritt S200).
Wenn die Testbedingungen geändert werden sollen (Schritt S210), wird der Wert der in Fig. 16 gezeigten Zwischenspannung Vm geändert, wobei der Zwischendatenschreibstrom Ipt erhöht oder gesenkt und ein ähnlicher Test unter strengeren oder weniger strengen Bedingungen wiederholt wird. Wenn sämtliche Tests gemäß den vorgegebenen Testbedingungen (Datenschreibstrom Ipt) abgeschlossen sind, wird auch der Störungstest abgeschlossen (Schritt S220).
Gemäß der Konstruktion der obenbeschriebenen dritten Ausführungsform kann der Störungstest zur Bewertung der Beständigkeit gegenüber fehlerhaftem Datenschreiben in die MTJ-Speicherzelle parallel an einer großen Anzahl von MTJ-Speicherzellen in kurzer Zeit effizient durchgeführt werden.
Ferner wird der Datenschreibstrom in Spaltenrichtung über den Stromweg zugeführt, in dem die Haupt- und Unterschreibbitleitungen MWBL und SWBL in dem aktiven Zustand in Serie geschaltet sind, wobei diese Konstruktion die parallele Aktivierung der mehreren Speicherzellenspalten in dem Störungstest ermöglicht, so daß ein Steigen des Stromverbrauchs unterdrückt werden kann.
Alternativ kann ein Funktionstest mit mehreren in Übereinstimmung mit der Mehrfachauswahl ausgewählten Hauptschreibbitleitungen ausgeführt werden, die mit den gleichen Spannungen (Stromversorgungsspannung Vcc an Vcc oder Massespannung Vss an Vss) verbunden sind. Dies ermöglicht die effiziente Bewertung der Beständigkeit des elektrischen Feldes zwischen der Hauptschreibbitleitung und einem anderen Knoten oder zwischen den Hauptschreibbitleitungen in kurzer Zeit.
Obgleich die vorliegende Erfindung ausführlich beschrieben und erläutert wurde, dient dies selbstverständlich lediglich zur Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Umfang und der Erfindungsgedanke der Erfindung lediglich durch die beigefügten Ansprüche beschränkt ist.

Claims

1. Dünnfilm-Magnetspeichervorrichtung, mit:
einer Speichermatrix (10), die mehrere in Zeilen und Spalten angeordnete Speicherzellen (MC) enthält,
wobei sich der elektrische Widerstand jeder der Speicherzellen (MC) in Übereinstimmung mit magnetisch durch einen ersten und einen zweiten Datenschreibstrom geschriebenen Ablagedaten ändert;
mehreren Schreibziffernleitungen (WDL), die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils aktiviert werden, um den ersten Datenschreibstrom in Zeilenrichtung zu leiten;
mehreren Schreibbitleitungen (WBL), die jeweils entsprechend den Speicherzellenspalten vorgesehen sind und jeweils aktiviert werden, um den zweiten Datenschreibstrom in Spaltenrichtung zu leiten;
mehreren Wortleitungen (WL), die entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils eine ausgewählte Zeile, die die als Datenleseziel ausgewählte Speicherzelle (MC) enthält, aktivieren; und
einem Zeilenauswahlabschnitt (20, 80), der in der Speichermatrix (10) die Zeilenauswahl ausführt, wobei
der Zeilenauswahlabschnitt (20, 80) enthält:
eine Zeilendecodierungsschaltung (20), die eine Zeilenadresse decodiert,
mehrere Wortleitungs-Auswahlschaltungen (84), die jeweils entsprechend den Wortleitungen (WL) vorgesehen sind und jeweils anhand der Ergebnisse der Decodierung der entsprechenden Speicherzellenzeilen in einer Datenleseoperation eine entsprechende der Wortleitungen (WL) aktivieren, und
mehrere Schreibziffernleitungs-Auswahlschaltungen (82), die jeweils entsprechend den Schreibziffernleitungen (WDL) vorgesehen sind und jeweils anhand der Ergebnisse der Decodierung der entsprechenden Speicherzellenzeilen in einer Datenschreiboperation eine entsprechende der Schreibziffernleitungen (WDL) aktivieren.

2. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitungs-Auswahlschaltungen (84) und die Schreibziffernleitungs-Auswahlschaltungen (82) für die jeweiligen Speicherzellenzeilen in einem ersten Gebiet, das den Enden an einer Seite der Wortleitungen (WL) und der Schreibziffernleitungen (WDL) entspricht, oder in einem zweiten Gebiet, das den anderen Enden der Wortleitungen (WL) und der Schreibziffernleitungen (WDL) entspricht, abwechselnd zueinander angeordnet sind.

3. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch
mehrere Hauptwortleitungen (MWL), die jeweils für L (L: natürliche Zahl größer als 1) Speicherzellenzeilen angeordnet sind und jeweils in Übereinstimmung mit der Zeilenadresse wahlweise aktiviert werden;
Auswahlleitungen (SL1-SL4), die in Übereinstimmung mit der Zeilenadresse Signale senden, die eine der L Speicherzellenzeilen, die der einen Hauptwortleitung (MWL) entsprechen, auswählen; und
Unterworttreiber (70), die jeweils entsprechend der einen Wortleitung (WL) und der einen Schreibziffernleitung (WDL) vorgesehen sind und in Übereinstimmung mit der entsprechenden einen Hauptwortleitung (MWL) und mit den entsprechenden Auswahlleitungen (SL1-SL4) die Ergebnisse der Decodierung an eine entsprechende der Wortleitungen (WL) und an eine entsprechende der Schreibziffernleitungen (WDL) senden.

4. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 3, gekennzeichnet durch Transistorschalter (92), die jeweils entsprechend den Wortleitungen (WL) vorgesehen sind und jeweils eine entsprechende der Wortleitungen (WL) in der Datenschreiboperation auf eine Massespannung festsetzen.

5. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß
jeder der Unterworttreiber (70) einen internen Knoten (Nd) auf eine erste Spannung (Vcc) einstellt, wenn anhand der Ergebnisse der Decodierung entweder die entsprechende eine Wortleitung (WL) oder die entsprechende eine Schreibziffernleitung (WDL) ausgewählt wird, während er den internen Knoten auf eine zweite Spannung (Vss) einstellt, wenn anhand der Ergebnisse der Decodierung weder die entsprechende eine Wortleitung (WL) noch die entsprechende eine Schreibziffernleitung (WDL) ausgewählt wird;
jede der Schreibziffernleitungs-Auswahlschaltungen (82) einen ersten Transistorschalter (84) enthält, der zwischen einem Ende der entsprechenden Schreibziffernleitung (WDL) und dem internen Knoten (Nd) angeordnet ist und in der Datenschreiboperation eingeschaltet wird; und
die Dünnfilm-Magnetspeichervorrichtung ferner zweite Transistorschalter (90) enthält, die jeweils für die Schreibziffernleitungen (WDL) vorgesehen sind, um jeweils das andere Ende der entsprechenden einen der Schreibziffernleitungen (WDL) mit der zweiten Spannung zu verbinden.

6. Dünnfilm-Magnetspeichervorrichtung, mit:
einer Speichermatrix (10), die mehrere in Zeilen und Spalten angeordnete Speicherzellen (MC) enthält und in Zeilenrichtung in mehrere Blöcke (50) unterteilt ist, wobei sich der elektrische Widerstand jeder der Speicherzellen (MC) in Übereinstimmung mit durch den ersten und den zweiten Datenschreibstrom magnetisch geschriebenen Ablagedaten ändert;
mehreren Schreibziffernleitungen (WDL), die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils aktiviert werden, um den ersten Datenschreibstrom über die ausgewählte Zeile, die die als Datenschreibziel ausgewählte Speicherzelle (MC) enthält, zu leiten;
mehreren Hauptschreibbitleitungen (MBL), die jeweils für L (L: natürliche Zahl größer als 1) Speicherzellenzeilen angeordnet sind und jeweils aktiviert werden, um den zweiten Datenschreibstrom über sie zu leiten; und
mehreren Unterschreibbitleitungen (SBL), die jeweils in jedem der Blöcke (50) entsprechend den Speicherzellenspalten vorgesehen sind;
wobei jede der Unterschreibbitleitungen (SBL) an einer Stelle zwischen der entsprechenden Speicherzelle (MC) und der entsprechenden einen der Hauptschreibbitleitungen (MBL) liegt; und
mehreren Verbindungssteuerabschnitten (200, 210a, 210b, 220a, 220b, 250a, 250b, 255a, 255b, 260a, 260b, 265a, 265b), die jeweils in jedem der Blöcke (50) entsprechend den Hauptschreibbitleitungen (MBL) vorgesehen sind und jeweils so konfiguriert sind, daß sie die Verbindung zwischen der entsprechenden einen der Hauptschreibbitleitungen (MBL) und den entsprechenden L Unterschreibbitleitungen (SBL) steuern,
wobei jeder Verbindungssteuerabschnitt (200, 210a, 210b, 220a, 220b, 250a, 250b, 255a, 255b, 260a, 260b, 265a, 265b) in dem Block (50), der die ausgewählte Speicherzelle (MC) enthält, in der Weise arbeitet, daß er die ausgewählte eine der entsprechenden L Unterschreibbitleitungen (SBL), die der ausgewählten Speicherzelle (MC) entspricht, mit der entsprechenden Hauptschreibbitleitung (MBL) verbindet, während er jede der anderen entsprechenden L Unterschreibbitleitungen (SBL) von der entsprechenden Hauptschreibbitleitung (MBL) elektrisch trennt.

7. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 6, gekennzeichnet durch
erste und zweite Schreibbitleitungstreiber (31, 36), die entsprechend den einen und den anderen Enden jeder der Hauptschreibbitleitungen (MBL) vorgesehen sind, wobei
die ersten und die zweiten Schreibbitleitungstreiber (31, 36) das eine und das andere Ende in Übereinstimmung mit einem Pegel der Schreibdaten (DIN) mit der ersten und mit der zweiten Spannung (Vcc, Vss) bzw. mit der zweiten und mit der ersten Spannung (Vss, Vcc) verbinden, wenn die entsprechende eine der Hauptschreibbitleitungen (MBL) der ausgewählten Speicherzelle (MC) entspricht.

8. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
der erste Schreibbitleitungstreiber (31) enthält:
einen ersten Treibertransistor (33), der zwischen der ersten Spannung (Vcc) und einem Ende der entsprechenden Hauptschreibbitleitung (MBL) angeordnet ist,
einen zweiten Treibertransistor (34), der zwischen der zweiten Spannung (Vss) und dem einen Ende angeordnet ist, und
ein erstes Logikgatter (32), das die Gate-Spannungen des ersten und des zweiten Treibertransistors (33, 34) in Übereinstimmung mit einem Signal (MCSL), das die entsprechende Hauptschreibbitleitung (MBL) auswählt, und den Schreibdaten (DIN) steuert; und
der zweite Schreibbitleitungstreiber (36) enthält:
einen dritten Treibertransistor (38), der zwischen der ersten Spannung (Vcc) und dem anderen Ende der entsprechenden Hauptschreibbitleitung (MBL) angeordnet ist;
einen vierten Treibertransistor (39), der zwischen der zweiten Spannung (Vss) und dem anderen Ende angeordnet ist, und
ein zweites Logikgatter (37), das die Gate-Spannungen des dritten und des vierten Treibertransistors (38, 39) in Übereinstimmung mit dem Signal (MCSL) und einem invertierten Signal (/DIN) der Schreibdaten steuert.

9. Dünnfilm-Magnetspeichervorrichtung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß
jeder der Verbindungssteuerabschnitte (200, 210a, 210b, 220a, 220b) die gegenüberliegenden Enden der Unterschreibbitleitung (SBL), die der ausgewählten Speicherzelle (MC) entspricht, jeweils mit dem ersten und mit dem zweiten Knoten (N1, N2) auf der entsprechenden Hauptschreibbitleitung (MBL) verbindet, wobei jeder der Verbindungssteuerabschnitte (200, 210a, 210b, 220a, 220b) einen ersten Auswahlschalter (200) enthält, der zwischen dem ersten und dem zweiten Knoten (N1, N2) in Serie geschaltet ist; und
der erste Auswahlschalter (200) einen Stromweg auf der entsprechenden Hauptschreibbitleitung (MBL) unterbricht, wenn der entsprechende eine der Blöcke (50) die ausgewählte Speicherzelle (MC) enthält.

10. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
der Verbindungssteuerabschnitt (200, 210a, 210b, 220a, 220b) enthält:
zweite Auswahlschalter (210a, 210b), die jeweils entsprechend den Unterschreibbitleitungen (SBL) vorgesehen sind und jeweils zwischen einem Ende der entsprechenden einen der Unterschreibbitleitungen (SBL) und dem ersten Knoten (N1) angeordnet sind, und
dritte Auswahlschalter (220a, 220b), die jeweils entsprechend den Unterschreibbitleitungen (SBL) vorgesehen sind und jeweils zwischen dem anderen Ende der entsprechenden einen der Unterschreibbitleitungen (SBL) und dem zweiten Knoten (N2) angeordnet sind; und
wobei der zweite und der dritte Auswahlschalter (210a, 210b; 220a, 220b) als Antwort auf ein Signal, das eine der L Unterschreibbitleitungen (SBL), die der einen Hauptschreibbitleitung (MBL) entsprechen, auswählt, wahlweise eingeschaltet wird, wenn der entsprechende Block (50) die ausgewählte Speicherzelle (MC) enthält.

11. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 6, gekennzeichnet durch
mehrere Schreibbitleitungstreiber (40), die jeweils entsprechend den einen Enden der Hauptschreibbitleitungen (MBL) vorgesehen sind und jeweils das eine Ende der entsprechenden einen der Hauptschreibbitleitungen (MBL) mit einer ersten Spannung (Vcc) verbinden, wenn die entsprechenden Hauptschreibbitleitungen (MBL) jeweils der ausgewählten Speicherzelle (MC) entsprechen, wobei
jeder der Verbindungssteuerabschnitte (250a, 250b, 255a, 255b, 260a, 260b, 265a, 265b) das eine und das andere Ende der ausgewählten Unterschreibbitleitung (SBL) jeweils in Übereinstimmung mit einem Pegel der Schreibdaten mit der entsprechenden Hauptschreibbitleitung (MBL) und mit einer zweiten Spannung (Vss) oder umgekehrt verbindet.

12. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Verbindungssteuerabschnitt (250a, 250b, 255a, 255b, 260a, 260b, 265a, 265b) enthält:
erste Auswahlschalter (250a, 250b), die jeweils entsprechend den Unterschreibbitleitungen (SBL) vorgesehen sind und jeweils zwischen einem Ende der entsprechenden einen der Unterschreibbitleitungen (SBL) und der entsprechenden Hauptschreibbitleitung (MBL) angeordnet sind, und
zweite Auswahlschalter (260a, 260b), die jeweils entsprechend den Unterschreibbitleitungen (SBL) vorgesehen sind und jeweils zwischen dem anderen Ende der entsprechenden einen der Unterschreibbitleitungen (SBL) und der entsprechenden Hauptschreibbitleitung (MBL) angeordnet sind.

13. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Verbindungssteuerabschnitt (250a, 250b, 255a, 255b, 260a, 260b, 265a, 265b) enthält:
dritte Auswahlschalter (255a, 255b), die jeweils entsprechend den Unterschreibbitleitungen (SBL) vorgesehen sind und jeweils zwischen einem Ende der entsprechenden einen der Unterschreibbitleitungen (SBL) und der zweiten Spannung (Vss) angeordnet sind, und
vierte Auswahlschalter (265a, 265b), die jeweils entsprechend den Unterschreibbitleitungen (SBL) vorgesehen sind und jeweils zwischen dem anderen Ende der entsprechenden einen der Unterschreibbitleitungen (SBL) und der zweiten Spannung (Vss) angeordnet sind.

14. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß
jeder Verbindungssteuerabschnitt (250a, 250b, 255a, 255b, 260a, 260b, 265a, 265b) einen ersten CMOS-Treiber (250a, 255a/250b, 255b) und einen zweiten CMOS-Treiber (260a, 265a/260b, 265b) enthält, die jeweils entsprechend dem einen und dem anderen Ende jeder der Unterschreibbitleitungen (SBL) angeordnet sind,
wobei der erste CMOS-Treiber (250a, 255b/250b, 255b) enthält:
einen ersten MOS-Transistor (250a/250b) von einem ersten Leitungstyp, wobei der erste MOS-Transistor (250a/250b) zwischen einem Ende der entsprechenden einen der Unterschreibbitleitungen (SBL) und der entsprechenden Hauptschreibbitleitung (MBL) angeordnet ist, und
einen zweiten MOS-Transistor (255a/255b) mit einem zweiten Leitungstyp, der zum ersten Leitungstyp entgegengesetzt ist, wobei der zweite MOS-Transistor zwischen dem einen Ende und der zweiten Spannung (Vss) angeordnet ist;
wobei der zweite CMOS-Treiber (260a, 265a/260b, 265b) enthält:
einen dritten MOS-Transistor (260a/260b) von dem ersten Leitungstyp, der zwischen dem anderen Ende der entsprechenden einen der Unterschreibbitleitungen (SBL) und der entsprechenden Hauptschreibbitleitung (MBL) angeordnet ist, und
einen vierten MOS-Transistor (265a/265b) von dem zweiten Leitungstyp, der zwischen dem anderen Ende und der zweiten Spannung (Vss) angeordnet ist; und
wobei der erste und der zweite MOS-Transistor (250a/250b, 255a/255b) komplementär zueinander eingeschaltet werden und wobei der dritte und der vierte MOS-Transistor (260a/260b, 265a/265b) komplementär zueinander eingeschaltet werden.

15. Dünnfilm-Magnetspeichervorrichtung, mit:
einer Speicherzellenmatrix (10), die mehrere in Zeilen und Spalten angeordnete Speicherzellen (MC) enthält, wobei sich der elektrische Widerstand jeder der Speicherzellen (MC) in Übereinstimmung mit magnetisch durch einen ersten und einen zweiten Datenschreibstrom in sie geschriebenen Ablagedaten ändert;
mehreren Schreibziffernleitungen (WDL), die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils aktiviert werden, um den ersten Datenschreibstrom in Zeilenrichtung zu leiten;
mehreren Schreibbitleitungen (WBL, SWBL), die jeweils entsprechend den Speicherzellenspalten vorgesehen sind und jeweils aktiviert werden, um den zweiten Datenschreibstrom in Spaltenrichtung zu leiten;
mehreren Wortleitungen (WL), die jeweils entsprechend den Speicherzellenzeilen vorgesehen sind und jeweils aktiviert werden, um einen Datenlesestrom über die entsprechenden Speicherzellen (MC) zu leiten; und
einem Mehrfachauswahl-Steuerabschnitt (310, 320, 400, 410), der in einem Funktionstest wenigstens zwei der Schreibziffernleitungen (WDL), wenigstens zwei der Schreibbitleitungen (WBL, SWBL) und/oder wenigstens zwei der Wortleitungen (WL)parallel aktiviert.

16. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der Mehrfachauswahl-Steuerabschnitt (310, 320) in einem Funktionstest wenigstens zwei der Schreibziffernleitungen (WDL) parallel aktiviert.

17. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 16, gekennzeichnet durch eine Teststromversorgungsschaltung (360), die den ersten Datenschreibstrom in dem Funktionstest auf einen Pegel senkt, der theoretisch das Datenschreiben in jede Speicherzelle (MC) unmöglich macht.

18. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der Mehrfachauswahl-Steuerabschnitt (400, 410) in einem Funktionstest wenigstens zwei der Schreibbitleitungen (WBL, SWBL) parallel aktiviert.

19. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der Mehrfachauswahl-Steuerabschnitt (310, 320) in einem Funktionstest wenigstens zwei der Wortleitungen (WL) parallel aktiviert.