Nothing Special   »   [go: up one dir, main page]

DE102022129051A1 - Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung - Google Patents

Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung Download PDF

Info

Publication number
DE102022129051A1
DE102022129051A1 DE102022129051.4A DE102022129051A DE102022129051A1 DE 102022129051 A1 DE102022129051 A1 DE 102022129051A1 DE 102022129051 A DE102022129051 A DE 102022129051A DE 102022129051 A1 DE102022129051 A1 DE 102022129051A1
Authority
DE
Germany
Prior art keywords
layer
epitaxial
source
drain
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022129051.4A
Other languages
English (en)
Inventor
Bo-Yu Lai
Wei-Yang Lee
Ming-Lung Cheng
Chia-Pin Lin
Yuan-Ching Peng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102022129051A1 publication Critical patent/DE102022129051A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Verfahren, das das Herstellen eines Stapels von Kanalschichten und Opferschichten auf einem Substrat umfasst. Die Kanalschichten und die Opferschichten haben unterschiedliche Materialzusammensetzungen und werden abwechselnd in einer vertikalen Richtung angeordnet. Das Verfahren umfasst weiterhin das Strukturieren des Stapels, um eine Halbleiterfinne herzustellen, das Herstellen eines Isolationsstrukturelements auf Seitenwänden der Halbleiterfinne, das Aussparen der Halbleiterfinne, wodurch eine Source/Drain-Aussparung gebildet wird, sodass eine ausgesparte Oberseite der Halbleiterfinne unterhalb einer Oberseite des Isolationsstrukturelements ist, das Aufwachsen einer Epitaxiebasisschicht aus der ausgesparten Oberseite der Halbleiterfinne, das Abscheiden einer Isolationsschicht in der Source/Drain-Aussparung und das Herstellen eines Epitaxiestrukturelements in der Source/Drain-Aussparung, wobei das Epitaxiestrukturelement oberhalb der Isolationsschicht ist. Die Isolationsschicht ist oberhalb der Epitaxiebasisschicht und oberhalb einer untersten Kanalschicht.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/289,493 , eingereicht am 14. Dezember 2021, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat ein rasches Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der Evolution der integrierten Schaltkreise hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Vorrichtungen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente (oder Leitung), die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der zugehörigen Kosten. Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht.
  • Zum Beispiel sind im Zuge des Fortschritts der IC-Technologien hin zu kleineren Technologieknoten Multigate-Vorrichtungen in dem Bestreben eingeführt worden, die Gate-Steuerung durch Vergrößern der Gate-Kanalkopplung zu verbessern, wodurch der Strom im ausgeschalteten Zustand verringert wird und Kurzkanaleffekte (SCEs) (SCE: short-channel effects) verringert werden. Eine Multigate-Vorrichtung betrifft im Allgemeinen eine Vorrichtung mit einer Gate-Struktur, oder einem Teil davon, die über mehr als einer Seite eines Kanalbereichs angeordnet ist. Solche Multigate-Vorrichtungen sind zum Beispiel Gate-all-around-Transistoren (GAA-Transistoren), die populäre und aussichtsreiche Kandidaten für Anwendungen mit hoher Leistung und geringen Leckverlusten sind. GAA-Transistoren haben ihren Namen von der Gate-Struktur, die sich um den Kanalbereich erstrecken kann und auf vier Seiten Zugang zu den gestapelten Halbleiterkanalschichten bietet. Im Vergleich zu planaren Transistoren bietet eine solche Konfiguration eine bessere Steuerung des Kanals und sie verringert die SCEs erheblich (insbesondere durch Verringern von Leckverlusten unterhalb des Schwellwertes). Die Anzahl von gestapelten Halbleiterkanalschichten wird auf Grundlage von Betrachtungen zur Vorrichtungsleistung, insbesondere der Stromsteuerungsfähigkeit der Transistoren, gewählt.
  • IC-Vorrichtungen umfassen Transistoren, die verschiedenen Funktionen dienen, wie etwa Eingangs-/Ausgangs-Funktionen (E/A-Funktionen) und Kernfunktionen. Diese verschiedenen Funktionen machen es erforderlich, dass die Transistoren verschiedene Bauweisen aufweisen. Gleichzeitig ist es vorteilhaft, ähnliche Prozesse und ähnliche Prozessfenster für die Herstellung dieser unterschiedlichen Transistoren zu haben, um die Kosten zu senken und den Ertrag zu steigern. Zwar sind bestehende GAA-Transistoren und Prozesse im Allgemeinen für ihre angestrebten Zwecke geeignet gewesen, aber sie sind noch nicht in jeder Hinsicht zufriedenstellend gewesen. In einem IC-Chip, zum Beispiel, gibt es verschiedene Bereiche, die verschiedenen Funktionen dienen, wie etwa Bereiche mit hoher Leistung für eine Hochleistungsrecheneinheit (HPC-Einheit) (HPC: high performance computing) oder eine Hauptprozessoreinheit (CPU) (CPU: central processing unit), die GAA-Transistoren mit starker Stromsteuerungsfähigkeit erforderlich machen, um eine hohe Betriebsgeschwindigkeit zu erzielen, und Bereiche mit niedriger Leistung für eine E/A- oder eine System-on-Chip-Einheit (SoC-Einheit), die GAA-Transistoren mit geringerer Stromsteuerungsfähigkeit erforderlich machen, um geringe Leckverluste zu erzielen. Dementsprechend kann ein Bedarf bezüglich der Anzahl von gestapelten Halbleiterkanalschichten in GAA-Transistoren in verschiedenen Bereichen in einem einzigen IC-Chip unterschiedlich sein. Eine Herausforderung mit der die Halbleiterindustrie im Laufe der IC-Entwicklung konfrontiert wird besteht daher darin, wie abstimmbare Anzahlen von gestapelten Halbleiterkanalschichten erzielt werden können, die für verschiedene Anwendungen auf einem einzigen Chip geeignet sind. Die vorliegende Offenbarung zielt darauf ab, die vorgenannten Probleme und andere damit verbundene Probleme zu lösen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur zu Erläuterungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A zeigt ein Ablaufdiagramm einer Ausführungsform eines Verfahrens zum Herstellen von Multigate-Vorrichtungen gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 1B zeigt ein Ablaufdiagramm einer alternativen Ausführungsform eines Verfahrens zum Herstellen von Multigate-Vorrichtungen gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • Die 2,3 und 4 zeigen perspektivische Darstellungen einer Halbleiterstruktur während eines Herstellungsprozesses gemäß Ausführungsformen des Verfahrens der 1A und 1B gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • Die 5A, 5B, 5C, 5D, 6A, 6B, 6C, 6D, 7A, 7B, 7C, 7D, 8A, 8B, 8C, 8D, 9A, 9B, 9C, 9D, 10A, 10B, 10C, 10D, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 13D, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C, 16D, 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C, 20D, 21A, 21B, 21C, 21D, 22A, 22B, 22C, 22D, 23A, 23B, 23C, 23D, 24A, 24B, 24C und 24D zeigen Schnittansichten einer Halbleiterstruktur während eines Herstellungsprozesses gemäß den Ausführungsformen des Verfahrens der 1A und 1B gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren von verschiedenen Elementen des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden. Außerdem soll, wenn eine Zahl oder ein Bereich von Zahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Zahlen umfassen, die in einem Bereich von +/- 10% der angegebenen Zahl liegen, wenn nicht anders angegeben. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Diese Anmeldung betrifft allgemein Halbleiterstrukturen und Herstellungsprozesse und betrifft insbesondere integrierte Schaltkreis-Chips (IC-Chips) (IC: integrated circuit), die Multigate-Transistoren mit abstimmbaren Anzahlen von gestapelten Halbleiterkanalschichten in verschiedenen Bereichen aufweisen, die für unterschiedliche Anwendungen auf einem einzigen Chip geeignet sind. Ein Multigate-Transistor betrifft allgemein eine Vorrichtung, die eine Gate-Struktur oder einen Teil davon, aufweist, die über mehr als einer Seite eines Kanalbereichs angeordnet ist. Multi-Bridge-Channel-Transistoren (MBC-Transistoren) sind Beispiele für Multigate-Vorrichtungen, die populäre und aussichtsreiche Kandidaten für Anwendungen mit hoher Leistung und geringen Leckverlusten geworden sind. Ein MBC-Transistor hat eine Gate-Struktur, die sich, teilweise oder vollständig, um einen Kanalbereich erstrecken kann, um auf zwei oder mehr Seiten Zugang zu dem Kanalbereich zu bieten. Da seine Gate-Struktur die Kanalbereiche umschließt, kann ein MBC-Transistor auch als ein Surround-Gate-Transistor (SGT) oder ein Gate-all-around-Transistor (GAA-Transistor) bezeichnet werden. In verschiedenen Ausführungsformen werden mindestens zwei Gate-all-around-Transistoren (GAA-Transistoren) mit verschiedenen (auch bezeichnet als abstimmbare oder veränderliche) Anzahlen von gestapelten Halbleiterkanalschichten (auch als Kanalschichten bezeichnet) auf demselben Substrat in einem Kernbereich (z. B. für Anwendungen mit hoher Leistung) beziehungsweise in einem E/A-Bereich (für Anwendungen mit niedrigen Leckverlusten) auf einem einzigen Chip platziert. Gemäß verschiedenen Aspekten der vorliegenden Offenbarung werden die abstimmbaren Anzahlen von gestapelten Kanalschichten dadurch erzielt, dass eine oder mehrere untere Kanalschichten so isoliert werden, dass sie keine epitaxialen Source/Drain-Strukturelemente (S/D-Strukturelemente) kontaktieren.
  • Die Einzelheiten der Struktur und der Herstellungsverfahren der vorliegenden Offenbarung werden nachfolgend in Verbindung mit den beiliegenden Zeichnungen beschrieben, die einen Prozess zur Herstellung von GAA-Vorrichtungen gemäß einigen Ausführungsformen zeigen. Eine GAA-Vorrichtung hat vertikal gestapelte, horizontal orientierte Kanalschichten. Die Kanalschicht kann als „Nanostruktur“ oder „Nanolage“ bezeichnet werden, was in dieser Offenbarung verwendet wird, um jeden Materialteil, der Abmessungen im Nano- oder sogar Mikromaßstab aufweist und eine längliche Form hat, ungeachtet der Querschnittsform dieses Teils, zu bezeichnen. Folglich bezeichnet der hier verwendete Begriff „Nanostruktur“ oder „Nanolage“ sowohl längliche Materialteile mit kreisförmigem und im Wesentlichen kreisförmigem Querschnitt als auch balken- oder stabförmige Materialteile mit zum Beispiel einer zylindrischen Form oder im Wesentlichen rechteckigen Querschnitt. Infolge ihrer besseren Gate-Steuerungsfähigkeit, ihres geringeren Leckstrom und ihrer vollen Layout-Kompatibilität mit FinFET-Vorrichtungen, sind GAA-Vorrichtungen aussichtsreiche Kandidaten, um CMOS auf die nächste Stufe des Entwicklungsplans zu befördern. Zum Zwecke der Vereinfachung verwendet die vorliegende Offenbarung GAA-Vorrichtungen als ein Beispiel. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen (wie etwa andere Arten von MBC-Transistoren) zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können.
  • Ausführungsformen der vorliegenden Offenbarung bieten Vorzüge gegenüber dem Stand der Technik, aber es dürfte klar sein, dass andere Ausführungsformen andere Vorzüge bieten können, hier nicht unbedingt alle Vorzüge erörtert werden und kein spezieller Vorzug für alle Ausführungsformen erforderlich ist. Zum Beispiel umfassen in dieser Offenbarung erörterte Ausführungsformen Verfahren und Strukturen zum Bereitstellen einer Isolationsschicht, die sich zwischen den epitaxialen Source/Drain-Strukturelementen und einer oder mehreren unteren Kanalschichten befindet, um die Anzahl der verfügbaren funktionellen Kanalschichten einzustellen. Die Isolationsschicht befindet sich auch zwischen den epitaxialen Source/Drain-Strukturelementen und dem Halbleitersubstrat darunter. Eine Gate-Struktur, die sich um die gestapelten Kanalschichten erstreckt, greift auch direkt in eine Oberseite eines Halbleitersubstrats unter der untersten Kanalschicht ein, was bewirken kann, dass Leckstrom in das Halbleitersubstrate fließt. Die Isolationsschicht hilft auch dabei, den Leckstrom zu unterdrücken.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden jetzt unter Bezugnahme auf die Figuren näher beschrieben. Die 1A und 1B zeigen Ablaufdiagramme eines Verfahrens 100 beziehungsweise eines alternativen Verfahrens 100' zum Herstellen einer Halbleitervorrichtung. Jedes Verfahren ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht auf das beschränken, was explizit in dem Verfahren gezeigt wird. Weitere Schritte können vor, während und nach dem Verfahren vorgesehen werden, und einige beschriebene Schritte können bei weiteren Ausführungsformen des jeweiligen Verfahrens ersetzt, weggelassen oder verschoben werden. Der Einfachheit halber werden in dieser Offenbarung nicht alle Schritte ausführlich beschrieben. Die Verfahren 100 und 100' werden nachstehend in Verbindung mit den 2-24D beschrieben, die schematische perspektivische Darstellungen und fragmentarische Schnittansichten eines Werkstücks 200 auf verschiedenen Stufen der Herstellung gemäß Ausführungsformen der Verfahren 100 und 100' sind. Da aus dem Werkstück 200 eine Halbleitervorrichtung hergestellt werden wird, kann das Werkstück 200 als eine Halbleitervorrichtung 200 oder eine Vorrichtung 200 bezeichnet werden, je nachdem wie der Kontext dies erforderlich macht. Die 2-4 sind schematische perspektivische Ansichten des Werkstücks 200 auf verschiedenen Stufen der Herstellung gemäß einigen Ausführungsformen. Zur besseren Darstellung verschiedener Aspekte der vorliegenden Offenbarung zeigt von den 5A-24D jede der mit dem Großbuchstaben A endenden Figuren eine fragmentarische Schnittansicht in einem Kanalbereich (d. h., wie in 4 dargestellt ist, ein Schnitt entlang Linie A-A in einem Kanalbereich entlang einer Längsrichtung von Gate-Strukturen und senkrecht zu einer Längsrichtung von Kanalschichten) des einen oder der mehreren herzustellenden Transistoren. Jede der mit dem Großbuchstaben B endenden Figuren zeigt eine fragmentarische Schnittansicht eines Source/Drain-Bereichs (d. h., wie in 4 dargestellt ist, ein Schnitt entlang Linie B-B in einem Source/Drain-Bereich, der senkrecht zu der Längsrichtung von Kanalschichten ist) des einen oder der mehreren herzustellenden Transistoren. Jede der mit dem Großbuchstaben C endenden Figuren zeigt eine fragmentarische Schnittansicht entlang einer ersten Finne in einem ersten Bereich (d. h., wie in 4 dargestellt ist, ein Schnitt entlang Linie C—C entlang einer ersten Finne in einem ersten Bereich). Jede der mit dem Großbuchstaben D endenden Figuren zeigt eine fragmentarische Schnittansicht entlang einer zweiten Finne in einem zweiten Bereich (d.h., wie in 4 dargestellt ist, ein Schnitt entlang Linie D—D entlang einer zweiten Finne in einem zweiten Bereich). In den 2 bis 24D sind die X-Richtung, die Y-Richtung und die Z-Richtung senkrecht zueinander und werden durchgängig benutzt. Außerdem werden in der gesamten vorliegenden Offenbarung gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Ausführungsformen der vorliegenden Offenbarung werden unter Verwendung einer MBC-Transistorstruktur, insbesondere einer GAA-Transistorstruktur, beschrieben, was nur Erläuterungszwecken dient und nicht als den Schutzumfang der vorliegenden Offenbarung beschränkend angesehen werden sollte; zum Beispiel kann die vorliegende Offenbarung auch auf andere Multigate-Vorrichtungen, wie etwa FinFET-Transistoren (FinFET: fin field effect transistor - Finnen-Feldeffekttransistor) angewendet werden.
  • In den 1A und 2 umfasst das Verfahren 100 einen Block 102, in dem ein Werkstück 200 erhalten wird. Das Werkstück 200 weist ein Substrat 202 auf. Bei einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat, wie etwa ein Siliziumsubstrat (Si-Substrat), sein. Bei einigen Ausführungsformen weist das Substrat 202 eine einkristalline Halbleiterschicht zumindest auf seinem Oberflächenteil auf. Das Substrat 202 kann ein einkristallines Halbleitermaterial, wie unter anderem Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP, aufweisen. Alternativ kann das Substrat 202 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter aufweisen. Das Substrat 202 kann verschiedene Schichten, wie etwa leitfähige oder isolierende Schichten, die auf einem Halbleitersubstrat hergestellt werden, aufweisen. Das Substrat 202 umfasst einen ersten Bereich 204 und einen zweiten Bereich 206. Der erste Bereich 204 kann ein E/A-Bereich sein, der E/A-Zellen, ESD-Zellen und andere Schaltkreise aufweist. Transistoren, die in dem ersten Bereich 204 sind für Anwendungen mit niedriger Leistung und/oder niedrigen Leckverlusten bestimmt. Der zweite Bereich 206 kann ein Kernbereich sein, der eine Hochleistungsrecheneinheit (HPC-Einheit) (HPC: high performance computing), eine Hauptprozessoreinheit (CPU) (CPU: central processing unit), Logikschaltkreise, Speicherschaltkreise und andere Kernschaltkreise aufweist. Transistoren, die in dem zweiten Bereich 206 hergestellt werden, sind für Anwendungen mit hoher Leistung und/oder hoher Geschwindigkeit bestimmt. Im Allgemeinen benötigen Transistoren in dem zweiten Bereich 206 aufgrund ihrer leistungshungrigen Anwendungen eine stärkere Stromsteuerungsfähigkeit als Transistoren in dem ersten Bereich 204. Es wird darauf hingewiesen, dass obwohl die Bereiche 204 und 206 in der dargestellten Ausführungsform als zueinander benachbart dargestellt sind, dies nur Erläuterungszwecken dient. Bei verschiedenen Ausführungsformen können die Bereiche 204 und 206 benachbart zueinander sein oder durch ein oder mehrere dazwischen angeordnete Bereiche getrennt voneinander sein, sodass die Transistoren in den Bereichen 204 und 206 hergestellt werden.
  • In 3 umfasst das Verfahren 100 einen Block 104 (1A), in dem eine oder mehrere Epitaxieschichten über dem Substrat 202 hergestellt werden. Bei einigen Ausführungsformen wird ein Epitaxiestapel 212 über den Bereichen 204 und 206 hergestellt. Der Epitaxiestapel 212 umfasst Epitaxieschichten 214 einer ersten Zusammensetzung zwischen denen sich Epitaxieschichten 216 einer zweiten Zusammensetzung befinden, und eine obere Epitaxieschicht 214T der ersten Zusammensetzung über der oberen Epitaxieschicht 216. Die erste und die zweite Zusammensetzung können unterschiedlich sein. Bei einer Ausführungsform sind die Epitaxieschichten 214 Silizium-Germanium (SiGe) und die Epitaxieschichten 216 sind Silizium (Si). Es sind jedoch andere Ausführungsformen möglich, zum Beispiel solche, die eine erste Zusammensetzung und eine zweite Zusammensetzung mit unterschiedlichen Oxidationsgeschwindigkeiten und/oder unterschiedlicher Ätzselektivität bieten. Es ist zu beachten, dass drei (3) Schichten jeder der Epitaxieschichten 214 und 216 in 3 dargestellt sind, wobei dies nur Erläuterungszwecken dient und nicht über das hinaus beschränkend sein soll, was explizit in den Ansprüchen dargelegt ist. Es dürfte wohlverstanden sein, dass jede Anzahl von Epitaxieschichten in dem Epitaxiestapel 212 hergestellt werden kann; wobei die Anzahl von Epitaxieschichten von der gewünschten Anzahl von Kanalschichten zur Herstellung von Transistoren abhängig ist. Bei einigen Ausführungsformen beträgt die Anzahl von Epitaxieschichten 216 zwischen 2 und 10.
  • Bei einigen Ausführungsformen hat die Epitaxieschicht 214 eine Dicke im Bereich von etwa 8 nm bis etwa 12 nm. Die Epitaxieschichten 214 können in der Dicke im Wesentlichen gleichmäßig sein. Bei einigen Ausführungsformen hat die Epitaxieschicht 216 eine Dicke im Bereich von etwa 8 nm bis etwa 10 nm. Bei einigen Ausführungsformen können die Epitaxieschichten 216 können in der Dicke im Wesentlichen gleichmäßig sein. Wie nachstehend näher beschrieben wird, können die Epitaxieschichten 216 als Kanalschichten (oder Kanalelemente) für später hergestellte GAA-Transistoren dienen, und ihre Dicke wird auf Grundlage von Überlegungen bezüglich der Vorrichtungsleistung gewählt. Die Epitaxieschichten 214 können dazu dienen, einen Zwischenraum (oder als ein Spalt bezeichnet) zwischen benachbarten Kanalschichten zu reservieren, und seine Dicke wird auf Grundlage von Überlegungen bezüglich der Vorrichtungsleistung gewählt. Die Epitaxieschichten 214 würden nachfolgend entfernt werden und können auch als die Opferschichten 214 bezeichnet werden. Wie die Epitaxieschichten 214 kann die obere Epitaxieschicht 214T aus Silizium-Germanium (SiGe) hergestellt werden. Die obere Epitaxieschicht 214T kann dicker als die Epitaxieschichten 214 sein und als Schutz des Epitaxiestapels 212 vor Beschädigungen während des Herstellungsprozesses dienen. In einigen Fällen kann eine Dicke der oberen Epitaxieschicht 214T zwischen etwa 20 nm und etwa 40 nm betragen.
  • Das epitaxiale Aufwachsen des Epitaxiestapels 212 kann beispielsweise mit einem Molekularstrahlepitaxie-Prozess (MBE-Prozess) (MBE: molecular beam epitaxy), einer metallorganischen chemischen Aufdampfung (MOCVD) (MOCVD: metalorganic chemical vapor deposition) und/oder anderen geeigneten epitaxialen Aufwachsprozessen durchgeführt werden. Bei einigen Ausführungsformen weisen die epitaxial aufgewachsenen Schichten, wie etwa die Epitaxieschichten 216, dasselbe Material wie das Substrat 202, wie etwa Silizium (Si), auf. Bei einigen Ausführungsformen sind die Zusammensetzungen der oberen Epitaxieschicht 214T und der Epitaxieschichten 214 im Wesentlichen dieselben. Bei einigen Ausführungsformen weisen die Epitaxieschichten 214 und 216 ein anderes Material als das Substrat 202 auf. Wie vorstehend angegeben, weist zumindest in einigen Beispielen die Epitaxieschicht 214 eine epitaxial aufgewachsene Si1-xGex-Schicht (wobei z. B. x etwa 25-55 % ist), und die Epitaxieschicht 216 weist eine epitaxial aufgewachsene Si-Schicht auf. Alternativ können bei einigen Ausführungsformen jede der Epitaxieschichten 214 und 216 andere Materialien, wie etwa Germanium, einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP, oder Kombinationen davon aufweisen. Wie erörtert worden ist, können die Materialien der Epitaxieschichten 214 und 216 auf der Grundlage, dass sie unterschiedliche Oxidations- und Ätzselektivitätseigenschaften aufweisen, ausgewählt werden. Bei verschiedenen Ausführungsformen sind die Epitaxieschichten 214 und 216 im Wesentlichen frei von Dotierungsstoffen (d. h., dass sie eine extrinsische Dotierungskonzentration von etwa 0 cm-3 bis etwa 1×1017 cm-3 haben), wobei zum Beispiel keine absichtliche Dotierung während des epitaxialen Aufwachsprozesses durchgeführt wird.
  • Weiterhin wird eine Maskenschicht 218 über dem Epitaxiestapel 212 hergestellt. Bei einigen Ausführungsformen weist die Maskenschicht 218 eine erste Maskenschicht 218A und eine zweite Maskenschicht 218B auf. Die erste Maskenschicht 218A ist eine aus Siliziumoxid hergestellte Pad-Oxidschicht, die durch einen thermischen Oxidationsprozess hergestellt werden kann. Die zweite Maskenschicht 218B ist aus Siliziumnitrid (SiN) hergestellt, das durch chemische Aufdampfung (CVD) (CVD: chemical vapor deposition), wie etwa chemische Aufdampfung bei Tiefdruck (LPCVD) (LPCVD: low pressure CVD) und plasmaunterstützte chemische Aufdampfung (PECVD) (PECVD: plasma-enhanced CVD), physikalische Aufdampfung (PVD) (PVD: physical vapor deposition), Atomlagenabscheidung (ALD (ALD: atomic layer deposition), oder einen anderen geeigneten Prozess abgeschieden wird.
  • In 4 und den 5A-5D umfasst das Verfahren 100 einen Block 106 ( 1A), in dem der Epitaxiestapel 212 strukturiert wird, um eine erste Halbleiterfinne 220-1 in dem ersten Bereich 204 und eine zweite Halbleiterfinne 220-2 in dem zweiten Bereich 206 herzustellen (kollektiv als Finnen 220 bezeichnet), wie in 4 und den 5A-5D gezeigt ist. Bei verschiedenen Ausführungsformen weist jede der Finnen 220 einen oberen Teil 220A (auch als Epitaxieteil 220A bezeichnet) der verschachtelten Epitaxieschichten 214/216 und der oberen Epitaxieschicht 214T sowie einen Basisteil 220B, der durch Strukturieren eines oberen Teils des Substrat 202 hergestellt wird, auf. Der Basisteil 220B hat immer noch eine Finnenform, die aus dem Substrat 202 übersteht, und wird auch als die finnenförmige Basis 220B bezeichnet. Die Maskenschicht 218 wird unter Verwendung von Strukturierungsoperationen, wie etwa Fotolithografie und Ätzen, in eine Maskenstruktur strukturiert. Bei einigen Ausführungsformen wird mit den Operationen in Block 106 der Epitaxiestapel 212 unter Verwendung von geeigneten Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Bei einer Ausführungsform wird zum Beispiel eine Materialschicht über einem Substrat hergestellt und dann mit einem fotolithografischen Prozess strukturiert. Entlang der strukturierten Materialschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Materialschicht entfernt und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren des Epitaxiestapels 212 in einem Ätzprozess, wie etwa einer Trockenätzung (z. B. reaktive Ionenätzung), einer Nassätzung und/oder einem anderen geeigneten Prozess, durch Öffnungen, die in der strukturierten Maskenschicht 218 definiert sind, verwendet werden. Die gestapelten Epitaxieschichten 214 und 216 werden dadurch in Finnen 220, mit Gräben zwischen benachbarten Finnen, strukturiert. Jede der Finnen 220 ragt nach oben in der Z-Richtung aus dem Substrat 202 heraus und erstreckt sich längs in der Y-Richtung. In 4 sind zwei (2) Finnen 220 entlang der X-Richtung beabstandet, wobei eine Finne über dem ersten Bereich 204 angeordnet ist und eine Finne über dem zweiten Bereich 206 angeordnet ist. Die Anzahl der Finnen ist jedoch nicht auf zwei beschränkt und kann nur eins oder mehr als zwei betragen. Es ist zu beachten, dass obwohl in der dargestellten Ausführungsform die zwei Finnen 220 als benachbart zueinander dargestellt sind, dies nur Erläuterungszwecken dient. Bei verschiedenen Ausführungsformen können die Finnen 220 zueinander benachbart oder voneinander getrennt sein, wobei andere Finnen dazwischen angeordnet sind.
  • In den 6A-6D umfasst das Verfahren 100 einen Block 108 (1A), in dem die Gräben zwischen benachbarten Finnen 220 mit einem dielektrischen Material gefüllt werden, um ein Isolationsstrukturelement 222 herzustellen. Das Isolationsstrukturelement 222 kann eine oder mehrere dielektrische Schichten aufweisen. Geeignete dielektrische Materialien für das Isolationsstrukturelement 222 können unter anderem Siliziumoxide, Siliziumnitride, Siliziumcarbide, Fluorsilicatglas (FSG) (FSG: fluorosilicate glass), dielektrische Low-k-Materialien und/oder andere geeignete dielektrische Materialien sein. Das dielektrische Material kann mit jedem geeigneten Verfahren wie zum Beispiel thermisches Aufwachsen, CVD, HDP-CVD, PVD, ALD und/oder Aufschleuderverfahren abgeschieden werden. Anschließend wird eine Planarisierungsoperation, wie etwa ein chemisch-mechanisches Polierungsverfahren (CMP-Verfahren) (CMP: chemical mechanical polishing) durchgeführt, sodass die Oberseite der oberen Epitaxieschicht 214T von dem Isolationsstrukturelement 222 befreit wird. Mit den Operationen in Block 108 werden anschließend die Isolationsstrukturelemente 222 ausgespart, um flache Grabenisolationsstrukturelemente (STI-Strukturelemente) (STI: shallow trench isolation) (auch als STI-Strukturelemente 222 bezeichnet) herzustellen. Jedes geeignete Ätzverfahren kann verwendet werden, um die Isolationsstrukturelemente 222 auszusparen, wie zum Beispiel Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) (RIE: reactive ion etching) und/oder andere Ätzverfahren, und bei einer beispielhaften Ausführungsform wird eine anisotrope Trockenätzung verwendet, um das dielektrische Material der Isolationsstrukturelemente 222 selektiv zu entfernen, ohne die Finnen 220 zu ätzen. Bei der gezeigten Ausführungsform wird die Maskenschicht 218 durch einen CMP-Prozess entfernt, der vor dem Aussparen der Isolationsstrukturelemente 222 durchgeführt wird. Bei einigen Ausführungsformen wird die Maskenschicht 218 durch ein Ätzmittel entfernt, das zum Aussparen der Isolationsstrukturelemente 222 verwendet wird. Bei der dargestellten Ausführungsform ist das STI-Strukturelement 222 auf Seitenwänden der finnenförmigen Basis 220B angeordnet. Eine Oberseite des STI-Strukturelements 222 kann koplanar mit einer Unterseite des Epitaxieteils 220A (oder einer Oberseite der finnenförmigen Basis 220B) oder zu etwa 1 nm bis etwa 10 nm unterhalb der Unterseite des Epitaxieteils 220A (oder der Oberseite der finnenförmigen Basis 220B) sein. Bei einigen Ausführungsformen wird eine Belagschicht 223 durch Schutzabscheidung über den Finnen 220 hergestellt, bevor das Isolationsstrukturelement 222 abgeschieden wird. Bei einigen Ausführungsformen wird die Belagschicht 223 aus SiN oder einem Siliziumnitrid-basierten Material (z. B. SiON, SiCN oder SiOCN) hergestellt. Wie in den Figuren 6A und 6B gezeigt ist, wird anschließend die Belagschicht 223 ausgespart, sodass der Epitaxieteil 220A (und ein oberer Teil der finnenförmigen Basis 220B in der dargestellten Ausführungsform) der Finnen 220 freigelegt wird.
  • In den 7A-7D umfasst das Verfahren 100 einen Block 110 (1A), in dem eine Mantelschicht 226 auf Seitenwänden der Finnen 220 abgeschieden wird. Bei einigen Ausführungsformen kann die Mantelschicht 226 eine Zusammensetzung aufweisen, die der Zusammensetzung der Epitaxieschichten 214 oder der oberen Epitaxieschicht 214T ähnelt. In einem Beispiel kann die Mantelschicht 226 aus Silizium-Germanium (SiGe) hergestellt werden. Ihre gemeinsame Zusammensetzung erlaubt selektives und gleichzeitiges Entfernen der Epitaxieschichten 214 und der Mantelschicht 226 in einem anschließenden Ätzprozess. Bei einigen Ausführungsformen kann die Mantelschicht 226 konform und epitaxial als eine Abdeckschicht unter Verwendung von Dampfphasenepitaxie (VPE) (VPE: vapor phase epitaxy) oder Molekularstrahlepitaxie (MBE) (MBE: molecular beam epitaxy) auf dem Werkstück 200 aufgewachsen werden. Abhängig vom Umfang des selektiven Aufwachsens der Mantelschicht 226 kann ein Rückätzprozess durchgeführt werden, um das Isolationsstrukturelement 222 freizulegen.
  • In den 8A-8D umfasst das Verfahren 100 einen Block 112 (1A), in dem dielektrische Finnen 228 in Gräben zwischen den Finnen 220 hergestellt werden. Ein beispielhafter Prozess zum Herstellen der dielektrischen Finnen 228 ist unter anderem konformes Abscheiden einer ersten dielektrischen Schicht 230 und anschließendes Abscheiden einer zweiten dielektrischen Schicht 232 in Gräben zwischen den Finnen 220. Die zweite dielektrische Schicht 232 wird von der ersten dielektrischen Schicht 230 umschlossen. Die erste dielektrische Schicht 230 kann unter Verwendung CVD, ALD oder eines geeigneten Verfahrens konform abgeschieden werden. Die erste dielektrische Schicht 230 belegt die Seitenwände und die Unterseiten der Gräben zwischen den Finnen 220. Die zweite dielektrische Schicht 232 wird dann über der ersten dielektrischen Schicht 230 unter Verwendung von CVD, chemischer Aufdampfung mit einem Plasma hoher Dichte (HDPCVD) (HDPCVD: high density plasma CVD) und/oder einem anderen geeigneten Prozess abgeschieden. In einigen Fällen ist eine Dielektrizitätskonstante der zweiten dielektrischen Schicht 232 kleiner als die der ersten dielektrischen Schicht 230. Die erste dielektrische Schicht 230 kann Silizium, Siliziumnitrid, Siliziumcarbid, Siliziumcarbonitrid, Siliziumcarbooxidnitrid, Aluminiumoxid, Aluminiumnitrid, Aluminiumoxidnitrid, Zirconiumoxid, Zirconiumnitrid, Zirconium-Aluminiumoxid, Hafniumoxid oder ein geeignetes dielektrisches Material aufweisen. Bei einer Ausführungsform weist die erste dielektrische Schicht 230 Aluminiumoxid auf. Die zweite dielektrische Schicht 232 kann Siliziumoxid, Siliziumcarbid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder ein geeignetes dielektrisches Material aufweisen. Bei einer Ausführungsform weist die zweite dielektrische Schicht 232 Siliziumoxid auf. Die dielektrischen Schichten 230 und 232 werden dann zurückgeätzt. Der Rückätzprozess kann zum Beispiel ein Trockenätzprozess sein, der Sauerstoff, Stickstoff, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl1, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet werden. Anschließend wird unter Verwendung von CVD, chemischer Aufdampfung mit einem Plasma hoher Dichte (HDPCVD) (HDPCVD: high density plasma CVD) und/oder eines anderen geeigneten Prozesses eine dritte dielektrische Schicht 234 über den dielektrischen Schichten 230 und 232 abgeschieden. Die dritte dielektrische Schicht 234 weist ein dielektrisches High-k-Material (z. B. k > 7) auf und wird auch als die dielektrische High-k-Schicht 234 bezeichnet. Bei einigen Ausführungsformen kann die dielektrische High-k-Schicht 234 Hafniumoxid (HfO2), Zirconiumoxid (ZrO2), Hafnium-Aluminiumoxid (HfAlOx), Hafniumsilicat (HfSiOx), Aluminiumoxid (Al2O3) oder anderes geeignetes dielektrisches High-k-Material aufweisen. Nach dem Abscheiden der dielektrischen Schicht 234 wird das Werkstück 200 unter Verwendung eines chemisch-mechanischen Polierungsprozesses (CMP-Prozess) (CMP: chemical mechanical polishing) planarisiert, um die obere Epitaxieschicht 214T freizulegen. Wie in den 8A und 8B gezeigt ist, definieren nach Abschluss des CMP-Prozesses die dielektrischen Schichten 230, 232 und 234 kollektiv die dielektrischen Finnen 228 zwischen den Finnen 220. Die dielektrischen Finnen 228 können auch als Hybridfinnen 228 bezeichnet werden.
  • In den 9A-9D umfasst das Verfahren 100 einen Block 114 (1A), in dem eine obere Epitaxieschicht 214T in den Finnen 220 entfernt wird. In Block 114 wird das Werkstück 200 geätzt, um die obere Epitaxieschicht 214T und einen Teil der Mantelschicht 226 selektiv zu entfernen, um die oberste Epitaxieschicht 216 freizulegen, ohne die dielektrischen Finnen 228 wesentlich zu beschädigen. In einigen Fällen kann der Ätzprozess in Block 114 selektiv für Siliziumgermanium (SiGe) sein, da die obere Epitaxieschicht 214T und die Mantelschicht 226 aus Siliziumgermanium (SiGe) hergestellt sind. Zum Beispiel können die Mantelschicht 226 und die obere Epitaxieschicht 214T unter Verwendung eines selektiven Nassätzprozesses, der zum Beispiel Ammoniumhydroxid (NH4OH), Wasserstofffluorid (HF), Wasserstoffperoxid (H2O2) oder eine Kombination davon aufweist, geätzt werden. Nach dem Entfernen der oberen Epitaxieschicht 216T und eines Teils der Mantelschicht 226, ragen die dielektrischen Finnen 224, insbesondere die dritte dielektrische Schicht 234, über die oberste Epitaxieschicht 216.
  • In den 10A-10D umfasst das Verfahren 100 einen Block 116 (1A), in dem ein Dummy-Gatestapel 240 über den Kanalbereichen der Finnen 220 hergestellt wird. Bei einigen Ausführungsformen wird ein Gate-Replacement-Prozess (oder Gate-Last-Prozess) angewendet, bei dem der Dummy-Gatestapel 240 als ein Platzhalter für funktionelle Gate-Strukturen dient. Andere Prozesse und Konfigurationen sind möglich. Bei der dargestellten Ausführungsform weist der Dummy-Gatestapel 240 eine dielektrische Dummy-Schicht und eine Dummy-Elektrode, die über der dielektrischen Dummy-Schicht angeordnet ist, auf. Zu Strukturierungszwecken wird eine obere Gate-Hartmaske 242 über dem Dummy-Gatestapel 240 abgeschieden. Die obere Gate-Hartmaske 242 kann eine Mehrfachschicht sein und eine Siliziumnitrid-Maskenschicht 242A und eine Siliziumoxid-Maskenschicht 242B über der Siliziumnitrid-Maskenschicht 242A aufweisen. Die Bereiche der Finnen 220, die sich unter dem Dummy-Gatestapel 240 befinden, können als Kanalbereiche bezeichnet werden. Jeder der Kanalbereiche, sei es in der Finne 220-1 oder der Finne 220-2, ist zwischen zwei Source/Drain-Bereichen für eine Source/Drain-Herstellung angeordnet. In einem beispielhaften Prozess wird die dielektrische Dummy-Schicht in dem Dummy-Gatestapel 240 über dem Werkstück 200 durch Schutzabscheidung mit CVD hergestellt. Eine Materialschicht für die Dummy-Elektrode wird dann über der dielektrischen Dummy-Schicht durch Schutzabscheidung hergestellt. Die dielektrische Dummy-Schicht und die Materialschicht für die Dummy-Elektrode werden dann unter Verwendung von fotolithografischen Prozessen strukturiert, um den Dummy-Gatestapel 240 herzustellen. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht Siliziumoxid aufweisen und die Dummy-Elektrode kann polykristallines Silizium (Polysilizium) aufweisen.
  • In den 11A-11D umfasst das Verfahren 100 einen Block 118 (1A), in dem Seitenwand-Abstandshalter 244 auf einer Seitenwand des Dummy-Gatestapels 240 hergestellt werden. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 244 eine Dicke zwischen etwa 2 nm und etwa 10 nm haben. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 244 ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid, SiCN, Siliziumoxidcarbid, SiOCN, ein Low-k-Material und/oder Kombinationen davon aufweisen. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 244 Mehrfachschichten, wie etwa eine Belag-Abstandshalterschicht 244A und eine Haupt-Abstandshalterschicht 244B aufweisen. Zum Beispiel können die Seitenwand-Abstandshalter 244 durch konformes Abscheiden eines dielektrischen Materials über der Vorrichtung 200 unter Verwendung von Prozessen, wie etwa eines CVD-Prozesses, eines CVD-Prozesses bei Unterdruck (SACVD-Prozesses) (SACVD: subatmospheric CVD), eines fließfähigen CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses oder eines anderen geeigneten Prozesses hergestellt werden. Nach dem konformen Abscheiden des dielektrischen Materials können Teile des dielektrischen Materials, die zum Herstellen der Seitenwand-Abstandshalter 244 verwendet worden sind, zurückgeätzt werden, um Teile der Finnen 220 freizulegen, die nicht von dem Dummy-Gatestapel 240 bedeckt werden (z. B. in Source/Drain-Bereichen). In einigen Fällen werden mit dem Rückätzprozess Teile dielektrischen Materials, die zum Herstellen der Seitenwand-Abstandshalter 244 verwendet worden sind, entlang einer Oberseite des Dummy-Gatestapels 240 entfernt, wodurch die obere Gate-Hartmaske 242 freigelegt wird. Bei einigen Ausführungsformen kann der Rückätzprozess einen Nassätzprozess, einen Trockenätzprozess, einen Mehrschritt-Ätzprozess und/oder eine Kombination davon umfassen. Es ist zu beachten, dass nach dem Rückätzprozess die Seitenwand-Abstandshalter 244 auf Seitenwänden des Dummy-Gatestapels 240 verbleiben.
  • In den 12A-12D umfasst das Verfahren 100 einen Block 120 (1A), in dem die Source/Drain-Bereiche der Finnen 220 ausgespart werden, um Source/Drain-Aussparungen 250-1 in dem ersten Bereich 204 und Source/Drain-Aussparungen 250-2 in dem zweiten Bereich 206 (kollektiv als Source/Drain-Aussparungen 250 bezeichnet) herzustellen. Unter Verwendung des Dummy-Gatestapels 240 und der Seitenwand-Abstandshalter 244 als einer Ätzmaske, wird das Werkstück 200 anisotrop geätzt, um die Source/Drain-Aussparungen 250 über den Source/Drain-Bereichen der Finnen 220 herzustellen. Bei einigen Ausführungsformen werden mit den Operationen in Block 120 die Epitaxieschichten 214 und 216, die Mantelschicht 226 sowie ein oberer Teil der finnenförmigen Basis 220B aus den Source/Drain-Bereichen entfernt, wodurch das Isolationsstrukturelement 222 in den Source/Drain-Aussparungen 250 freigelegt wird. Bei der dargestellten Ausführungsform erstrecken sich die Source/Drain-Aussparungen 250 in die finnenförmige Basis 220B und sie sind unterhalb einer Oberseite des Isolationsstrukturelements 222. Die anisotrope Ätzung in Block 120 kann einen Trockenätzprozess umfassen. Zum Beispiel kann der Trockenätzprozess Wasserstoff, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gase (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren.
  • In den 13A-13D umfasst das Verfahren 100 einen Block 122 (1A), in dem innere Abstandshalter 252 auf lateralen Enden der Epitaxieschichten 214 hergestellt werden. Bei einigen Ausführungsformen wird ein laterales Ätzen (oder horizontales Aussparen) durchgeführt, um die Epitaxieschichten 214 auszusparen und Hohlräume an lateralen Enden der Epitaxieschichten 214 herzustellen. Der Betrag der Ätzung der Epitaxieschichten 214 kann in einem Bereich von etwa 2 nm bis etwa 10 nm liegen. Wenn die Epitaxieschichten 214 SiGe sind, kann bei dem lateralen Ätzprozess ein Ätzmittel, wie unter anderem Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH), Ethylendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid-Lösungen (KOH-Lösungen), verwendet werden. Anschließend wird eine isolierende Schicht in den Source/Drain-Aussparungen 250 abgeschieden und füllt die Hohlräume an lateralen Enden der Epitaxieschichten 214. Die isolierende Schicht kann ein dielektrisches Material, wie etwa SiN, SiOC, SiOCN, SiCN, SiO2 und/oder anderes geeignetes Material aufweisen. Bei einigen Ausführungsformen wird die isolierende Schicht zum Beispiel durch ALD oder ein anderes geeignetes Verfahren konform abgeschieden. Nach dem konformen Abscheiden der isolierenden Schicht wird ein Rückätzprozess durchgeführt, um die isolierende Schicht teilweise außerhalb der Hohlräume zu entfernen. Durch dieses Ätzen verbleibt die isolierende Schicht im Wesentlichen in den Hohlräumen, wodurch die inneren Abstandhalter 252 hergestellt werden.
  • In den 14A-14D umfasst das Verfahren 100 einen Block 124 (1A), in dem eine Epitaxiebasisschicht 254 epitaxial aus der ausgesparten Oberseite finnenförmigen Basis 220B sowohl in dem ersten Bereich 204 als auch in dem zweiten Bereich 206 aufgewachsen wird. Das epitaxiale Aufwachsen der Epitaxiebasisschicht 254 kann beispielsweise mit Dampfphasenepitaxie (VPE) (VPE: vapor-phase epitaxy), Ultrahochvakuum-CVD (UHV-CVD) (UHV-CVD: ultra-high vacuum CVD), Molekularstrahlepitaxie (MBE) (MBE: molecular beam epitaxy) und/oder anderen geeigneten Prozessen durchgeführt werden. Bei einigen Ausführungsformen weist die Epitaxiebasisschicht 254 dasselbe Material wie das Substrat 202 auf, wie etwa Silizium (Si). Bei einigen alternativen Ausführungsformen weist die Epitaxiebasisschicht 254 ein anderes Halbleitermaterial als das Substrat 202 auf, wie etwa Siliziumgermanium (SiGe). Wie in 14B gezeigt ist, kann die Epitaxiebasisschicht 254 facettiertes Wachstum aufweisen, wenn sie die Oberseite des Isolationsstrukturelements 222 überragt, sodass eine Breite der Epitaxiebasisschicht 254 oberhalb des Isolationsstrukturelements 222 größer als eine Breite der finnenförmigen Basis 220B oberhalb des Isolationsstrukturelements 222 (unter dem Dummy-Gatestapel 240) ist. Bei einigen Ausführungsformen ist die Epitaxiebasisschicht 254 im Wesentlichen frei von Dotierungsstoffen (d. h. sie hat eine extrinsische Dotierungskonzentration von etwa 0 cm-3 bis etwa 1×1017 cm-3). Im Vergleich dazu ist in einem Fall die finnenförmige Basis 220B leicht dotiert und hat eine höhere Dotierungskonzentration als die Epitaxiebasisschicht 254. In den 14C und 14D erfolgt das Aufwachsen der Epitaxiebasisschicht 254 mit Zeitsteuerung, sodass die Oberseite der Epitaxiebasisschicht 254 oberhalb der Oberseite der finnenförmigen Basis 220B unter dem Dummy-Gatestapel 240 ist. Mit anderen Worten, die Epitaxiebasisschicht 254 bedeckt teilweise Seitenwände der untersten inneren Abstandshalter 252 bei der dargestellten Ausführungsform.
  • In den 15A-15D umfasst das Verfahren 100 einen Block 126 (1A), in dem eine Isolationsschicht 256 über der Epitaxiebasisschicht 254 sowohl in dem ersten Bereich 204 als auch in dem zweiten Bereich 206 hergestellt wird. Bei einigen Ausführungsformen weist die Isolationsschicht 256 Siliziumoxid (SiO2), Aluminiumoxid (AlOx), Siliziumnitrid (SiN), Siliziumoxidnitrid (SiON), Siliziumcarbonitrid (SiCN), Siliziumcarbooxidnitrid (SiCON), Siliziumcarbid (SiC), Siliziumoxidcarbid (SiOC) oder eine Kombination davon auf. Um Leckstrom in das massive Substrat zu unterdrücken, isoliert die Isolationsschicht 256 die Epitaxiebasisschicht 254 so, dass sie keine epitaxialen Source/Drain-Strukturelemente, die in nachfolgenden Prozessen herzustellen sind, kontaktiert. Bei einigen Ausführungsformen wird die Isolationsschicht 256 unter Verwendung eines plasmaunterstützten chemischen Aufdampfprozesses (PECVD) (PECVD: plasma-enhanced CVD) zuerst in den Source/Drain-Aussparungen 250 abgeschieden, sodass die Epitaxiebasisschicht 254 und Seitenwände der Source/Drain-Aussparungen 250 bedeckt werden. Da bei einer Abscheidung mit einem PECVD-Prozess für gewöhnlich eine Schicht abgeschieden wird, die in einem unteren Teil einer Aussparung dicker aber auf ihren Seitenwänden dünner ist, wird anschließend ein Rückätzprozess durchgeführt, um die Isolationsschicht 256 von den Seitenwänden der Source/Drain-Aussparungen 250 zu entfernen und um die Isolationsschicht 256 auch geringfügig auf eine festgelegte Höhe h1 (z. B. durch Steuerung der Ätzzeit) auszusparen, sodass Seitenwände der untersten Epitaxieschicht 216 vollständig durch die Isolationsschicht 256 bedeckt sind, wie in den 15C und 15D gezeigt ist. Bei einigen Ausführungsformen liegt die Höhe h1 in einem Bereich von etwa 20 nm bis etwa 28 nm. Das Entfernen der Isolationsschicht 256 von Seitenwänden der Source/Drain-Aussparungen 250 kann einen geeigneten Ätzprozess, wie etwa einen Trockenätzprozess, einen Nassätzprozess oder einen RIE-Prozess, umfassen. Bei verschiedenen Ausführungsformen ist in der Abwärtsrichtung eine Oberseite der Isolationsschicht 256 unterhalb einer Unterseite der zweiten Epitaxieschicht 216. In 15B können Luftspalte 258 an Eckbereichen der Source/Drain-Aussparungen 250 eingeschlossen werden, die durch die Isolationsschicht 256 verkappt werden. Eine Höhe h2 der Luftspalte 258 kann in einem Bereich von etwa 4 nm bis etwa 6 nm liegen. Der Begriff „Luftspalt“ wird verwendet, um eine Leerstelle zu beschreiben, die durch umschließende tatsächlich vorhandene Strukturelemente definiert wird, wobei eine Leerstelle Luft, Stickstoff, Umgebungsgase, gasförmige Chemikalien, die in vorherigen Prozessen verwendet worden sind oder in aktuellen Prozessen verwendet werden, oder Kombinationen davon enthalten kann.
  • Bei einigen Ausführungsformen können die Source/Drain-Aussparungen 250 ein hohes Seitenverhältnis haben, und um zu verhindern, dass das dielektrische Material während des Abscheidens der Isolationsschicht 256, die oberen Öffnungen der Source/Drain-Aussparungen 250 verkappt, kann bei den Operationen in Block 126 ein zyklischer Abscheidungsprozess angewendet werden. In dem zyklischen Abscheidungsprozess wechseln die Operationen in Block 126 zwischen dem Abscheiden eines dielektrischen Materials und einem Ätzprozess, um dielektrisches Material zu beräumen, damit es sich nicht an den Kanten der oberen Öffnungen der Source/Drain-Aussparungen 250 ansammelt, und die Dicke der Isolationsschicht 256 durch Zyklen allmählich aufzuwachsen. Der Ätzprozess hilft auch dabei, dielektrisches Material von Seitenwänden der Source/Drain-Aussparungen 250 zu entfernen. In einigen Fällen kann der zyklische Abscheidungsprozess von etwa 1 Zyklus bis etwa 5 Zyklen umfassen.
  • In den 16A-16D umfasst das Verfahren 100 einen Block 128 (1A), in dem die Isolationsschicht 256 in dem zweiten Bereich 206 in einem Rückätzprozess ausgespart wird. Eine Maskenschicht 260 mit einer Öffnung, die die Source/Drain-Aussparungen 250-2 in dem zweiten Bereich 206 freilegt, beschränkt den Ätzprozess auf die Isolationsschicht 256 in dem zweiten Bereich 206. Die Maskenschicht 260 kann eine untere Antireflexbelagschicht (BARC-Schicht) (BARC: bottom anti-reflective coating) sein und unter Verwendung eines fotolithografischen Prozesses strukturiert werden, der folgendes umfassen kann: Herstellen einer Resistschicht auf der Maskenschicht 260, Belichten des Resists durch einen lithografischen Belichtungsprozess, Durchführen eines Härtungsprozesses nach der Belichtung, Entwickeln der Resistschicht, um die strukturierte Resistschicht herzustellen, die einen Teil der Maskenschicht 260 freilegt, Strukturieren der Maskenschicht 260 und schließlich Entfernen der strukturierten Resistschicht. Für den Rückätzprozess kann ein geeigneter Ätzprozess, wie etwa ein Trockenätzprozess, ein Nassätzprozess oder ein RIE-Prozess verwendet werden. Mit dem Rückätzprozess wird die Isolationsschicht 256 in den Source/Drain-Aussparungen 250-2 bis zu einer festgelegten Höhe h3 (z. B. durch Steuern der Ätzzeit) ausgespart, sodass Seitenwände der untersten Epitaxieschicht 216 vollständig freigelegt werden. Bei einigen Ausführungsformen liegt die Höhe h3 in einem Bereich von etwa 4 nm bis etwa 6 nm. Bei verschiedenen Ausführungsformen ist eine Oberseite der Isolationsschicht 256 in dem zweiten Bereich 206 unterhalb einer Unterseite der untersten Epitaxieschicht 216, und der unterste innere Abstandshalters 252 liegt teilweise frei, wie in 16D gezeigt ist. In 16B können Luftspalte 258, die zuvor an Eckbereichen der Source/Drain-Aussparungen 250-2 eingeschlossen worden sind, aufgrund des Dünnens der Isolationsschicht 256 in den Source/Drain-Aussparungen 250-2 freigelegt werden. Die Maskenschicht 260 wird dann in einem geeigneten Prozess, wie etwa Ätzung, Resistablösung oder Ablösung unter Plasmaeinwirkung entfernt.
  • In den 17A-17D umfasst das Verfahren 100 einen Block 130 (1A), in dem erste epitaxiale Source/Drain-Strukturelemente 264-1 in den Source/Drain-Aussparungen 250-1 hergestellt werden und zweite epitaxiale Source/Drain-Strukturelemente 264-2 in den Source/Drain-Aussparungen 250-2 hergestellt werden (kollektiv als Source/Drain-Strukturelemente 264 bezeichnet). Bei einer Ausführungsform umfasst das Herstellen der epitaxialen Source/Drain-Strukturelemente 264 epitaxiales Aufwachsen einer oder mehrerer Halbleiterschichten durch einen MBE-Prozess, einen chemischen Aufdampfprozess und/oder andere geeignete epitaxiale Aufwachsprozesse. Bei einer weiteren Ausführungsform werden die epitaxialen Source/Drain-Strukturelemente 264 in-situ oder ex-situ mit einem n-Dotierungsstoff oder einem p-Dotierungsstoff dotiert. Bei einigen Ausführungsformen, zum Beispiel, weisen die epitaxialen Source/Drain-Strukturelemente 264 mit Phosphor dotiertes Silizium auf, um epitaxiale Source/Drain-Strukturelemente für einen n-FET herzustellen. Bei einigen Ausführungsformen weisen die epitaxialen Source/Drain-Strukturelemente 264 mit Bor dotiertes Silizium-Germanium (SiGe) auf, um epitaxiale Source/Drain-Strukturelemente für einen p-FET herzustellen. Die Halbleiterschichten der epitaxialen Source/Drain-Strukturelemente 264 werden selektiv auf verschiedenen Halbleiteroberflächen aufgewachsen, die in den Source/Drain-Aussparungen freiliegen, wie etwa die lateralen Enden der Epitaxieschichten 216. Da die Isolationsschicht 256 die Oberseite der Epitaxiebasisschicht 254 bedeckt, erfolgt das epitaxiale Aufwachsen der epitaxialen Source/Drain-Strukturelemente 264 nicht davon ausgehend. Mit anderen Worten, die Isolationsschicht 256 blockiert einen möglichen Strompfad von der Unterseite der epitaxialen Source/Drain-Strukturelemente 264 zu der finnenförmigen Basis 220B (oder dem Substrat 202). Dementsprechend wird der Substrat-Leckstrom erheblich verringert. Weiterhin haben die epitaxialen Source/Drain-Strukturelemente 264-1 in dem ersten Bereich 204 eine geringere Höhe und ein geringeres Volumen als die epitaxialen Source/Drain-Strukturelemente 264-2 in dem zweiten Bereich 206. Die epitaxialen Source/Drain-Strukturelemente 264-1 kontaktieren obere Epitaxieschichten 216 aber nicht die unteren (z. B. die unterste, wie in 17C gezeigt ist). Zum Vergleich: das epitaxiale Source/Drain-Strukturelement 264-2 kontaktiert alle verfügbaren Epitaxieschichten 216 in dem zweiten Bereich 206. Daher würden die GAA-Transistoren, die in den nachfolgenden Prozessen in dem ersten Bereich 204 hergestellt werden, weniger funktionelle Kanalschichten als die GAA-Transistoren, die in dem zweiten Bereich 206 hergestellt werden, aufweisen.
  • Es wird auf 17B Bezug genommen. Die epitaxialen Source/Drain-Strukturelemente 264 können facettiertes Wachstum aufweisen. Luftspalte 266 können zwischen der Unterseite des epitaxialen Source/Drain-Strukturelements 264-1 und der Oberseite der Isolationsschicht 256 gebildet werden. Die Luftspalte 266 werden oberhalb der Luftspalte 258 gestapelt. Die Luftspalte 266 können eine Höhe h4 haben, die in einem Bereich von etwa 12 nm bis etwa 24 nm liegt. Luftspalte 268 können zwischen der Unterseite des epitaxialen Source/Drain-Strukturelements 264-2 und der Oberseite der Isolationsschicht 256 hergestellt werden. Die Luftspalte 268 werden unterhalb der Luftspalte 266 positioniert. Da sich die Luftspalte 268 jedoch aus Eckbereichen der Source/Drain-Aussparungen 250-2 nach oben erstrecken, haben die Luftspalte 268 die größte Höhe und das größte Volumen der Luftspalte 258, 266 und 268. Die Luftspalte 268 haben eine Höhe h5, die in einem Bereich von etwa 15 nm bis etwa 30 nm liegt.
  • In den 18A-18D umfasst das Verfahren 100 einen Block 132 (1A), in dem eine Kontakt-Ätzstoppschicht (CESL-Schicht) (CESL: contact etch stop layer) 270 und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) (ILD: interlayer dielectric layer) 272 auf der Vorderseite des Werkstücks 200 abgeschieden werden. In einem beispielhaften Prozess wird die CESL 270 zuerst konform über dem Werkstück 200 abgeschieden und dann wird die ILD-Schicht 272 über der CESL 270 abgeschieden. Die CESL 270 kann Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid und/oder andere im Fachgebiet bekannte Materialien aufweisen. Die CESL 270 kann unter Verwendung von ALD, plasmaunterstützter chemischer Aufdampfung (PECVD) (PECVD: plasma-enhanced chemical vapor deposition) und/oder anderen geeigneten Abscheidungs- oder Oxidationsprozessen abgeschieden werden. Bei einigen Ausführungsformen weist die ILD-Schicht 272 Materialien wie etwa SiCN, SiON, SiOCN, Tetraethylorthosilicatoxid (TEOS-Oxid), undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Kieselglas (FSG: fused silica glass), Phosphorsilicatglas (PSG), Borsilicatglas (BSG) und/oder andere geeignete dielektrische Materialien auf. Die ILD-Schicht 272 kann durch Aufschleudern, einen FCVD-Prozess oder andere geeignete Abscheidungsverfahren abgeschieden werden. Bei einigen Ausführungsformen kann nach dem Herstellen der ILD-Schicht 272 das Werkstück 200 getempert werden, um die Integrität der ILD-Schicht 272 zu verbessern. Zum Entfernen überschüssigen Materials (wie etwa der oberen Gate-Hartmaske 242) und Freilegen von Oberseiten der Dummy-Gatestapel 240 kann ein Planarisierungsprozess (wie etwa ein CMP-Prozess) an dem Werkstück 200 durchgeführt werden, um eine planare Oberseite bereitzustellen. Oberseiten der Dummy-Gatestapel 240 liegen auf der planaren Oberseite frei.
  • In den 19A-19D umfasst das Verfahren 100 einen Block 134 (1B), in dem die Dummy-Gatestapel 240, die Epitaxieschichten 214 und die Mantelschicht 226 selektiv entfernt werden. Die Dummy-Gatestapel 240, die bei Abschluss des Blocks 132 freiliegen, werden durch einen selektiven Ätzprozess von dem Werkstück 200 entfernt. Der selektive Ätzprozess kann ein selektiver Nassätzprozess, ein selektiver Trockenätzprozess oder eine Kombination davon sein. Bei der dargestellten Ausführungsform werden mit dem selektiven Ätzprozess die dielektrische Dummy-Schicht und die Dummy-Elektrode selektiv entfernt, ohne die Epitaxieschichten 216 und die Seitenwand-Abstandshalter 244 wesentlich zu beschädigen. Das Entfernen der Dummy-Gatestapel 240 führt zu Gategräben 274 über den Kanalbereichen. Die Epitaxieschichten 214, die Epitaxieschichten 216 und die Mantelschicht 226 in den Kanalbereichen liegen nach dem Entfernen der Dummy-Gatestapel 240 in den Gategräben 274 frei. Anschließend werden mit den Operationen in Block 134 die Epitaxieschichten 214 und die Mantelschicht 226 selektiv aus den Gategräben 274 entfernt, um die Epitaxieschichten 216 abzulösen. Das selektive Entfernen der Epitaxieschichten 214 und der Mantelschicht 226 kann durch selektives Trockenätzen, selektives Nassätzen oder andere selektive Ätzprozesse durchgeführt werden. Bei einigen Ausführungsformen weist das selektive Nassätzen Ammoniumhydroxid (NH4OH), Wasserstofffluorid (HF), Wasserstoffperoxid (H2O2) oder eine Kombination davon auf (z. B. eine APM-Ätzung, die ein Ammoniumhydroxid-Wasserstoffperoxid-Wasser-Gemisch aufweist). Bei einigen alternativen Ausführungsformen umfasst das selektive Entfernen eine Silizium-Germanium-Oxidation gefolgt vom Entfernen eines Silizium-Germanium-Oxids. Zum Beispiel kann die Oxidation durch Reinigung mit Ozon und dann durch Entfernen von Silizium-Germanium-Oxid mit einem Ätzmittel, wie etwa NH4OH, bereitgestellt werden. Die abgelösten Epitaxieschichten 216 werden auch als Kanalschichten (oder Kanalelemente) 216 bezeichnet oder aufgrund des Nanomaßstabs des Strukturelements als Nanostrukturen 216 bezeichnet. Bei der dargestellten Ausführungsform, bei der die Kanalschichten 216 einer Lage oder einer Nanolage ähneln, kann der Kanalschichtablöseprozess auch als ein Lagenherstellungsprozess bezeichnet werden. Die Kanalschichten 216 können bei Abschluss eines Lagenherstellungsprozesses gerundete Ecken haben. Die Kanalschichten 216 sind vertikal entlang der Z-Richtung gestapelt. Alle Kanalschichten 216 sind von den dielektrischen Finnen 228 mit einem Abstand, der durch die Mantelschicht 226 reserviert wird, beabstandet. Wie in den 19C und 19D gezeigt ist, hat in dem Bereich 204 jedoch mindestens die unterste Kanalschicht 216 keinen Kontakt mit dem epitaxialen Source/Drain-Strukturelement 264-1, da die Isolationsschicht 256 lateral dazwischen angeordnet ist. Folglich hat ein in dem Bereich 204 hergestellter GAA-Transistor eine funktionelle Kanalschicht weniger als sein Gegenstück in dem Bereich 206. Bei einer alternativen Ausführungsform kann die Isolationsschicht 256 in dem Bereich 204 mit größerer Höhe abgeschieden werden, sodass sie zwei oder mehr untere Kanalschichten 216 daran hindert, die epitaxialen Source/Drain-Strukturelemente 264-1 zu kontaktieren. Dementsprechend kann ein in dem Bereich 204 hergestellter GAA-Transistor zwei oder mehr funktionelle Kanalschichten weniger als sein Gegenstück in dem Bereich 206 aufweisen.
  • In den 20A-20D umfasst das Verfahren 100 einen Block 136 (1B), in dem Gate-Strukturen 276 (auch bekannt als funktionelle Gate-Strukturen 276 oder Metall-Gatestrukturen 276) in den Gategräben 274 hergestellt werden, um jede der Kanalschichten 216 in Eingriff zu bringen. Jede der Gatestrukturen 276 umfasst eine Grenzschicht 278, die auf den Kanalschichten 216 angeordnet ist, eine dielektrische High-k-Schicht 280, die auf der Grenzschicht 278 angeordnet ist, und eine Gateelektrodenschicht 282 über der dielektrischen Gateschicht 280. Die Grenzschicht 278 und die dielektrische High-k-Schicht 280 werden kollektiv als eine dielektrische Gateschicht bezeichnet. Die Grenzschicht 278 kann Siliziumoxid aufweisen und im Ergebnis eines Vorreinigungsprozesses gebildet werden. Ein beispielhafter Vorreinigungsprozess kann unter anderem die Verwendung von RCA SC-1 (Ammoniak, Wasserstoffperoxid und Wasser) und/oder RCA SC-2 (Chlorwasserstoffsäure, Wasserstoffperoxid und Wasser) umfassen. Mit dem Vorreinigungsprozess werden die freiliegenden halbleitenden Oberflächen der Kanalschichten 216 und freiliegenden halbleitenden Oberflächen der finnenförmigen Basis 202B oxidiert, um die Grenzschicht zu bilden. Das heißt, die freiliegenden dielektrischen Oberflächen des Isolationsstrukturelements 222 können nicht durch die Grenzschicht 278 bedeckt sein. Die dielektrische High-k-Schicht 280 wird dann unter Verwendung von ALD, CVD und/oder anderen geeigneten Verfahren über der Grenzschicht 278 abgeschieden. Die dielektrische High-k-Schicht 280 bedeckt auch die freiliegenden Oberflächen des Isolationsstrukturelements 222. Die dielektrische High-k-Schicht 280 weist dielektrische High-k-Materialien auf. Bei einer Ausführungsform kann die dielektrische High-k-Schicht 280 Hafniumoxid aufweisen. Alternativ kann die dielektrische High-k-Schicht 280 andere High-k-Dielektrika, wie etwa Titanoxid (TiO2), Hafniumzirconiumoxid (HfZrO), Tantaloxid (Ta2O5), Hafniumsiliziumoxid (HfSiO4), Zirconiumoxid (ZrO2), Zirconiumsiliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirconiumoxid (ZrO), Yttriumoxid (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, Hafniumlanthanoxid (HfLaO), Lanthansiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), (Ba,Sr)TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxidnitrid (SiON), Kombinationen davon oder anderes geeignetes Material aufweisen.
  • Nach dem Herstellen der dielektrischen High-k-Schicht 280 wird die Gateelektrodenschicht 282 über der dielektrischen High-k-Schicht 280 abgeschieden. Die Gateelektrodenschicht 282 kann eine Mehrschichtstruktur sein, die mindestens eine Austrittsarbeitsschicht und eine Metallfüllschicht umfasst. Zum Beispiel kann die mindestens eine Austrittsarbeitsschicht Titannitrid (TiN), Titanaluminium (TiAl), Titanaluminimnitrid (TiAlN), Tantalnitrid (TaN), Tantalaluminium (TaAl), Tantalaluminiumnitrid (TaAlN), Tantalaluminiumcarbid (TaAlC), Tantalcarbonitrid (TaCN) oder Tantalcarbid (TaC) aufweisen. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Nickel (Ni), Titan (Ti), Ruthenium (Ru), Cobalt (Co), Platin (Pt), Tantalsiliziumnitrid (TaSiN), Kupfer (Cu), andere schwer schmelzende Metalle oder andere geeignete Metallmaterialien oder eine Kombination davon aufweisen. Bei verschiedenen Ausführungsformen kann die Gateelektrodenschicht 282 durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess hergestellt werden. Obwohl dies in den Figuren nicht explizit gezeigt ist, werden die Gatestrukturen 276 als eine gemeinsame Gatestruktur abgeschieden und dann zurückgeätzt bis die dielektrischen Finnen 228 die gemeinsame Gatestruktur in die voneinander getrennten Gatestrukturen 276 trennt. Die dielektrischen Finnen 228 bieten auch elektrische Isolation zwischen benachbarten Gatestrukturen 276. Das Zurückätzen der Gatestrukturen 276 kann einen selektiven Nassätzprozess umfassen, bei dem Salpetersäure, Chlorwasserstoffsäure, Schwefelsäure, Ammoniumhydroxid, Wasserstoffperoxid oder eine Kombination davon verwendet wird. Bei der dargestellten Ausführungsform wird jede der Kanalschichten 216 von einer jeweiligen Gatestruktur 276 umschlossen. Bei Abschluss des Blocks 136 können die überstehenden Teile der dielektrischen Finnen 228, insbesondere die dritte dielektrische Schicht 234, in den Kanalbereichen zurückgeätzt werden, wie in 20A gezeigt ist.
  • In den 21A-21D umfasst das Verfahren 100 einen Block 138 (1A), in dem eine Metallverkappungsschicht 284, eine selbstjustierte Verkappungsschicht (SAC-Schicht) (SAC: self-aligned cap) 286, ein Gate-Schnitt-Strukturelement 288 und ein Source/Drain-Kontakt 290 in der Vorderseite des Werkstücks 200 hergestellt werden. Bei einigen Ausführungsformen kann die Metallverkappungsschicht 284 Titan (Ti), Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Ruthenium (Ru), Cobalt (Co) oder Nickel (Ni) aufweisen und kann unter Verwendung von PVD, CVD oder metallorganischer chemischer Aufdampfung (MOCVD) (MOCVD: metal organic chemical vapor deposition) abgeschieden werden. Bei einer Ausführungsform weist die Metallverkappungsschicht 284 Wolfram (W), wie etwa fluorfreies Wolfram (FFW) (FFW: fluorine-free tungsten), auf und wird durch PVD abgeschieden. Die Metallverkappungsschicht 284 verbindet die Gatestrukturen 276 elektrisch. Nach dem Abscheiden der Metallverkappungsschicht 284 wird die SAC-Schicht 286 durch CVD, PECVD oder einen geeigneten Abscheidungsprozess über dem Werkstück 200 abgeschieden. Die SAC-Schicht 286 kann Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumcarbonitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid, Aluminiumoxid, Aluminiumnitrid, Aluminiumoxidnitrid, Zirconiumoxid, Zirconiumnitrid, Zirconiumaluminiumoxid, Hafniumoxid oder ein geeignetes dielektrisches Material aufweisen. Dann werden fotolithografische Prozesse und Ätzprozesse durchgeführt, um die abgeschiedene SAC-Schicht 286 zu ätzen und Gate-Schnitt-Öffnungen zu bilden, um die Oberseiten der dielektrischen Finnen freizulegen. Danach wird ein dielektrisches Material abgeschieden und durch einen CMP-Prozess planarisiert, um das Gate-Schnitt-Strukturelement 288 in den Gate-Schnitt-Öffnungen herzustellen. Das dielektrische Material für das Gate-Schnitt-Strukturelement 288 kann unter Verwendung von HDPCVD, CVD, ALD oder eines anderen geeigneten Abscheidungsverfahrens abgeschieden werden. In einigen Fällen kann das Gate-Schnitt-Strukturelement 288 Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumcarbonitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid, Aluminiumoxid, Aluminiumnitrid, Aluminiumoxidnitrid, Zirconiumoxid, Zirconiumnitrid, Zirconiumaluminiumoxid, Hafniumoxid oder ein geeignetes dielektrisches Material aufweisen. Bei einigen Ausführungsformen können das Gate-Schnitt-Strukturelement 288 und die SAC-Schicht 286 unterschiedliche Zusammensetzungen aufweisen, um Ätzselektivität einzubringen. Das Gate-Schnitt-Strukturelement 288 und die entsprechende dielektrische Finne 228 direkt darunter trennen kollektiv die Metallverkappungsschicht 284 in Segmente. Der Source/Drain-Kontakt 290 kann Wolfram (W), Ruthenium (Ru), Cobalt (Co), Kupfer (Cu), Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN), Molybdän (Mo), Nickel (Ni) oder eine Kombination davon aufweisen und kann unter Verwendung von PVD, CVD oder metallorganischer chemischer Aufdampfung (MOCVD) (MOCVD: metal organic chemical vapor deposition) abgeschieden werden. Das Werkstück 200 kann auch ein Silizid-Strukturelement 292 zwischen dem Source/Drain-Kontakt 290 und den epitaxialen Source/Drain-Strukturelementen 264 aufweisen, um den Kontaktwiderstand weiter zu verringern. Das Silizid-Strukturelement 292 kann Titansilizid (TiSi), Nickelsilizid (NiSi), Wolframsilizid (WSi), Nickelplatinsilizid (NiPtSi), Nickelplatingermanium-Silizid (NiPtGeSi), Nickelgermaniumsilizid (NiGeSi), Ytterbiumsilizid (YbSi), Platinsilizid (PtSi), Iridiumsilizid (IrSi), Erbiumsilizid (ErSi), Cobaltsilizid (CoSi), eine Kombination davon oder andere geeignete Verbindungen aufweisen. Alternativ kann die Silizidherstellung übersprungen werden und der Source/Drain-Kontakt 290 kontaktiert das epitaxiale Source/Drain-Strukturelement 264 direkt.
  • Das Werkstück 200 kann einer weiteren Bearbeitung unterzogen werden, um verschiedene im Fachgebiet bekannte Strukturelemente und Bereiche herzustellen. Zum Beispiel können durch die nachfolgende Bearbeitung verschiedene Kontakte, Durchkontaktierungen, Metallleitungen und Mehrschicht-Interconnect-Strukturelemente (z. B. Metallschichten und Zwischenschichtdielektrika) auf dem Substrat 202 hergestellt werden, die für das Verbinden verschiedener Strukturelemente konfiguriert sind, um einen funktionellen Schaltkreis herzustellen, der eine oder mehrere Multigate-Vorrichtungen aufweisen kann. In dem Beispiel kann weiterhin eine Mehrschichtverbindung vertikale Interconnects, wie etwa Durchkontaktierungen oder Kontakte, und horizontale Interconnects, wie etwa Metallleitungen, aufweisen. Für die verschiedenen Verbindungsstrukturelemente können verschiedene leitfähige Materialien, wie etwa Kupfer, Wolfram und/oder Silizid, verwendet werden. In einem Beispiel wird ein Damascene- und/oder Dual-Damascene-Prozess verwendet, um eine kupferbasierte Mehrschichtverbindungsstruktur herzustellen. Darüber hinaus können weitere Prozessschritte vor, während und nach dem Verfahren 100 implementiert werden, und einige der vorstehend beschriebenen Prozessschritte können in Übereinstimmung mit verschiedenen Ausführungsformen des Verfahrens 100 ersetzt oder weggelassen werden.
  • Nun wird auf 1B Bezug genommen, die ein Ablaufdiagramm für eine alternative Ausführungsform des Verfahrens 100, bezeichnet als Verfahren 100', zeigt. Das Verfahren 100' durchläuft die Operationen in den Blöcken 102-124. Nach den Operationen in Block 124 geht das Verfahren 100' zu den Operationen in den Blöcken 125 und 127 über. Nach den Operationen in Block 127 durchläuft das Verfahren 100' weiterhin Operationen in den Blöcken 130-138. Das Verfahren 100' wird nachstehend in Verbindung mit den 22A-24D beschrieben. Gemeinsam genutzte Operationen werden der Prägnanz halber nachstehend nicht wiederholt.
  • In den 22A-22D, nach den Operationen in Block 122, umfasst das Verfahren 100' einen Block 125 (1B), in dem die Epitaxiebasisschicht 254 in dem ersten Bereich 204 für eine zusätzliche Höhe weiter aufgewachsen wird. Bei einigen Ausführungsformen kann die zusätzliche Höhe in einem Bereich von etwa 20 nm bis etwa 28 nm, sodass die Epitaxiebasisschicht 254 in dem ersten Bereich 204 Seitenwände der untersten Epitaxieschicht 216 vollständig bedeckt, wie in 22C gezeigt ist. Eine Maskenschicht 260 mit einer Öffnung, die die Source/Drain-Aussparung 250-1 in dem ersten Bereich 204 freilegt, beschränkt das zusätzliche epitaxiale Aufwachsen auf den ersten Bereich 204, wie in 22B gezeigt ist. Die Maskenschicht 260 kann eine untere Antireflexbelagschicht (BARC-Schicht) (BARC: bottom anti-reflective coating) sein und mit einem fotolithografischen Prozess strukturiert werden, der Folgendes umfassen kann: Herstellen einer Resistschicht auf der Maskenschicht 260, Belichten des Resists durch einen lithografischen Belichtungsprozess, Durchführen eines Härtungsprozesses nach der Belichtung, Entwickeln der Resistschicht, um die strukturierte Resistschicht herzustellen, die einen Teil der Maskenschicht 260 freilegt, Strukturieren der Maskenschicht 260 und schließlich Entfernen der strukturierten Resistschicht. Das zusätzliche epitaxiale Aufwachsen der Epitaxiebasisschicht 254 in dem ersten Bereich 204 kann im Wesentlichen mit denselben Operationen wie in Block 124, wie etwa Dampfphasenepitaxie (VPE) (VPE: vapor-phase epitaxy), Ultrahochvakuum-CVD (UHV-CVD) (UHV-CVD: ultra-high vacuum CVD), Molekularstrahlepitaxie (MBE) (MBE: molecular beam epitaxy) und/oder anderen geeigneten Prozessen, durchgeführt werden. Die Epitaxiebasisschicht 254 kann facettiertes Wachstum aufweisen, wenn sie in dem ersten Bereich 204 weiter erhöht wird, sodass eine Breite der Epitaxiebasisschicht 254 in dem ersten Bereich 204 größer ist als ihr Gegenstück in dem zweiten Bereich 206, wie auch Höhe und Volumen. Das zusätzliche Aufwachsen der Epitaxiebasisschicht 254 in dem ersten Bereich 204 kann mit zeitlicher Steuerung erfolgen. Die Maskenschicht 260 wird dann in einem geeigneten Prozess, wie etwa Ätzung, Resistablösung oder Ablösung unter Plasmaeinwirkung, entfernt.
  • In den 23A-23D umfasst das Verfahren 100' einen Block 127, in dem eine Isolationsschicht 256 über der Epitaxiebasisschicht 254 sowohl in dem ersten Bereich 204 als auch in dem zweiten Bereich 206 hergestellt wird. Bei einigen Ausführungsformen weist die Isolationsschicht 256 Siliziumoxid (SiO2), Aluminiumoxid (AlOx), Siliziumnitrid (SiN), Siliziumoxidnitrid (SiON), Siliziumcarbonitrid (SiCN), Siliziumcarbooxidnitrid (SiCON), Siliziumcarbid (SiC), Siliziumoxidcarbid (SiOC) oder eine Kombination davon auf. Um Leckstrom aus dem massiven Substrat zu unterdrücken, isoliert die Isolationsschicht 256 die Epitaxiebasisschicht 254 so, dass sie keine epitaxialen Source/Drain-Strukturelemente, die in nachfolgenden Prozessen herzustellen sind, kontaktiert. Bei einigen Ausführungsformen wird die Isolationsschicht 256 unter Verwendung eines plasmaunterstützten chemischen Aufdampfprozesses (PECVD) (PECVD: plasma-enhanced CVD) zuerst in den Source/Drain-Aussparungen 250 abgeschieden, sodass die Epitaxiebasisschicht 254 und Seitenwände der Source/Drain-Aussparungen 250 bedeckt werden. Da bei einer Abscheidung mit einem PECVD-Prozess für gewöhnlich eine Schicht abgeschieden wird, die in dem unteren Teil einer Aussparung dicker aber auf ihren Seitenwänden dünner ist, wird anschließend ein Rückätzprozess durchgeführt, um die Isolationsschicht 256 von den Seitenwänden der Source/Drain-Aussparungen 250 zu entfernen und um die Isolationsschicht 256 auch geringfügig auf eine festgelegte Höhe h6 (z. B. durch Steuerung der Ätzzeit) auszusparen, sodass in dem ersten Bereich 204 die Seitenwände der inneren Abstandshalter 252 genau oberhalb der untersten Epitaxieschicht 216 teilweise durch die Isolationsschicht 256 bedeckt sind und in dem zweiten Bereich 206 die Seitenwände der untersten inneren Abstandshalter 252 teilweise durch die Isolationsschicht 256 bedeckt sind, wie in den 23C und 23D gezeigt ist. Bei einigen Ausführungsformen kann die Isolationsschicht 256 in dem ersten Bereich 204 weiterhin auch Seitenwände der untersten Epitaxieschicht 216 teilweise bedecken (wenn die Oberseite der Epitaxiebasisschicht 254 in dem ersten Bereich 204 unterhalb der Oberseite der untersten Epitaxieschicht 216 ist). Bei einigen Ausführungsformen liegt die Höhe h6 in einem Bereich von etwa 4 nm bis etwa 6 nm. Die Dicke der Isolationsschicht 256 in dem ersten Bereich 204 und dem zweiten Bereich 206 ist im Wesentlichen gleich. Das Entfernen der Isolationsschicht 256 von Seitenwänden der Source/Drain-Aussparungen 250 kann einen geeigneten Ätzprozess umfassen, wie etwa einen Trockenätzprozess, einen Nassätzprozess oder einen RIE-Prozess. In 23B können Luftspalte 258 an Eckbereichen der Source/Drain-Aussparungen 250 eingeschlossen sein, die durch die Isolationsschicht 256 verkappt werden. Eine Höhe h7 der Luftspalte 258 kann in einem Bereich von etwa 4 nm bis etwa 6 nm liegen.
  • Bei einigen Ausführungsformen können die Source/Drain-Aussparungen 250 ein hohes Seitenverhältnis haben, und um zu verhindern, dass das dielektrische Material während des Abscheidens der Isolationsschicht 256, die oberen Öffnungen der Source/Drain-Aussparungen 250 bedeckt, kann bei den Operationen in Block 127 ein zyklischer Abscheidungsprozess angewendet werden. In dem zyklischen Abscheidungsprozess wechseln die Operationen in Block 127 zwischen dem Abscheiden eines dielektrischen Materials und einem Ätzprozess, um dielektrisches Material zu beräumen, damit es sich nicht an den Kanten der oberen Öffnungen der Source/Drain-Aussparungen 250 ansammelt, und die Dicke der Isolationsschicht 256 durch Zyklen allmählich aufzuwachsen. Der Ätzprozess hilft auch dabei, dielektrisches Material von Seitenwänden der Source/Drain-Aussparungen 250 zu entfernen. In einem Beispiel kann der zyklische Abscheidungsprozess etwa 5 bis etwa 100 Zyklen umfassen.
  • Nach der Operation in Block 127 wird das Verfahren 100' mit den Operationen in den Blöcken 130-138 fortgesetzt, die mit dem Verfahren 100 gemeinsam genutzt werden. Die gemeinsam genutzten Operationen werden der Prägnanz halber nachstehend nicht wiederholt. Nach den Operationen in Block 138 wird ein resultierendes Werkstück 200 in den 24A-24D gezeigt. Die epitaxialen Source/Drain-Strukturelemente 264 werden in-situ oder ex-situ mit einem n-Dotierungsstoff oder einem p-Dotierungsstoff dotiert. Zum Beispiel weisen bei einigen Ausführungsformen die epitaxialen Source/Drain-Strukturelemente 264 mit Phosphor dotiertes Silizium auf, um epitaxiale Source/Drain-Strukturelemente für einen n-FET herzustellen. Bei einigen Ausführungsformen weisen die epitaxialen Source/Drain-Strukturelemente 264 mit Bor dotiertes Silizium-Germanium (SiGe) auf, um epitaxiale Source/Drain-Strukturelemente für einen p-FET herzustellen. Die Halbleiterschichten der epitaxialen Source/Drain-Strukturelemente 264 werden selektiv auf verschiedene Halbleiteroberflächen aufgewachsen, die in den Source/Drain-Aussparungen freiliegen, wie etwa die lateralen Enden der Epitaxieschichten 216. Da die Isolationsschicht 256 die Oberseite der Epitaxiebasisschicht 254 bedeckt, erfolgt das epitaxiale Aufwachsen der epitaxialen Source/Drain-Strukturelemente 264 nicht davon ausgehend. Mit anderen Worten, die Isolationsschicht 256 blockiert einen möglichen Strompfad von der Unterseite der epitaxialen Source/Drain-Strukturelemente 264 zu der finnenförmigen Basis 220B (oder dem Substrat 202). Dementsprechend wird der Substrat-Leckstrom erheblich verringert. Weiterhin haben die epitaxialen Source/Drain-Strukturelemente 264-1 in dem ersten Bereich 204 eine geringere Höhe und ein geringeres Volumen als die epitaxialen Source/Drain-Strukturelemente 264-2 in dem zweiten Bereich 206. Die epitaxialen Source/Drain-Strukturelemente 264-1 kontaktieren obere Kanalschichten 216 aber nicht die unteren (z. B. die unterste, wie in 24C gezeigt ist). Zum Vergleich: das epitaxiale Source/Drain-Strukturelement 264-2 kontaktiert alle verfügbaren Kanalschichten 216 in dem zweiten Bereich 206. Daher haben die GAA-Transistoren in dem ersten Bereich 204 weniger funktionelle Kanalschichten als die im zweiten Bereich 206 hergestellten GAA-Transistoren.
  • Obwohl keine Beschränkung vorgesehen ist, bieten Ausführungsformen der vorliegenden Offenbarung einen oder mehrere der folgenden Vorzüge. Zum Beispiel bilden Ausführungsformen der vorliegenden Offenbarung abstimmbare Anzahlen von gestapelten Kanalschichten in verschiedenen Regionen eines einzigen IC-Chips, die unterschiedlichen Funktionen dienen. Dadurch werden vorteilhafterweise Anforderungen verschiedener Stromsteuerungsfähigkeiten unterschiedlicher Transistoren erfüllt. Weiterhin bieten einige Ausführungsformen der vorliegenden Offenbarung eine Unterdrückung von Substrat-Leckstrom. Ausführungsformen der vorliegenden Offenbarung können ohne weiteres in bestehende Halbleiterherstellungsprozesse integriert werden.
  • In einem beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Verfahren gerichtet. Das Verfahren umfasst Folgendes: Herstellen eines Stapels von Kanalschichten und Opferschichten auf einem Substrat, wobei die Kanalschichten und die Opferschichten unterschiedliche Materialzusammensetzungen aufweisen und abwechselnd in einer vertikalen Richtung angeordnet werden; Strukturieren des Stapels, um eine Halbleiterfinne herzustellen; Herstellen eines Isolationsstrukturelements auf Seitenwänden der Halbleiterfinne; Aussparen der Halbleiterfinne, wodurch eine Source/Drain-Aussparung gebildet wird, sodass eine ausgesparte Oberseite der Halbleiterfinne unterhalb einer Oberseite des Isolationsstrukturelements angeordnet ist; Aufwachsen einer Epitaxiebasisschicht aus der ausgesparten Oberseite der Halbleiterfinne; Abscheiden einer Isolationsschicht in der Source/Drain-Aussparung. Die Isolationsschicht ist oberhalb der Epitaxieschicht und oberhalb einer untersten Kanalschicht. Das Verfahren umfasst weiterhin das Herstellen eines Epitaxiestrukturelements in der Source/Drain-Aussparung, wobei das Epitaxiestrukturelement oberhalb der Isolationsschicht ist. Bei einigen Ausführungsformen trennt die Isolationsschicht die Epitaxiebasisschicht so, dass sie keinen Kontakt mit dem Epitaxiestrukturelement hat. Bei einigen Ausführungsformen bedeckt die Isolationsschicht Seitenwände der untersten Kanalschicht vollständig. Bei einigen Ausführungsformen ist eine Oberseite der Epitaxiebasisschicht unterhalb einer Unterseite der untersten Kanalschicht und oberhalb einer Oberseite einer untersten Opferschicht. Bei einigen Ausführungsformen bedeckt die Epitaxiebasisschicht Seitenwände der untersten Kanalschicht vollständig. Bei einigen Ausführungsformen bedecken die Isolationsschicht und die Epitaxiebasisschicht kollektiv Seitenwände der untersten Kanalschicht. Bei einigen Ausführungsformen umfasst das Abscheiden der Isolationsschicht einen zyklischen Abscheidungsprozess. Bei einigen Ausführungsformen umfasst das Abscheiden der Isolationsschicht einen plasmaunterstützten chemischen Aufdampfprozess (PECVD) (PECVD: plasma-enhanced CVD). Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen einer ersten und einer zweiten dielektrischen Finne, zwischen denen die Halbleiterfinne angeordnet ist, wobei durch das Abscheiden der Isolationsschicht erste Luftspalte unter der Isolationsschicht an Eckbereichen der ersten und der zweiten dielektrischen Finne eingeschlossen werden. Bei einigen Ausführungsformen werden durch das Herstellen des Epitaxiestrukturelements zweite Luftspalte zwischen dem Epitaxiestrukturelement und der Isolationsschicht eingeschlossen und die zweiten Luftspalte sind oberhalb der ersten Luftspalte.
  • In einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Verfahren zum Herstellen einer Halbleitervorrichtung gerichtet. Das Verfahren umfasst Folgendes: Herstellen eines Epitaxiestapels von Kanalschichten und Opferschichten auf einem Halbleitersubstrat, wobei die Kanalschichten und die Opferschichten unterschiedliche Materialzusammensetzungen aufweisen und abwechselnd in einer vertikalen Richtung gestapelt werden; Strukturieren des Epitaxiestapels, um eine erste Halbleiterfinne in einem ersten Bereich des Halbleitersubstrats und eine zweite Halbleiterfinne in einem zweiten Bereich des Halbleitersubstrats herzustellen; Aussparen der ersten Halbleiterfinne in einem ersten Source/Drain-Bereich, Aussparen der zweiten Halbleiterfinne in einem zweiten Source/Drain-Bereich; Herstellen einer Epitaxieschicht in dem ersten und dem zweiten Source/Drain-Bereich; Herstellen einer dielektrischen Schicht auf der Epitaxieschicht in dem ersten und dem zweiten Source/Drain-Bereich, wobei eine Oberseite der dielektrischen Schicht in dem ersten Source/Drain-Bereich oberhalb der Oberseite der dielektrischen Schicht in dem zweiten Source/Drain-Bereich ist, und Herstellen eines ersten Source/Drain-Strukturelements in dem ersten Source/Drain-Bereich und eines zweiten Source/Drain-Strukturelements in dem zweiten Source/Drain-Bereich, wobei das zweite Source/Drain-Strukturelement in Kontakt mit einer untersten Kanalschicht in der zweiten Halbleiterfinne ist und das erste Source/Drain-Strukturelement keinen Kontakt mit einer untersten Kanalschicht in der ersten Halbleiterfinne hat. Bei einigen Ausführungsformen hat das erste Source/Drain-Strukturelement keinen Kontakt mit zwei oder mehr unteren Kanalschichten in der ersten Halbleiterfinne. Bei einigen Ausführungsformen umfasst das Herstellen der Epitaxieschicht Folgendes: Aufwachsen der Epitaxieschicht in dem ersten und dem zweiten Source/Drain-Bereich, Abscheiden einer Maskierungsschicht, die die Epitaxieschicht in dem zweiten Source/Drain-Bereich bedeckt, Fortsetzen des Aufwachsens der Epitaxieschicht in dem ersten Source/Drain-Bereich und Entfernen der Maskierungsschicht. Bei einigen Ausführungsformen umfasst das Herstellen der dielektrischen Schicht Folgendes: Abscheiden der dielektrischen Schicht, sodass die Oberseite der dielektrischen Schicht in dem ersten Source/Drain-Bereich oberhalb der untersten Kanalschicht in der ersten Halbleiterfinne ist und die Oberseite der dielektrischen Schicht in dem zweiten Source/Drain-Bereich oberhalb der untersten Kanalschicht in der zweiten Halbleiterfinne ist; Abscheiden einer Maskierungsschicht, die die dielektrische Schicht in dem ersten Source/Drain-Bereich bedeckt; Aussparen der Oberseite der dielektrischen Schicht in dem zweiten Source/Drain-Bereich und Entfernen der Maskierungsschicht. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Entfernen der Opferschichten von der ersten und der zweiten Halbleiterfinne und Herstellen einer Gatestruktur, wobei die Gatestruktur jede der Kanalschichten in der ersten und der zweiten Halbleiterfinne umschließt. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen innerer Abstandshalter, die an die Gatestruktur angrenzen, wobei mindestens ein unterster innerer Abstandshalter lateral zwischen der dielektrischen Schicht und der Gatestruktur gestapelt wird.
  • In noch einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung auf eine Halbleitervorrichtung gerichtet. Die Halbleitervorrichtung weist Folgendes auf: Kanalschichten, die über einem Substrat angeordnet sind; eine Gatestruktur, die jede der Kanalschichten umschließt, wobei die Gatestruktur eine dielektrische Gateschicht und eine Gateelektrodenschicht aufweist; ein erstes Epitaxiestrukturelement, das an eine oberste Kanalschicht angrenzt; ein zweites Epitaxiestrukturelement unter dem ersten Epitaxiestrukturelement; einen inneren Abstandshalter, der sich zwischen dem ersten Epitaxiestrukturelement und der Gatestruktur befindet, und eine dielektrische Schicht, die zwischen dem ersten und dem zweiten Epitaxiestrukturelement angeordnet ist. Die dielektrische Schicht und das zweite Epitaxiestrukturelement trennen das erste Epitaxiestrukturelement so, dass es mit mindestens einer untersten Kanalschicht keinen Kontakt hat. Bei einigen Ausführungsformen bedeckt die dielektrische Schicht Seitenwände der untersten Kanalschicht vollständig. Bei einigen Ausführungsformen bedeckt das zweite Epitaxiestrukturelement Seitenwände der untersten Kanalschicht vollständig. Bei einigen Ausführungsformen ist eine Breite des ersten Epitaxiestrukturelements größer als eine Breite des zweiten Epitaxiestrukturelements.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/289493 [0001]

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen eines Stapels von Kanalschichten und Opferschichten auf einem Substrat, wobei die Kanalschichten und die Opferschichten unterschiedliche Materialzusammensetzungen aufweisen und abwechselnd in einer vertikalen Richtung angeordnet werden; Strukturieren des Stapels, um eine Halbleiterfinne herzustellen; Herstellen eines Isolationsstrukturelements auf Seitenwänden der Halbleiterfinne; Aussparen der Halbleiterfinne, wodurch eine Source/Drain-Aussparung gebildet wird, sodass eine ausgesparte Oberseite der Halbleiterfinne unterhalb einer Oberseite des Isolationsstrukturelements angeordnet ist; Aufwachsen einer Epitaxiebasisschicht aus der ausgesparten Oberseite der Halbleiterfinne; Abscheiden einer Isolationsschicht in der Source/Drain-Aussparung, wobei die Isolationsschicht oberhalb der Epitaxiebasisschicht und oberhalb einer untersten Kanalschicht ist; und Herstellen eines Epitaxiestrukturelements in der Source/Drain-Aussparung, wobei das Epitaxiestrukturelement oberhalb der Isolationsschicht ist.
  2. Verfahren nach Anspruch 1, wobei die Isolationsschicht die Epitaxiebasisschicht so trennt, dass sie keinen Kontakt mit dem Epitaxiestrukturelement hat.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Isolationsschicht Seitenwände der untersten Kanalschicht vollständig bedeckt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Oberseite der Epitaxiebasisschicht unterhalb einer Unterseite der untersten Kanalschicht und oberhalb einer Oberseite einer untersten Opferschicht ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Epitaxiebasisschicht Seitenwände der untersten Kanalschicht vollständig bedeckt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Isolationsschicht und die Epitaxiebasisschicht kollektiv Seitenwände der untersten Kanalschicht bedecken.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der Isolationsschicht einen zyklischen Abscheidungsprozess umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der Isolationsschicht einen plasmaunterstützten chemischen Aufdampfprozess umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen einer ersten und einer zweiten dielektrischen Finne, zwischen denen die Halbleiterfinne angeordnet ist, wobei durch das Abscheiden der Isolationsschicht erste Luftspalte unter der Isolationsschicht an Eckbereichen der ersten und der zweiten dielektrischen Finne eingeschlossen werden.
  10. Verfahren nach Anspruch 9, wobei durch das Herstellen des Epitaxiestrukturelements zweite Luftspalte zwischen dem Epitaxiestrukturelement und der Isolationsschicht eingeschlossen werden und die zweiten Luftspalte oberhalb der ersten Luftspalte sind.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen eines Epitaxiestapels von Kanalschichten und Opferschichten auf einem Halbleitersubstrat, wobei die Kanalschichten und die Opferschichten unterschiedliche Materialzusammensetzungen haben und abwechselnd in einer vertikalen Richtung gestapelt werden; Strukturieren des Epitaxiestapels, um eine erste Halbleiterfinne in einem ersten Bereich des Halbleitersubstrats und eine zweite Halbleiterfinne in einem zweiten Bereich des Halbleitersubstrats herzustellen; Aussparen der ersten Halbleiterfinne in einem ersten Source/Drain-Bereich; Aussparen der zweiten Halbleiterfinne in einem zweiten Source/Drain-Bereich; Herstellen einer Epitaxieschicht in dem ersten und dem zweiten Source/Drain-Bereich; Herstellen einer dielektrischen Schicht auf der Epitaxieschicht in dem ersten und dem zweiten Source/Drain-Bereich, wobei eine Oberseite der dielektrischen Schicht in dem ersten Source/Drain-Bereich oberhalb der Oberseite der dielektrischen Schicht in dem zweiten Source/Drain-Bereich ist; und Herstellen eines ersten Source/Drain-Strukturelements in dem ersten Source/Drain-Bereich und eines zweiten Source/Drain-Strukturelements in dem zweiten Source/Drain-Bereich, wobei das zweite Source/Drain-Strukturelement in Kontakt mit einer untersten Kanalschicht in der zweiten Halbleiterfinne ist und das erste Source/Drain-Strukturelement keinen Kontakt mit einer untersten Kanalschicht in der ersten Halbleiterfinne hat.
  12. Verfahren nach Anspruch 11, wobei das erste Source/Drain-Strukturelement keinen Kontakt mit zwei oder mehr unteren Kanalschichten in der ersten Halbleiterfinne hat.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Herstellen einer Epitaxieschicht Folgendes umfasst: Aufwachsen der Epitaxieschicht in dem ersten und dem zweiten Source/Drain-Bereich; Abscheiden einer Maskierungsschicht, die die Epitaxieschicht in dem zweiten Source/Drain-Bereich bedeckt; Fortsetzen des Aufwachsens der Epitaxieschicht in dem ersten Source/Drain-Bereich; und Entfernen der Maskierungsschicht.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Herstellen der dielektrischen Schicht Folgendes umfasst: Abscheiden der dielektrischen Schicht, sodass die Oberseite der dielektrischen Schicht in dem ersten Source/Drain-Bereich oberhalb der untersten Kanalschicht in der ersten Halbleiterfinne ist und die Oberseite der dielektrischen Schicht in dem zweiten Source/Drain-Bereich oberhalb der untersten Kanalschicht in der zweiten Halbleiterfinne ist; Abscheiden einer Maskierungsschicht, die die dielektrische Schicht in dem ersten Source/Drain-Bereich bedeckt; Aussparen der Oberseite der dielektrischen Schicht in dem zweiten Source/Drain-Bereich; und Entfernen der Maskierungsschicht.
  15. Verfahren nach einem der Ansprüche 11 bis 14, das weiterhin Folgendes umfasst: Entfernen der Opferschichten von der ersten und der zweiten Halbleiterfinne; und Herstellen einer Gatestruktur, wobei die Gatestruktur jede der Kanalschichten in der ersten und der zweiten Halbleiterfinne umschließt.
  16. Verfahren nach Anspruch 15, das weiterhin Folgendes umfasst: Herstellen innerer Abstandshalter, die an die Gatestruktur angrenzen, wobei mindestens ein unterster innerer Abstandshalter lateral zwischen der dielektrischen Schicht und der Gatestruktur gestapelt wird.
  17. Halbleitervorrichtung mit: Kanalschichten, die über einem Substrat angeordnet sind; einer Gatestruktur, die jede der Kanalschichten umschließt, wobei die Gatestruktur eine dielektrische Gateschicht und eine Gateelektrodenschicht aufweist; einem ersten Epitaxiestrukturelement, das an eine oberste Kanalschicht angrenzt; einem zweiten Epitaxiestrukturelement unter dem ersten Epitaxiestrukturelement; einem inneren Abstandshalter, der sich zwischen dem ersten Epitaxiestrukturelement und der Gatestruktur befindet; und einer dielektrischen Schicht, die zwischen dem ersten und dem zweiten Epitaxiestrukturelement angeordnet ist, wobei die dielektrische Schicht und das zweite Epitaxiestrukturelement das erste Epitaxiestrukturelement so trennen, dass es mit mindestens einer untersten Kanalschicht keinen Kontakt hat.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die dielektrische Schicht Seitenwände der untersten Kanalschicht vollständig bedeckt.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei das zweite Epitaxiestrukturelement Seitenwände der untersten Kanalschicht vollständig bedeckt.
  20. Halbleitervorrichtung nach einem der Ansprüche 17 bis 19, wobei eine Breite des ersten Epitaxiestrukturelements größer als eine Breite des zweiten Epitaxiestrukturelements ist.
DE102022129051.4A 2021-12-14 2022-11-03 Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung Pending DE102022129051A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163289493P 2021-12-14 2021-12-14
US63/289,493 2021-12-14
US17/714,528 2022-04-06
US17/714,528 US20230187518A1 (en) 2021-12-14 2022-04-06 Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof

Publications (1)

Publication Number Publication Date
DE102022129051A1 true DE102022129051A1 (de) 2023-06-15

Family

ID=86483865

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022129051.4A Pending DE102022129051A1 (de) 2021-12-14 2022-11-03 Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung

Country Status (5)

Country Link
US (1) US20230187518A1 (de)
KR (1) KR20230090216A (de)
CN (1) CN115910787A (de)
DE (1) DE102022129051A1 (de)
TW (1) TWI835314B (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328931B1 (en) * 2021-02-12 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US20230009485A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate Structure in Semiconductor Device and Method of Forming the Same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113357A (zh) * 2020-02-26 2021-07-13 台湾积体电路制造股份有限公司 半导体装置的制造方法
US11532711B2 (en) * 2020-04-16 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. PMOSFET source drain
US11862561B2 (en) * 2020-05-28 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside routing and method of forming same
US11450751B2 (en) * 2020-06-18 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with backside via rail
US11855185B2 (en) * 2020-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer masking layer and method of forming same
US11450666B2 (en) * 2020-11-25 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices including two-dimensional material and methods of fabrication thereof
US20230114216A1 (en) * 2021-10-12 2023-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure fet and method of forming same
US20230261077A1 (en) * 2022-02-17 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation for Multigate Devices
US20230378261A1 (en) * 2022-05-23 2023-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method of Forming Same
US20230420506A1 (en) * 2022-06-22 2023-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20240128364A1 (en) * 2022-10-18 2024-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and formation method thereof
US20240154014A1 (en) * 2022-11-05 2024-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing thereof
US20240222431A1 (en) * 2023-01-03 2024-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide layer of semiconductor device
US20240266424A1 (en) * 2023-02-02 2024-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Also Published As

Publication number Publication date
TW202329212A (zh) 2023-07-16
US20230187518A1 (en) 2023-06-15
KR20230090216A (ko) 2023-06-21
TWI835314B (zh) 2024-03-11
CN115910787A (zh) 2023-04-04

Similar Documents

Publication Publication Date Title
DE102017012299B3 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxlale strukturelemente und verfahren zu ihrer herstellung
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102017103419A1 (de) Verfahren zum herstellen einer halbleitervorrichtung mit getrennter fusionierter struktur
DE102017113681A1 (de) Halbleiter-bauelement mit luft-abstandshalter
DE102021101178B4 (de) Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt sowie verfahren zu deren herstellung
DE102019116606A1 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102020105633B4 (de) Halbleitervorrichtungen mit verbesserten Kondensatoren
DE102017124637A1 (de) Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102021113387A1 (de) Epitaktische merkmale
DE102020130986A1 (de) Reparaturen von dielektrischen strukturelementen nach der herstellung
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102021117896A1 (de) Halbleitungsvorrichtung mit gateisolationsstruktur und ausbildungsverfahren
DE102020119940A1 (de) Mehrfachgatetransistorstruktur
DE102021110572A1 (de) Halbleiterbauelement mit kriechstromunterdrückung und verfahren zur herstellung davon
DE102020131030A1 (de) Siliziumkanal-anlassen
DE102021115968A1 (de) Halbleitervorrichtung mit rückseitenstromschiene und deren herstellungsverfahren
DE102021109456A1 (de) Verfahren zum bilden einer halbleitervorrichtung
DE102022129051A1 (de) Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung
DE102020134644A1 (de) Rückseitenkontakt
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
DE102020131140A1 (de) Gateisolierungsstruktur
DE102021100333A1 (de) Halbleitervorrichtungsstruktur

Legal Events

Date Code Title Description
R012 Request for examination validly filed