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DE102020111602B4 - Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür - Google Patents

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DE102020111602B4
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Lung-Kun Chu
Chung-Wei Hsu
Jia-Ni YU
Kuo-Cheng Chiang
Chih-Hao Wang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Verfahren, das umfasst:Bereitstellen (102) einer Struktur, die eine p-Region (240-2) und eine n-Region (240-1) aufweist, wobei die p-Region (240-2) erste Kanalschichten (215) aufweist und die n-Region (240-1) zweite Kanalschichten (215) aufweist;Bilden (104) einer Gate-Dielektrikumschicht (279) um die ersten Kanalschichten (215) und um die zweiten Kanalschichten (215) herum;Bilden (106) einer Opferschicht (284) um die Gate-Dielektrikumschicht (279) herum sowohl in der p-Region (240-2) als auch in der n-Region (240-1), wobei die Opferschicht (284) in den Raum zwischen den ersten Kanalschichten (215) und in den Raum zwischen den zweiten Kanalschichten (215) verschmilzt;Ätzen (108) der Opferschicht (284), dergestalt, dass nur Abschnitte der Opferschicht(284') in dem Raum zwischen den ersten Kanalschichten (215) und in dem Raum zwischen den zweiten Kanalschichten (215) zurückbleiben;Bilden (110) einer ersten Maske (290), die die p-Region (240-2) bedeckt und die n-Region (240-1) frei lässt;Entfernen (112) der Opferschicht (284, 284') aus der n-Region (240-1), während die erste Maske (290) an ihrem Platz ist; undEntfernen (114) der ersten Maske (290); undnach dem Entfernen der ersten Maske (290), Bilden (116) einer n-Austrittsarbeitsmetallschicht (340) um die Gate-Dielektrikumschicht (279) in der n-Region (240-1) herum und über der Gate-Dielektrikumschicht (279) und der Opferschicht (284, 284') in der p-Region (240-2), undnach dem Bilden der n-Austrittsarbeitsmetallschicht (340), Bilden (118) einer Passivierungsschicht (342) über der n-Austrittsarbeitsmetallschicht (340) sowohl in der n-Region (240-1) als auch in der p-Region (240-2), wobei die Passivierungsschicht (342) eine Schicht aus Aluminiumoxid, eine Schicht aus Siliziumdioxid oder eine Schicht aus Siliziumdioxid über einer Schicht aus Silizium aufweist.

Description

  • HINTERGRUND
  • Die Elektronikindustrie hat eine immer größer werdende Nachfrage nach kleineren und schnelleren elektronischen Vorrichtungen erlebt, die gleichzeitig eine größere Anzahl von immer komplexeren und anspruchsvolleren Funktionen unterstützen können. Um diesen Forderungen gerecht zu werden, gibt es in der Industrie für integrierte Schaltkreise (Integrated Circuits, ICs) einen anhaltenden Trend zur Fertigung kostengünstiger, leistungsstarker und stromsparender ICs. Bisher wurden diese Ziele weitgehend erreicht, indem die Abmessungen der ICs (zum Beispiel die kleinstmögliche Größe der IC-Merkmale) reduziert wurden und damit die Produktionseffizienz verbessert und die damit verbundenen Kosten gesenkt wurden. Eine solche Skalierung hat jedoch auch zu einer erhöhten Komplexität der Halbleiterfertigungsprozesse geführt. Die Realisierung weiterer Fortschritte bei IC-Vorrichtungen und ihrer Leistung erfordert daher ähnliche Fortschritte bei den Prozessen und der Technologie der IC-Fertigung.
  • Unlängst wurden Mehr-Gate-Vorrichtungen vorgestellt, um die Gate-Steuerung zu verbessern. Es wurde festgestellt, dass Mehr-Gate-Vorrichtungen die Gate-Kanal-Kopplung erhöhen, den Strom im AUS-Zustand verringern und/oder Kurzkanaleffekte (Short-Channel Effects, SCEs) reduzieren. Eine solche Mehr-Gate-Vorrichtung ist die Gate-All-Around-Vorrichtung (GAA-Vorrichtung), die eine Gate-Struktur aufweist, die sich teilweise oder vollständig um eine Kanalregion herum erstrecken kann, um den Zugang zu der Kanalregion auf mindestens zwei Seiten zu ermöglichen. GAA-Vorrichtungen ermöglichen eine enorme Verkleinerung der IC-Technologien und eine Beibehaltung der Gate-Steuerung und Minderung der SCEs, während sie sich nahtlos in herkömmliche IC-Fertigungsprozesse integrieren lassen. Mit der fortschreitenden Skalierung von GAA-Vorrichtungen sind bei der Fertigung einer Gate-Struktur für eine GAA-Vorrichtung, die ein n-Metall-Gate aufweist, das eine gemeinsame Grenze mit einem p-Metall-Gate hat, Herausforderungen entstanden, von denen festgestellt wurde, dass sie zu einer Verschlechterung der Leistung der GAA-Vorrichtung und einer Erhöhung der Komplexität der GAA-Verarbeitung führen. Dementsprechend sind die existierenden GAA-Vorrichtungen und Verfahren zur ihrer Fertigung zwar bisher allgemein für ihre vorgesehen Zwecke ausreichend gewesen, doch sie sind nicht in jeder Hinsicht vollständig zufriedenstellend. Die Druckschrift US 2020/0083326 A1 offenbart eine Halbleitervorrichtung, die einen Nanoblatt-Bauelement ersten Typs mit einer ersten Vielzahl von Nanoblatt-Abschnitten umfasst, die abwechselnd mit einer ersten Vielzahl von Austrittsarbeitsmetallschichten auf einem Substrat gestapelt sind, und ein Nanoblatt-Bauelement zweiten Typs mit einer zweiten Vielzahl von Nanoblatt-Abschnitten umfasst, die abwechselnd mit einer zweiten Vielzahl gestapelt sind von Austrittsarbeitsmetallschichten auf dem Substrat, wobei eine dielektrische Schicht in dem Raum zwischen den Nanoblattbauelementen des ersten und zweiten Typs angeordnet ist und wobei die erste und zweite Mehrzahl von Austrittsarbeitsmetallschichten direkt auf der dielektrischen Schicht angeordnet sind. Die Druckschrift DE 10 2020 106234A1 offenbart Ein Halbleiter, der einen ersten Gate-allaround-Transistor (GAA-Transistor), einen zweiten GAA-Transistor und einen dritten GAA-Transistor aufweist. Der erste GAA-Transistor enthält mehrere erste Kanalelemente, eine Gate-Dielektrikumschicht über den mehreren ersten Kanalelementen, eine erste Austrittsarbeitsschicht über der Gate-Dielektrikumschicht, und eine Haftschicht über der ersten Austrittsarbeitsschicht. Der zweite GAATransistor enthält mehrere zweite Kanalelemente, die GateDielektrikumschicht über den mehreren zweiten Kanalelementen und eine zweite Austrittsarbeitsschicht über der Gate-Dielektrikumschicht, die erste Austrittsarbeitsschicht über und in Kontakt mit der zweiten Austrittsarbeitsschicht, und die Haftschicht über der ersten Austrittsarbeitsschicht. Der dritte GAA-Transistor enthält mehrere dritte Kanalelemente, die Gate-Dielektrikumschicht über den mehreren dritten Kanalelementen und die Haftschicht über der GateDielektrikumschicht.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein veranschaulichenden Zwecken dienen. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1A und 1B sind ein Flussdiagramm eines Verfahrens zur Fertigung einer Mehr-Gate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A und 17A sind teilweise fragmentarische, schematische Draufsichten einer Mehr-Gate-Vorrichtung auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die mit dem Verfahren in 1A und 1B verknüpft sind) gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B und 17B sind teilweise fragmentarische, schematische Querschnittsansichten einer Mehr-Gate-Vorrichtung auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die mit dem Verfahren in 1A und 1B verknüpft sind) gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2C, 3C, 4C, 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C und 17C sind teilweise fragmentarische, schematische Querschnittsansichten einer Mehr-Gate-Vorrichtung auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die mit dem Verfahren in 1A und 1B verknüpft sind) gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2D, 3D, 4D, 5D, 6D, 7D, 8D, 9D, 10D, 11D, 12D, 13D, 14D, 15D, 16D und 17D sind teilweise fragmentarische, schematische Querschnittsansichten einer Mehr-Gate-Vorrichtung auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die mit dem Verfahren in 1A und 1B verknüpft sind) gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 18A, 18B, 18C, 18D, 19A, 19B und 19C sind teilweise fragmentarische, schematische Ansichten einer Mehr-Gate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Wenn des Weiteren eine Zahl oder ein Zahlenbereich mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, so umfasst der Begriff Zahlen, die - gemäß den Kenntnissen des Fachmanns im Hinblick auf die im vorliegenden Text offenbarte spezielle Technologie - innerhalb bestimmter Variationen (wie zum Beispiel ± 10 %) der beschriebenen Zahl liegen, sofern nichts anderes angegeben ist. Zum Beispiel kann der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm umfassen.
  • Die vorliegende Erfindung betrifft allgemein integrierte Schaltkreisvorrichtungen, und betrifft speziell Mehr-Gate-Vorrichtungen, wie zum Beispiel Gate-All-Around-Vorrichtungen (GAA-Vorrichtungen). Genauer gesagt, betrifft die vorliegende Erfindung das Strukturieren einer oder mehrerer Gate-Austrittsarbeitsmetallschichten (Austrittsarbeit = Work Funktion, WF) für GAA-Vorrichtungen, um zweckmäßige Schwellenspannungen (Vt) für NMOS- bzw. PMOS-GAA-Vorrichtungen bereitzustellen. Die Bereitstellung mehrerer Schwellenspannungen in einem Prozess ist für viele Anwendungen wünschenswert. Allerdings ist das Strukturieren von Gate-WF-Metallschichten (oder die Gate-Strukturierung) für GAA-Vorrichtungen aufgrund des engen Abstands zwischen benachbarten Kanal-Halbleiterschichten eine ziemliche Herausforderung. Zu den Überlegungen bei der Gate-Strukturierung gehört unter anderem eine schwankende Vt, die durch Metalldiffusion zwischen n- und p-Austrittsarbeitsmetallen und Metallrückstände, die aus Strukturierungsprozessen resultieren, verursacht wird. Eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung von Gate-Strukturierungsverfahren, die das Schwanken von Vt reduzieren und mit vorhandenen CMOS-Prozessabläufen kompatibel sind. Die Erfindung stellt hierzu Verfahren gemäß Anspruch 1 und Anspruch 10 und eine Vorrichtung gemäß Anspruch 16 bereit.
  • 1A und 1B sind ein Flussdiagramm eines Verfahrens 100 zur Fertigung einer Mehr-Gate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In einigen Ausführungsformen fertigt das Verfahren 100 eine Mehr-Gate-Vorrichtung, die p-GAA-Transistoren und n-GAA-Transistoren aufweist. Das Verfahren 100 wird im Folgenden kurz beschrieben.
  • Bei Operation 102 wird eine Anfangsstruktur bereitgestellt. Die Anfangsstruktur umfasst erste Kanal-Halbleiterschichten (oder erste Kanalschichten), die zwischen einem Paar Source/Drain-Merkmalen (S/D-Merkmalen) vom p-Typ in einer Vorrichtungsregion vom p-Typ aufgehängt sind, und zweite Kanal-Halbleiterschichten (oder zweite Kanalschichten), die zwischen einem Paar Source/Drain-Merkmalen (S/D-Merkmalen) vom n-Typ in einer Vorrichtungsregion vom n-Typ aufgehängt sind. Die ersten Kanalschichten und die zweiten Kanalschichten werden in Gate-Gräben freigelegt, die durch das Entfernen von Dummy-Gates entstanden sind. Bei Operation 104 wird eine Gate-Dielektrikumschicht in den Gate-Gräben um die ersten Kanalschichten und um die zweiten Kanalschichten herum gebildet. Die Gate-Dielektrikumschicht kann eine Grenzflächenschicht und eine Dielektrikumschicht mit hohem k-Wert enthalten. Die Gate-Dielektrikumschicht füllt teilweise die Lücken zwischen den benachbarten ersten Kanalschichten und zwischen den benachbarten zweiten Kanalschichten. Bei Operation 106 wird eine Opferschicht über der Gate-Dielektrikumschicht in den Gate-Gräben sowohl in der p-Vorrichtungsregion als auch in der n-Vorrichtungsregion gebildet. Die Opferschicht füllt den verbleibenden Teil der Lücken zwischen den benachbarten ersten Kanalschichten und zwischen den benachbarten zweiten Kanalschichten vollständig aus. Bei Operation 108 wird die Opferschicht so geätzt, dass sie mit Ausnahme der Abschnitte der Opferschicht in den Lücken zwischen den benachbarten ersten Kanalschichten, zwischen den benachbarten zweiten Kanalschichten, zwischen den ersten Kanalschichten und dem Substrat und zwischen den zweiten Kanalschichten und dem Substrat entfernt wird.
  • Bei Operation 110 wird eine erste Maske gebildet, die die Struktur in der p-Vorrichtungsregion bedeckt und die Struktur in der n-Vorrichtungsregion frei lässt. Bei Operation 112 wird, mit der ersten Maske an ihrem Platz, die Opferschicht geätzt und wird vollständig von der n-Vorrichtungsregion entfernt. Bei Operation 114 wird die erste Maske entfernt.
  • Bei Operation 116 wird eine n-Austrittsarbeitsmetallschicht in den Gate-Gräben über der Gate-Dielektrikumschicht sowohl in der p-Vorrichtungsregion als auch in der n-Vorrichtungsregion gebildet. Die n-Austrittsarbeitsmetallschicht kann die Lücken zwischen den benachbarten zweiten Kanalschichten und zwischen den zweiten Kanalschichten und dem Substrat in der n-Vorrichtungsregion teilweise oder vollständig füllen. In der p-Vorrichtungsregion füllt die Opferschicht immer noch die Lücken zwischen den benachbarten ersten Kanalschichten und zwischen den ersten Kanalschichten und dem Substrat. Bei Operation 118 wird eine Passivierungsschicht über der n-Austrittsarbeitsmetallschicht sowohl in der p-Vorrichtungsregion als auch in der n-Vorrichtungsregion gebildet. Die Passivierungsschicht verbessert die Vt-Gleichförmigkeit in den n-GAA-Transistoren. Da diese Passivierungsschicht direkt über der n-Austrittsarbeitsmetallschicht gebildet wird, wird sie auch als NMG-Passivierung bezeichnet.
  • Bei Operation 120 wird eine zweite Maske gebildet, die die Struktur in der n-Vorrichtungsregion bedeckt und die Struktur in der p-Vorrichtungsregion frei lässt. Mit der zweiten Maske an ihrem Platz entfernt Operation 122 die NMG-Passivierung von der p-Vorrichtungsregion, Operation 124 entfernt die n-Austrittsarbeitsmetallschicht von der p-Vorrichtungsregion, und Operation 126 entfernt die Opferschicht von der p-Vorrichtungsregion. Dann wird bei Operation 128 die zweite Maske entfernt.
  • Bei Operation 130 wird eine p-Austrittsarbeitsmetallschicht in den Gate-Gräben über der Gate-Dielektrikumschicht in der p-Vorrichtungsregion und über der n-Austrittsarbeitsmetallschicht und der NMG-Passivierung in der n-Vorrichtungsregion gebildet. Eine weitere optionale Passivierungsschicht, die PMG-Passivierung, kann über der p-Austrittsarbeitsmetallschicht sowohl in der p-Vorrichtungsregion als auch in der n-Vorrichtungsregion gebildet werden. Bei Operation 132 wird eine Volumenmetallschicht in den Gate-Gräben über der p-Austrittsarbeitsschicht und der optionalen PMG-Passivierung sowohl in der n-Vorrichtungsregion als auch in der p-Vorrichtungsregion gebildet. Auf der Volumenmetallschicht, der optionalen PMG-Passivierung, der p-Austrittsarbeitsschicht, der NMG-Passivierung, der n-Austrittsarbeitsschicht und der Gate-Dielektrikumschicht kann ein Planarisierungsprozess ausgeführt werden, wodurch ein p-Metall-Gate in der p-Vorrichtungsregion und ein n-Metall-Gate in der n-Vorrichtungsregion gebildet werden. Das Verfahren 100 geht dann zu Block 134 über, um weitere Schritte, wie zum Beispiel die Bildung von Kontakten, durchzuführen. Ausführungsformen des Verfahrens 100 können das p-Metall-Gate ohne Rückstände der n-Austrittsarbeitsschicht bilden, wodurch die Vt-Gleichförmigkeit in den p-GAA-Transistoren verbessert wird. Des Weiteren können Ausführungsformen des Verfahrens 100 das n-Metall-Gate mit gleichmäßiger Verteilung der n-Austrittsarbeitsschicht um jede der zweiten Kanalschichten herum bilden, wodurch die Vt-Gleichförmigkeit in den n-GAA-Transistoren verbessert wird. Eine weitere Verarbeitung wird durch die vorliegende Offenbarung ebenfalls in Betracht gezogen. Es können zusätzliche Schritte vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der beschriebenen Schritte können verschoben, ersetzt oder weggelassen werden, um zusätzliche Ausführungsformen des Verfahrens 100 zu erhalten. Die folgende Besprechung veranschaulicht verschiedene Ausführungsformen von auf Nanolagen basierenden integrierten Schaltkreisen, die gemäß dem Verfahren 100 hergestellt werden können.
  • 2A-17A, 2B-17B, 2C-17C und 2D-17D sind teilweise oder vollständige fragmentarische schematische Ansichten einer Mehr-Gate-Vorrichtung (oder Mehrgate-Vorrichtung) 200 auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die mit dem Verfahren 100 in 1A und 1B verknüpft sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Insbesondere sind 2A-17A Draufsichten der Mehr-Gate-Vorrichtung 200 in einer X-Y-Ebene; 2B-17B sind schematische Querschnittsansichten der Mehr-Gate-Vorrichtung 200 in einer X-Z-Ebene jeweils entlang der Linien B-B' der 2A-17A, 2C-17C sind schematische Querschnittsansichten der Mehr-Gate-Vorrichtung 200 in einer Y-Z-Ebene jeweils entlang der Linien C-C' der 2A-17A; und 2B-17B sind schematische Querschnittsansichten der Mehr-Gate-Vorrichtung 200 in einer Y-Z-Ebene jeweils entlang der Linien D-D' der 2A-17A.
  • Die Mehr-Gate-Vorrichtung 200 kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. In einigen Ausführungsformen ist die Mehr-Gate-Vorrichtung 200 ein Abschnitt von einem IC-Chip, einem System-on-Chip (SoC) oder einem Abschnitt davon, der verschiedene passive und aktive mikroelektronische Bauelemente aufweist, wie zum Beispiel Widerstände, Kondensatoren, Induktivitäten, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs) aufweist, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS), Bipolartransistoren (BJTs), lateral diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten, oder Kombinationen davon. In einigen Ausführungsformen ist die Mehr-Gate-Vorrichtung 200 in einem nicht-flüchtigen Speicher enthalten, wie zum Beispiel einem nicht-flüchtigen Direktzugriffsspeicher (NVRAM), einem Flash-Speicher, einem elektrisch löschbaren programmierbaren Nurlesespeicher (EEPROM), einem elektrisch programmierbaren Nurlesespeicher (EPROM), einem anderen geeigneten Speichertyp, oder Kombinationen davon. 2A-17A, 2B-17B, 2C-17C und 2D-17D wurden in Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Der Mehr-Gate-Vorrichtung 200 können zusätzliche Merkmale hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen der Mehr-Gate-Vorrichtung 200 ersetzt, modifiziert oder weggelassen werden. Die Fertigung der Vorrichtung 200 wird im Folgenden in Verbindung mit Ausführungsformen des Verfahrens 100 beschrieben.
  • Das Verfahren 100 (FIG. stellt bei Operation 102 eine Anfangsstruktur der Vorrichtung 200 bereit. Wir wenden uns den 2A-2D zu, wo die Vorrichtung 200 ein Substrat (zum Beispiel einen Wafer) 202 aufweist. In der gezeigten Ausführungsform enthält das Substrat 202 Silizium. Alternativ oder zusätzlich enthält das Substrat 202 einen anderen elementaren Halbleiter, wie zum Beispiel Germanium; einen Verbundhalbleiter, wie zum Beispiel Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie zum Beispiel Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Alternativ ist das Substrat 202 ein Halbleiter-auf-Isolator-Substrat, wie zum Beispiel ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Silizium-Germanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat). Halbleiter-auf-Isolator-Substrate können unter Verwendung von Trennung durch Implantierung von Sauerstoff (Separation through Implantation of Oxygen, SIMOX), Waferbondung und/oder andere geeignete Verfahren hergestellt werden. Das Substrat 202 kann je nach den Design-Anforderungen der Vorrichtung 200 verschiedene dotierte Regionen aufweisen. In der gezeigten Ausführung umfasst das Substrat 202 eine p-dotierte Region 204A (zum Beispiel eine p-Mulde), die für n-GAA-Transistoren konfiguriert sein kann, und eine n-dotierte Region 204B (zum Beispiel eine n-Mulde), die für p-GAA-Transistoren konfiguriert sein kann. N-dotierte Regionen, wie zum Beispiel die n-Mulde 204B, sind mit n-Dotanden, wie zum Beispiel Phosphor, Arsen, anderen n-Dotanden, oder Kombinationen davon dotiert. P-dotierte Regionen, wie zum Beispiel die p-Mulde 204A, sind mit p-Dotanden, wie zum Beispiel Bor, Indium, anderen p-Dotanden, oder Kombinationen davon dotiert. In einigen Implementierungen weist das Substrat 202 dotierte Regionen auf, die mit einer Kombination aus Dotanden vom p-Typ und Dotanden vom n-Typ gebildet werden. Die verschiedenen dotierten Regionen können direkt auf und/oder in dem Substrat 202 gebildet werden, so dass zum Beispiel eine p-Muldenstruktur, eine n-Muldenstruktur, eine Doppelmuldenstruktur, eine erhöhte Struktur oder Kombinationen davon gebildet wird. Zum Bilden der verschiedenen dotierten Regionen können ein Ionenimplantationsverfahren, ein Diffusionsverfahren und/oder ein anderes geeignetes Dotierungsverfahren ausgeführt werden. Die Vorrichtung 200 weist eine Region 240-1 zum Bilden von n-GAA-Vorrichtungen und eine Region 240-2 zum Bilden von p-GAA-Vorrichtungen auf. Dementsprechend wird die Region 240-1 auch als n-Vorrichtungsregion 240-1 bezeichnet, und die Region 240-2 wird auch als p-Vorrichtungsregion 240-2 bezeichnet.
  • Die Vorrichtung 200 weist außerdem n-Source/Drain-Merkmale 260A in der n-Vorrichtungsregion 240-1 und p-Source/Drain-Merkmale 260B in der p-Vorrichtungsregion 240-2 auf. Jedes der Source/Drain-Merkmale 260A und 260B kann durch epitaxiales Züchten eines oder mehrerer Halbleitermaterialien (zum Beispiel Si, SiGe) gebildet werden, um Gräben in der Vorrichtung 200 zu füllen, zum Beispiel unter Verwendung von CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie), Molekularstrahlepitaxie, andere geeignete epitaxiale Wachstumsprozesse, oder Kombinationen davon. Die Source/Drain-Merkmale 260A und 260B sind mit zweckmäßigen n-Dotanden und/oder p-Dotanden dotiert. Zum Beispiel können die Source/Drain-Merkmale 260A Silizium enthalten und mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotanden, oder Kombinationen davon dotiert sein; und die Source/Drain-Merkmale 260B können Silizium-Germanium oder Germanium enthalten und mit Bor, anderen p-Dotanden, oder Kombinationen davon dotiert sein.
  • Die Vorrichtung 200 umfasst des Weiteren einen Stapel von Halbleiterschichten 215, der zwischen einem Paar der Source/Drain-Merkmale 260A in der n-Vorrichtungsregion 240-1 aufgehängt ist, und einen weiteren Stapel von Halbleiterschichten 215, der zwischen einem Paar der Source/Drain-Merkmale 260B in der p-Vorrichtungsregion 240-2 aufgehängt ist. Der Stapel von Halbleiterschichten 215 in der n-Vorrichtungsregion 240-1 dient als die Transistorkanäle für n-GAA-Vorrichtungen, und der Stapel von Halbleiterschichten 215 in der p-Vorrichtungsregion 240-2 dient als die Transistorkanäle für p-GAA-Vorrichtungen. Dementsprechend werden die Halbleiterschichten 215 auch als Kanalschichten 215 bezeichnet. Die Kanalschichten 215 werden in Gate-Gräben 275 freigelegt, die durch das Entfernen von Dummy-Gates darin entstanden sind. Die Kanalschichten 215 können einkristallines Silizium enthalten. Alternativ können die Kanalschichten 215 Germanium, Silizium-Germanium oder ein oder mehrere andere geeignete Halbleitermaterialien enthalten. Zunächst werden die Kanalschichten 215 als Teil eines Halbleiterschichtstapels gebildet, der die Kanalschichten 215 und andere Halbleiterschichten aus einem anderen Material aufweist. Der Halbleiterschichtstapel wird unter Verwendung eines oder mehrerer Photolithographieprozesse, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, in die Form einer Finne strukturiert, die über das Substrat 202 hinausragt. Nachdem die Gate-Gräben 275 gebildet wurden, wird der Halbleiterschichtstapel selektiv geätzt, um die anderen Halbleiterschichten zu entfernen, wobei die Kanalschichten 215 über dem Substrat 202 und zwischen den jeweiligen Source-/Drain-Merkmalen 260A, 260B aufgehängt zurückbleiben.
  • Die Kanalschichten 215 in der n-Vorrichtungsregion 240-1 sind voneinander und von dem Substrat 202 durch Lücken 277A getrennt. Die Kanalschichten 215 in der p-Vorrichtungsregion 240-2 sind voneinander und von dem Substrat 202 durch Lücken 277B getrennt. Ein Abstand s1 ist zwischen den Kanalschichten 215 entlang der z-Richtung in n-Gate-Regionen 240-1 definiert, und ein Abstand s2 ist zwischen den Kanalschichten 215 entlang der z-Richtung in p-Gate-Regionen 240-2 definiert. Der Abstand s1 und der Abstand s2 entsprechen einer Breite der Lücken 277A bzw. 277B. In der gezeigten Ausführungsform ist der Abstand s1 ungefähr gleich s2, obgleich die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, bei denen der Abstand s1 ein anderer ist als der Abstand s2. Des Weiteren haben Kanalschichten 215 in n-Gate-Regionen 240-1 eine Länge l1 entlang der x-Richtung und eine Breite w1 entlang der y-Richtung, und Kanalschichten 215 in p-Gate-Regionen 240-2 haben eine Länge l2 entlang der y-Richtung und eine Breite w2 entlang der x-Richtung. In der gezeigten Ausführungsform ist die Länge l1 etwa gleich der Länge 12, und die Breite w1 ist etwa gleich der Breite w2, obgleich die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, bei denen die Länge l1 von der Länge l2 verschieden ist und/oder die Breite w1 von der Breite w2 verschieden ist. In einigen Ausführungsformen betragen die Länge l1 und/oder die Länge l2 etwa 10 nm bis etwa 50 nm. In einigen Ausführungsformen betragen die Breite w1 und/oder Breite w2 etwa 4 nm bis etwa 10 nm. In einigen Ausführungsformen hat jede Kanalschicht 215 Abmessungen im Nanometerbereich und kann als „Nanodraht“ bezeichnet werden, was sich allgemein auf eine Kanalschicht bezieht, die so aufgehängt ist, dass ein Metall-Gate mindestens zwei Seiten der Kanalschicht physisch berühren kann, und es bei GAA-Transistoren erlaubt, dass das Metall-Gate mindestens vier Seiten der Kanalschicht physisch berühren kann (das heißt, die Kanalschicht umgibt). In solchen Ausführungsformen kann ein vertikaler Stapel von aufgehängten Kanalschichten als eine Nanostruktur bezeichnet werden. In einigen Ausführungsformen können die Kanalschichten 215 zylinderförmig (zum Beispiel Nanodraht), rechteckig (zum Beispiel Nanostab), lagenförmig (zum Beispiel Nanolage) usw.) oder andere geeignete Formen aufweisen.
  • Die Vorrichtung 200 weist darüber hinaus ein oder mehrere Isolationsmerkmale 230 auf, um verschiedene Regionen zu isolieren, wie zum Beispiel verschiedene dotierte Regionen 204A und 204B. Die Isolationsmerkmale 230 enthalten Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, anderes geeignetes Isolationsmaterial (einschließlich beispielsweise Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolationsbestandteile), oder Kombinationen davon. Die Isolationsmerkmale 230 können verschiedene Strukturen aufweisen, wie zum Beispiel Flachgrabenisolationsstrukturen (STI-Strukturen), Tiefgrabenisolationsstrukturen (DTI-Strukturen) und/oder Local Oxidation Of Silicon-Strukturen (LOCOS-Strukturen). Die Isolationsmerkmale 230 können mehrere Schichten von Isoliermaterialien aufweisen.
  • Die Vorrichtung 200 weist außerdem Gate-Abstandshalter 247 neben den Source/Drain-Merkmalen 260A, 260B auf. Die Gate-Abstandshalter 247 können Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material, oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumcarbid, Siliziumkohlenstoffnitrid (SiCN), Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN)) enthalten. In einigen Implementierungen weisen die Gate-Abstandshalter 247 eine Mehrschichtstruktur auf, wie zum Beispiel eine erste dielektrische Schicht, die Siliziumnitrid enthält, und eine zweite dielektrische Schicht, die Siliziumoxid enthält. Die Vorrichtung 200 weist außerdem innere Abstandshalter 255 vertikal zwischen benachbarten Kanalschichten 215 und neben den Source/Drain-Merkmalen 260A, 260B auf. Die inneren Abstandshalter 255 können ein dielektrisches Material enthalten, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material, oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder Siliziumoxycarbonitrid) enthält. In einigen Ausführungsformen enthalten die inneren Abstandshalter 255 ein dielektrisches Material mit niedrigem k-Wert. Die Gate-Abstandshalter 247 und die inneren Abstandshalter 255 werden durch Abscheidungsprozesse (zum Beispiel CVD, PVD, ALD usw.) und Ätzprozesse (zum Beispiel Trockenätzen) gebildet. Die Gate-Gräben 275 sind zwischen den gegenüberliegenden Gate-Abstandshaltern 247 und den gegenüberliegenden inneren Abstandshaltern 255 angeordnet.
  • Die Vorrichtung 200 weist außerdem eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 270 über den Isolationsmerkmalen 230, den epitaxialen Source/Drain-Merkmalen 260A, 260B und den Gate-Abstandshaltern 247 auf. Die ILD-Schicht 270 kann durch einen Abscheidungsprozess wie zum Beispiel CVD, fließfähige CVD (FCVD) oder andere geeignete Verfahren gebildet werden. Ein FCVD-Prozess kann das Abscheiden eines fließfähigen Materials (zum Beispiel einer flüssigen Verbindung) über der Vorrichtung 200 und das Umwandeln des fließfähigen Materials in ein festes Material durch thermisches Tempern und/oder Behandeln mit ultravioletter Strahlung umfassen. Die ILD-Schicht 270 enthält ein dielektrisches Material, das zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOSgebildetes Oxid, PSG, BPSG, dielektrisches Material mit niedrigem k-Wert, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon enthält. Die ILD-Schicht 270 kann eine mehrschichtige Struktur aufweisen, die mehrere dielektrische Materialien umfasst. In einigen Ausführungsformen ist eine Kontakt-Ätzstoppschicht (CESL) (nicht gezeigt) zwischen der ILD-Schicht 270 und den Isolationsmerkmalen 230, den epitaxialen Source/Drain-Merkmalen 260A, 260B und den Gate-Abstandshaltern 247 angeordnet. Die CESL enthält ein anderes dielektrisches Material als die ILD-Schicht 270. Wenn beispielsweise die ILD-Schicht 270 ein dielektrisches Material mit niedrigem k-Wert enthält, so enthält die CESL Silizium und Stickstoff, wie zum Beispiel Siliziumnitrid oder Siliziumoxynitrid.
  • Das Verfahren 100 (1A) bildet bei Operation 104 eine Gate-Dielektrikumschicht 279 um die Kanalschichten 215 herum. Wir wenden uns den 3A-3D zu. In der gezeigten Ausführungsform weist die Gate-Dielektrikumschicht 279 eine Grenzflächenschicht 280 über den Kanalschichten 215 und eine Dielektrikumschicht 282 mit hohem k-Wert über der Grenzflächenschicht 280 auf. In Weiterführung der gezeigten Ausführungsform füllen die Grenzflächenschicht 280 und die Dielektrikumschicht 282 mit hohem k-Wert teilweise die Lücken 277A, und füllen teilweise die Lücken 277B. In einigen Ausführungen sind die Grenzflächenschicht 280 und/oder die Dielektrikumschicht 282 mit hohem k-Wert ebenfalls auf dem Substrat 202, den Isolationsmerkmalen 230 und/oder den Gate-Abstandshaltern 247 angeordnet. Die Grenzflächenschicht 280 enthält ein dielektrisches Material, wie zum Beispiel SiO2, HfSiO, SiON, anderes siliziumhaltiges dielektrisches Material, anderes geeignetes dielektrisches Material, oder Kombinationen davon. Die Dielektrikumschicht 282 mit hohem k-Wert enthält ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), anderes geeignetes dielektrisches Material mit hohem k-Wert, oder Kombinationen davon. „Dielektrisches Material mit hohem k-Wert“ bezieht sich allgemein auf dielektrische Materialien, die eine hohe Dielektrizitätskonstante haben, zum Beispiel größer als die von Siliziumoxid (k ≈ 3,9). Die Grenzflächenschicht 280 wird durch einen der hier beschriebenen Prozesse gebildet, wie zum Beispiel thermische Oxidation, chemische Oxidation, ALD, CVD, andere geeignete Prozesse, oder Kombinationen davon. In einigen Ausführungsformen hat die Grenzflächenschicht 280 eine Dicke von etwa 0,5 nm bis etwa 3 nm. Die Dielektrikumschicht 282 mit hohem k-Wert kann durch einen beliebigen der hier beschriebenen Prozesse gebildet werden, wie zum Beispiel ALD, CVD, PVD, einen Abscheidungsprozess auf Oxidationsbasis, einen anderen geeigneten Prozess, oder Kombinationen davon. In einigen Ausführungsformen hat die Dielektrikumschicht 282 mit hohem k-Wert eine Dicke von etwa 1 nm bis etwa 2 nm. In alternativen Ausführungsformen kann die Gate-Dielektrikumschicht 279 zusätzliche dielektrische Schichten enthalten oder kann auf die Grenzflächenschicht 280 verzichten.
  • Das Verfahren 100 (1A) bildet bei Operation 106 eine Opferschicht (oder eine Dummy-Hartmaske) 284 über der Gate-Dielektrikumschicht 279. Wir wenden uns den 4A-4D zu. In der gezeigten Ausführungsform füllt die Opferschicht 284 die Gate-Gräben 275 teilweise aus und legt sich um (umgibt) die Kanalschichten 215 sowohl in der n-Vorrichtungsregion 240-1 als auch in der p-Vorrichtungsregion 240-2. Die Opferschicht 284 kann auf der Gate-Dielektrikumschicht 279 durch einen der hier beschriebenen Prozesse, wie zum Beispiel ALD, CVD, PVD, einen anderen geeigneten Prozess, oder Kombinationen davon abgeschieden werden. Eine Dicke der Opferschicht 284 ist so konfiguriert, dass sie jeden verbleibenden Abschnitt der Lücken 277A zwischen den benachbarten Kanalschichten 215 in der n-Vorrichtungsregion 240-1 und jeden verbleibenden Abschnitt der Lücken 277B zwischen den benachbarten Kanalschichten 215 in der p-Vorrichtungsregion 240-2 füllt, ohne die Gate-Gräben 275 zu füllen (das heißt, alle Abschnitte der Lücken 277A, 277B, die nicht durch die Gate-Dielektrikumschicht 279 gefüllt sind). In einigen Ausführungsformen beträgt die Dicke der Opferschicht 284 etwa 0,5 nm bis etwa 5 nm.
  • Die Opferschicht 284 enthält ein Material, das sich von einem dielektrischen Material mit hohem k-Wert unterscheidet, um während eines Ätzprozesses eine Ätzselektivität zwischen der Opferschicht 284 und der Dielektrikumschicht 282 mit hohem k-Wert zu erreichen, dergestalt, dass die Opferschicht 284 selektiv mit minimalem (bis gar keinem) Ätzen der Dielektrikumschicht 282 mit hohem k-Wert geätzt werden kann. Das Material der Opferschicht 284 unterscheidet sich auch von einem Material einer n-Austrittsarbeitsmetallschicht (wie zum Beispiel der n-Austrittsarbeitsmetallschicht 340 in 9B), um während eines Ätzprozesses eine Ätzselektivität zwischen der Opferschicht 284 und der n-Austrittsarbeitsschicht zu erreichen, so dass die Opferschicht 284 selektiv mit minimalem (bis keinem) Ätzen der n-Austrittsarbeitsschicht geätzt werden kann und umgekehrt. In einigen Ausführungen unterscheidet sich das Material der Opferschicht 284 auch von einem Material einer Passivierungsschicht über einer n-Austrittsarbeitsmetallschicht (wie zum Beispiel der Passivierungsschicht 342 über der n-Austrittsarbeitsmetallschicht 340 in 10B), um während eines Ätzprozesses eine Ätzselektivität zwischen der Opferschicht 284 und der Passivierungsschicht zu erreichen, dergestalt, dass die Opferschicht 284 selektiv mit minimalem (bis keinem) Ätzen der Passivierungsschicht geätzt werden kann, und umgekehrt. Das Material der Opferschicht 284 kann sich auch von einem dielektrischen Material mit niedrigem k-Wert unterscheiden, um während eines Ätzprozesses eine Ätzselektivität zwischen der Opferschicht 284 und dem dielektrischen Material mit niedrigem k-Wert, wie zum Beispiel dem der ILD-Schicht 270, zu erreichen, dergestalt, dass die Opferschicht 284 selektiv mit minimalem (bis keinem) Ätzen der ILD-Schicht 270 geätzt werden kann. Des Weiteren ist das Material der Opferschicht 284 so ausgelegt, dass es durch ein Nassätzmittel leicht geätzt werden kann. In einigen Ausführungsformen enthält die Opferschicht 284 Metall und Sauerstoff (und kann daher als Metalloxidschicht bezeichnet werden), wie zum Beispiel Aluminium und Sauerstoff (zum Beispiel AlOx oder Aluminiumoxid (Al2O3)). In einigen Ausführungsformen enthält die Opferschicht 284 Titannitrid (TiN) oder Siliziumoxycarbid (SiOC). Die vorliegende Offenbarung zieht auch eine Opferschicht 284 in Betracht, die andere Halbleitermaterialien und/oder andere dielektrische Materialien enthält, die die gewünschte Ätzselektivität, wie im vorliegenden Text beschrieben, bereitstellen können.
  • Das Verfahren 100 (1A) ätzt und entfernt teilweise die Opferschicht 284 bei Operation 108. Wir wenden uns den 5A-5D zu. Die Opferschicht 284 wird teilweise entfernt, und die verbleibenden Abschnitte der Opferschicht 284 werden zu Opfermerkmalen (Dummy-Merkmalen) 284' zwischen den Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 sowohl in der n-Vorrichtungsregion 240-1 als auch in der p-Vorrichtungsregion 240-2. Der Einfachheit halber werden die Opfer-Merkmale (Dummy-Merkmale) 284' mitunter auch als Opfer-Schicht (Dummy-Schicht) 284 bezeichnet. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, bei dem eine Ätzlösung verwendet wird, die eine hohe Ätzselektivität in Bezug auf die Opferschicht 284 relativ zu der Dielektrikumschicht 282 mit hohem k-Wert aufweist. In einigen Ausführungsformen weist die Ätzlösung eine Ätzselektivität (das heißt, ein Verhältnis einer Ätzrate der Opferschicht 284 zu der Ätzlösung zu einer Ätzrate der dielektrischen Mit hohem k-Wert Schicht 282 zu der Ätzlösung) von etwa 10 bis etwa 100 auf. In einigen Ausführungsformen beträgt die Ätzselektivität mindestens 100.
  • In einigen Ausführungsformen wird bei dem Nassätzprozess in Operation 108 eine Nassätzlösung auf NH4OH-Basis eingesetzt. In einigen Ausführungsformen implementiert der Nassätzprozess in Operation 108 einen digitalen Ätzprozess, der eine selbstbegrenzende Oxidation, gefolgt von einem Oxidentfernungsprozess, umfasst. Zum Beispiel kann die selbstbegrenzende Oxidation mit HPM (einem Gemisch aus HCl, H2O2 und H2O), H2O2 oder ozoniertem ent-ionisiertem (de-ionized, DI) Wasser (DI-O3) ausgeführt werden; und der Oxidabtragsprozess kann HCl, NH4OH, verdünntes HF oder andere geeignete Chemikalien verwenden. Die Parameter des Ätzprozesses (wie zum Beispiel Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, andere geeignete Nassätzparameter, oder Kombinationen davon) werden so gesteuert (abgestimmt), dass die Opferschicht 284 von Seitenwänden der Kanalschichten 215 und von oberhalb der Isolationsmerkmale 230 mit minimalem (bis keinem) Ätzen der Dielektrikumschicht 282 mit hohem k-Wert entfernt wird. Zum Beispiel wird eine Ätzzeit (das heißt, wie lange die Opferschicht 284 der ammoniakbasierten Nassätzlösung ausgesetzt ist) so abgestimmt, dass die Opferschicht 284 entlang Seitenwänden der Kanalschichten 215 und entlang eines obersten Abschnitts der Dielektrikumschicht 282 mit hohem k-Wert (das heißt, eines Abschnitts der Dielektrikumschicht 282 mit hohem k-Wert, der über einer Oberseite einer obersten Kanalschicht 215 angeordnet ist) entfernt wird. In Fortführung des Beispiels wird die Ätzzeit des Weiteren so abgestimmt, dass ein laterales Ätzen (zum Beispiel entlang der x-Richtung und/oder der y-Richtung) der Opferschicht 284 erreicht wird, bis eine Breite der Opfermerkmale 284' (hier entlang der x-Richtung) kleiner ist als eine Summe der Breite der Kanalschichten 215 und einer Dicke des Gate-Dielektrikums (hier eine Summe der Dicke der Grenzflächenschicht 280 und der Dicke der Dielektrikumschicht 282 mit hohem k-Wert). In einigen Ausführungsformen ist eine Breite der Opfermerkmale 284' im Wesentlichen gleich der Breite der Kanalschichten 215. Die Seitenwände der Opfermerkmale 284' sind daher um eine Distanz d entlang der x-Richtung relativ zu Seitenwänden der Dielektrikumschicht 282 mit hohem k-Wert ausgespart. In einigen Ausführungsformen ist die Distanz d größer als 0 und beträgt zum Beispiel etwa 0,5 nm bis etwa 5 nm. In einigen Ausführungsformen sind die Seitenwände nicht entlang der x-Richtung relativ zu Seitenwänden der Dielektrikumschicht 282 mit hohem k-Wert ausgespart, so dass die Distanz d gleich 0 ist.
  • Das Verfahren 100 (1A) geht dann zu den Operationen 110, 112 und 114 über, um die Opferschicht 284 (das heißt, die Opfermerkmale 284') vollständig von der n-Vorrichtungsregion 240-1 zu entfernen, während die Opfermerkmale 284' in der p-Vorrichtungsregion 240-2 beibehalten werden.
  • Wir wenden uns den 6A-6D zu. Bei Operation 110 bildet das Verfahren 100 (1A) eine Maske (oder eine Ätzmaske) 290, die eine oder mehrere Öffnungen 292 aufweist. Die Maske 290 bedeckt p-GAA-Transistorregionen, einschließlich der p-Vorrichtungsregion 240-2, und legt n-GAA-Transistorregionen, einschließlich der n-Vorrichtungsregion 240-1, durch die Öffnungen 292 hindurch frei. Die Maske 290 enthält ein Material, das sich von einem Material der Opfermerkmale 284' unterscheidet, um eine Ätzselektivität bei des Entfernens der Opfermerkmale 284' zu erreichen. Zum Beispiel kann die Maske 290 ein Resistmaterial enthalten (und kann daher als eine strukturierte Resistschicht und/oder eine strukturierte Photoresistschicht bezeichnet werden). In einigen Ausführungsformen hat die Maske 290 eine Mehrschichtstruktur, wie zum Beispiel eine Resistschicht, die über einer Antireflexionsbeschichtung (ARC) angeordnet ist. In der vorliegenden Offenbarung werden auch andere Materialien für die Maske 290 in Betracht gezogen, solange die Ätzselektivität während des Entfernens der Opfermerkmale 284' erreicht wird. In einigen Ausführungsformen umfasst die Operation 110 einen Lithografieprozess, der das Bilden einer Resistschicht über der Vorrichtung 200 (zum Beispiel durch Schleuderbeschichtung), die Durchführung eines Vorbelichtungs-Brennprozesses, die Durchführung eines Belichtungsprozesses unter Verwendung einer Photomaske, die Durchführung eines Nachbelichtungs-Brennprozesses und das Entwickeln der belichteten Resistschicht in einer Entwicklerlösung umfasst. Nach dem Entwickeln weist die strukturierte Resistschicht (zum Beispiel die strukturierte Maske 290) eine Resiststruktur auf, die der Photomaske entspricht, wobei die strukturierte Resistschicht p-GAA-Transistorregionen, einschließlich der p-Vorrichtungsregionen 240-2, bedeckt und n-GAA-Transistorregionen, einschließlich der n-Vorrichtungsregionen 240-1, frei lässt. Alternativ kann der Belichtungsprozess durch andere Verfahren, wie zum Beispiel maskenlose Lithografie, Elektronenstrahlschreiben, Ionenstrahlschreiben, oder Kombinationen davon implementiert oder ersetzt werden.
  • Wir wenden uns den 7A-7D zu. Bei Operation 112 ätzt das Verfahren 100 (1A) die Opfermerkmale 284' in der n-Vorrichtungsregion 240-1 durch die Öffnungen 292 der Maske 290 hindurch. Die Opfermerkmale 284' in der p-Vorrichtungsregion 240-2 werden durch die Maske 290 vor dem Ätzprozess geschützt. Der Ätzprozess entfernt die Opfermerkmale 284' zwischen den Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 in der n-Vorrichtungsregion 240-1 vollständig, wodurch die Gate-Dielektrikumschicht 279 (die die Dielektrikumschicht 282 mit hohem k-Wert aufweist) in der n-Vorrichtungsregion 240-1 freigelegt wird. Durch den Ätzprozess wird ein Abschnitt der Lücken 277A in der n-Vorrichtungsregion 240-1 im Wesentlichen zurückgewonnen oder neu gebildet. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, bei dem eine Ätzlösung verwendet wird, die eine hohe Ätzselektivität in Bezug auf die Opfermerkmale 284' relativ zu der Dielektrikumschicht 282 mit hohem k-Wert aufweist. In einigen Ausführungsformen weist die Ätzlösung eine Ätzselektivität von etwa 10 bis etwa 100 auf. In einigen Ausführungsformen beträgt die Ätzselektivität mindestens 100. In einigen Ausführungsformen wird bei dem Nassätzprozess eine Nassätzlösung auf NH4OH-Basis eingesetzt. Die Parameter des Ätzprozesses (wie zum Beispiel Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, andere geeignete Nassätzparameter, oder Kombinationen davon) werden so gesteuert, dass das vollständige Entfernen der Opfermerkmale 284' in den n-Vorrichtungsregionen 240-1 gewährleistet ist. Zum Beispiel wird eine Ätzzeit (das heißt, wie lange die Opfermerkmale 284' der ammoniakbasierten Nassätzlösung ausgesetzt sind) so abgestimmt, dass die Opfermerkmale 284' mit minimalem (bis keinem) Ätzen der Dielektrikumschicht 282 mit hohem k-Wert vollständig entfernt werden. In einigen Ausführungsformen weist die Ätzlösung des Weiteren eine Ätzselektivität in Bezug auf die Opfermerkmale 284' relativ zu der Maske 290 auf. In einigen Ausführungsformen wird die Maske 290 durch den Ätzprozess teilweise geätzt.
  • Nach dem Ätzprozess wird die Maske 290 bei Operation 114 des Verfahrens 100 (1A) zum Beispiel durch einen Resistabziehprozess oder einen anderen geeigneten Prozess entfernt. Wir wenden uns den 8A-8D zu. Die Opfermerkmale 284' verbleiben weiterhin zwischen den Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 in der p-Vorrichtungsregion 240-2 und sind frei von der n-Vorrichtungsregion 240-1.
  • Wir wenden uns den 9A-9D zu. Bei Operation 116 bildet das Verfahren 100 (1A) eine n-Austrittsarbeitsmetallschicht 340 über der Gate-Dielektrikumschicht 279 (in dieser Ausführungsform einschließlich der Schichten 280 und 282) und über den Opfermerkmalen 284'. Genauer gesagt, legt sich die n-Austrittsarbeitsmetallschicht 340 um jede der Kanalschichten 215 in der n-Vorrichtungsregion 240-1 herum (umgibt diese). In der p-Vorrichtungsregion 240-2 legt sich die n-Austrittsarbeitsmetallschicht 340 aufgrund der Opfermerkmale 284' um keine der Kanalschichten 215 herum. Des Weiteren ist in der gezeigten Ausführungsform in den 9B und 9C die Dicke der n-Austrittsarbeitsmetallschicht 340 so ausgelegt, dass sie die Lücken 277A zwischen den benachbarten Kanalschichten 215 und zwischen der Kanalschicht 215 und dem Substrat 202 in der n-Vorrichtungsregion 240-1 nicht vollständig ausfüllt. Dadurch kann jede der Kanalschichten 215 in der n-Vorrichtungsregion 240-1 durch die gleiche Dicke der n-Austrittsarbeitsmetallschicht 340 umgeben sein, wodurch die Gleichmäßigkeit von Vt zwischen den Kanalschichten 215 verbessert wird. In einer alternativen Ausführungsform, wie in 9B-1 gezeigt, ist die Dicke der n-Austrittsarbeitsmetallschicht 340 so ausgelegt, dass sie die Lücken 277A zwischen den benachbarten Kanalschichten 215 und zwischen der Kanalschicht 215 und dem Substrat 202 in der n-Vorrichtungsregion 240-1 vollständig ausfüllt. In einigen Ausführungsformen hat die n-Austrittsarbeitsmetallschicht 340 eine Dicke von etwa 1 nm bis etwa 5 nm, wie zum Beispiel etwa 2 nm bis etwa 4 nm. Die n-Austrittsarbeitsmetallschicht 340 enthält jedes geeignete n-Austrittsarbeitsmaterial, wie zum Beispiel Ti, Al, Ag, Mn, Zr, TiC, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, andere n-Austrittsarbeitsmaterialien, oder Kombinationen davon. In der gezeigten Ausführungsform enthält die n-Austrittsarbeitsmetallschicht 340 Aluminium. Zum Beispiel enthält die n-Austrittsarbeitsmetallschicht 340 TiAl, TiAlC, TaAlC, TiSiAlC oder eine Doppelschicht aus TiAlC und TiN. Die n-Austrittsarbeitsmetallschicht 340 kann mittels eines anderen geeigneten Abscheidungsprozesses, wie zum Beispiel CVD, PVD, ALD, eines anderen Abscheidungsprozesses, oder Kombinationen davon gebildet werden.
  • Wir wenden uns den 10A-10D zu. Bei Operation 118 bildet das Verfahren 100 (1A) eine Passivierungsschicht 342 über der n-Austrittsarbeitsmetallschicht 340. Genauer gesagt, legt sich in der in 10B gezeigten Ausführungsform die Passivierungsschicht 342 um jede der Kanalschichten 215 herum (umgibt diese) und füllt den verbleibenden Raum in den Lücken 277A zwischen den benachbarten Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 in der n-Vorrichtungsregion 240-1. Das Material der Passivierungsschicht 342 wird so gewählt, dass es die n-Austrittsarbeitsmetallschicht 340 schützt, indem es zum Beispiel die Diffusion von Materialien in die n-Austrittsarbeitsmetallschicht 340 verhindert. Darüber hinaus verhindert es auch, dass die Materialien (insbesondere Aluminium) aus der n-Austrittsarbeitsmetallschicht 340 herausdiffundieren. Dadurch wird die n-Austrittsarbeitsmetallschicht 340 stabilisiert und die Vt-Gleichförmigkeit zwischen den Kanalschichten 215 in der n-Vorrichtungsregion 240-1 sichergestellt. Darüber hinaus besitzt das Material der Passivierungsschicht 342 eine hohe Ätzselektivität in Bezug auf die zuvor erwähnten Opfermerkmale 284'. Allgemein kann die Passivierungsschicht 342 ein Halbleitermaterial, ein dielektrisches Material, eine Doppelschicht aus einem Halbleitermaterial und einem dielektrischen Material, oder ein anderes geeignetes Material enthalten. Zum Beispiel kann die Passivierungsschicht 342 eine Schicht aus Silizium (wie zum Beispiel Polysilizium oder amorphes Silizium) enthalten. Erfindungsgemäß enthält die Passivierungsschicht 342 eine Schicht aus Siliziumdioxid, eine Doppelschicht, die eine Schicht aus Silizium und eine Schicht aus Siliziumdioxid aufweist, oder eine Schicht aus Aluminiumoxid. Die Passivierungsschicht 342 wird so abgeschieden, dass sie eine im Wesentlichen gleichmäßige Dicke an Seitenwänden der Gate-Gräben 275 und über der n-Austrittsarbeitsmetallschicht 340 aufweist. Die Passivierungsschicht 342 kann eine Dicke von etwa 1 nm bis 2 nm haben. In einer Ausführungsform werden die Passivierungsschicht 342 und die n-Austrittsarbeitsmetallschicht 340 in-situ (das heißt, in derselben Prozesskammer oder im selben Cluster-Werkzeug) gebildet.
  • In einer alternativen Ausführungsform, bei der die n-Austrittsarbeitsmetallschicht 340 die Lücken 277A zwischen den benachbarten Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 in der n-Vorrichtungsregion 240-1 vollständig füllt, wird die Passivierungsschicht 342 über der n-Austrittsarbeitsmetallschicht 340 abgeschieden und legt sich nicht um jede der Kanalschichten 215 herum, wie in 10B-1 gezeigt. Wenn sich die Passivierungsschicht 342 jedoch um jede der Kanalschichten 215 in der n-Vorrichtungsregion 240-1 (zum Beispiel 10B) herum legt, so verbessert dies allgemein die Vt-Gleichförmigkeit zwischen den Kanalschichten 215 (im Wesentlichen wird jede Kanalschicht 215 bei etwa der gleichen Schwellenspannung ein- und ausgeschaltet) im Vergleich zu der Ausführungsform von 10B-1. In einigen Ausführungsformen lässt das Verfahren 100 die Operation 118 weg und bildet keine Passivierungsschicht 342 über der n-Austrittsarbeitsmetallschicht 340 (wie zum Beispiel in 18D gezeigt). Die Passivierungsschicht 342 verbessert jedoch allgemein die Vt-Gleichförmigkeit zwischen den Kanalschichten 215 in der n-Vorrichtungsregion 240-1 im Vergleich zu den Ausführungsformen, bei denen die Passivierungsschicht 342 weggelassen wird.
  • Das Verfahren 100 (1A) geht dann zu den Operationen 120, 122, 124, 126 und 128 über, um die Passivierungsschicht 342, die n-Austrittsarbeitsmetallschicht 340 und die Opfermerkmale 284' aus der p-Vorrichtungsregion 240-2 zu entfernen.
  • Wir wenden uns den 11A-11D zu. Bei Operation 120 bildet das Verfahren 100 (1B) eine Maske (oder eine Ätzmaske) 345, die eine oder mehrere Öffnungen 346 aufweist. Die Maske 345 bedeckt die n-GAA-Transistorregionen, einschließlich der n-Vorrichtungsregion 240-1, und legt die p-GAA-Transistorregionen, einschließlich der p-Vorrichtungsregion 240-2, durch die Öffnungen 346 hindurch frei. Die Maske 345 enthält ein Material, das sich von den Materialien der Opfermerkmale 284', der Passivierungsschicht 342 bzw. der n-Austrittsarbeitsmetallschicht 340 unterscheidet, um eine Ätzselektivität während des Entfernens der Schichten 284', 342 und 340 zu erreichen. Zum Beispiel kann die Maske 345 ein Resistmaterial enthalten (und kann daher als eine strukturierte Resistschicht und/oder eine strukturierte Photoresistschicht bezeichnet werden). In einigen Ausführungsformen hat die Maske 345 eine Mehrschichtstruktur, wie zum Beispiel eine Resistschicht, die über einer Antireflexionsbeschichtung (ARC) angeordnet ist. In der vorliegenden Offenbarung werden für die Maske 345 auch andere Materialien in Betracht gezogen, solange die Ätzselektivität während des Entfernens der Schichten 284', 340 und 342 erreicht wird, wie oben besprochen. In einigen Ausführungsformen umfasst die Operation 120 einen Lithografieprozess, der das Bilden einer Resistschicht über der Vorrichtung 200 (zum Beispiel durch Schleuderbeschichtung), die Durchführung eines Vorbelichtungs-Brennprozesses, die Durchführung eines Belichtungsprozesses unter Verwendung einer Photomaske, die Durchführung eines Nachbelichtungs-Brennprozesses und das Entwickeln der belichteten Resistschicht in einer Entwicklerlösung umfasst. Nach dem Entwickeln weist die strukturierte Resistschicht (zum Beispiel die strukturierte Maske 345) eine Resiststruktur auf, die der Photomaske entspricht, wobei die strukturierte Resistschicht die n-GAA-Transistorregionen, einschließlich der n-Vorrichtungsregion 240-1, bedeckt und die p-GAA-Transistorregionen, einschließlich der p-Vorrichtungsregion 240-2, frei lässt. Alternativ kann der Belichtungsprozess durch andere Verfahren, wie zum Beispiel maskenlose Lithografie, Elektronenstrahlschreiben, Ionenstrahlschreiben, oder Kombinationen davon implementiert oder ersetzt werden.
  • Wir wenden uns den 12A-12D zu. Bei Operation 122 entfernt das Verfahren 100 (1B) die Passivierungsschicht 342 von der p-Vorrichtungsregion durch die Öffnungen 346 hindurch unter Verwendung eines oder mehrerer Ätzprozesse. Zum Beispiel kann die Operation 122 einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon implementieren. Das Ätzmittel ist so abgestimmt, dass das Material der Passivierungsschicht 342 entfernt wird, aber die Maske 345 nicht (oder nur unwesentlich) geätzt wird.
  • Wir wenden uns den 13A-13D zu. Bei Operation 124 entfernt das Verfahren 100 (1B) die n-Austrittsarbeitsmetallschicht 340 von der p-Vorrichtungsregion durch die Öffnungen 346 hindurch unter Verwendung eines oder mehrerer Ätzprozesse. Zum Beispiel kann die Operation 124 einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon implementieren. Das Ätzmittel ist so abgestimmt, dass es das Material der n-Austrittsarbeitsmetallschicht 340 entfernt, aber die Maske 345 nicht (oder nur unwesentlich) ätzt.
  • Für die Operationen 122 und 124 kann ein Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (zum Beispiel HBr und/oder CHBR3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen, und/oder Kombinationen davon implementieren. Des Weiteren kann ein Nassätzprozess das Ätzen in verdünnter Flusssäure (DHF), Kaliumhydroxid-Lösung (KOH-Lösung), Ammoniak, einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält, oder einem anderen geeigneten Nassätzmittel umfassen.
  • In einigen Ausführungsformen können die Operationen 122 und 124 in einem einzigen Ätzprozess kombiniert werden, der sowohl die Passivierungsschicht 342 als auch die n-Austrittsarbeitsmetallschicht 340 ätzt. Des Weiteren werden die Operationen 122 und 124 so gesteuert, dass die Passivierungsschicht 342 und die n-Austrittsarbeitsmetallschicht 340 unter der Maske 345 nur minimal oder gar nicht seitlich überätzt werden. Im Ergebnis der Operationen 122 und 124 werden die Gate-Dielektrikumschicht 279 (einschließlich der Dielektrikumschicht 282 mit hohem k-Wert und der Grenzflächenschicht 280) und die Opfermerkmale 284' in dem Gate-Graben 275 und durch die Öffnung 346 in der p-Vorrichtungsregion 240-2 hindurch freigelegt.
  • Wir wenden uns den 14A-14D zu. Bei Operation 126 entfernt das Verfahren 100 (1B) die Opfermerkmale 284' aus der p-Vorrichtungsregion 240-2 durch die Öffnung 346 hindurch. Operation 126 kann den gleichen Ätzprozess wie den verwenden, der in Operation 112 verwendet wird. Alternativ kann in Operation 126 ein anderer Ätzprozess als in Operation 112 verwendet werden. Der Ätzprozess entfernt die Opfermerkmale 284' zwischen den Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 in der p-Vorrichtungsregion 240-2 vollständig, wodurch die Gate-Dielektrikumschicht 279 (die die Dielektrikumschicht 282 mit hohem k-Wert aufweist) in der p-Vorrichtungsregion 240-2 freigelegt wird. Durch den Ätzprozess wird ein Abschnitt der Lücken 277B in der p-Vorrichtungsregion 240-2 im Wesentlichen zurückgewonnen oder neu gebildet. Wie in den 14B und 14D gezeigt, kommen die Lücken 277B zwischen den benachbarten Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 in der p-Vorrichtungsregion 240-2 wieder zum Vorschein. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, bei dem eine Ätzlösung verwendet wird, die eine hohe Ätzselektivität in Bezug auf die Opfermerkmale 284' relativ zu der Dielektrikumschicht 282 mit hohem k-Wert aufweist. In einigen Ausführungsformen weist die Ätzlösung eine Ätzselektivität von etwa 10 bis etwa 100 auf. In einigen Ausführungsformen beträgt die Ätzselektivität mindestens 100. In einigen Ausführungsformen wird bei dem Nassätzprozess eine Nassätzlösung auf NH4OH-Basis eingesetzt. Die Parameter des Ätzprozesses (wie zum Beispiel Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, andere geeignete Nassätzparameter, oder Kombinationen davon) werden so gesteuert, dass das vollständige Entfernen der Opfermerkmale 284' in den p-Vorrichtungsregionen 240-2 gewährleistet ist. Zum Beispiel wird eine Ätzzeit (das heißt, wie lange die Opfermerkmale 284' der ammoniakbasierten Nassätzlösung ausgesetzt sind) so abgestimmt, dass die Opfermerkmale 284' mit minimalem (bis keinem) Ätzen der Dielektrikumschicht 282 mit hohem k-Wert vollständig entfernt werden. In einigen Ausführungsformen weist die Ätzlösung des Weiteren eine Ätzselektivität in Bezug auf die Opfermerkmale 284' relativ zu der Maske 345 auf.
  • Des Weiteren wird die Operation 126 so gesteuert, dass die Passivierungsschicht 342 und die n-Austrittsarbeitsmetallschicht 340 unter der Maske 345 nur minimal oder gar nicht seitlich überätzt werden. In einigen Ausführungsformen beträgt die seitliche Aussparung der Passivierungsschicht 342 und der n-Austrittsarbeitsmetallschicht 340 unter der Maske 345 5 nm oder weniger. In jedem Fall verbleiben das Ende der Passivierungsschicht 342 und die n-Austrittsarbeitsmetallschicht 340 weiterhin unmittelbar auf den Isolationsmerkmalen 230. Im Vergleich zu Herangehensweisen, bei denen die Lücken 277B mit einer oder mehreren n-Austrittsarbeitsmetallschichten anstelle der Opfermerkmale 284' gefüllt werden, sind die vorliegenden Ausführungsformen in der Lage, die seitliche Aussparung der Passivierungsschicht 342 und der n-Austrittsarbeitsmetallschicht 340 unter der Maske 345 zu reduzieren, weil die eine oder die mehreren Austrittsarbeitsmetallschichten allgemein schwieriger zu ätzen sind als das oder die Materialien der Opfermerkmale 284'. Darüber hinaus hinterlassen die vorliegenden Ausführungsformen keinerlei Rückstände einer oder mehrerer n-Austrittsarbeitsmetallschichten in den Lücken 277B. Zu Rückständen der n-Austrittsarbeitsmetallschicht gehören in der Regel Aluminium; sie würden in die p-Austrittsarbeitsmetallschicht diffundieren, die anschließend in den Lücken 277B abgeschieden wird. Sind keine derartigen Rückstände vorhanden, so verbessert dies die Vt-Gleichförmigkeit in den p-GAA-Vorrichtungen.
  • Nach dem Ätzprozess wird die Maske 345 bei Operation 128 des Verfahrens 100 (1B) zum Beispiel durch einen Resistabziehprozess oder einen anderen geeigneten Prozess entfernt. Wir wenden uns den FIGUREN 15A-15D zu. In der p-Vorrichtungsregion 240-2 wird die Gate-Dielektrikumschicht 279 in den Gate-Gräben 275 freigelegt, und die Lücken 277B kommen zwischen den benachbarten Kanalschichten 215 und zwischen der Kanalschicht 215 und dem Substrat 202 zum Vorschein. In der n-Vorrichtungsregion 240-1 werden die n-Austrittsarbeitsmetallschicht 340 und die Passivierungsschicht 342 in dem Gate-Graben 275 freigelegt. Des Weiteren legen sich die n-Austrittsarbeitsmetallschicht 340 und die Passivierungsschicht 342 um die Kanalschichten 215 herum (umgeben diese) und füllen den Raum zwischen der benachbarten Kanalschicht 215 und zwischen dem Kanal 215 und dem Substrat 202 aus.
  • Wir wenden uns den 16A-16D zu. Bei Operation 130 bildet das Verfahren 100 (1B) eine p-Austrittsarbeitsmetallschicht 300 über der Gate-Dielektrikumschicht 279 (die in dieser Ausführungsform die Schichten 280 und 282 aufweist) in der p-Vorrichtungsregion 240-2 und über der n-Austrittsarbeitsmetallschicht 340 und der Passivierungsschicht 342 in der n-Vorrichtungsregion 240-1. Genauer gesagt, legt sich die p-Austrittsarbeitsmetallschicht 300 um jede der Kanalschichten 215 in der p-Vorrichtungsregion 240-2 herum (umgibt diese) und füllt alle verbleibenden Abschnitte der Lücken 277B zwischen den benachbarten Kanalschichten 215 und zwischen der Kanalschicht 215 und dem Substrat 202 aus. Da die n-Austrittsarbeitsmetallschicht 340 und die Passivierungsschicht 342 bereits die Lücken 277A füllen, wird in der n-Vorrichtungsregion 240-1 die p-Austrittsarbeitsmetallschicht 300 nur an Boden- und Seitenwandflächen des Gate-Grabens 275 sowie auf den Oberseiten und Seitenflächen der n-Austrittsarbeitsmetallschicht 340 und der Passivierungsschicht 342 abgeschieden. In einigen Ausführungsformen hat die p-Austrittsarbeitsmetallschicht 300 eine Dicke von etwa 2 nm bis etwa 5 nm. Die p-Austrittsarbeitsmetallschicht 300 enthält jedes geeignete p-Austrittsarbeitsmaterial, wie zum Beispiel TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2 NiSi2, andere p-Austrittsarbeitsmaterialien, oder Kombinationen davon. In der gezeigten Ausführungsform enthält die p-Austrittsarbeitsmetallschicht 300 Titan und Stickstoff, wie zum Beispiel TiN. Die p-Austrittsarbeitsmetallschicht 300 kann unter Verwendung jedes geeigneten Abscheidungsprozesses, wie zum Beispiel CVD, PVD, ALD, oder Kombinationen davon gebildet werden. 16B veranschaulicht eine Stufe 301 der p-Austrittsarbeitsmetallschicht 300 über dem Isolationsmerkmal 230 an der Grenze zwischen der n-Vorrichtungsregion und der p-Vorrichtungsregion. Die Höhe der Stufe 301 (die Distanz von der Oberseite der Stufe 301 in der n-Vorrichtungsregion 240-1 bis zur Oberseite der Stufe 301 in der p-Vorrichtungsregion 240-2) ist etwa gleich der Dicke der n-Austrittsarbeitsmetallschicht 340 (etwa 1 nm bis 5 nm, zum Beispiel von 2 nm bis 4 nm) und der Passivierungsschicht 342 (etwa 1 nm bis 2 nm).
  • Wir wenden uns den 17A-17D zu. Bei Operation 132 bildet das Verfahren 100 (1B) eine Volumenmetallschicht 350 über der p-Austrittsarbeitsschicht 300 sowohl in der n-Vorrichtungsregion 240-1 als auch in der p-Vorrichtungsregion 240-2. Zum Beispiel wird durch einen CVD- oder PVD-Prozess die Volumenmetallschicht 350 so abgeschieden, dass sie jeden verbleibenden Abschnitt der Gate-Gräben 275 füllt. Die Volumenmetallschicht 350 enthält ein geeignetes leitfähiges Material, wie zum Beispiel Al, W und/oder Cu. Die Volumenmetallschicht 350 kann zusätzlich oder zusammen andere Metalle, Metalloxide, Metallnitride, andere geeignete Materialien, oder Kombinationen davon enthalten. In einigen Implementierungen wird optional (zum Beispiel durch ALD) eine Passivierungsschicht (oder eine Sperrschicht) 352 (zum Beispiel in 18B gezeigt) über der p-Austrittsarbeitsschicht 300 gebildet, bevor die Volumenmetallschicht 350 gebildet wird, so dass die Volumenmetallschicht 350 auf der Sperrschicht angeordnet ist. Die Passivierungsschicht 352 kann eine im Wesentlichen gleichmäßige Dicke haben und enthält ein Material, das die Diffusion zwischen den Gate-Schichten, wie zum Beispiel der Volumenmetallschicht 350 und den p-Austrittsarbeitsmetallschichten 300, blockiert und/oder reduziert. In einigen Ausführungsformen wird die Operation 132 weggelassen, und die Volumenmetallschicht 350 wird nicht abgeschieden und wird in der Vorrichtung 200 weggelassen.
  • Nach dem Abscheiden der Volumenmetallschicht 350 kann dann ein Planarisierungsprozess ausgeführt werden, um überschüssiges Gate-Material von der Vorrichtung 200 zu entfernen. Zum Beispiel wird ein CMP-Prozess ausgeführt, bis eine Oberseite der ILD-Schicht 270 erreicht (freigelegt) ist. In der gezeigten Ausführungsform ist die Vorrichtung 200 daher mit zwei verschiedenen Metall-Gate-Abschnitten konfiguriert: n-Metall-Gates 360A in der n-Vorrichtungsregion 240-1 und p-Metall-Gates 360B in der p-Vorrichtungsregion 240-2. Die Oberseite der Gates 360A und 360B sind im Wesentlichen mit einer Oberseite der ILD-Schicht 270 planar. Die n-Metall-Gates 360A enthalten die Gate-Dielektrikumschicht 279 (die zum Beispiel die Grenzflächenschicht 280 und die Dielektrikumschicht 282 mit hohem k-Wert aufweist) und eine Gate-Elektrode (die zum Beispiel die n-Austrittsarbeitsmetallschicht 340, die Passivierungsschicht 342, die p-Austrittsarbeitsmetallschicht 300 und die Volumenmetallschicht 350 aufweist). Die p-Metall-Gates 360B umfassen die Gate-Dielektrikumschicht 279 (die zum Beispiel die Grenzflächenschicht 280 und die Dielektrikumschicht 282 mit hohem k-Wert aufweist) und eine Gate-Elektrode (die zum Beispiel die p-Austrittsarbeitsmetallschicht 300 und die Volumenmetallschicht 350 aufweist). Dementsprechend umfasst die Vorrichtung 200 n-GAA-Transistoren, die Metall-Gates 360A aufweisen, die um die jeweiligen Kanalschichten 215 herum gelegt sind und zwischen den jeweiligen epitaxialen Source-/Drain-Merkmalen 260A angeordnet sind, und p-GAA-Transistoren, die Metall-Gates 360B aufweisen, die um die jeweiligen Kanalschichten 215 herum gelegt sind und zwischen den jeweiligen epitaxialen Source-/Drain-Merkmalen 260B angeordnet sind.
  • 18A-18D veranschaulichen verschiedene Ausführungsformen der Vorrichtung 200 entlang der Linie B-B' von 17A. 18A veranschaulicht des Weiteren die verschiedenen Schichten 215, 280, 282, 340, 342 und 300 sowohl in der n-Vorrichtungsregion 240-1 als auch in der p-Vorrichtungsregion 240-2, wie oben zum Beispiel in Bezug auf 16B besprochen. 18B veranschaulicht die gleiche Struktur, wie in 18A gezeigt, und zeigt des Weiteren die Volumenmetallschicht 350 und die Passivierungsschicht 352 zwischen der p-Austrittsarbeitsmetallschicht 300 und der Volumenmetallschicht 350. Die Passivierungsschicht 352 kann das gleiche oder ein ähnliches Material wie die Passivierungsschicht 342 enthalten. In der in 18B gezeigten Ausführungsform ist die Passivierungsschicht 352 so ausgebildet, dass sie um jede der Kanalschichten 215 in der p-Vorrichtungsregion 240-2 herum gelegt ist (oder diese umgibt). In einer alternativen Ausführungsform (nicht gezeigt) füllt die p-Austrittsarbeitsmetallschicht 300 alle Lücken zwischen den benachbarten Kanalschichten 215 und zwischen der Kanalschicht 215 und dem Substrat 202 vollständig aus (wie zum Beispiel in 16B gezeigt), und die Passivierungsschicht 352 wird über der p-Austrittsarbeitsmetallschicht 300 gebildet, legt sich aber nicht um die Kanalschichten 215 herum.
  • 18C veranschaulicht eine Ausführungsform, bei der die n-Austrittsarbeitsmetallschicht 340 alle Lücken zwischen den benachbarten Kanalschichten 215 und zwischen der Kanalschicht 215 und dem Substrat 202 in der n-Vorrichtungsregion 240-1 vollständig ausfüllt. Infolge dessen wird die Passivierungsschicht 342 über der n-Austrittsarbeitsmetallschicht 340 gebildet, legt sich aber nicht um die Kanalschichten 215 herum. FIG. 18D veranschaulicht eine Ausführungsform, bei der die Passivierungsschicht 342 in der Vorrichtung 200 weggelassen wird. Andere Aspekte von 18D sind die gleichen wie die von 18C.
  • 19A-19B veranschaulichen verschiedene Ausführungsformen der Vorrichtung 200 entlang der Linie C-C' von 17A in größerem Detail. 19A ist eine Teilansicht der in 17C gezeigten Ausführungsform. Wie in 19A gezeigt, sind die Kanalschichten 215 zwischen dem Paar Source/Drain-Merkmalen 260A aufgehängt und mit ihnen verbunden. Der innere Abstandshalter 255 ist vertikal zwischen den Kanalschichten 215 und seitlich zwischen den Source/Drain-Merkmalen 260A und dem n-Metall-Gate 360A angeordnet, das die Grenzflächenschicht 280, die Dielektrikumschicht 282 mit hohem k-Wert, die n-Austrittsarbeitsmetallschicht 340 und die Passivierungsschicht 342 aufweist. Die Schichten 280, 282, 340 und 342 füllen zusammen den Raum zwischen den beiden Kanalschichten 215 aus. In der in 19B gezeigten Ausführungsform wird die Passivierungsschicht 342 weggelassen, und die Schichten 280, 282 und 340 füllen zusammen den Raum zwischen den beiden Kanalschichten 215 aus. Die in 19B gezeigte Ausführungsform entspricht der in 18C gezeigten Ausführungsform. 19C veranschaulicht eine Ausführungsform der Vorrichtung 200 entlang der Linie D-D' von 17A in größerem Detail. 19C ist eine Teilansicht der in 17D gezeigten Ausführungsform. Wie in 19C gezeigt, sind die Kanalschichten 215 zwischen dem Paar Source/Drain-Merkmalen 260B aufgehängt und mit ihnen verbunden. Der innere Abstandshalter 255 ist vertikal zwischen den Kanalschichten 215 und seitlich zwischen den Source/Drain-Merkmalen 260B und dem p-Metall-Gate 360B angeordnet, das die Grenzflächenschicht 280, die Dielektrikumschicht 282 mit hohem k-Wert und die p-Austrittsarbeitsmetallschicht 300 aufweist. Die Schichten 282, 282 und 300 füllen zusammen den Raum zwischen den beiden Kanalschichten 215 aus.
  • Das Verfahren 100 (1B) kann weitere Fertigungsschritte in der Operation 134 ausführen. Zum Beispiel können verschiedene Kontakte gebildet werden, um den Betrieb der n-GAA-Transistoren und der p-GAA-Transistoren zu ermöglichen. Zum Beispiel können eine oder mehrere ILD-Schichten, ähnlich der ILD-Schicht 270, und/oder CESL-Schichten über dem Substrat 202 gebildet werden (insbesondere über der ILD-Schicht 270 und den Gate-Strukturen 360A, 360B). Kontakte können dann in der ILD-Schicht 270 und/oder den ILD-Schichten, die über ILD-Schicht 270 angeordnet sind, gebildet werden. Zum Beispiel sind die Kontakte jeweils elektrisch und/oder physisch mit den Gate-Strukturen 360A, 360B und den Source/Drain-Regionen der n-GAA-Transistoren und der p-GAA-Transistoren (insbesondere den epitaxialen Source/Drain-Merkmalen 260A, 260B) gekoppelt. Die Kontakte enthalten ein leitfähiges Material, wie zum Beispiel Metall. Zu Metallen gehören Aluminium, Aluminiumlegierung (zum Beispiel Aluminium/Silizium/Kupfer-Legierung), Kupfer, Kupferlegierung, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilizium, Metallsilizid, andere geeignete Metalle, oder Kombinationen davon. Zu Metallsilicid können Nickelsilicid, Kobaltsilicid, Wolframsilicid, Tantalsilicid, Titansilicid, Platinsilicid, Erbiumsilicid, Palladiumsilicid, oder Kombinationen davon gehören. In einigen Implementierungen sind ILD-Schichten, die über der ILD-Schicht 270 und den Kontakten (die sich zum Beispiel durch die ILD-Schicht 270 und/oder die anderen ILD-Schichten erstrecken) angeordnet sind, ein Abschnitt eines mehrschichtigen Interconnect-Merkmals.
  • Eine oder mehrere Ausführungsformen können viele Nutzeffekte für eine Halbleitervorrichtung und deren Bildung realisieren. Zum Beispiel stellen Ausführungsformen einen Prozess zum Strukturieren von n-Metall-Gates und p-Metall-Gates für CMOS-Vorrichtungen bereit. Der Prozess bildet Opfermerkmale, die die Lücken zwischen benachbarten Kanalschichten sowie zwischen Kanalschichten und Substrat füllen. Dann wird eine n-Austrittsarbeitsmetallschicht abgeschieden und strukturiert, bevor eine p-Austrittsarbeitsmetallschicht abgeschieden wird. Der Prozess verhindert, dass die Metalle in der n-Austrittsarbeitsmetallschicht in die p-Austrittsarbeitsmetallschicht diffundieren und die Schwellenspannung der p-Vorrichtungen beeinflussen. Die vorliegenden Ausführungsformen lassen sich leicht in bestehende CMOS-Fertigungsprozesse integrieren.
  • In einem Aspekt betrifft die vorliegende Erfindung ein Verfahren. Das Verfahren umfasst das Bereitstellen einer Struktur, die eine p-Region und eine n-Region aufweist, wobei die p-Region erste Kanalschichten aufweist und die n-Region zweite Kanalschichten aufweist. Das Verfahren umfasst des Weiteren das Bilden einer Gate-Dielektrikumschicht um die ersten Kanalschichten und um die zweiten Kanalschichten herum und das Bilden einer Opferschicht um die Gate-Dielektrikumschicht sowohl in der p-Region als auch in der n-Region herum, wobei die Opferschicht in den Raum zwischen den ersten Kanalschichten und in den Raum zwischen den zweiten Kanalschichten einfließt. Das Verfahren umfasst des Weiteren das Ätzen der Opferschicht, dergestalt, dass nur Abschnitte der Opferschicht in dem Raum zwischen den ersten Kanalschichten und in dem Raum zwischen den zweiten Kanalschichten zurückbleiben; Bilden einer ersten Maske, die die p-Region bedeckt und die n-Region frei lässt; Entfernen der Opferschicht aus der n-Region, während die erste Maske an ihrem Platz ist; und Entfernen der ersten Maske. Nach dem Entfernen der ersten Maske umfasst das Verfahren des Weiteren das Bilden einer n-Austrittsarbeitsmetallschicht um die Gate-Dielektrikumschicht in der n-Region herum und über der Gate-Dielektrikumschicht und der Opferschicht in der p-Region. Das Verfahren umfasst des Weiteren das Bilden einer Passivierungsschicht über der n-Austrittsarbeitsmetallschicht sowohl in der n-Region als auch in der p-Region nach dem Bilden der n-Austrittsarbeitsmetallschicht. Die Passivierungsschicht umfasst eine Schicht aus Aluminiumoxid, eine Schicht aus Siliziumdioxid oder eine Schicht aus Siliziumdioxid über einer Schicht aus Silizium.
  • In einigen Ausführungsformen umfasst das Verfahren des Weiteren das Bilden einer zweiten Maske, die die n-Region bedeckt und die p-Region frei lässt, nach dem Bilden der n-Austrittsarbeitsmetallschicht und das Entfernen der n-Austrittsarbeitsmetallschicht aus der p-Region und das Entfernen der Opferschicht aus der p-Region, während die zweite Maske an ihrem Platz ist. Das Verfahren umfasst des Weiteren das Entfernen der zweiten Maske und das Bilden einer p-Austrittsarbeitsmetallschicht über der n-Austrittsarbeitsmetallschicht in der n-Region und um die Gate-Dielektrikumschicht in der p-Region herum. In einer weiteren Ausführungsform umfasst das Verfahren des Weiteren das Bilden einer Gate-Elektrode über der p-Austrittsarbeitsmetallschicht sowohl in der n-Region als auch in der p-Region. In einer weiteren Ausführungsform umfasst das Verfahren das Entfernen der Passivierungsschicht aus der p-Region vor oder gleichzeitig mit dem Entfernen der n-Austrittsarbeitsmetallschicht aus der p-Region. In einigen Ausführungsformen fließt die Passivierungsschicht in den Raum zwischen den zweiten Kanalschichten ein.
  • In einigen Ausführungsformen des Verfahrens umfasst die Gate-Dielektrikumschicht eine Grenzflächenschicht und eine Dielektrikumschicht mit hohem k-Wert über der Grenzflächenschicht. In einigen Ausführungsformen des Verfahrens enthält die Opferschicht Aluminiumoxid, Titannitrid oder Siliziumoxycarbid. In einigen Ausführungsformen des Verfahrens enthält die n-Austrittsarbeitsmetallschicht TiAlC, TiAl, TiC, TaAlC, TiSiAlC oder eine Doppelschicht aus TiAlC und TiN.
  • In einem anderen Aspekt betrifft die vorliegende Erfindung ein Verfahren. Das Verfahren umfasst das Bereitstellen einer Struktur, die erste Kanalschichten in einer p-Region und zweite Kanalschichten in einer n-Region aufweist; Bilden einer Dielektrikumschicht mit hohem k-Wert um die ersten Kanalschichten und um die zweiten Kanalschichten herum; Bilden einer Opferschicht um die Dielektrikumschicht mit hohem k-Wert herum sowohl in der p-Region als auch in der n-Region, wobei die Opferschicht in den Raum zwischen den ersten Kanalschichten und in den Raum zwischen den zweiten Kanalschichten einfließt; Ätzen der Opferschicht, dergestalt, dass nur Abschnitte der Opferschicht in dem Raum zwischen den ersten Kanalschichten und in dem Raum zwischen den zweiten Kanalschichten verbleiben; und Bilden einer ersten Maske, die die p-Region bedeckt und die n-Region frei lässt. Das Verfahren umfasst des Weiteren das Entfernen der Opferschicht von der n-Region; Entfernen der ersten Maske; Bilden einer n-Austrittsarbeitsmetallschicht um die Dielektrikumschicht mit hohem k-Wert herum in der n-Region und über der Dielektrikumschicht mit hohem k-Wert und der Opferschicht in der p-Region; und Bilden einer Passivierungsschicht über der n-Austrittsarbeitsmetallschicht sowohl in der n-Region als auch in der p-Region, wobei die Passivierungsschicht in den Raum zwischen den zweiten Kanalschichten einfließt.
  • In einigen Ausführungsformen des Verfahrens enthält die n-Austrittsarbeitsmetallschicht TiAlC, TiAl, TiC, TaAlC, TiSiAlC oder eine Doppelschicht aus TiAIC und TiN. Die Passivierungsschicht umfasst eine Schicht aus Siliziumdioxid oder eine Schicht aus Siliziumdioxid über einer Schicht aus Silizium. In einigen Ausführungsformen des Verfahrens enthält die Opferschicht Aluminiumoxid oder Titannitrid oder Siliziumoxycarbid.
  • In einigen Ausführungsformen umfasst das Verfahren des Weiteren das Bilden einer zweiten Maske, die die n-Region bedeckt und die p-Region frei lässt, nach dem Bilden der Passivierungsschicht; Entfernen der Passivierungsschicht, der n-Austrittsarbeitsmetallschicht und der Opferschicht aus der p-Region; Entfernen der zweiten Maske; und Bilden einer p-Austrittsarbeitsmetallschicht über der n-Austrittsarbeitsmetallschicht in der n-Region und um die Dielektrikumschicht mit hohem k-Wert in der p-Region herum.
  • In einigen Ausführungsformen umfasst das Verfahren des Weiteren das Bilden einer Grenzflächenschicht um die ersten Kanalschichten und um die zweiten Kanalschichten herum vor dem Bilden der Dielektrikumschicht mit hohem k-Wert, wobei die Dielektrikumschicht mit hohem k-Wert um die Grenzflächenschicht herum gebildet wird.
  • In einem weiteren Aspekt betrifft die vorliegende Erfindung eine Vorrichtung, die aufweist: ein Substrat, das eine p-Region und eine n-Region aufweist; erste Kanalschichten über der p-Region und zweite Kanalschichten über der n-Region; eine Gate-Dielektrikumschicht um die ersten Kanalschichten und um die zweiten Kanalschichten herum; eine n-Austrittsarbeitsmetallschicht um die Gate-Dielektrikumschicht herum, die sich um die zweiten Kanalschichten herum legt, wobei die n-Austrittsarbeitsmetallschicht nicht über der Gate-Dielektrikumschicht angeordnet ist, die sich um die ersten Kanalschichten herum legt; und eine p-Austrittsarbeitsmetallschicht um die Gate-Dielektrikumschicht herum, die sich um die ersten Kanalschichten herum legt und über der n-Austrittsarbeitsmetallschicht liegt.
  • Die Vorrichtung umfasst des Weiteren eine Passivierungsschicht zwischen der n-Austrittsarbeitsmetallschicht und der p-Austrittsarbeitsmetallschicht, wobei die Passivierungsschicht in den Raum in einigen Ausfürungsformen zwischen den zweiten Kanalschichten einfließt. Die Passivierungsschicht umfasst eine Schicht aus Aluminiumoxid, eine Schicht aus Siliziumdioxid oder eine Schicht aus Siliziumdioxid über einer Schicht aus Silizium.
  • In einigen Ausführungsformen der Vorrichtung fließt die p-Austrittsarbeitsmetallschicht in den Raum zwischen den ersten Kanalschichten ein. In einigen Ausführungsformen fließt die n-Austrittsarbeitsmetallschicht in den Raum zwischen den zweiten Kanalschichten ein.

Claims (20)

  1. Verfahren, das umfasst: Bereitstellen (102) einer Struktur, die eine p-Region (240-2) und eine n-Region (240-1) aufweist, wobei die p-Region (240-2) erste Kanalschichten (215) aufweist und die n-Region (240-1) zweite Kanalschichten (215) aufweist; Bilden (104) einer Gate-Dielektrikumschicht (279) um die ersten Kanalschichten (215) und um die zweiten Kanalschichten (215) herum; Bilden (106) einer Opferschicht (284) um die Gate-Dielektrikumschicht (279) herum sowohl in der p-Region (240-2) als auch in der n-Region (240-1), wobei die Opferschicht (284) in den Raum zwischen den ersten Kanalschichten (215) und in den Raum zwischen den zweiten Kanalschichten (215) verschmilzt; Ätzen (108) der Opferschicht (284), dergestalt, dass nur Abschnitte der Opferschicht (284') in dem Raum zwischen den ersten Kanalschichten (215) und in dem Raum zwischen den zweiten Kanalschichten (215) zurückbleiben; Bilden (110) einer ersten Maske (290), die die p-Region (240-2) bedeckt und die n-Region (240-1) frei lässt; Entfernen (112) der Opferschicht (284, 284') aus der n-Region (240-1), während die erste Maske (290) an ihrem Platz ist; und Entfernen (114) der ersten Maske (290); und nach dem Entfernen der ersten Maske (290), Bilden (116) einer n-Austrittsarbeitsmetallschicht (340) um die Gate-Dielektrikumschicht (279) in der n-Region (240-1) herum und über der Gate-Dielektrikumschicht (279) und der Opferschicht (284, 284') in der p-Region (240-2), und nach dem Bilden der n-Austrittsarbeitsmetallschicht (340), Bilden (118) einer Passivierungsschicht (342) über der n-Austrittsarbeitsmetallschicht (340) sowohl in der n-Region (240-1) als auch in der p-Region (240-2), wobei die Passivierungsschicht (342) eine Schicht aus Aluminiumoxid, eine Schicht aus Siliziumdioxid oder eine Schicht aus Siliziumdioxid über einer Schicht aus Silizium aufweist.
  2. Verfahren nach Anspruch 1, das des Weiteren umfasst: nach dem Bilden der Passivierungsschicht (342), Bilden (120) einer zweiten Maske (345), die die n-Region (240-1) bedeckt und die p-Region (240-2) frei lässt; Entfernen (124) der n-Austrittsarbeitsmetallschicht (340) aus der p-Region (240-2), während die zweite Maske (345) an ihrem Platz ist; und Entfernen (126) der Opferschicht (284') aus der p-Region (240-2), während die zweite Maske (345) an ihrem Platz ist; und Entfernen (128) der zweiten Maske (345); und Nach dem Entfernen der zweiten Maske (345), Bilden (130) einer p-Austrittsarbeitsmetallschicht (300) über der Passivierungsschicht (342) in der n-Region (240-1) und um die Gate-Dielektrikumschicht (279) in der p-Region (240-2) herum.
  3. Verfahren nach Anspruch 2, das des Weiteren umfasst: Bilden einer Gate-Elektrode (350) über der p-Austrittsarbeitsmetallschicht (300) sowohl in der n-Region (240-1) als auch in der p-Region (240-2).
  4. Verfahren nach Anspruch 1, das des Weiteren umfasst: Entfernen (122) der Passivierungsschicht (342) aus der p-Region (240-2) vor oder gleichzeitig mit einem Entfernen der n-Austrittsarbeitsmetallschicht (340) aus der p-Region (240-2).
  5. Verfahren nach Anspruch 4, wobei die Passivierungsschicht (342) eine Dicke von 1 nm bis 2 nm aufweist.
  6. Verfahren nach Anspruch 4, wobei die Passivierungsschicht (342) in den Raum zwischen den zweiten Kanalschichten (215) verschmilzt.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei die Gate-Dielektrikumschicht (279) eine Grenzflächenschicht (280) und eine Dielektrikumschicht (282) mit hohem k-Wert über der Grenzflächenschicht aufweist.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei die Opferschicht (284, 284') Aluminiumoxid, Titannitrid oder Siliziumoxycarbid enthält.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei die n-Austrittsarbeitsmetallschicht (340) TiAIC, TiAl, TiC, TaAlC, TiSiAlC oder eine Doppelschicht aus TiAlC und TiN enthält.
  10. Verfahren, das umfasst: Bereitstellen (102) einer Struktur, die erste Kanalschichten (215) in einer p-Region (240-2) und zweite Kanalschichten (215) in einer n-Region (240-1) aufweist; Bilden (104) einer Dielektrikumschicht (282) mit hohem k-Wert um die ersten Kanalschichten (215) und um die zweiten Kanalschichten (215) herum; Bilden (106) einer Opferschicht (284) um die Dielektrikumschicht (282) mit hohem k-Wert herum sowohl in der p-Region (240-2) als auch in der n-Region (240-1), wobei die Opferschicht (284) in den Raum zwischen den ersten Kanalschichten und (284') in den Raum zwischen den zweiten Kanalschichten (215) verschmilzt; Ätzen (108) der Opferschicht (284), dergestalt, dass nur Abschnitte der Opferschicht in dem Raum zwischen den ersten Kanalschichten (215) und in dem Raum zwischen den zweiten Kanalschichten (215) zurückbleiben; Bilden (110) einer ersten Maske (290), die die p-Region (240-2) bedeckt und die n-Region (240-1) frei lässt; Entfernen (112) der Opferschicht (284) aus der n-Region (240-1), während die erste Maske (290) an ihrem Platz ist; und Entfernen (114) der ersten Maske (290); nach dem Entfernen der ersten Maske (290), Bilden (116) einer n-Austrittsarbeitsmetallschicht (340) um die Dielektrikumschicht (282) mit hohem k-Wert in der n-Region (240-1) herum und über der Dielektrikumschicht (282) mit hohem k-Wert und der Opferschicht (284) in der p-Region (240-2); und Bilden (118) einer Passivierungsschicht (342) über der n-Austrittsarbeitsmetallschicht (340) sowohl in der n-Region (240-1) als auch in der p-Region (240-2), wobei die Passivierungsschicht (342) in den Raum zwischen den zweiten Kanalschichten (215) verschmilzt, wobei die Passivierungsschicht (342) eine Schicht aus Aluminiumoxid, eine Schicht aus Siliziumdioxid oder eine Schicht aus Siliziumdioxid über einer Schicht aus Silizium aufweist.
  11. Verfahren nach Anspruch 10, wobei die n-Austrittsarbeitsmetallschicht (340) TiAIC, TiAl, TiC, TaAlC, TiSiAlC oder eine Doppelschicht aus TiAlC und TiN enthält.
  12. Verfahren nach Anspruch 11, wobei die Passivierungsschicht (342) eine Dicke von 1 nm bis 2 nm aufweist.
  13. Verfahren nach einem der vorangehenden Ansprüche 10 bis 12, das des Weiteren umfasst: nach dem Bilden der Passivierungsschicht (342), Bilden (120) einer zweiten Maske (345), die die n-Region (240-1) bedeckt und die p-Region (240-2) frei lässt; Entfernen (122) der Passivierungsschicht (342), der n-Austrittsarbeitsmetallschicht (340) und der Opferschicht (284') aus der p-Region (240-2), während die zweite Maske (345) an ihrem Platz ist; Entfernen (124) der zweiten Maske (345); und nach dem Entfernen der zweiten Maske (345), Bilden (126) einer p-Austrittsarbeitsmetallschicht (300) über der n-Austrittsarbeitsmetallschicht (340) in der n-Region (240-1) und um die Dielektrikumschicht (282) mit hohem k-Wert in der p-Region (240-2) herum.
  14. Verfahren nach einem der vorangehenden Ansprüche 10 bis 13, wobei die Opferschicht (284, 284') Aluminiumoxid oder Titannitrid oder Siliziumoxycarbid enthält.
  15. Verfahren nach einem der vorangehenden Ansprüche 10 bis 14, das des Weiteren umfasst: vor dem Bilden der Dielektrikumschicht (282) mit hohem k-Wert, Bilden einer Grenzflächenschicht (280) um die ersten Kanalschichten (215) und um die zweiten Kanalschichten (215) herum, wobei die Dielektrikumschicht (282) mit hohem k-Wert um die Grenzflächenschicht (280) herum gebildet wird.
  16. Vorrichtung, die umfasst: ein Substrat (202), das eine p-Region (240-2) und eine n-Region (240-1) aufweist; erste Kanalschichten (215) über der p-Region (240-2) und zweite Kanalschichten (215) über der n-Region (240-1) ; eine Gate-Dielektrikumschicht (279) um die ersten Kanalschichten (215) und um die zweiten Kanalschichten (215) herum; eine n-Austrittsarbeitsmetallschicht (340) um die Gate-Dielektrikumschicht (279) herum, die sich um die zweiten Kanalschichten (215) herum legt, wobei die n-Austrittsarbeitsmetallschicht (340) nicht über der Gate-Dielektrikumschicht (279) angeordnet ist, die sich um die ersten Kanalschichten (215) herum legt; und eine p-Austrittsarbeitsmetallschicht (300) um die Gate-Dielektrikumschicht (279) herum, die sich um die ersten Kanalschichten (215) herum legt, und über der n-Austrittsarbeitsmetallschicht (340), eine Passivierungsschicht (342) zwischen der n-Austrittsarbeitsmetallschicht (340) und der p-Austrittsarbeitsmetallschicht (300), wobei die Passivierungsschicht (342) eine Schicht aus Aluminiumoxid, eine Schicht aus Siliziumdioxid oder eine Schicht aus Siliziumdioxid über einer Schicht aus Silizium aufweist.
  17. Vorrichtung nach Anspruch 16, wobei die Passivierungsschicht (342) in den Raum zwischen den zweiten Kanalschichten (215) verschmilzt.
  18. Vorrichtung nach Anspruch 17, wobei die Passivierungsschicht (342) eine Dicke von 1 nm bis 2 nm aufweist.
  19. Vorrichtung nach einem der vorangehenden Ansprüche 16 bis 18, wobei die p-Austrittsarbeitsmetallschicht (300) in den Raum zwischen den ersten Kanalschichten (215) verschmilzt.
  20. Vorrichtung nach einem der vorangehenden Ansprüche 16 bis 19, wobei die n-Austrittsarbeitsmetallschicht in den Raum zwischen den zweiten Kanalschichten verschmilzt.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11387346B2 (en) * 2020-04-24 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate patterning process for multi-gate devices
DE102021109275A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
US11302798B2 (en) 2020-05-29 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with air gate spacer and air gate cap
US11594610B2 (en) * 2020-10-15 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220278197A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11791214B2 (en) 2021-05-14 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around semiconductor device and method
US20220406909A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with dual silicide and method
US11967504B2 (en) * 2021-06-17 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistor devices and methods of forming same
US11948981B2 (en) 2021-07-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Seam-filling of metal gates with Si-containing layers
KR20230115804A (ko) * 2022-01-27 2023-08-03 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200083326A1 (en) 2018-09-07 2020-03-12 International Business Machines Corporation Patterning method for nanosheet transistors
DE102020106234A1 (de) 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Transistoren mit verschiedenen schwellenspannungen

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517842B (zh) * 2013-09-27 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US9502414B2 (en) 2015-02-26 2016-11-22 Qualcomm Incorporated Adjacent device isolation
US9559205B2 (en) 2015-05-29 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
KR102406947B1 (ko) * 2015-10-08 2022-06-10 삼성전자주식회사 반도체 소자
KR102476143B1 (ko) 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
US10103065B1 (en) * 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
US10410933B2 (en) 2017-05-23 2019-09-10 Globalfoundries Inc. Replacement metal gate patterning for nanosheet devices
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102495082B1 (ko) 2018-06-12 2023-02-01 삼성전자주식회사 반도체 장치
US10566248B1 (en) * 2018-07-27 2020-02-18 Globalfoundries Inc. Work function metal patterning for N-P spaces between active nanostructures using unitary isolation pillar
DE102019112545B4 (de) 2018-07-31 2024-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren zu dessen Herstellung
US11244871B2 (en) * 2019-06-27 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices for tightening spacing between nanosheets in GAA structures and structures formed thereby
US11257815B2 (en) * 2019-10-31 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Work function design to increase density of nanosheet devices
US11387346B2 (en) * 2020-04-24 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate patterning process for multi-gate devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200083326A1 (en) 2018-09-07 2020-03-12 International Business Machines Corporation Patterning method for nanosheet transistors
DE102020106234A1 (de) 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Transistoren mit verschiedenen schwellenspannungen

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