CN203325472U - 动态随机存取存储器及半导体封装件 - Google Patents

Abstract

本实用新型公开了一种动态随机存取存储器及半导体封装件。所述动态随机存取存储器包括：存储器裸片，包括多组存储阵列以及多组内部总线，内部总线与一组或多组存储阵列相对应；位于存储器裸片之上的电源焊盘、信号焊盘、微焊盘；位于电源焊盘、微焊盘之上的对接焊盘，对接焊盘与电源焊盘、微焊盘相连，内部总线与微焊盘相连。所述半导体封装件包括：动态随机存取存储器；逻辑芯片，包括对接焊盘，动态随机存取存储器的对接焊盘与逻辑芯片的对接焊盘相适应；动态随机存取存储器的对接焊盘与逻辑芯片的对接焊盘电相连。本实用新型能不对DRAM结构做较大改动，而提高DRAM的数据带宽，同时保证较高的良品率。

Description

动态随机存取存储器及半导体封装件

技术领域

本实用新型涉及半导体领域，尤其涉及一种动态随机存取存储器及一种半导体封装件。

背景技术

动态随机访问存储器(DRAM，Dynamic Random Access Memory)具有容量大、速度快、单元成本低等特点，因此用途极为广泛。经过长期发展，目前DRAM已经发展出多种产品，比如：在高性能应用中已经从第一代DDR进化到第5代的DDR5，在低功耗场合已经从LPDDR进化到LPDDR2。

如图1所示，目前主流的DRAM一般包括存储阵列10、控制逻辑电路20和接口转换逻辑电路30。存储阵列10包括大量存储单元，用于存储数据，在DRAM中占据最大的面积。存储阵列划分为多个大小和结构相同的bank，比如：图1所示的存储阵列包括8个bank，每个bank独有或数个bank之间共享数据总线和控制总线，这些总线和其它bank的总线之间相互独立。控制逻辑电路20包括：存储阵列控制、行地址锁存、列地址锁存以及位选择逻辑等电路，用于控制DRAM工作，处理DRAM协议，将DRAM接口上的读写请求转换为对各个bank的访问。接口转换逻辑电路30用于数据串并转换，将与bank连接、数据宽度较宽的数据总线转换为DRAM接口上数据宽度较窄的数据总线。这是因为DRAM需要使用窄的数据总线接口以降低在PCB板上走线难度，提高存储系统的可靠性。但接口逻辑的会带来较高的功耗。同时也正因为DRAM数据总线宽度较窄，限制了DRAM读取速度的进一步提升。

为了获得更宽的DRAM数据总线，本领域技术人员对DRAM的封装方法进行了改进，从最初的TSSOP（双列扁平封装）到BGA封装和堆叠封装，一种现有技术是使用超宽的DRAM数据总线，同时采用die-to-die封装方法（即：逐个对2块裸片做压接），这样可以极大地提高DRAM的数据带宽，同时减低工耗。但这种现有技术和目前主流DRAM并不兼容，需要在DRAM的结构和封装上做很大的改动，因此普及这种技术存在一定困难。

随之而来的，是另一种现有技术—Wafer-to-wafer封装。Wafer-to-wafer封装将两块大小一样的晶圆直接压合，两块晶圆上逻辑区域的大小和管脚排布需要完全一致，压合完成后两块晶圆上的所有逻辑区域即完成连接，切分开晶圆后，就得到连接好的单个芯片组。它同时完成两块晶圆上所有芯片的连接，不需要像die-to-die封装逐个对两块芯片做连接，因此成本更低。

但Wafer-to-wafer封装一直存在良品率低的问题，因为Wafer-to-wafer封装需要两块晶圆上对应的芯片均为良品，才能保证连接后的芯片组也是良品。一旦某一块晶圆上的次品率较高，将导致压接后的芯片组良品率急剧降低。比如：用DRAM晶圆和SoC晶圆做晶圆级封装，如果SoC晶圆的良率为98%，DRAM晶圆的良率为90%，则封装后芯片组的良率是0.98*0.9=88.2%。这个良率还是可以接受的，仅牺牲了少量合格的SoC芯片，和wafer-to-wafer封装带来的成本降低相比，还是值得的。但如果DRAM的良率只有60%，则最后的良率就只有58.8%，浪费了过多合格的SoC芯片，得不偿失。

在公开号为CN102543967A的中国专利申请中，披露了更多相关内容。

实用新型内容

本实用新型所要解决的技术问题是在不必对现有DRAM结构做较大改动的前提下，如何提高DRAM的数据带宽，同时保证较高的良品率。

为了解决上述问题，根据本实用新型的一个方面，提供了一种动态随机存取存储器，所述动态随机存取存储器形成于存储器晶圆上，包括：

存储器裸片，所述存储器裸片包括多组存储阵列以及多组内部总线，所述内部总线与一组或多组存储阵列相对应；

位于所述存储器裸片之上的电源焊盘、信号焊盘、微焊盘；

位于所述电源焊盘、微焊盘之上的对接焊盘；

其中，所述对接焊盘与所述电源焊盘、微焊盘相连，所述内部总线与所述微焊盘相连。

在一个实施例中，所述存储器的良品率大于等于预定阈值。

在一个实施例中，所述预定阈值为70%～90%。

在一个实施例中，所述内部总线的数据宽度大于等于64比特。

在一个实施例中，所述对接焊盘的面积大于所述微焊盘的面积。

在一个实施例中，所述对接焊盘的数量大于等于所述微焊盘和所述电源焊盘的数量之和。

在一个实施例中，每个微焊盘与至少一个对接焊盘相连。

在一个实施例中，每个电源焊盘与至少一个对接焊盘相连。

在一个实施例中，所述对接焊盘的数量和位置与逻辑芯片的对接焊盘的数量和位置相适应。

根据本实用新型的另一个方面，还提供了一种半导体封装件，包括：

上述任一种动态随机存取存储器；

逻辑芯片，所述逻辑芯片包括对接焊盘，所述动态随机存取存储器的对接焊盘与所述逻辑芯片的对接焊盘相适应；

所述动态随机存取存储器的对接焊盘与所述逻辑芯片的对接焊盘电相连。

与现有技术相比，本实用新型的技术方案具有以下优点：

本实用新型不对目前DRAM的结构做大的改动，仅仅是将DRAM内部bank级的超宽总线直接引至DRAM芯片表面，形成微焊盘。在存储器晶圆良品率合格时，通过对微焊盘进行重新排布以利于与SoC芯片的对接，使得SoC芯片能够通过超宽总线直接从存储阵列中读写数据，从而大幅提高了数据总线宽度，同时避免了高速串并转换带来的功率消耗。

附图说明

图1为一种现有技术的DRAM结构示意图；

图2为本实用新型的动态随机存取存储器一实施例的电路示意图；

图3为图2所示实施例的结构示意图；

图4为图3所示实施例的一种制造方法的流程示意图；

图5、6a、6b为图3所示实施例的一种制造方法的各阶段性结果示意图；

图7为本实用新型的半导体封装件一实施例的结构示意图；

图8为图7所示实施例的一种制造方法的流程示意图；

图9、10为图7所示实施例的一种制造方法的各阶段结果示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施的限制。

其次，本实用新型利用示意图进行详细描述，在详述本实用新型实施例时，为便于说明，所述示意图只是实例，其在此不应限制本实用新型保护的范围。

在附图中，为了更清楚，元件的形状被夸大，在各处相应的数字针对相应的元件。还将理解的是，当一层被提到是位于另一层或衬底上时，它可以是直接位于另一层或衬底上或者也可以存在中间层。

为了解决背景技术中的技术问题，本实用新型提供了一种动态随机存取存储器制造方法。

图2为本实用新型的动态随机存取存储器一实施例的电路示意图。如图2所示，本实施例的存储器裸片包括：存储阵列10、控制逻辑电路20、接口转换逻辑电路30、原有总线40和超宽总线40’。

所述存储阵列10包括：8个bank（bank0～bank7），用于存储数据。

所述控制逻辑电路20包括：行地址锁存、存储阵列控制电路、列地址锁存、位选择逻辑电路等，用于控制所述存储阵列，实现对所述bank中特定存储单元的读写操作。

所述接口转换逻辑电路30用于将从所述bank中读取出来的数据经过串并转换，从特定接口中传输出去。经过所述接口转换逻辑电路30的数据总线宽度将大大限缩。

所述原有总线40包括：原有地址总线和原有数据总线。如图2所示，所述原有地址总线宽度一般在15比特左右，所述原有数据总线宽度一般为4、8、16比特。在本实施例中，所述接口逻辑转换电路串并转换前的原有数据总线宽度为16比特，经所述接口逻辑转换电路串并转换之后的原有数据总线宽度缩窄为了4比特。经串并转换后的原有数据总线将最终连接到信号焊盘（图未示）上，以满足传统DRAM封装的需要。

所述超宽总线40’包括：超宽地址总线和超宽数据总线，用于实现本实用新型的超宽总线DRAM制造方法。如图2所示，所述超宽总线40’的宽度明显宽于所述原有总线40。具体地，所述超宽地址总线可分为多路（比如：2、4、8路等，本实施例中仅以1路示意），每一路宽度在32比特左右。所述超宽数据总线也可分为多路，每路宽度可为64、128、256比特，甚至更宽。本实施例中，所述超宽数据总线的宽度为128比特。所述超宽数据总线不经过所述接口转换逻辑电路30，而是连同所述超宽地址总线一起，直接与微焊盘（图未示）连接，以实现超宽总线的DRAM。

本实施例DRAM的具体工作过程如下：

首先，将需要进行读取/写入操作的存储单元的地址经所述超宽地址总线（宽度32比特）直接传输至所述行地址锁存和所述列地址锁存。所述行地址锁存经所述原有地址总线选中所述存储阵列中某一bank的对应行。所述列地址锁存经所述位选择逻辑，选中所述对应行中的对应列的存储单元。对所述存储单元进行读取/写入操作。所述存储单元内的数据直接经所述超宽数据总线（宽度128比特）传输至DRAM的对外接口（即：微焊盘）。

请结合参考图2和图3，所述动态随机存取存储器的一实施例包括：存储器裸片、信号焊盘50、电源焊盘60、微焊盘70和对接焊盘80。

具体地，所述存储器裸片包括：形成在半导体衬底100中的存储阵列10、控制逻辑电路20、接口转换逻辑电路30；交叠形成在所述半导体衬底100上的多层金属层200和多层介质层300；形成在所述半导体衬底100、金属层200和介质层300之间的连接孔400，以及形成于所述连接孔400中的多组内部总线（图未示）。

所述内部总线包括：原有总线40和超宽总线40’。所述原有总线40包括：原有地址总线和原有数据总线。所述超宽总线40’包括：超宽地址总线和超宽数据总线。所述超宽总线40’的数据宽度大于所述原有总线40的数据宽度。具体地，所述超宽总线40’的数据宽度大于等于64比特。

所述控制逻辑电路20经所述原有总线40与所述接口转换逻辑电路30电相连，所述接口转换逻辑电路30经所述原有总线40与所述信号焊盘50电相连。所述控制逻辑电路20经所述超宽总线40’与所述微焊盘70电相连，经所述原有总线40与所述存储阵列10、所述电源焊盘60电相连。

所述信号焊盘50、电源焊盘60、微焊盘70位于所述存储器裸片上。

所述对接焊盘80位于所述信号焊盘50、电源焊盘60、微焊盘70上，并且与所述电源焊盘60、微焊盘70相连。

所述对接焊盘80的数量大于等于所述微焊盘70和所述电源焊盘60的数量之和。每个微焊盘70与至少一个对接焊盘80相连。每个电源焊盘60与至少一个对接焊盘80相连。为了提高可靠性，所述电源焊盘60和微焊盘70可以与多个对接焊盘80电相连。

为了便于与SoC芯片封装，所述对接焊盘80的面积大于所述微焊盘70的面积，并且所述对接焊盘80的数量和位置与所述SoC芯片的对接焊盘的数量和位置相适应。

需要说明的是，由于本实施例的动态随机存取存储器在形成前已经过存储器晶圆良品率的测试，只有良品率满足要求的存储器晶圆才能用于形成本实施例的存储器，所以能保证本实施例动态随机存取存储器的良品率在较高的水平，比如：70%～90%。

图4为图3所示实施例的一种制造方法的流程示意图。如图4所示，本实施例包括以下步骤：

执行步骤S110，提供存储器晶圆，存储器晶圆上形成有存储器裸片，存储器裸片上形成有顶层金属层，顶层金属层上形成有电源焊盘、信号焊盘和微焊盘，引出存储器裸片的内部总线与微焊盘电相连。

具体地，所述存储器裸片包括多组内部总线，所述内部总线包括：数据总线和控制总线。所述内部总线是与所述存储阵列相连、宽度较宽的数据总线和控制总线，其数据宽度可大于等于64比特。所述内部总线至少与一组存储阵列相连。为保证DRAM的可靠性或者提高复用率，所述内部总线可以与多组存储阵列连接。

本实施例对现有技术DRAM结构的改变在于在所述存储器裸片上形成一层或者多层金属层，在顶层的金属层中形成微焊盘，并且从所述存储器裸片的存储阵列中引出宽的内部总线与微焊盘电相连。

具体地，本实施例仍沿用现有DRAM封装中的电源焊盘和信号焊盘。所述电源焊盘用于为DRAM供电，所述信号焊盘用于通过传统的接口控制逻辑电路实现DRAM读取。本实施例额外形成的微焊盘将较宽的内部总线引出至DRAM表面。每个微焊盘至少与一根所述内部总线相连。为保证DRAM的可靠性或者提高复用率，所述微焊盘也可连接多根内部总线。

图5为本实施例形成有存储器裸片的晶圆的正视图。如图5所示，在所述晶圆的半导体衬底100中形成有所述存储器裸片的存储阵列10、控制逻辑电路20和接口转换逻辑电路30。在所述半导体衬底100上交叠形成有多层金属层200和多层介质层300。在所述半导体衬底100、金属层200和介质层300之间，形成有连接孔400，以实现器件间的电连接。在顶层的金属层200上形成有信号焊盘50、电源焊盘60以及微焊盘70。所述信号焊盘50经所述连接孔400与所述接口转换逻辑电路300电相连。所述微焊盘70经所述连接孔400与所述控制逻辑电路20电相连。

需要说明的是，本领域技术人员可以理解，所述原有总线40和所述超宽总线40’形成于所述连接孔400中（图未示）。所述信号焊盘50经所述原有总线40与所述接口转换逻辑电路30电相连。所述微焊盘70经所述超宽总线40’与所述控制逻辑电路20电相连。

继续参考图4，执行步骤S120，对存储器晶圆进行修复。通过修复，可进一步提高所述存储器晶圆的良品率。

继续参考图4，执行步骤S130，判断存储器晶圆的良品率是否大于等于预定阈值。具体地，若所述预设阈值较低，则最终形成的DRAM良品率也较低，在形成有SoC的晶圆良品率较高的情况下，会造成较多的浪费。若所述预设阈值较高，则使用本实用新型DRAM制造方法的要求较高，本方法的优势得以发挥的机会较少，因此，优选的预设阈值为70%～90%。

继续参考图4，如果存储器晶圆的良品率大于等于预定阈值，则执行步骤S140，对微焊盘进行重新排布，形成对接焊盘，对接焊盘与微焊盘、电源焊盘电相连。

具体地，发明人发现：微焊盘比较小，不利于DRAM晶圆和SoC晶圆的连接。而且设计人员还要考虑形成的微焊盘与SoC对接焊盘位置是否吻合，会进一步加大了DARM芯片的设计难度。本实施例通过对微焊盘进行重新排布，在微焊盘上形成对接焊盘，可以有效改善上述问题。

具体地，所述对微焊盘进行重新排布，形成对接焊盘包括：在所述存储器晶圆上形成一层或多层金属层；在最顶层的金属层上形成对接焊盘，所述对接焊盘的数量和位置与逻辑芯片的对接焊盘的数量和位置相适应；将所述对接焊盘与所述微焊盘、所述电源焊盘电相连。

需要说明的是，由于不再使用传统的接口转换逻辑电路实现DRAM读取，因此后续的封装不再需要信号焊盘，所以，重新排布的对接焊盘并不需要与所述信号焊盘电相连。

为了方便DRAM晶圆与SoC晶圆的连接，所述对接焊盘的面积大于所述微焊盘的面积。

所述对接焊盘的数量至少等于所述微焊盘和所述电源焊盘的数量之和，为提高DRAM的可靠性，也可配置一定数量冗余的对接焊盘。具体地，每个微焊盘与至少一个对接焊盘相连，每个电源焊盘与至少一个对接焊盘相连。

图6a、6b为本实施例重新排布前后的存储器的俯视图。

图6a为重新排布前存储器的俯视图。如图6a所示，在所述存储器表面的不同位置形成有信号焊盘50、电源焊盘60和微焊盘70。所述微焊盘70的数量较多但面积较小。

图6b为重新排布后存储器的俯视图。如图6b所示，重新排布后，在所述存储器表面形成了对接焊盘80，同时覆盖了所述信号焊盘50、电源焊盘60和微焊盘70。所述对接焊盘70的面积明显大于所述微焊盘70。

继续参考图4，在步骤S140执行完毕后，还可选择性地执行步骤S150，关闭存储器裸片的物理接口逻辑、串并转换逻辑、模式寄存器、延迟锁相环中的一种或多种。所述物理接口逻辑、串并转换逻辑、模式寄存器、延迟锁相环为传统的通过接口转换逻辑电路读取DRAM所需的元器件，当DRAM工作于超宽总线模式下时，可以选择性地关闭这些元器件，以进一步降低能耗。

继续参考图4，还可选择性地执行步骤S160，在存储器晶圆的划片槽中形成测试逻辑芯片，测试逻辑芯片与对接焊盘相连，以便测试。

本领域技术人员可以理解，已有多种现有技术可以关闭在超宽总线DRAM工作模式下不需要使用的元器件，比如：物理接口逻辑、串并转换逻辑、模式寄存器、延迟锁相环等。本实用新型对此不作具体限定，在此不再赘述。

本实用新型还提供了一种半导体封装件。图7示出了本实用新型的半导体封装件一实施例的结构示意图。如图7所示，本实施例包括：动态随机存取存储器U11、逻辑芯片U21、以及引脚U31。

所述动态随机存取存储器U11包括：形成于其表面的对接焊盘U12。

所述逻辑芯片U21包括：形成于其表面的对接焊盘U22以及形成于其另一面的焊盘U32。

所述对接焊盘U12和U22在数量和面积上互相适应，所述动态随机存取存储器U11和逻辑芯片U21通过各自对接焊盘U12和U22的压接实现电连接。

所述焊盘U32与所述引脚U31焊接。所述半导体封装件可通过所述引脚U31装配于PCB板上。

图8为图7所示实施例的一种制造方法的流程示意图。如图8所示，本实施例包括以下步骤：

执行步骤S210，提供形成有动态随机存取存储器的第一晶圆。具体地，所述动态随机存取存储器为超宽总线的DRAM，其器件表面形成有与逻辑芯片的对接焊盘相适应的对接焊盘，其内部形成有从bank引出的超宽数据总线。所述动态随机存取存储器的制造方法可具体参考前文所述，此处不再赘述。

执行步骤S220，提供形成有逻辑芯片的第二晶圆，逻辑芯片包括对接焊盘，动态随机存取存储器的对接焊盘与逻辑芯片的对接焊盘相适应。

图9示出了本实施例中的第一晶圆和第二晶圆。如图9所示，在第一晶圆U10上形成有动态随机存取存储器U11，在所述动态随机存取存储器U11的表面形成有对接焊盘U12。在第二晶圆U20上形成有逻辑芯片U21，在所述逻辑芯片U21的表面形成有对接焊盘U22。所述动态随机存取存储器U11的对接焊盘U12的数量和位置与所述逻辑芯片U21的对接焊盘U22的数量和位置相适应。

继续参考图8，执行步骤S230，所述第一晶圆和第二晶圆通过相适应的对接焊盘的电连接实现晶圆级封装。具体地，将所述第一晶圆上每个动态随机存取存储器的对接焊盘与所述第二晶圆上每个逻辑芯片对应的对接焊盘压接。

图10示出了本实施例中的第一晶圆和第二晶圆电实现晶圆级封装后的结果示意图。如图10所示，对接焊盘U12和对接焊盘U22压接，使得动态随机存取存储器U10和逻辑芯片U21实现电相连，使得第一晶圆U10和第二晶圆U20实现晶圆级封装。

继续参考图8，之后可选择性地执行步骤S240，分割第一晶圆和第二晶圆，获得包括动态随机存取存储器和逻辑芯片的半导体互连件。

需要说明的是，本领域技术人员可以理解，已有多种现有技术可以分割第一晶圆和第二晶圆，获得半导体互连件，比如：BGA封装、堆叠封装等。本实用新型对此不作具体限定，在此不再赘述。

继续参考图8，之后还可选择性地执行步骤S250，对半导体互连件进行封装，获得半导体封装件。

需要说明的是，本领域技术人员可以理解，已有多种现有技术可以对半导体互连件进行封装，获得半导体封装件，比如：BGA封装、堆叠封装等。本实用新型对此不作具体限定，在此不再赘述。

如图7所示，通过形成于逻辑芯片U21另一表面的焊盘U32与引脚U31焊接，然后进行整体塑封，形成所述半导体封装件。

本实施例中，由于使用的是超宽总线的DRAM，因此能明显提高所形成的半导体封装件的读取速度，同时可保证所述半导体封装件的良品率，从而进一步降低使用本实用新型封装方法的制造成本。

本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims (10)

1.一种动态随机存取存储器，所述动态随机存取存储器形成于存储器晶圆上，其特征在于，包括：

存储器裸片，所述存储器裸片包括多组存储阵列以及多组内部总线，所述内部总线与一组或多组存储阵列相对应；

位于所述存储器裸片之上的电源焊盘、信号焊盘、微焊盘；

位于所述电源焊盘、微焊盘之上的对接焊盘；

其中，所述对接焊盘与所述电源焊盘、微焊盘相连，所述内部总线与所述微焊盘相连。

2.根据权利要求1所述的动态随机存取存储器，其特征在于，所述存储器的良品率大于等于预定阈值。

3.根据权利要求2所述的动态随机存取存储器，其特征在于，所述预定阈值为70%～90%。

4.根据权利要求1所述的动态随机存取存储器，其特征在于，所述内部总线的数据宽度大于等于64比特。

5.根据权利要求1所述的动态随机存取存储器，其特征在于，所述对接焊盘的面积大于所述微焊盘的面积。

6.根据权利要求1所述的动态随机存取存储器，其特征在于，所述对接焊盘的数量大于等于所述微焊盘和所述电源焊盘的数量之和。

7.根据权利要求6所述的动态随机存取存储器，其特征在于，每个微焊盘与至少一个对接焊盘相连。

8.根据权利要求6所述的动态随机存取存储器，其特征在于，每个电源焊盘与至少一个对接焊盘相连。

9.根据权利要求1所述的动态随机存取存储器，其特征在于，所述对接焊盘的数量和位置与逻辑芯片的对接焊盘的数量和位置相适应。

10.一种半导体封装件，其特征在于，包括：

如权利要求1～9所述任一种动态随机存取存储器；

逻辑芯片，所述逻辑芯片包括对接焊盘，所述动态随机存取存储器的对接焊盘与所述逻辑芯片的对接焊盘相适应；

所述动态随机存取存储器的对接焊盘与所述逻辑芯片的对接焊盘电相连。

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