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CN113471204A - 存储元件及其制造方法 - Google Patents

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CN113471204A
CN113471204A CN202010288755.1A CN202010288755A CN113471204A CN 113471204 A CN113471204 A CN 113471204A CN 202010288755 A CN202010288755 A CN 202010288755A CN 113471204 A CN113471204 A CN 113471204A
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李智雄
古绍泓
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Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
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Publication date
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Abstract

本发明公开了一种存储元件及其制造方法，该存储元件包括：第一位线位于介电层上与第二位线位于所述第一位线上方；第一字线与第二字线，位于所述第一位线与所述第二位线之间；源极线，位于所述第一字线与所述第二字线之间；通道柱，贯穿所述第一字线、所述源极线与所述第二字线，且与所述第一位线、所述源极线及所述第二位线连接；以及电荷存储结构，包括上部，环绕在所述通道柱的上侧壁，介于所述第二字线与所述通道柱之间；以及下部，环绕在所述通道柱的下侧壁，介于所述第一字线与所述通道柱之间。

Description

存储元件及其制造方法
技术领域
本发明是有关于一种存储元件及其制造方法。
背景技术
随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了满足高存储密度(high storage density)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memorydevice)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memorydevice)。然而，具有垂直通道结构的三维存储元件仍需面临许多挑战。
发明内容
本发明提供一种存储元件及其制造方法，可以在单位面积内具有纵向叠置的多个存储单元，以有效利用衬底的面积，并且，可与现有工艺兼容。
本发明实施例提出一种存储元件，包括：至少一半导体层，位于介电层上方；第一位线与第二位线，其中所述第一位线位于所述介电层上，所述第二位线位于第一位线上方；第一字线与第二字线，位于所述第一位线与所述第二位线之间；源极线，位于所述第一字线与所述第二字线之间；通道柱，贯穿所述第一字线、所述源极线与所述第二字线，且与所述第一位线、所述源极线及所述第二位线连接；以及电荷存储结构，包括上部，环绕在所述通道柱的上侧壁，介于所述第二字线与所述通道柱之间；以及下部，环绕在所述通道柱的下侧壁，介于所述第一字线与所述通道柱之间。所述第一字线、所述电荷存储结构的所述下部、所述通道柱、所述第一位线与所述源极线形成第一存储单元；所述第二字线、所述电荷存储结构的所述上部、所述通道柱、所述第二位线与所述源极线形成第二存储单元，所述第二存储单元位于所述第一存储单元上方。
本发明实施例还提出一种存储元件的制造方法，包括：在介电层上形成第一位线；以及至少一循环工艺。所述至少一循环工艺包括以下步骤。在所述第一位线与所述介电层上形成第一叠层结构、第二叠层结构及第三叠层结构，其中所述第一叠层结构与所述第三叠层结构各自分别包括由下而上的第一绝缘层、牺牲层与第二绝缘层；在所述第三叠层结构、所述第二叠层结构及所述第一叠层结构中形成孔；在所述孔的侧壁形成电荷存储结构；在所述孔中形成通道柱，所述通道柱覆盖所述电荷存储结构并且连接所述第一位线；在所述第三叠层结构及部分所述第二叠层结构中形成凹缝；在所述凹缝的侧壁形成保护层；以所述第三叠层结构及所述保护层为掩模，移除部分的所述第二叠层结构以及部分的所述电荷存储结构，以形成源极线沟道，裸露出所述通道柱的侧壁，并将所述电荷存储结构分隔为上部与下部；在所述源极线沟道中形成源极线；移除所述凹缝下方的部分的所述源极线、部分的所述第一叠层结构以加深所述凹缝；移除所述保护层。移除所述凹缝所裸露的所述第一叠层结构的所述牺牲层及所述第三叠层结构的所述牺牲层，以形成第一字线沟道与第二字线沟道；在所述第一字线沟道与所述第二字线沟道中形成第一字线与第二字线；在所述凹缝中形成绝缘墙(silt)；以及在所述第三叠层结构上方形成第二位线，所述第二位线与所述通道柱电性连接。所述第一字线、所述电荷存储结构的所述下部、所述通道柱、所述第一位线与所述源极线形成第一存储单元；所述第二字线、所述电荷存储结构的所述上部、所述通道柱、所述第二位线与所述源极线形成第二存储单元。
本发明的三维存储元件在单位面积内可以包括纵向叠置的多个存储单元，可以有效利用衬底的面积。并且，本发明的三维存储元件的工艺可与现有工艺相容。
附图说明
图1A是依照本发明的实施例的存储元件的俯视图。
图1B是图1A的线B-B′的剖面图。
图1C是图1A的线C-C′的剖面图。
图2是图1A的局部等效电路图。
图3A至图3O是依照本发明的实施例的存储元件的制造流程的剖面示意图。
图4A至图4D是依照本发明的另一实施例的存储元件的局部制造流程的剖面示意图。
图5A至图5B是依照本发明的又一实施例的存储元件的局部制造流程的剖面示意图。
图6是依照本发明的其他实施例的存储元件的俯视图。
图7A是依照本发明的实施例的三维存储元件的俯视图。
图7B是图7A的线B-B′的剖面图。
图7C是图7A的线C-C′的剖面图。
图8是图7C的等效电路图。
【符号说明】
10：存储元件
10′：三维存储元件
146：势垒层
66B：氮化硅
66M：氧化硅
66T：氮化硅
100：衬底
102：介电层
110：第一叠层结构
112、132：第一绝缘层
114、134：牺牲层
116、136：第二绝缘层
120：第二叠层结构
122、128、170：多晶硅层
124：第一牺牲层
125：第二牺牲层
126：第三牺牲层
130：第三叠层结构
138：孔
140、140A、140′：电荷存储结构
142：势垒层
144：电荷存储层
146：隧穿层
150、150A：通道层
150B：半导体柱
152：绝缘芯
152A：绝缘材料
154：导电插塞
154A：导电层
162：中止层
164、164S：凹缝
166、SP：保护层
168：源极线沟道
172、174：栅极沟道
BL_B、BL0_B、BL1_B、BL2_B、BL3_B、BL4_B、BL5_B、BL6_B、BL7_B、BL8_B、BL9_B、BL_B′、BL0_B′、BL1_B′、BL2_B′、BL3_B′、BL4_B′、BL_T、BL0_T、BL1_T、BL2_T、BL3_T、BL4_T、BL5_T、BL6_T、BL7_T、BL8_T、BL9_T、BL_T′、BL0_T′、BL1_T′、BL2_T′、BL3_T′、BL4_T′：位线
BLK、BLK0、BLK1、BLK′、BLK0′：区块
CP、CP1、CP2、CP3、CP4、CP5：通道柱
d1：第一方向
d2：第二方向
d3：第三方向
D0、D1、D0′、D1′：漏极
DP、DP′：虚设柱
E1、E2、E3：刻蚀工艺
G0、G0′、G1、G1′：栅极
ML：金属层
M_B、M011_B、M012_B、M013_B、M111_B、M112_B、M113_B、M_B′：第一存储单元
M_T、M011_T、M012_T、M013_T、M111_T、M112_T、M113_T、M_T′：第二存储单元
MCt、MCt0、MCt1、MCt′、MCt0′：存储单元组
P0、P0′：下部
P1、P1′：上部
R1：第一区
R2：第二区
S、S′：源极
SL0、SL1、SL0′：源极线
SLC、SLC′：源极线接触窗
St、St0、St1、St2、St′、St0′、St1′：绝缘墙
T、T1、T2：半导体层
V1、V2、V3、V4、V5、V1′、V2′：过孔
WL、WL00、WL01、WL10、WL11、WL′、WL00′、WL01′：字线
WLC0、WLC1、WLC0′、WLC1′：字线接触窗
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
请参照图1A，本发明实施例的存储元件10是一种三维NOR快闪存储元件，其设置在衬底100上。衬底100包括以多个绝缘墙St分隔开的多个区块(Block)BLK。在图1A中多个区块(Block)BLK以两个区块BLK0与区块BLK1来表示，但不以此为限。区块BLK0与区块BLK1是以绝缘墙(或称绝缘缝)St0、St1、St2分隔开。存储元件10包括多个存储单元组MCt位于各区块BLK的第一区R1中。第一区R1又可称为存储单元区。在各区块BLK中的多个存储单元组MCt可以分别排列成多行与多列所形成的阵列。相邻两列的存储单元组MCt可以对齐或是相错开。举例来说，区块BLK0中的存储单元组MCt0排列成多行与多列所形成的阵列，且相邻两列的存储单元组MCt0可以彼此相错(如图1A所示)，或彼此对齐(未示出)。区块BLK1中的存储单元组MCt1亦排列成多行与多列所形成的阵列，且相邻两列的存储单元组MCt1可以彼此相错(如图1A所示)，或彼此对齐(未示出)。此外，区块BLK0中的奇数列的存储单元组MCt0与区块BLK1中的奇数列的存储单元组MCt1彼此在第一方向d1上对齐。区块BLK0中的偶数列的存储单元组MCt0与区块BLK1中的偶数列的存储单元组MCt1彼此彼此在第一方向d1上对齐。
请参照图1B，每一个存储单元组MCt包括在第三方向d3上两个叠置的第一存储单元M_B与第二存储单元M_T。举例来说，在图2中，区块BLK0中具有第一存储单元M011_B、M012_B、M013_B与第二存储单元M011_T、M012_T、M013_T。第二存储单元M011_T、M012_T、M013_T分别设置在第一存储单元M011_B、M012_B、M013_B上方，且分别形成一个存储单元组MCt0。同样地，区块BLK1中具有第一存储单元M111_B、M112_B、M113_B与第二存储单元M111_T、M112_T、M113_T。第二存储单元M111_T、M112_T、M113_T分别设置在第一存储单元M111_B、M112_B、M113_B上方，且分别形成一个存储单元组MCt1。
请参照图1A与图2，存储元件10还包括在第一方向d1延伸的位线BL_B与位线BL_T。位线BL_T对应设置在位线BL_B上方。位线BL_B例如是包括BL0_B、BL1_B、…BL9_B，或更多的位线。位线BL_T例如是包括BL0_T、BL1_T、…BL9_T，或更多的位线。每一位线BL_B与位线BL_T可以串接不同区块BLK中的第一存储单元的漏极以及第二存储单元的漏极。举例来说，位线BL0_B可以串接区块BLK0中的第一存储单元M011_B的漏极与区块BLK1中的第一存储单元M111_B的漏极。位线BL0_T可以串接区块BLK0中的第二存储单元M011_T的漏极与区块BLK1中的第二存储单元M111_T的漏极。
请参照图1A与图2，存储元件10还包括多条源极线SL，以连接同一区块BLK中同一列的多个第一存储单元与多个第二存储单元的共享源极。举例来说，存储元件10还包括源极线SL0与SL1。源极线SL0可以串接区块BLK0中的第一存储单元M011_B与第二存储单元M011_T的共享源极、第一存储单元M012_B与第二存储单元M012_T的共享源极以及第一存储单元M013_B与第二存储单元M013_T的共享源极。同样地，源极线SL1可以串接区块BLK1中的第一存储单元M111_B与第二存储单元M111_T的共享源极、第一存储单元M112_B与第二存储单元M112_T的共享源极以及第一存储单元M113_B与第二存储单元M113_T的共享源极。
请参照图1A与图2，存储元件10还包括多条字线WL，以连接同一区块BLK中同一列的多个第一存储单元的栅极或同一列的多个第二存储单元的栅极。举例来说，字线WL00连接区块BLK0中同一列(第一列)的第一存储单元M011_B、M012_B、M013_B的栅极。字线WL01连接区块BLK0中同一列(第二列)的第二存储单元M011_T、M012_T、M013_T的栅极。字线WL10连接区块BLK1中同一列(第一列)的第一存储单元M111_B、M112_B、M113_B的栅极。字线WL11连接区块BLK1中同一列(第二列)的第二存储单元M111_T、M112_T、M113_T的栅极。
请参照图1B，在本实施例中，在区块BLK0中的存储单元组MCt0包括第一存储单元M011_B与第二存储单元M011_T。第一存储单元M011_B包括栅极G0(即字线WL00)、电荷存储结构140的下部P0、通道柱CP、位线BL0_B(漏极D0)与源极线SL0(源极S，或称共享源极)。第二存储单元M011_T设置在第一存储单元M011_B上方。第二存储单元M011_T包括栅极G1(即字线WL01)、电荷存储结构140的上部P1、通道柱CP、位线BL0_T(漏极D1)与与源极线SL0(源极S，或称共享源极)。栅极G0与栅极G1设置在位线BL0_B(漏极D0)与位线BL0_T(漏极D1)之间。栅极G0与栅极G1分别位于电荷存储结构140的下部P0与上部P1周围，并与其物理性接触。电荷存储结构140的下部P0与上部P1彼此分离，且通道柱CP的部分的外侧壁裸露出来。源极线SL0(源极S)设置在栅极G0与栅极G1之间。源极线SL0(源极S)与通道柱CP的部分外侧壁物理性接触。位线BL0_B(漏极D0)与通道柱CP的底面物理性接触。位线BL0_T(漏极D1)经由过孔V1与通道柱CP电性连接。
请参照图1A与1C，字线WL00的末端经由字线接触窗WLC0与金属层ML连接。字线WL01的末端经由字线接触窗WLC1与金属层ML连接。源极线SL0的末端经由源极线接触窗SLC与金属层ML连接。字线WL00的末端、源极线SL0的末端、字线WL01的末端设置在区块BLK0的第二区R2。字线WL00的末端、源极线SL0的末端、字线WL01的末端可以呈阶梯状，因此第二区R2又可称为阶梯区。
请参照图1A与1B，在一些实施例中，在第二区R2中还包括多个虚设柱(dummypillar)DP。虚设柱DP是用来提供工艺中结构的支撑性，以避免层或结构的塌陷。虚设柱DP可以是在形成存储孔(或称通道孔)、电荷存储结构140以及通道柱CP时同时形成。虚设柱DP的结构可以与电荷存储结构140以及通道柱CP的组合结构相同，但尺寸可以与存储孔(或称通道孔)的尺寸相同或相似。以设置在区块BLK0的通道柱CP与虚设柱DP来说，通道柱CP下方会有第一位线BL0_B且与位线BL0_B电性连接，而虚设柱DP下方则不会有位线BL0_B且与位线BL0_B电性不连接。通道柱CP上方会形成过孔，例如是过孔V1，以与位线BL0_T电性连接，而虚设柱DP上方则不会形成过孔，因此虚设柱DP与位线BL0_T电性不连接。虚设柱DP的侧壁周围会有栅极G0、源极线SL0或栅极G1与其接触。
请参照图3A，本发明实施例的存储元件10(如图1A所示)的制造方法如下。首先，提供衬底(未示出)。衬底包括半导体衬底，例如是硅衬底。接着，于衬底上形成介电层102。介电层102的材料例如是化学气相沉积法形成的氧化硅。在所述介电层102上形成多条位线BL_B。位线BL_B又可称为漏极(D0)。位线BL_B的形成方法例如是利用化学气相沉积法形成掺杂的多晶硅，然后再经由光刻与刻蚀工艺进行图案化。
接着，在位线BL_B与介电层102上形成第一叠层结构110、第二叠层结构120及第三叠层结构130。第一叠层结构110包括由下而上叠层的第一绝缘层112、牺牲层114与第二绝缘层116。第一绝缘层112、第二绝缘层116的材料例如是化学气相沉积法形成的氧化硅。牺牲层114的材料与第一绝缘层112及第二绝缘层116的材料不同，例如是化学气相沉积法形成的氮化硅。第一绝缘层112、牺牲层114与第二绝缘层116的厚度可以相同或相异。
第二叠层结构120包括由下而上叠层的第一掺杂的多晶硅层122、第一牺牲层124、第二牺牲层125、第三牺牲层126以及第二掺杂的多晶硅层128。第一牺牲层124以及第三牺牲层126的材料与第一掺杂的多晶硅层122以及第二掺杂的多晶硅层128的材料不同，例如是化学气相沉积法形成的氧化硅。第二牺牲层125的材料与第一牺牲层124以及第三牺牲层126的材料不同，例如是化学气相沉积法形成的掺杂的多晶硅层。第一掺杂的多晶硅层122、第一牺牲层124、第二牺牲层125、第三牺牲层126以及第二掺杂的多晶硅层128的厚度可以相同或相异。
第三叠层结构130包括由下而上叠层的第一绝缘层132、牺牲层134与第二绝缘层136。第一绝缘层132、第二绝缘层136的材料例如是化学气相沉积法形成的氧化硅。牺牲层134的材料与第一绝缘层132及第二绝缘层136的材料不同，例如是化学气相沉积法形成的氮化硅。第一绝缘层132、牺牲层134与第二绝缘层136的厚度可以相同或相异。举例来说，第二绝缘层136的厚度可以大于第一绝缘层132与牺牲层134的厚度。
请参照图3B，通过光刻与刻蚀工艺进行图案化工艺，以在第三叠层结构130、第二叠层结构120及第一叠层结构110中形成多个孔138。孔138又可称为存储孔(memory hole)或通道孔(channel hole)。每一个孔138裸露出位线BL_B。从图1A所示的俯视图观之，孔138的形状可以是圆形、椭圆形等。在一些实施例中，亦在衬底的阶梯区(未示出)的第三叠层结构130、第二叠层结构120及第一叠层结构110中形成多个孔(未示出)，孔的下方并无位线BL_B。这些孔是用来形成虚设柱(如图1A所示)，以在后续工艺中支撑半导体元件的结构，以避免层或结构的塌陷。
请参照图3C，在第三叠层结构130的顶面上以及孔138的侧壁及底面形成电荷存储结构140A。在一实施例中，电荷存储结构140A可以包括势垒层(blocking layer)142、电荷存储层144、隧穿层146。势垒层142/电荷存储层144/隧穿层146例如是氧化物/氮化物/氧化物(ONO)的复合层，或其他材料所形成的复合层。电荷存储结构140A也可以例如是氧化物/氮化物/氧化物/氮化物/氧化物(ONONO)的复合层、硅/氧化物/氮化物/氧化物/硅(SONOS)、氧化铝/氧化物/氮化物/氧化物(Al2O3/O/N/O)或是其他合适的复合层。电荷存储结构140A可以通过化学气相沉积、热氧化、氮化、刻蚀等工艺来形成。
请参照图3D，进行各向异性刻蚀工艺，以移除第三叠层结构130的顶面上方的以及孔138的底面的电荷存储结构140。留下在孔138的侧壁的电荷存储结构140，裸露出孔138的底面的位线BL_B。在一些实施例中，电荷存储结构140亦形成在衬底的阶梯区的多个孔(未示出)的侧壁。
请参照图3E至3F，进行在孔138中形成通道柱(channel pillar)CP的工艺。在一些实施例中，通道柱CP的形成方法包括以下步骤。首先，在第三叠层结构130上以及孔138中形成通道层150A与绝缘材料152A，如图3E所示。通道层150A共形地覆盖第三叠层结构130、电荷存储结构140的侧壁以及位线BL_B的顶面，并且与位线BL_B电性连接。通道层150A包括掺杂的半导体材料、未掺杂的半导体材料或其组合。举例来说，通道层150A可以是先经由化学气相沉积工艺或是物理气相形成未掺杂的多晶硅层，然后再经由回火工艺来形成。绝缘材料152A覆盖在通道层150A上，并且填满孔138。绝缘材料152A例如是以化学气相沉积法形成的氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或其组合。
请参照图3F，移除部分绝缘材料152A，以在孔138中形成绝缘芯152。移除的工艺可以采用单一阶段刻蚀工艺、两阶段刻蚀工艺、多阶段刻蚀工艺、化学机械研磨工艺或其组合。刻蚀工艺可以例如是各向异性刻蚀、各向异性刻蚀或其组合等方法。绝缘芯152的顶面低于第三叠层结构130的顶面，因此，在绝缘芯152的顶面上具有凹槽(未示出)。接着，在第三叠层结构130的顶面上以及绝缘芯152上方的凹槽中形成导电层154A。导电层154A例如是经由化学气相沉积工艺或是物理气相沉积工艺形成的掺杂的多晶硅、钨、铂或其组合。
请参照图3G，进行回刻蚀或是化学机械研磨工艺，以移除第三叠层结构130的顶面上的导电材料层154A，以在凹槽中形成导电插塞154，以完成通道柱CP的制作。通道柱CP包括绝缘芯152、导电插塞154以及通道层150。绝缘芯152位于孔138中。导电插塞154位于绝缘芯152上，并且与通道层150电性连接。通道层150为一共形层，其环绕绝缘芯152与导电插塞154的侧壁，并且包覆绝缘芯152的底部，与导电插塞154以及位线BL_B电性连接。在一些实施例中，与绝缘芯152、导电插塞154以及通道层150相似的结构亦形成在衬底的阶梯区的多个孔(未示出)中，以形成虚设柱。虚设柱的下方无位线BL_B，且虚设柱与位线BL_B电性不连接。
请参照图3H，在第三叠层结构130上形成中止层162。中止层162的材料包括以CVD形成的氧化硅、氮化硅、氮氧化硅、碳化硅或其组合。在一些实施例中，中止层162包括与最顶层的第二绝缘层136的材料不同的材料。
接着，在中止层162、第三叠层结构130及部分第二叠层结构120中形成凹缝164。在一些实例中，凹缝164的深度至少延伸穿过第二掺杂的多晶硅层128，使其底部裸露出第三牺牲层126。
其后，在第三叠层结构130上方以及凹缝164中形成保护层166，以覆盖凹缝164的侧壁与底面。保护层166可以单层或是多层。保护层166的材料包括氮化物、氧化物、氮氧化硅(SiON)、碳化硅(SiC)、氮碳化硅(SiCN)、氮碳氧化硅(SiCON)、其复合层，或其他材料所形成的复合层。
请参照图3I，进行各向异性刻蚀工艺，以移除中止层162上以及凹缝164底面的保护层166，并形成保护层SP。在进行刻蚀的过程中，部分的第三牺牲层126以及第二牺牲层125也被刻蚀，使得凹缝164的深度加深，而裸露出第二牺牲层125。保护层SP覆盖中止层162、凹缝164侧壁的第二绝缘层136、牺牲层134、第一绝缘层132以及多晶硅层128。
请参照图3J，以中止层162与保护层SP为掩模，进行刻蚀工艺，以使刻蚀剂流入凹缝164，而移除第三牺牲层126与部分的势垒层142、第二牺牲层125与部分的电荷存储层144、第一牺牲层124与部分的隧穿层146，以形成源极线沟道168，并使电荷存储结构140分成两部分，如下部P0与上部P1。此刻蚀工艺可以采用单一阶段刻蚀工艺、两阶段刻蚀工艺或多阶段刻蚀工艺。刻蚀工艺可以例如是各向异性刻蚀、各向异性刻蚀或其组合等方法。在进行此阶段工艺时，虚设柱的部分的势垒层142、部分的电荷存储层144、部分的隧穿层146虽会被移除，但是，虚设柱的绝缘芯152、导电插塞154以及通道层150可以留在衬底的阶梯区提供工艺中结构的支撑性，以避免层或结构的塌陷。
在一实施例中，第三牺牲层126与势垒层142、第一牺牲层124与隧穿层146均为氧化硅，第二牺牲层125与电荷存储层144分别为多晶硅与氮化硅，保护层SP可以采用厚度大于电荷存储层144的氮化硅层或是氮化硅/氧化硅/氮化硅复合层。移除工艺可以包括以下步骤。在图4A至图4D中，以保护层SP包括氮化硅66B/氧化硅66M/氮化硅66T的复合层来表示。
请参照图4A与4B，进行第一刻蚀工艺E1，采用含氟的刻蚀剂(例如是氢氟酸)，以同时移除第三牺牲层126与部分的势垒层142，裸露出第二牺牲层125与电荷存储层144。在进行刻蚀的过程中，由于保护层SP为厚的氮化硅层(图3I)或是氮化硅66T/氧化硅66M/氮化硅66B的复合层，其本身为氮化硅或是最外层的材料为氮化硅66T，而第二牺牲层125为掺杂的多晶硅层，这些层的材料均与由氧化硅制成的第三牺牲层126与势垒层142的材料不同，因此可以在刻蚀的过程做为防护层。保护层SP可以保护凹缝164的侧壁，而第二牺牲层125可以保护下方的材料层。
请参照图4B与4C，进行第二刻蚀工艺E2，例如是采用磷酸，以同时移除第二牺牲层125与部分的电荷存储层144，裸露出第一牺牲层124与隧穿层146。在进行刻蚀的过程中，由于第一牺牲层124为氧化硅，其材料与由掺杂多晶硅制成的第二牺牲层125不同且与由氮化硅制成的电荷存储层144不同，因此，在刻蚀的过程中第一牺牲层124可以留下并保护下方的各材料层。再者，在保护层SP为厚的氮化硅层的实施例中，在进行刻蚀工艺后，保护层SP虽有厚度的减少，但仍有足够的厚度可以留在凹缝164的侧壁。在保护层SP是氮化硅66T/氧化硅66M/氮化硅66B的复合层的实施例中，因为保护层SP具有氧化硅66M，因此，纵使做为保护层SP的复合层的最外层的氮化硅66T遭受刻蚀，而裸露出复合层的氧化硅66M，由于氧化硅66M与由掺杂多晶硅制成的第二牺牲层125以及由氮化硅制成的电荷存储层144的材料不同，因此，可以在刻蚀的过程中可以做为防护层，以保护凹缝164的侧壁。
请参照图4C与4D，之后，进行第三刻蚀工艺E3，采用含氟的刻蚀剂(例如是氢氟酸)，以同时移除第一牺牲层124与部分的隧穿层146。在进行刻蚀的过程中，由于保护层SP为厚的氮化硅层或为氮化硅66T/氧化硅66M/氮化硅66B的复合层，其本身为氮化硅或是其最内层的材料为氮化硅66B。留下来的保护层SP与多晶硅层122的材料均与氧化硅制成的第一牺牲层124与隧穿层146的材料不同，因此可以在刻蚀的过程做为防护层。保护层SP可以保护凹缝164的侧壁，而第一掺杂的多晶硅层122可以来下并保护下方的材料层。在进行上述刻蚀工艺E1至E3之后，形成裸露出第一掺杂的多晶硅层122、第二掺杂的多晶硅层128以及通道层150的源极线沟道168，并使得电荷存储结构140分成两部分，即下部P0与上部P1。
请参照图3K，在源极线沟道168中形成掺杂的多晶硅层170。掺杂的多晶硅层170、第一掺杂的多晶硅层122与第二掺杂的多晶硅层128共同形成源极线SL(源极S)。由于掺杂的多晶硅层170与第一掺杂的多晶硅层122或第二掺杂的多晶硅层128是不同时间形成的，因此，掺杂的多晶硅层170与第一掺杂的多晶硅层122之间，或是掺杂的多晶硅层170、第二掺杂的多晶硅层128之间可分别具有界面。掺杂的多晶硅层170的形成方法例如包括以下步骤。经由化学气相沉积工艺或是物理气相沉积工艺形成掺杂的多晶硅材料层。掺杂的多晶硅材料层覆盖中止层162的顶面，并且填入凹缝164以及源极线沟道168中。之后，可以进行回刻蚀工艺，将覆盖在中止层162的表面上以及填入于凹缝164之中的掺杂的多晶硅材料层移除。
请参照图3L，进行移除凹缝164下方的源极线SL(源极S)以及部分的第一叠层结构110，以形成凹缝164S。凹缝164S的深度至少延伸超过牺牲层114，使其底部裸露出第一绝缘层112。
请参照图3M，进行刻蚀工艺，以移除牺牲层114与134，以形成栅极沟道172与174。刻蚀的方法可以采用干式刻蚀、湿式刻蚀或其组合。在牺牲层114与134为氮化硅的实施例中，可以采用磷酸做为刻蚀剂。在进行此阶段工艺时，在衬底的阶梯区的虚设柱可以提供工艺中结构的支撑性，以避免层或结构的塌陷。
请参照图3N，在栅极沟道172与174中形成栅极G0与栅极G1。栅极G0与栅极G1的形成方法例如是经由化学气相沉积工艺或是物理气相沉积工艺形成导体材料，例如掺杂的多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。在形成导体材料的过程中，导体材料覆盖中止层162的顶面，并且填入凹缝164S以与栅极沟道172与174中。之后，可以进行回刻蚀工艺，将覆盖在中止层162的顶面上以及填入于凹缝164S之中的导体材料移除。
请参照图3O，在凹缝164S之中形成绝缘墙St。绝缘墙St的形成方法例如是以化学气相沉积法或是旋涂法在中止层162上形成绝缘材料层，例如是氧化硅、旋涂式玻璃等。之后，再以中止层162为研磨中止层或是刻蚀中止层，进行回刻蚀工艺或是化学机械研磨工艺，以移除中止层162上的绝缘材料层。
接着，在中止层162中形成过孔(via)V1。过孔V1的形成方法例如是以光刻刻蚀法在中止层162中形成过孔孔(via hole)。之后，经由化学气相沉积工艺或是物理气相沉积工艺在中止层162上形成导体材料，例如掺杂的多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。其后，进行回刻蚀工艺或是化学机械研磨工艺，将覆盖在中止层162的表面上的导体材料移除。
之后，在中止层162上形成多条位线BL_T(漏极D1)。位线BL_T的形成方法例如是利用化学气相沉积法形成掺杂的多晶硅，然后再经由光刻与刻蚀工艺进行图案化。位线BL_T经由过孔V1与通道柱CP的电性连接。
栅极G0、电荷存储结构140的下部P0、通道柱CP、漏极D0与源极S形成第一存储单元M_B。栅极G1、电荷存储结构140的上部P1、通道柱CP、漏极D1与源极S形成第二存储单元M_T。第二存储单元M_T叠置在第一存储单元M_B上。
在上述的实施例中，通道柱CP包括绝缘芯152、导电插塞154以及通道层150，然而，本发明实施例不以此为限。在其他的实施例中，通道柱CP可以是由实心的掺杂的半导体柱150B所构成，如图5A与图5B所示。请参照图3D与图5A，掺杂的半导体柱150B的形成方法例如是在第三叠层结构130上形成掺杂的半导体层，且掺杂的半导体层还填满孔138。掺杂的半导体层例如是掺杂的外延硅。其后，进行回刻蚀工艺或是化学机械研磨工艺，将覆盖在中止层162的表面上的导体材料移除。以此种具有实心的掺杂的半导体柱150B做为通道柱CP的存储元件如图5B所示。请参照图5B，通道柱CP为实心的掺杂的半导体柱150B，其与位线BL_B(漏极D0)直接接触且电性连接，并且与过孔V1直接接触且直接经由过孔V1与位线BL_T电性连接，而无需再经由导电插塞。在阶梯区的虚设柱DP的结构可以与电荷存储结构140以及通道柱CP的组合结构相同，但尺寸可以与存储孔(或称通道孔)的尺寸相同或相似。
此外，请参照图1A，在一些实施例中，每一个通道柱CP的上、下方可以被单一条位线BL_B以及单一条位线BL_T跨过。例如，存储单元组MCt0的通道柱CP被单一位线BL0_B以及单一条位线BL0_T跨过。在另一些实施例中，每一个通道柱CP的上、下方可以被两条位线BL_T及其下方的两条位线BL_B(未示出)跨过，如图6所示。
请参照图6，存储元件包括位线BL_B(未示出)与位线BL_T。位线BL_B包括BL0_B、BL1_B.........BL19_B(未示出)。位线BL_T包括BL0_T、BL1_T........BL19_T。位线BL0_T、BL1_T均跨过同一行的通道柱CP1与CP3。位线BL0_T与通道柱CP1电性连接；而与通道柱CP3电性不连接。位线BL1_T与通道柱CP1电性不连接，但与通道柱CP3电性连接。位线BL2_T、BL3_T均跨过同一行的通道柱CP2与CP4。位线BL2_T与通道柱CP2电性连接，但与通道柱CP4电性不连接。位线BL3_T与通道柱CP4电性不连接；而与通道柱CP4电性连接。换言之，同一行的通道柱CP(例如CP1与CP3)上方的过孔V(例如V1与V3)，在第一方向d1上是相错开的，而并未对齐。而在同一列的通道柱CP(例如CP1与CP5)上方的过孔V(例如V1与V5)，在第二方向d2上可以对齐或是相错开的。
在另一些实施例中，上述的存储元件也可以通过叠层而制作成三维存储元件。
请参照图7A、7B与7C，三维存储元件10′包括多层半导体层T。在图7B与7C中以两层(tier)半导体层T1与T2来说明，然而，本发明不以此为限，三维存储元件10′可以包含更多层半导体层。例如，三维存储元件10′可以包括2至12层半导体层T。半导体层T1与上述存储元件10具有相似的结构。然，为简要起见，在图7A、7B与7C中仅绘出两个绝缘墙St′(例如St0、St1)以及单一个区块BLK′(例如BLK0′)。
请参照图7A与7B，半导体层T2与半导体层T1具有相似的结构。半导体层T2包括以多个绝缘墙St′(例如St0′、St1′)分隔开的多个在各区块BLK′(例如BLK0′)中的多个存储单元组MCt′(例如MCt0′)的结构与排列方式可与各区块BLK中的多个存储单元组MCt的结构与排列方式相同或相似。半导体层T2包括多个存储单元组MCt′。每一个存储单元组MCt′包括在第三方向d3上两个叠置的第三存储单元M_B′与第四存储单元M_T′。
请参照图7A，半导体层T2还包括在第一方向d1延伸的多条位线BL_B′与多条位线BL_T′。位线BL_B′例如是包括BL0_B′、BL1_B′、BL2_B′、BL3_B′、BL4_B′，或更多的位线。位线BL_T′例如是包括BL0_T′、BL1_T′、BL2_T′、BL3_T′、BL4_T′，或更多的位线。半导体层T2的每一位线BL_B′位于半导体层T1的位线BL_T上，半导体层T2的每一位线BL_T′位于位线BL_B′上。半导体层T1的位线BL_B、BL_T与半导体层T2的BL_B′、BL_T′的末端可以呈阶梯状。位线BL_B经由位线接触窗BLC0与金属层ML连接。在本实施例中，位线BL_T、BL_B′可以共享，其可经由位线接触窗BLC2与金属层ML连接。位线BL_T′经由位线接触窗BLC3与金属层ML连接。
请参照图7A与图7C，半导体层T2还包括在第二方向d2延伸的字线WL00′与字线WL01′以及源极线SL0′。在第二区R2中，半导体层T1的字线WL00的末端经由字线接触窗WLC0与金属层ML连接。字线WL01的末端经由字线接触窗WLC1与金属层ML连接。源极线SL0的末端经由源极线接触窗SLC与金属层ML连接。半导体层T2的字线WL00′的末端经由字线接触窗WLC0′与金属层ML连接。字线WL01′的末端经由字线接触窗WLC1′与金属层ML连接。源极线SL0′的末端经由源极线接触窗SLC′与金属层ML连接。
字线WL00的末端、源极线SL0的末端、字线WL01的末端、字线WL00′的末端、源极线SL0′的末端、字线WL01′的末端设置在区块BLK0的第二区R2，且可以呈阶梯状。此外，在第二区R2中还可包括多个虚设柱DP′，以提供工艺中结构的支撑性，避免层或结构的塌陷。虚设柱DP′的结构可与虚设柱DP相似。
图8绘示出图7C的等效电路图。请参照图7C与图8，存储单元M_B包括栅极G0、源极S、漏极D0、电荷存储结构140的下部P0以及通道柱CP。存储单元M_T包括栅极G1、源极S、漏极D1、电荷存储结构140的上部P1以及通道柱CP。存储单元M_B′包括栅极G0′、源极S′、漏极D0′、电荷存储结构140′的下部P0′以及通道柱CP′。存储单元M_T′包括栅极G1′、源极S′、漏极D1′、电荷存储结构140′的上部P1′以及通道柱CP′。存储单元M_B′与存储单元M_T′共享源极S′。存储单元M_B′的漏极D0′与存储单元M_T的漏极D1共享。
三维存储元件10′的制造方法可以依照上述方法形成半导体元件10完成第一半导体层T1的制作。之后，进行循环工艺即可完成第二半导体层T2的制作。所述至少一循环工艺包括重复图3A中形成第一叠层结构110、第二叠层结构120以及第三叠层结构130的步骤至图3O的形成多条位线BL_T，及/或依据图4A至图4D或图5A与图5B。
综上所述，本发明的NOR快闪存储元件在单位面积内包括纵向叠置的两个存储单元，可以有效利用衬底的面积。本发明的三维NOR快闪存储元件在单位面积内可以包括纵向叠置的多个个存储单元，可以有效利用衬底的面积。此外，本发明的NOR快闪存储元件以及三维NOR快闪存储元件的工艺可与现有工艺相容。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储元件，包括：
至少一半导体层，位于介电层上方，所述至少一半导体层包括：
第一位线与第二位线，其中所述第一位线位于所述介电层上，所述第二位线位于第一位线上方；
第一字线与第二字线，位于所述第一位线与所述第二位线之间；
源极线，位于所述第一字线与所述第二字线之间；
通道柱，贯穿所述第一字线、所述源极线与所述第二字线，且与所述第一位线、所述源极线及所述第二位线连接；以及
电荷存储结构，包括：
上部，环绕在所述通道柱的上侧壁，介于所述第二字线与所述通道柱之间；以及
下部，环绕在所述通道柱的下侧壁，介于所述第一字线与所述通道柱之间，
其中所述第一字线、所述电荷存储结构的所述下部、所述通道柱、所述第一位线与所述源极线形成第一存储单元；所述第二字线、所述电荷存储结构的所述上部、所述通道柱、所述第二位线与所述源极线形成第二存储单元，所述第二存储单元位于所述第一存储单元上方。
2.根据权利要求1所述的存储元件，还包括多个绝缘墙，所述第一位线与所述第二位线沿着第一方向延伸，且跨过沿着第二方向延伸的所述多个绝缘墙。
3.根据权利要求1所述的存储元件，其中所述通道柱包括绝缘芯、导电插塞以及环绕所述绝缘芯与导电插塞侧壁与所述绝缘芯的底部的通道层。
4.根据权利要求3所述的存储元件，其中所述源极线接触部分的所述通道柱。
5.根据权利要求1所述的存储元件，其中所述源极线接触所述部分的所述通道柱位于所述电荷存储结构的所述上部与所述下部之间。
6.根据权利要求1所述的存储元件，其中所述通道柱被两条所述第一位线与两条所述第二位线跨过，且所述通道柱与所述两条的所述第一位线的其中之一以及所述两条的所述第二位线的其中之一电性连接，且与所述两条的所述第一位线的其中之另一以及所述两条的所述第二位线的其中之另一电性不连接。
7.根据权利要求1所述的存储元件，其中所述至少一半导体层包括1至12层。
8.根据权利要求1所述的存储元件，其中所述至少一半导体层包括第一半导体层与位于所述第一半导体层上方的第二半导体层，所述第二半导体层的第一位线与所述第一半导体层的第二位线共享。
9.根据权利要求1所述的存储元件，还包括多数个虚设柱穿过所述贯穿所述第一字线、所述源极线与所述第二字线，且与所述第一位线及所述第二位线不连接。
10.一种存储元件的制造方法，包括：
在介电层上形成第一位线；以及
至少一循环工艺，所述至少一循环工艺包括：
在所述第一位线与所述介电层上形成第一叠层结构、第二叠层结构及第三叠层结构，其中所述第一叠层结构与所述第三叠层结构各自分别包括由下而上的第一绝缘层、牺牲层与第二绝缘层；
在所述第三叠层结构、所述第二叠层结构及所述第一叠层结构中形成孔；
在所述孔的侧壁形成电荷存储结构；
在所述孔中形成通道柱，所述通道柱覆盖所述电荷存储结构并且连接所述第一位线；
在所述第三叠层结构及部分所述第二叠层结构中形成凹缝；
在所述凹缝的侧壁形成保护层；
以所述第三叠层结构及所述保护层为掩模，移除部分的所述第二叠层结构以及部分的所述电荷存储结构，以形成源极线沟道，裸露出所述通道柱的侧壁，并将所述电荷存储结构分隔为上部与下部；
在所述源极线沟道中形成源极线；
移除所述凹缝下方的部分的所述源极线、部分的所述第一叠层结构以加深所述凹缝；
移除所述保护层；
移除所述凹缝所裸露的所述第一叠层结构的所述牺牲层及所述第三叠层结构的所述牺牲层，以形成第一字线沟道与第二字线沟道；
在所述第一字线沟道与所述第二字线沟道中形成第一字线与第二字线；
在所述凹缝中形成绝缘墙；以及
在所述第三叠层结构上方形成第二位线，所述第二位线与所述通道柱电性连接，
其中所述第一字线、所述电荷存储结构的所述下部、所述通道柱、所述第一位线与所述源极线形成第一存储单元；所述第二字线、所述电荷存储结构的所述上部、所述通道柱、所述第二位线与所述源极线形成第二存储单元。
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